KR101366554B1 - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
실시 예는 기판 상에 복수의 하부 전극들을 형성하는 단계, 상기 하부 전극들 상에 제1 정지막을 형성하는 단계, 상기 제1 정지막 상에 충진층을 형성하는 단계, 상기 충진층 상에 제2 정지막을 형성하는 단계, 상기 제2 정지막 상에 제1 층간 절연층을 형성하는 단계, 상기 제1 층간 절연층 상에 복수의 상부 전극들을 형성하는 단계, 상기 상부 전극들 상에 제2 층간 절연층을 형성하는 단계, 상기 제2 층간 절연층 및 상기 제1 층간 절연층을 식각하여 캐비티를 형성하는 단계, 및 상기 캐비티 내에 콘택 볼을 형성하는 단계를 포함한다.
Description
실시 예는 반도체 소자 및 그 제조 방법에 관한 것으로, 구체적으로는 마이크로 메탈 스피어(Micro Metal Sphere} 스위치 및 그 제조 방법에 관한 것이다.
마이크로 전자기계 시스템(Micro Electro Mechanical System; MEMs)용 소자는 마이크론 스케일로 크기가 작고, 전자와 기계적인 동작과 같은 특정 기능을 수행하는 소자를 말한다. 또한 MEMs 소자는 제조 공정 면에서 반도체 공정을 기반으로 한 일부 특수 공정, 및 저가격 일괄 생산을 특징으로 한다.
MEMs 소자는 센서, 예컨대 압력 센서, 관성 센서, GPS와 게임기의 위치 센서, 디지털 카메라, 캠코더 등의 이미지 센서 등에 널리 사용될 수 있으며, 또한 RF 스위치, 마이크로 공진기, 가변 커패시터, 및 가변 인덕터 등에도 사용될 수 있다. 특히 스위치용 MEMs 소자는 스위칭 소자의 신뢰성을 확보 및 안정적인 수율 확보가 요구된다.
실시 예는 하부 전극들 사이의 보이드(void) 발생을 억제할 수 있는 반도체 소자 및 그 제조 방법을 제공한다.
실시 예에 따른 반도체 소자의 제조 방법은 기판 상에 복수의 하부 전극들을 형성하는 단계, 상기 하부 전극들 상에 제1 정지막을 형성하는 단계, 상기 제1 정지막 상에 충진층을 형성하는 단계, 상기 충진층 상에 제2 정지막을 형성하는 단계, 상기 제2 정지막 상에 제1 층간 절연층을 형성하는 단계, 상기 제1 층간 절연층 상에 복수의 상부 전극들을 형성하는 단계, 상기 상부 전극들 상에 제2 층간 절연층을 형성하는 단계, 상기 제2 층간 절연층 및 상기 제1 층간 절연층을 식각하여 캐비티를 형성하는 단계, 및 상기 캐비티 내에 콘택 볼을 형성하는 단계를 포함한다.
상기 제1 정지막을 형성하는 단계는 상기 복수의 하부 전극들 각각의 상부면과 측면 상에 상기 제1 정지막을 형성하며, 상기 하부 전극들 각각의 측면 상에 위치하는 제1 정지막은 서로 이격하여 형성될 수 있다.
상기 충진층을 형성하는 단계는 상기 제1 정지막 상에 상기 충진층을 형성하는 단계; 상기 충진층을 평탄화하는 단계; 및 상기 평탄화된 충진층을 식각하여 상기 하부 전극들 상부면 상에 위치하는 상기 제1 정지막의 일부를 노출하는 단계를 포함할 수 있다.
상기 식각된 충진층의 상부면은 상기 하부 전극들의 상부면보다 낮거나 동일한 높이에 위치할 수 있다.
상기 캐비티를 형성하는 단계는 상기 상부 전극들 중 적어도 하나의 일 측면과 상기 제2 정지막을 노출시킬 수 있다.
상기 제2 층간 절연층 및 상기 제1 층간 절연층을 통과하여 상기 복수의 상부 전극들 중 적어도 하나의 일 측면을 덮는 식각 차단층을 형성하는 단계를 더 포함할 수 있다.
상기 식각 차단층을 형성하는 단계는 상기 적어도 하나의 측면과 인접하는 상기 상부 전극의 상부면의 일부 상에 상기 식각 차단층을 형성할 수 있다.
상기 캐비티를 형성하는 단계는 상기 식각 차단층의 측면과 상기 제2 정지막을 노출하는 상기 캐비티를 형성할 수 있다.
상기 하부 전극들 및 상기 상부 전극들은 Al, Cu, Au, 또는 Al-Cu 합금으로 이루어지며, 상기 제1 및 제2 정지막은 SiN이고, 상기 제1 층간 절연층 및 상기 제2 층간 절연층은 SiO2, FSG(Fluoro Silicate glass), USG(Undoped Silicate Glass), BPSG(Boron Phospho Silicate Glass), TEOS(TetraEthOxySilane) 중 적어도 하나를 포함하며, 상기 식각 차단층은 텅스텐으로 이루어질 수 있다.
상기 제1 층간 절연층, 상기 제1 정지막, 및 상기 제2 정지막을 통과하여 상기 하부 전극들 중 적어도 하나와 접촉하는 콘택을 형성하는 단계를 더 포함하며, 상기 상부 전극들 중 적어도 하나는 상기 콘택과 접촉하도록 형성될 수 있다.
실시 예에 따른 반도체 소자는 기판; 서로 이격되도록 상기 기판 상에 형성되는 복수의 하부 전극들; 상기 하부 전극들 상에 형성되는 제1 정지막; 상기 하부 전극들 사이에 위치하는 제1 정지막 상에 형성되는 충진층; 상기 하부 전극들 상에 위치하는 제1 정지막과 상기 충진층 상에 형성되는 제2 정지막; 상기 제2 정지막 상에 형성되는 제1 층간 절연층; 서로 이격되도록 상기 제1 층간 절연층 상에 형성되는 복수의 상부 전극들; 상기 상부 전극들 상에 형성되는 제2 층간 절연층; 상기 제2 층간 절연층 및 상기 제1 층간 절연층 내에 형성되는 캐비티(cavity); 및 상기 캐비티 내에 형성되는 콘택 볼(contact ball)을 포함한다.
상기 하부 전극들 각각의 측면 상에 위치하는 제1 정지막 부분은 서로 이격할 수 있다. 상기 충진층의 상부면은 상기 하부 전극들의 상부면보다 낮거나 동일한 높이를 가질 수 있다.
상기 캐비티는 상기 상부 전극들 중 적어도 하나의 측면 및 상기 제2 정지막을 노출할 수 있다.
상기 반도체 소자는 상기 제2 층간 절연층 및 상기 제1 층간 절연층을 통과하여 상기 복수의 상부 전극들 중 적어도 하나의 일 측면을 덮는 식각 차단층을 더 포함할 수 있다.
상기 반도체 소자는 상기 제1 층간 절연층, 상기 제1 정지막, 및 상기 제2 정지막을 통과하여 상기 하부 전극들 중 적어도 하나와 접촉하는 콘택을 더 포함하며, 상기 상부 전극들 중 적어도 하나는 상기 콘택과 접촉할 수 있다.
실시 예는 하부 전극들 사이의 보이드(void) 발생을 억제할 수 있고, 제2차 식각 공정으로 인한 하부 전극 패턴 및 상부 전극 패턴의 손실을 방지할 수 있다.
도 1은 실시 예에 따른 반도체 소자를 나타내는 단면도이다.
도 2 내지 도 13은 실시 예에 따른 반도체 소자의 제조 방법을 나타내는 단면도이다.
도 14는 다른 실시 예에 따른 반도체 소자를 나타낸다.
도 15 내지 도 19는 다른 실시 예에 따른 반도체 소자의 제조 방법을 나타낸다.
도 20은 하부 전극들 사이의 공간에 갭필된 정지막 내에 발생하는 보이드를 나타낸다.
도 2 내지 도 13은 실시 예에 따른 반도체 소자의 제조 방법을 나타내는 단면도이다.
도 14는 다른 실시 예에 따른 반도체 소자를 나타낸다.
도 15 내지 도 19는 다른 실시 예에 따른 반도체 소자의 제조 방법을 나타낸다.
도 20은 하부 전극들 사이의 공간에 갭필된 정지막 내에 발생하는 보이드를 나타낸다.
이하, 실시 예들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "하/아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "하/아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 하/아래에 대한 기준은 도면을 기준으로 설명한다.
도면에서 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다. 또한 동일한 참조번호는 도면의 설명을 통하여 동일한 요소를 나타낸다. 이하, 첨부된 도면을 참조하여 실시 예에 따른 반도체 소자 및 그 제조 방법을 설명한다.
도 2 내지 도 10은 실시 예에 따른 반도체 소자의 제조 방법을 나타내는 단면도이다. 예컨대, 실시 예는 마이크로 메탈 스피어(Micro Metal Sphere} 스위치 제조 방법에 관한 것일 수 있다.
도 2를 참조하면, 기판(110) 상에 절연층(120)을 형성한다. 기판(110)은 모노크리스탈 또는 폴리크리스탈 실리콘 기판이거나, 반도체 기판일 수 있다. 기판(110)에는 활성 영역(active region)과 소자 분리 영역(device isolation region)을 구분하기 위한 소자 분리막(미도시)이 형성될 수 있다. 그리고 기판(110)에는 p형 불순물 또는 n형 불순물이 도핑될 수 있다.
절연층(120)은 산화물(oxide) 및 질화물(nitride) 중 적어도 하나를 포함할 수 있으며, 단일 또는 다층으로 형성될 수 있다. 예컨대, 절연층(120)은 CVD(Chemical Vapor Deposition)을 이용하여 기판(110) 상에 증착될 수 있으며, SiO2, SixNy(x,y는 양의 실수), FSG(Fluoro Silicate glass), USG(Undoped Silicate Glass), BPSG(Boron Phospho Silicate Glass), TEOS(TetraEthOxySilane) 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다.
다음으로 절연층(120) 상에 하부 전극 패턴(130)을 형성한다. 하부 전극 패턴(130)은 제1 장벽층(132), 제1 주전극층(134), 및 제2 장벽층(136)이 적층된 구조일 수 있다. 제1 장벽층(132)과 제2 장벽층(136)은 제1 주전극층(134)의 금속 이온이 다른 층(예컨대, 절연층(120))으로 확산되는 것을 방지하는 역할을 할 수 있다.
제1 및 제2 장벽층(132, 136)은 금속 이온의 확산을 차단하는 물질, 예컨대, TiN, Ti,또는 TiN/Ti 합금으로 이루어질 수 있다. 제1 주전극층(134)은 전도성이 좋은 물질, 예컨대, Al, Cu, Au, 또는 Al-Cu 합금으로 이루어질 수 있다.
하부 전극 패턴(130)은 전기적으로 서로 분리되도록 이격되는 복수의 하부 전극들(예컨대, 130-1,130-2)을 포함할 수 있다. 예컨대, 하부 전극 패턴(130)은 전기적으로 서로 분리되도록 이격되는 제1 하부 전극 (130-1), 및 제2 하부 전극(130-2)을 포함할 수 있다. 도 2에는 2개의 하부 전극들(130-1,130-2)만을 도시하였으나, 하부 전극들(130-1, 130-2)의 수는 이에 한정되는 것은 아니며, 3개 이상일 수 있다.
예컨대, 절연층(120) 상에 CVD(Chemical Vapor Deposition)를 이용하여 제1 장벽층(132), 제1 주전극층(134), 및 제2 장벽층(136)을 순차적으로 증착하고, 포토리쏘그라피(photolithography) 공정 및 식각 공정을 통하여 증착된 층들(132,134,136)을 패터닝하여 복수의 하부 전극들(예컨대, 130-1, 130-2)을 형성할 수 있다.
도 2에 도시된 바와 같이, 포토리쏘그라피 공정 및 식각 공정을 통한 패터닝에 의하여 제1 하부 전극(130-1) 및 제2 하부 전극(130-2) 각각의 제1 주전극층(134)의 측면(139)은 제1 및 제2 장벽층들(132,136)로부터 노출 또는 개방될 수 있다. 또한 포토리쏘그라피 공정 및 식각 공정을 통한 패터닝에 의하여 절연층(120)의 일부, 예컨대, 절연층(120)의 상부면의 일부가 노출 또는 개방될 수 있다.
도 3을 참조하면, 하부 전극 패턴(130)을 덮도록 절연층(120) 상에 제1 정지막(140)을 형성한다. 예컨대, 복수의 하부 전극들(예컨대, 130-1, 130-2) 각각의 상부면과 측면, 및 절연층(120)의 노출된 일부 표면 상에 제1 정지막(140)을 증착할 수 있다.
제1 정지막(140)의 두께는 하부 전극 패턴(130)의 두께보다 작기 때문에 제1 정지막(140)은 하부 전극들(예컨대, 130-1, 130-2) 사이의 공간(315)을 완전히 채우지 않는다. 즉 하부 전극들(예컨대, 130-1, 130-2) 각각의 측면 상에 위치하는 제1 정지막(140)의 적어도 일 부분들은 서로 이격하여 형성될 수 있다.
하부 전극 패턴(130)의 두께는 1000Å ~ 0.7um일 수 있고, 제1 정지막(140)의 두께는 500 Å(angstrom)이하일 수 있다. 제1 정지막(140)은 후술하는 층간 절연층(150, 180)과의 식각 선택비가 높은 물질, 예컨대, 실리콘 질화막(SiN)이 사용될 수 있다.
도 4를 참조하면, 제1 정지막(140) 상에 충진층(filling layer, 310)을 형성한다. 예컨대, CVD(Chemical Vapor Deposition) 또는 고밀도 플라즈마(High Density Plasma, HDP) CVD를 이용하여 제1 정지막(140) 상에 절연 물질층(310)을 형성할 수 있다. 절연 물질층(310)은 예컨대, 산화물층(oxide layer)일 수 있다.
예컨대, 절연 물질층(310)은 SiO2, FSG(Fluoro Silicate glass), USG(Undoped Silicate Glass), BPSG(Boron Phospho Silicate Glass), TEOS(TetraEthOxySilane) 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다.
절연 물질층(310)은 제1 정지막(140)이 형성된 하부 전극들(예컨대, 130-1,130-2) 사이의 공간(315)을 채우도록 형성될 수 있다. 절연 물질층(310)의 두께는 0.75um ~ 0.85um일 수 있다. 절연 물질층(310)의 상부면은 하부 전극들(예컨대, 130-1,130-2) 상에 위치하는 제1 정지막(140)의 상부면보다 높게 위치할 수 있다. 하부 전극 패턴(130) 상에 형성되기 때문에, 절연 물질층(310)의 상부 표면은 볼록부 및 오목부를 포함하는 요철(unevenness)을 가질 수 있다.
도 5를 참조하면, CMP(Chemical Mechanical Ploishing, CMP)를 이용하여 증착된 절연 물질층(310)의 표면을 평탄화하여 절연 물질층(310-1)을 형성한다. CMP 공정에 의하여 하부 전극 패턴(130) 상에 위치하는 제1 정지막(140)은 노출되지 않을 수 있다. 그 이유는 CMP 공정에 의하여 제1 정지막(140)이 손상 또는 손실되는 것을 방지하기 위함이다.
예컨대, 하부 전극들(예컨대, 130-1, 130-2)의 상부면 상에 위치하는 제1 정지막(140)으로부터 평탄화된 절연 물질층(310-1)의 상부면(311)까지의 거리(D1)가 0.25um ~ 0.35um가 되도록 할 수 있다.
도 6을 참조하면, 평탄화된 절연 물질층(310-1)을 식각하여 하부 전극 패턴(130)의 상부면 상에 위치하는 제1 정지막(140)을 노출시키는 충진층(310-2)을 형성한다. 예컨대, 에치 백(etch back) 공정을 이용하여 평탄화된 절연 물질층(310-1)을 식각하여 하부 전극들(예컨대, 130-1, 130-2) 각각의 상부면 상에 위치하는 제1 정지막(140)의 일부를 노출시킬 수 있다.
이때 충진층(310-2)의 상부면(312)은 하부 전극 패턴(130)의 상부면보다 낮거나 동일한 높이에 위치할 수 있다. 그리고 하부 전극 패턴(130)의 상부면은 제2 장벽층(136)의 상부면일 수 있다.
하부 전극 패턴(130)의 상부면으로부터 충진층(310-2)의 상부면(312)까지의 거리(D2)는 0 ~ 0.4um일 수 있다. 충진층(310-2)의 상부면(312)은 하부 전극 패턴(130)의 상부면보다 낮을 경우에는 에치 백 공정에 의하여 하부 전극 패턴(130)의 상부면에 인접하는 하부 전극 패턴(130)의 측면 상단 부분에 위치하는 제1 정지막(140) 부분도 노출될 수 있다.
도 7을 참조하면, 충진층(310-2) 및 에치 백에 의하여 노출된 제1 정지막(140) 상에 제2 정지막(320)을 형성한다. 제2 정지막(320)은 도 13에 도시된 콘택 볼(contact ball)이 위치하는 캐비티(230-2)을 마련하기 위한 도 11 및 도 12에 도시된 식각 공정시 식각 정지막(etch stop layer) 역할을 할 수 있다.
제2 정지막(320)은 제1 및 제2 층간 절연층(150,180)과의 식각 선택비, 및 하부 전극 패턴(130)과 콘택 볼 사이의 컨덕턴스(conductance)를 고려하여 두께가 결정될 수 있다. 예컨대, 제2 정지막(320)의 두께는 0.1um이하일 수 있다.
도 8을 참조하면, 제2 정지막(320) 상에 절연 물질층(330)을 형성한다.
예컨대, 고밀도 플라즈마(High Density Plasma, HDP) CVD를 이용하여 제2 정지막(320) 상에 절연 물질층(330)을 증착할 수 있으며, 절연 물질층(330)은 산화물(oxide), 예컨대, SiO2, FSG(Fluoro Silicate glass), USG(Undoped Silicate Glass), BPSG(Boron Phospho Silicate Glass), TEOS(TetraEthOxySilane) 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다. 이때 형성되는 절연 물질층의 두께는 0.5um ~ 0.7um일 수 있다.
도 9를 참조하면, CMP 공정을 이용하여 절연 물질층(330)을 평탄화하여 제1 층간 절연층(150)을 형성한다. CMP 공정에 의하여 제2 식각 정지막(320)은 노출되지 않는다. 제1 층간 절연층(150)의 두께는 0.35um ~ 0.45um일 수 있다.
도 11 및 도 12에서 설명하는 식각 공정 시 식각 정지막 역할을 하기 위하여 일반적으로 하부 전극들(예컨대, 130-1, 130-2) 사이의 공간(315)에는 정지막(119)이 완벽히 채워져야 한다. 그런데, 하부 전극들(예컨대, 130-1, 130-2) 사이의 공간(315)은 종횡비(aspect ratio)가 크기 때문에 갭필 마진(gap fill margin) 부족으로 인하여 증착된 정지막(119)에는 보이드가 발생할 수 있다. 도 2 내지 도 13에서는 용이한 도시를 위하여 콘택 볼(240)이 형성되는 하부 전극들(예컨대, 130-1, 130-2) 사이의 공간(315)을 크게 도시하였지만, 콘택 볼(250)은 나노 사이즈를 갖기 때문에, 공간(315)의 크기는 매우 작을 수 있다. 따라서 실질적으로는 하부 전극들(예컨대, 130-1, 130-2) 사이의 공간(315)의 종횡비(aspect ratio)는 매우 클 수 있다.
도 20은 하부 전극들(130-1, 130-2) 사이의 공간에 갭필된 정지막 내에 발생하는 보이드(void)를 나타낸다. 도 20을 참조하면, 증착된 정지막(119)이 하부 전극들(예컨대, 130-1, 130-2) 사이의 공간(315)을 완전히 채우지(full coverage) 못하여 보이드(101)가 발생할 수 있다. 그리고 이러한 보이드(101)로 인하여 도 11 및 도 12에서 설명하는 식각 공정에서 하부 전극 패턴(130)이 손상 및 손실이 유발될 수 있으며, 결국 이러한 하부 전극 패턴(130)의 손상 및 손실로 인하여 반도체 소자의 신뢰성이 나빠지고, 수율이 감소할 수 있다.
그러나 실시 예는 도 3 내지 도 7에서 설명한 바와 같이, 두께가 얇은 제1 정지막(140)을 증착하여 하부 전극들(예컨대, 130-1, 130-2) 사이의 공간(315)의 종횡비를 낮추고, 절연 물질층(310)으로 종횡비가 낮아진 하부 전극들(예컨대, 130-1, 130-2) 사이의 공간(315)을 갭필(gap fill)한 후에 제2 정지막(320)을 증착함으로써, 하부 전극들(예컨대, 130-1, 130-2) 사이의 보이드(101) 발생을 억제할 수 있다. 이로 인하여 제2차 식각 공정에 의한 하부 전극 패턴(130)의 손상 및 손실을 방지할 수 있어 반도체 소자(100)의 신뢰성을 유지하고, 수율 감소를 방지할 수 있다.
또한 절연 물질층(310)을 사용하여 갭필하기 때문에, 실시 예는 절연 물질층(310)의 두께에 따라 제1 정지막(140)과 제2 정지막(320)의 두께를 조절할 수 있다. 결국 제2 정지막(320)의 두께 조절이 용이하기 때문에 실시 예는 하부 전극 패턴(130)과 콘택 볼(240) 사이에 발생할 수 있는 컨덕턴스(conductance)를 개선 또는 조절할 수 있다.
도 10을 참조하면, 제1 층간 절연층(150), 제2 정지막(320), 및 제1 정지막(140)을 통과하여 하부 전극 패턴(130)의 상부면과 접촉하는 복수의 콘택들(contacts, 160)을 형성한다.
제1 층간 절연층(150), 제2 정지막(320), 및 제1 정지막(140) 각각의 일 영역을 관통하여 하부 전극들(예컨대, 130-1, 130-2) 중 어느 하나의 상부면과 접촉하는 콘택(예컨대, 160-1, 160-2을 형성할 수 있다.
예컨대, 제1 콘택(160-1)은 제1 하부 전극(130-1)의 상부면과 접촉할 수 있으며, 제2 콘택(160-2)은 제2 하부 전극(130-2)의 상부면과 접촉할 수 있다.
도 10에는 2개의 콘택들만을 도시하였지만, 콘택의 수는 이에 한정되는 것은 아니며 3개 이상일 수 있다. 복수의 하부 전극들(예컨대, 130-1,130-2) 각각과 접촉하는 적어도 하나의 콘택을 형성할 수 있다.
이때 콘택(160)은 다음과 같이 형성할 수 있으나, 이에 한정되는 것은 아니다. 예컨대, 제1 층간 절연층(150) 상에 포토레지스트 패턴(미도시)을 형성한다. 그리고 형성된 포토레지스트 패턴(미도시)을 식각 마스크로 이용하여 제1 층간 절연층(150), 제2 정지막(320), 및 제1 정지막(140)을 순차적으로 식각하여 비아 홀(via hole, 미도시)를 형성한다. 그리고 형성된 비아 홀 내부에 도전성 물질(예컨대, 텅스텐)을 채우고, 채워진 도전성 물질을 평탄화하여 콘택(160)을 형성할 수 있다.
다음으로 제1 층간 절연층(150) 상에 상부 전극 패턴(170)을 형성한다. 상부 전극 패턴(170)은 제3 장벽층(172), 제2 주전극층(174), 및 제4 장벽층(176)이 적층된 구조일 수 있다. 제3 장벽층(172)과 제4 장벽층(176)은 제2 주전극층(174)의 금속 이온이 다른 층(예컨대, 제1 및 제2 층간 절연층들(150, 180)으로 확산하는 것을 방지하는 역할을 한다.
제3 및 제4 장벽층(172,176)은 장벽 금속 물질, 예컨대, TiN, Ti,또는 TiN/Ti 합금으로 이루어질 수 있다. 제2 주전극층(174)은 전도성이 좋은 물질, 예컨대, Al, Cu, Au, 또는 Al-Cu 합금으로 이루어질 수 있다.
상부 전극 패턴(170)은 전기적으로 서로 분리되도록 이격되는 복수의 상부 전극들(예컨대, 170-1, 170-2)을 포함할 수 있다. 예컨대, 상부 전극 패턴(170)은 제1 상부 전극 (170-1) 및 제2 상부 전극(170-2)을 포함할 수 있다.
예컨대, 제1 층간 절연층(150) 상에 CVD를 이용하여 제3 장벽층(172), 제2 주전극층(174), 및 제4 장벽층(176)을 순차적으로 증착하고, 포토리쏘그라피 공정 및 식각 공정을 통하여 증착된 층들(172,174,176)을 패터닝하여 서로 이격하는 복수의 상부 전극들(예컨대, 170-1, 170-2)을 형성할 수 있다.
포토리쏘그라피 공정 및 식각 공정을 통한 패터닝에 의하여 복수의 상부 전극들(예컨대, 170-1,170-2) 각각의 측면이 노출될 수 있다. 예컨대, 복수의 상부 전극들(예컨대, 170-1,170-2) 각각을 구성하는 제2 주전극층(174)의 측면(149-1,149-2)은 제3 및 제4 장벽층들(172,176)로부터 노출 또는 개방될 수 있다. 또한 포토리쏘그라피 공정 및 식각 공정을 통한 패터닝에 의하여 제1 층간 절연층(150)의 일부, 예컨대, 제1 층간 절연층(150)의 상부면의 일부가 노출 또는 개방될 수 있다.
상부 전극 패턴(170)은 콘택(160)을 통하여 하부 전극 패턴(130)과 전기적으로 연결될 수 있다.
예컨대, 제1 상부 전극(170-1)은 제1 콘택(160-1)과 전기적으로 연결되고, 제2 상부 전극(170-2)은 제2 콘택(160-2)과 전기적으로 연결될 수 있다.
복수의 상부 전극들(예컨대, 170-1, 170-2) 중 적어도 하나는 콘택(160) 상에 위치하고, 콘택(160)과 접촉할 수 있다. 예컨대, 제1 상부 전극(170-1)의 일부는 제1 콘택(160-1) 상에 위치하고, 제1 콘택(160-1)과 접촉할 수 있다. 제2 상부 전극(170-2)의 일부는 제2 콘택(160-2) 상에 위치하고, 제2 콘택(160-2)과 접촉할 수 있다.
다음으로 상부 전극 패턴(170)을 덮도록 제1 층간 절연층(150) 상에 제2 층간 절연층(180)을 형성한다. 제2 층간 절연층(180)은 상술한 제1 층간 절연층(150)과 동일한 방법 및 물질로 형성될 수 있다.
도 11을 참조하면, 포토리쏘그라피 공정을 이용하여 제2 층간 절연층(180) 상에 포토레지스트 패턴(220)을 형성한다. 포토레지스트 패턴(220)은 복수의 상부 전극들(예컨대, 170-1,170-2) 사이에 위치하는 제2 층간 절연층(180)의 상부 표면의 적어도 일부를 노출할 수 있다. 예컨대, 제1 상부 전극(170-1)과 제2 상부 전극(170-2) 사이에 위치하는 제2 층간 절연층(180)의 상부 표면의 적어도 일부를 노출할 수 있다.
다음으로 포토레지스트 패턴(220)을 식각 마스크로 이용하여 제2 층간 절연층(180), 및 제1 층간 절연층(150)을 식각하는 제1차 식각 공정을 수행하여, 제2 정지막(320)을 노출하는 홀(hole, 230-1)을 형성한다.
제1차 식각 공정은 건식 식각(dry etching) 공정일 수 있다. 제2 정지막(320)은 제1차 식각 공정의 식각 정지막 역할을 할 수 있으며, 홀(230-1)은 제1 정지막(320)의 일부를 노출할 수 있다.
도 12를 참조하면, 포토레지스트 패턴(220)을 식각 마스크로 이용하여 제1차 식각된 제2 층간 절연층(180) 및 제1 층간 절연층(150)을 제2차 식각하여 상부 전극 패턴(170)의 적어도 일 측면을 노출하는 캐비티(cavity, 230-2)을 형성한다.
예컨대, 제2 식각 공정에 의하여 제1 상부 전극(170-1)의 제1 측면(252)과 제2 상부 전극(170-2)의 제1 측면(254)을 노출하는 캐비티(230-2)를 형성할 수 있다. 제1 상부 전극(170-1)의 제1 측면(252)과 제2 상부 전극(170-2)의 제1 측면(254)은 서로 마주보는 측면일 수 있다. 제1 상부 전극(170-1) 및 제2 상부 전극 (170-2) 각각의 제1 측면(252, 254)은 제3 장벽층(172), 제2 주전극층(174), 및 제4 장벽층(176) 각각의 측면을 포함할 수 있다.
또한 캐비티(230-2)에 의하여 제1 측면(254)과 인접하는 제3 장벽층(172)의 상부면의 일부 및 제4 장벽층(176)의 상부면의 일부가 노출될 수 있다.
제2차 식각 공정은 예컨대, HF 계열의 케미컬(chemical)을 DIW(DeIonized Water)와 혼합한 에천트(etchant)를 이용하는 습식 식각 공정일 수 있다. 제2차 식각 공정시 에천트는 홀(230-1)로 흘러들어가 제2 층간 절연층(180) 및 제1 층간 절연층(150)을 식각할 수 있다.
제2차 식각 공정은 아래와 같이 2단계로 이루어질 수 있다.
제1 단계는 HF와 H2O의 비율이 1~1000:1인 DHF(Diluted HF)를 사용하여 1분 ~ 20분 동안 식각 공정을 수행할 수 있으며, 제2 단계는 NH4F와 HF의 비율이 3~100:1인 BHF(Buffered HF)를 사용하여 1분 ~ 20분 동안 식각 공정을 수행할 수 있다.
캐비티(230-2)는 제2 정지막(320)을 노출하며, 제2 정지막(320)은 제2차 식각으로부터 하부 전극 패턴(130)이 손상되는 것을 방지하는 역할을 할 수 있다.
도 13을 참조하면, 캐비티(230-2) 내의 제2 정지막(320) 상에 콘택 볼(240)을 형성한다. 이때 형성되는 콘택 볼(240)의 지름은 캐비티(230-2)에 의하여 노출되는 상부 전극들(예컨대, 170-1, 170-2))의 일 측면들(252,254) 사이의 거리보다 작을 수 있다.
예컨대, 콘택 볼(240)은 다음과 같이 형성될 수 있다.
먼저 포토레지스트 패턴(220) 및 캐비티(230) 내의 제2 정지막(320) 상에 콘택 볼(240)을 형성하기 위한 도전 물질층(미도시), 예컨대, 금속층을 형성한다.
다음으로 리프트 오프(lift-off) 공정을 수행하여 포토레지스트 패턴(220) 및 그 위에 위치하는 도전 물질층을 함께 제거한다. 리프트 오프 공정에 의하여 캐비티(230-2) 내의 제2 정지막(320) 상에 위치하는 도전 물질층은 제거되지 않으며, 캐비티(230-2) 내의 제2 정지막(320) 상에는 도전 물질층의 일부가 잔류할 수 있다.
다음으로 캐비티(230-2) 내에 잔류하는 도전 물질층의 일부에 대하여 어닐링(annealing) 공정을 수행하여 캐비티(230-2) 내의 제2 정지막(320) 상에 콘택 볼(240)을 형성할 수 있다. 캐비티(230-2)는 에어 보이드(air void)를 형성할 수 있으며, 콘택볼(240)은 상부 전극들(예컨대, 170-1,170-2)의 일 측면들(252,254) 중 어느 하나와 접촉함에 따라 반도체 소자는 스위칭 동작을 수행할 수 있다.
도 1은 실시 예에 따른 반도체 소자(100)를 나타내는 단면도이다. 도 1에 도시된 반도체 소자(100)는 마이크로 메탈 스피어(Micro Metal Sphere} 스위치일 수 있다. 도 2 내지 도 13과 동일한 도면 부호는 동일한 구성을 나타내며, 앞에서 설명한 내용과 중복되는 내용은 생략하거나 간략히 설명한다.
도 1을 참조하면, 반도체 소자(100)는 기판(110), 절연층(120), 하부 전극 패턴(130, 도 2 참조), 제1 정지막(140), 충진층(310-2), 제2 정지막(320), 제1 층간 절연층(150), 콘택(160-1, 160-2), 상부 전극 패턴(170), 제2 층간 절연층(180), 캐비티(230-2), 및 콘택 볼(240)을 포함한다.
절연층(120)은 기판(110) 상에 형성될 수 있다. 하부 전극 패턴(130, 도 2 참조)은 하부 전극들(130-1, 130-2)을 포함하며, 하부 전극들(130-1, 130-2)은 절연층(120) 상에 서로 이격되도록 형성될 수 있다.
제1 정지막(140)은 하부 전극들(130-1, 130-2)과 절연층(120) 상에 형성될 수 있다. 이때 하부 전극들(130-1, 130-2) 각각의 측면 상에 위치하는 제1 정지막(140) 부분은 서로 이격할 수 있다. 예컨대, 제1 하부 전극(130-1)의 측면에 위치하는 제1 정지막(140)의 일 부분은 제2 하부 전극(130-2)의 측면에 위치하는 제1 정지막(140)의 다른 부분과 접촉하지 않고, 이격할 수 있으며, 그 사이에 후술하는 충진층(310-2)이 개재될 수 있다.
충진층(310-2)은 하부 전극들(130-1, 130-2) 사이에 위치하는 제1 정지막(140) 상에 형성될 수 있다. 충진층(310-2)의 상부면은 하부 전극들(130-1, 130-2)의 상부면보다 낮거나 동일한 높이를 가질 수 있다.
제2 정지막(320)은 충진층(310-2) 및 제1 정지막(140) 상에 형성될 수 있다.
제1 층간 절연층(150)은 제2 정지막(320) 상에 형성될 수 있다. 콘택(160-1, 160-2)은 제1 층간 절연층(150), 제2 정지막(320), 및 제1 정지막(140)을 통과하여 하부 전극들(130-1, 130-2)의 상부면과 접촉할 수 있다.
상부 전극 패턴(170)은 제1 층간 절연층(150) 상에 형성되고, 서로 이격하는 복수의 상부 전극들(170-1,170-2)을 포함할 수 있다. 상부 전극들(170-1,170-2) 중 적어도 하나는 콘택(160-1, 160-2)과 접촉할 수 있다.
제2 층간 절연층(180)은 상부 전극들(170-1, 170-2) 상에 형성될 수 있다.
캐비티(230-2)는 제2 층간 절연층(180) 및 제1 층간 절연층(150) 내에 형성되며, 상부 전극들(170-1, 170-2) 중 적어도 하나의 측면(252, 254) 및 제2 정지막(320)을 노출할 수 있다. 캐비티(230-2)는 제1 상부 전극(170-1)의 제1 측면과 제2 상부 전극(170-2)의 제1 측면(254)을 노출할 수 있으며, 제1 상부 전극(170-1)과 제2 상부 전극(170-2)은 서로 이웃하고, 제1 상부 전극(170-1)의 제1 측면(252)과 제2 상부 전극(170-2)의 제1 측면(254)은 서로 마주보는 측면일 수 있다.
콘택 볼(240)은 캐비티(230-2)에 의하여 노출되는 제2 정지막(320) 상에 형성될 수 있다.
도 15 내지 도 19는 다른 실시 예에 따른 반도체 소자의 제조 방법은 나타낸다. 도 2 내지 도 13과 동일한 도면 부호는 동일한 구성을 나타내며, 앞에서 설명한 내용과 중복되는 내용은 생략하거나 간략히 설명한다.
도 15를 참조하면, 도 2 내지 도 10에서 설명한 공정을 수행한다.
다음으로 복수의 상부 전극들(예컨대, 170-1,170-2)의 일 측면을 노출하는 복수의 트랜치들(예컨대, 201,202)을 형성한다. 트랜치(예컨대, 201,202)들은 상부 전극들(예컨대, 170-1, 또는 170-2)의 노출되는 측면(252 및 254)과 인접하는 상부 전극(예컨대, 170-1 또는 170-2)의 상부면의 일부를 노출할 수 있다.
제1 상부 전극(170-1)의 제1 측면(252) 및 제2 상부 전극(170-2)의 제1 측면(254)을 노출하는 트랜치(trench, 201, 202)를 제2 층간 절연층(180) 및 제2 층간 절연층(150) 내에 형성할 수 있다. 이때 형성되는 트랜치(201,202)의 수는 형성되는 상부 전극들의 수와 동일하거나 클 수 있다.
예컨대, 포토리쏘그라피 공정을 통하여 제2 층간 절연층(180) 상에 트랜치(201,202) 형성을 위한 포토레지스트 패턴(190)을 형성할 수 있다.
그리고 포토레지스트 패턴(190)을 식각 마스크로 이용하여 제2 층간 절연층(180)을 식각하는 공정(이하 "트랜치 형성을 위한 식각 공정"이라 한다)을 수행하여, 제1 상부 전극(170-1)의 측면(252)을 노출하는 제1 트랜치(201) 및 제2 상부 전극(170-2)의 측면(254)을 노출하는 제2 트랜치(202)를 형성할 수 있다.
트랜치 형성을 위한 식각 공정에 의하여 제1 상부 전극(170-1)의 측면(252)과 인접하는 제1 상부 전극(170-1)의 상부면의 일부 및 제2 상부 전극(170-2)의 측면(254)과 인접하는 제2 상부 전극(170-2)의 상부면의 일부가 노출될 수 있다.
즉 제1 트랜치(201)는 노출되는 측면(252)과 인접하는 제1 상부 전극(170-1) 상부면의 일부를 노출할 수 있고, 제2 트랜치(202)는 노출되는 측면(254)과 인접하는 제2 상부 전극(170-2) 상부면의 일부를 노출할 수 있다.
트랜치 형성을 위한 식각 공정에 의하여 제2 층간 절연층(180) 뿐만 아니라 제1 층간 절연층(150)도 식각될 수 있으며, 제2 정지막(320)이 노출될 때 식각 공정은 중단될 수 있으며, 복수의 트랜치들(예컨대, 201,202)을 제2 정지막(320)을 노출할 수 있다. 이때 제2 정지막(320)은 트랜치 형성을 위한 식각 공정의 정지막 역할을 할 수 있다.
예컨대, 트랜치(201, 202)는 후술하는 콘택 볼(contact ball)이 위치하는 캐비티(230-2)을 향하는 또는 마주보는 제1 상부 전극(170-1) 및 제2 상부 전극(170-2) 각각의 측면(252, 254)을 노출할 수 있다. 또한 노출되는 제1 상부 전극(170-1) 및 제2 상부 전극(170-2) 각각의 측면(252, 254)은 서로 마주볼 수 있다.
구체적으로 제1 트랜치(201)는 제1 상부 전극(170-1)의 제2 주전극층(174)의 측면을 노출할 수 있고, 제2 트랜치(202)는 제2 상부 전극(170-2)의 제2 주전극층(174)의 측면을 노출할 수 있다. 또한 제1 트랜치(201)는 노출되는 제1 상부 전극(170-1)의 제2 주전극층(174)의 측면과 인접하는 제1 상부 전극(170-1)의 제4 장벽층(176)의 상부면 일부를 노출할 수 있다. 제2 트랜치(202)는 노출되는 제2 상부 전극(170-2)의 제2 주전극층(174)의 측면과 인접하는 제2 상부 전극(170-2)의 제4 장벽층(176)의 상부면 일부를 노출할 수 있다.
다른 실시 예에서는 트랜치 형성을 위한 식각 공정에서 노출되는 제1 상부 전극(170-1) 및 제2 상부 전극(170-2)의 제4 장벽층(176)과 주전극층(174)의 일부가 식각되어 제거될 수 있다.
도 16을 참조하면, 잔류하는 포토레지스트 패턴(190)을 제거하고, 트랜치(201,202) 내부에 도전성 물질을 채워 식각 차단층(210)을 형성한다. 애싱(ashing) 또는 스트리핑(stripping) 공정을 이용하여 포토레지스트 패턴(190)을 제거할 수 있다.
복수의 트랜치들(예컨대, 201,202) 각각의 내부에 식각 차단층(210)을 형성할 수 있다. 식각 차단층(210)은 복수의 상부 전극들(예컨대, 170-1, 170-2) 각각의 측면(예컨대, 252,254) 상에 형성될 수 있다. 또한 식각 차단층(210)은 측면(예컨대, 252, 및 254)과 인접하는 상부 전극(170-1 및 170-2)의 상부면의 일부 상에 형성될 수 있다. 즉 식각 차단층(210)은 측면(예컨대, 252 및 254)과 이와 인접하는 상부 전극(170-1 및 170-2)의 상부면의 일부를 덮을 수 있다.
복수의 상부 전극들(예컨대, 170-1, 170-2) 각각의 측면(예컨대, 252,254) 상에 위치하는 식각 차단층들(예컨대, 210-1,210-2)은 서로 이격할 수 있다. 그러나 실시 예는 이에 한정되는 것은 아니며, 상부 전극 패턴(170)의 형태에 따라 식각 차단층의 구조가 결정될 수 있으며, 다른 실시 예에서는 서로 다른 상부 전극들의 측면 상에 위치하는 복수의 식각 차단층들 중 적어도 하나는 서로 연결될 수 있다.
식각 차단층(210)은 상부 전극들(예컨대, 170-1 및 170-2)과 수직 방향으로 오버랩(overlap)되는 제1 부분(A1)과 상부 전극들(예컨대, 170-1 및 170-2)과 수직 방향으로 오버랩되지 않는 제2 부분(A2)을 포함할 수 있으며, 제1 부분(A1)과 제2 부분(A2)은 서로 접촉하고, 일체형일 수 있다.
트랜치들(예컨대, 201,202)이 제1 층간 절연층(150)을 관통하여 제2 정지막(320)을 노출할 경우, 식각 차단층(210)의 하면은 제2 정지막(320)에 접할 수 있다.
식각 차단층(210)은 제1 및 제2 층간 절연층들(150,180)과 대비하여 식각 선택비가 높은 도전성 물질, 예컨대, 텅스텐으로 이루어질 수 있다.
식각 차단층(210-1,210-2)의 금속 이온이 층간 절연층(150,180)으로 확산되는 것을 방지하기 위하여 식각 차단층(210-1,210-2)과 트랜치(201,202) 사이에는 장벽층(212,214)이 형성될 수 있다.
예컨대, 식각 차단층(210-1,210-2)과 장벽층(212,214)은 다음과 같이 형성될 수 있다. CVD를 이용하여 트랜치(201,202)를 채우도록 제2 층간 절연층(180) 상에 장벽 금속 물질 및 식각 차단 물질을 순차적으로 증착할 수 있다. 이때 증착되는 장벽 금속 물질의 두께는 50Å ~ 200Å일 수 있다.
장벽 금속 물질은 상술한 제1 내지 제4 장벽층들(132,136,172,176)과 동일한 물질일 수 있고, 식각 차단 물질은 텅스텐일 수 있으나, 이에 한정되는 것은 아니며, 제1 및 제2 층간 절연층들(150,180)과 대비하여 식각 선택비가 높은 도전성 물질이 사용될 수 있다.
그리고 제2 층간 절연층(180)의 상부 표면이 노출되도록 제2 층간 절연층(180) 상에 형성된 식각 차단 물질 및 장벽 금속 물질을 평탄화하여 트랜치(201,202) 내에 식각 차단층(210-1,210-2)과 장벽층(212,214)을 형성할 수 있다.
도 17을 참조하면, 포토리쏘그라피 공정을 이용하여 제2 층간 절연층(180) 상에 포토레지스트 패턴(220)을 형성한다. 포토레지스트 패턴(220)은 식각 차단층들(예컨대, 210-1,210-2) 사이에 위치하는 제2 층간 절연층(180)의 상부 표면의 적어도 일부를 노출할 수 있다.
다음으로 포토레지스트 패턴(220)을 식각 마스크로 이용하여 제2 층간 절연층(180), 및 제1 층간 절연층(150)을 식각하는 제1차 식각 공정을 수행하여, 제2 정지막(320)을 노출하는 홀(hole, 230-1)을 형성한다.
도 18을 참조하면, 포토레지스트 패턴(220)을 식각 마스크로 이용하여 제1차 식각된 제2 층간 절연층(180) 및 제1 층간 절연층(150)을 제2차 식각하여 식각 차단층(210-1,210-2)을 노출하는 캐비티(cavity, 230-2)을 형성한다. 제2 식각 공정은 도 12에서 상술한 바와 동일할 수 있다.
식각 차단층(210-1,210-2)은 제2차 식각으로부터 제1 상부 전극(170-1) 및 제2 상부 전극(170-2)을 보호하는 역할을 할 수 있다. 식각 차단층(210-1,210-2)은 층간 절연층(180, 150)과 식각 선택비가 높기 때문에 제2차 식각 공정에 의하여 식각되지 않기 때문에 제1 상부 전극(170-1) 및 제2 상부 전극(170-2)을 보호할 수 있다.
제1 상부 전극(170-1) 및 제2 상부 전극(170-2) 각각의 주전극층(174)을 이루는 물질, 예컨대, Cu, Al 또는 Cu-Al 합금은 상술한 제2차 식각의 에천트에 의하여 손상(damage)을 받기 쉽다.
만약 실시 예에 따른 식각 차단층(210-1,210-2)이 존재하지 않는다면 제2 층간 절연층(180) 및 제1 층간 절연층(150)은 습식 식각되어 제1 상부 전극(170-1) 및 제2 상부 전극(170-2) 각각의 측면 및 상면이 노출될 수 있고, 제1 상부 전극(170-1) 및 제2 상부 전극(170-2) 각각의 노출된 주전극층(174)의 측면은 습식 식각의 에천트에 의하여 쉽게 손상을 받을 수 있다. 이로 인하여 반도체 소자의 스위칭에 오동작이 발생할 수 있어 반도체 소자의 신뢰성 및 수율이 감소할 수 있다.
그러나 실시 예는 제1 및 제2 층간 절연층(150,180)과 식각 선택비가 높은 물질로 이루어진 식각 차단층(210-1,210-2)을 제2차 식각 공정에 의하여 노출될 수 있는 제1 상부 전극(170-1) 및 제2 상부 전극(170-2)의 측면을 감싸도록 형성함으로써, 제2차 식각의 에천트에 의하여 제1 상부 전극(170-1) 및 제2 상부 전극(170-2)이 식각되어 손상되는 것을 차단할 수 있다.
따라서 실시 예는 콘택 볼(contact ball)이 위치하는 공간(230-2)을 확보하기 위한 습식 식각 에천트에 둔감한 상부 전극 패턴(170)을 형성할 수 있고, 이로 인하여 상부 전극 패턴(170)의 자유도가 향상될 수 있고, 반도체 소자의 스위칭 동작의 신뢰성을 보장하고, 수율이 감소하는 것을 방지할 수 있다.
도 19를 참조하면, 잔류하는 포토레지스트 패턴(220)을 제거하고, 캐비티(230-2) 내의 정지막(140) 상에 콘택 볼(240)을 형성한다. 콘택 볼(240) 형성 방법은 도 13에서 설명한 바와 동일할 수 있다.
도 14는 다른 실시 예에 따른 반도체 소자(200)를 나타낸다. 도 15 내지 도 19과 동일한 도면 부호는 동일한 구성을 나타내며, 앞에서 설명한 내용과 중복되는 내용은 생략하거나 간략히 설명한다.
도 14를 참조하면, 반도체 소자(200)는 도 1에 도시된 반도체 소자(100)에 포함된 구성 요소를 모두 포함하며, 이에 식각 차단층(210-1,210-2)을 더 포함할 수 있다.
식각 차단층(210-1,210-2)은 제2 층간 절연층(180) 및 제1 층간 절연층(150)을 통과하여 복수의 상부 전극들 중 적어도 하나의 일 측면을 덮을 수 있다. 예컨대, 제1 식각 차단층(210-1)은 제1 상부 전극(170-1)의 어느 하나의 측면(252, 도 15 참조), 및 측면(252)과 인접하는 제1 상부 전극(170-1)의 상부면 일부를 덮을 수 있다. 또한 제2 식각 차단층(210-2)은 제2 상부 전극(170-2)의 어느 하나의 측면(254, 도 15 참조)과 측면(254)과 인접하는 제2 상부 전극(170-2)의 상부면 일부를 덮을 수 있다.
또한 도 19에 도시된 캐비티(230-2)는 상부 전극(170-1, 170-2)의 측면을 노출하지 않으며, 식각 차단층(210-1, 210-2)의 일 측면을 노출할 수 있다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
110: 기판 120: 절연층
130: 하부 전극 패턴 130-1: 제1 하부 전극
130-2: 제2 하부 전극 132, 136, 172, 176: 장벽층들
134, 174: 주전극층 140: 정지막
150: 제1 층간 절연층 160-1, 160-2: 콘택
170: 상부 전극 패턴 170-1: 제1 상부 전극
170-2: 제2 상부 전극 180: 제2 층간 절연층
210: 식각 차단층 230-1: 홀
230-2: 캐비티 240: 콘택 볼
310: 충진층 320: 제2 정지막.
130: 하부 전극 패턴 130-1: 제1 하부 전극
130-2: 제2 하부 전극 132, 136, 172, 176: 장벽층들
134, 174: 주전극층 140: 정지막
150: 제1 층간 절연층 160-1, 160-2: 콘택
170: 상부 전극 패턴 170-1: 제1 상부 전극
170-2: 제2 상부 전극 180: 제2 층간 절연층
210: 식각 차단층 230-1: 홀
230-2: 캐비티 240: 콘택 볼
310: 충진층 320: 제2 정지막.
Claims (16)
- 기판 상에 복수의 하부 전극들을 형성하는 단계;
상기 하부 전극들 상에 제1 정지막을 형성하는 단계;
상기 제1 정지막 상에 충진층을 형성하는 단계;
상기 충진층 상에 제2 정지막을 형성하는 단계;
상기 제2 정지막 상에 제1 층간 절연층을 형성하는 단계;
상기 제1 층간 절연층 상에 복수의 상부 전극들을 형성하는 단계;
상기 상부 전극들 상에 제2 층간 절연층을 형성하는 단계;
상기 제2 층간 절연층 및 상기 제1 층간 절연층을 식각하여 캐비티를 형성하는 단계; 및
상기 캐비티 내에 콘택 볼(contact ball)을 형성하는 단계를 포함하는 반도체 소자의 제조 방법. - 제1항에 있어서, 상기 제1 정지막을 형성하는 단계는,
상기 복수의 하부 전극들 각각의 상부면과 측면 상에 상기 제1 정지막을 형성하며, 상기 하부 전극들 각각의 측면 상에 위치하는 제1 정지막은 서로 이격하여 형성되는 반도체 소자의 제조 방법. - 제1항에 있어서, 상기 충진층을 형성하는 단계는,
상기 제1 정지막 상에 상기 충진층을 형성하는 단계;
상기 충진층을 평탄화하는 단계; 및
상기 평탄화된 충진층을 식각하여 상기 하부 전극들 상부면 상에 위치하는 상기 제1 정지막의 일부를 노출하는 단계를 포함하는 반도체 소자의 제조 방법. - 제3항에 있어서,
상기 식각된 충진층의 상부면은 상기 하부 전극들의 상부면보다 낮거나 동일한 높이에 위치하는 반도체 소자의 제조 방법. - 제1항에 있어서, 상기 캐비티를 형성하는 단계는,
상기 상부 전극들 중 적어도 하나의 일 측면과 상기 제2 정지막을 노출시키는 반도체 소자의 제조 방법. - 제1항에 있어서,
상기 제2 층간 절연층 및 상기 제1 층간 절연층을 통과하여 상기 복수의 상부 전극들 중 적어도 하나의 일 측면을 덮는 식각 차단층을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법. - 제6항에 있어서, 상기 식각 차단층을 형성하는 단계는,
상기 적어도 하나의 측면과 인접하는 상기 상부 전극의 상부면의 일부 상에 상기 식각 차단층을 형성하는 반도체 소자의 제조 방법. - 제6항에 있어서, 상기 캐비티를 형성하는 단계는,
상기 식각 차단층의 측면과 상기 제2 정지막을 노출하는 상기 캐비티를 형성하는 반도체 소자의 제조 방법. - 제1항에 있어서,
상기 하부 전극들 및 상기 상부 전극들은 Al, Cu, Au, 또는 Al-Cu 합금으로 이루어지며,
상기 제1 및 제2 정지막은 SiN이고, 상기 제1 층간 절연층 및 상기 제2 층간 절연층은 SiO2, FSG(Fluoro Silicate glass), USG(Undoped Silicate Glass), BPSG(Boron Phospho Silicate Glass), TEOS(TetraEthOxySilane) 중 적어도 하나를 포함하며, 상기 식각 차단층은 텅스텐으로 이루어지는 반도체 소자의 제조 방법. - 제1항에 있어서,
상기 제1 층간 절연층, 상기 제1 정지막, 및 상기 제2 정지막을 통과하여 상기 하부 전극들 중 적어도 하나와 접촉하는 콘택을 형성하는 단계를 더 포함하며,
상기 상부 전극들 중 적어도 하나는 상기 콘택과 접촉하도록 형성되는 반도체 소자의 제조 방법. - 기판;
서로 이격되도록 상기 기판 상에 형성되는 복수의 하부 전극들;
상기 하부 전극들 상에 형성되는 제1 정지막;
상기 하부 전극들 사이에 위치하는 제1 정지막 상에 형성되는 충진층;
상기 하부 전극들 상에 위치하는 제1 정지막과 상기 충진층 상에 형성되는 제2 정지막;
상기 제2 정지막 상에 형성되는 제1 층간 절연층;
서로 이격되도록 상기 제1 층간 절연층 상에 형성되는 복수의 상부 전극들;
상기 상부 전극들 상에 형성되는 제2 층간 절연층;
상기 제2 층간 절연층 및 상기 제1 층간 절연층 내에 형성되는 캐비티(cavity); 및
상기 캐비티 내에 형성되는 콘택 볼(contact ball)을 포함하는 반도체 소자. - 제11항에 있어서,
상기 하부 전극들 각각의 측면 상에 위치하는 제1 정지막 부분은 서로 이격하는 반도체 소자. - 제11항에 있어서,
상기 충진층의 상부면은 상기 하부 전극들의 상부면보다 낮거나 동일한 높이를 갖는 반도체 소자. - 제11항에 있어서,
상기 캐비티는 상기 상부 전극들 중 적어도 하나의 측면 및 상기 제2 정지막을 노출하는 반도체 소자. - 제11항에 있어서,
상기 제2 층간 절연층 및 상기 제1 층간 절연층을 통과하여 상기 복수의 상부 전극들 중 적어도 하나의 일 측면을 덮는 식각 차단층을 더 포함하는 반도체 소자. - 제11항에 있어서,
상기 제1 층간 절연층, 상기 제1 정지막, 및 상기 제2 정지막을 통과하여 상기 하부 전극들 중 적어도 하나와 접촉하는 콘택을 더 포함하며,
상기 상부 전극들 중 적어도 하나는 상기 콘택과 접촉하는 반도체 소자.
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