KR101358559B1 - 감소된 게이트 저항의 ＦｉｎＦＥＴ을 위한 방법 및 장치 - Google Patents
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Abstract
감소된 게이트 저항의 FinFET을 위한 방법 및 장치가 제공된다. 반도체 기판 상부에 형성되고, 이격되어 평행하게 배열된 복수의 반도체 핀; 상기 반도체 기판 상부에 형성되고, 상기 반도체 핀 각각의 채널 게이트 영역 위에 놓이며 상기 반도체 핀 사이에서 반도체 기판 상부에 연장되는 금속 함유 게이트 전극; 상기 게이트 전극 및 상기 반도체 기판 위에 놓인 인터레벨(interlevel) 유전체층; 상기 인터레벨 유전체층에서 배치되어 상기 인터레벨 유전체층을 통하여 상기 게이트 전극까지 연장되는 복수의 콘택트; 및 상기 인터레벨 유전체층 상부에 형성되고 상기 복수의 콘택트에 의해 상기 게이트 전극에 연결된 저저항 금속 스트랩을 포함하고, 상기 복수의 콘택트는 상기 반도체 핀의 채널 게이트 영역으로부터 이격되는 것인 금속 게이트 트랜지스터 구조가 개시된다.
Description
본 발명은 금속 게이트 트랜지스터에 관한 것이고, 특히 감소된 게이트 저항의 FinFET을 위한 방법 및 장치에 관한 것이다.
반도체 공정에서 제조되는 디바이스가 지속적으로 축소됨에 따라 더 작은 디바이스의 특정 특성은 특정 유형의 어플리케이션에 최적인 것보다 작다. 특히, 저잡음 증폭기(low noise amplifier, LNA)와 같은 고주파수 또는 무선 주파수 회로는 트랜지스터에 필요 조건을 요구한다. 디바이스 사이즈가 지속적으로 축소됨에 따라 진보된 반도체 공정의 트랜지스터는 게이트 산화막이 얇아짐에 따른 증가된 누설을 나타내고, 또한 짧은 채널 효과는 진보된 공정에서 평면 디바이스 성능을 감소시킬 수 있다.
딥 서브마이크론(deep submicron) 공정 노드에서 트랜지스터 성능 향상을 약속하는 하나의 영역은 금속 게이트의 사용이다. MOS 트랜지스터에서 종래의 폴리실리콘 게이트를 금속 게이트로 대체하는 것은 여러 이점을 제공할 수 있다. 폴리실리콘 게이트 대신에 금속 게이트를 사용하는 것은 게이트 전계 효과를 증가시킴으로써 성능을 증가시킬 수 있다. 금속 게이트를 하이-K 유전체와 결합하여 트랜지스터 성능을 더욱 향상시킬 수 있다. 구동 전류가 증가할 수 있고, 소스-드레인 누설이 저하될 수 있으며, 더 두꺼운 유전체층을 사용하여 게이트 누설을 감소시킬 수도 있다.
그러나, 그러한 디바이스에서의 금속 게이트의 저항은 이전의 폴리 게이트 이상으로 증가한다. 증가된 게이트 저항은 여러 영역에서 부정적인 영향을 준다. 예를 들어, 디바이스에 대한 최대 발진 주파수는 게이트 저항(Rg)에 반비례한다. 또한, 디바이스에 대한 잡음 지수는 게이트 저항(Rg)에 정비례한다. 그러므로, 게이트 저항이 증가함에 따라, 바람직하지 않게 잡음 지수가 증가하면서, 또한 바람지하지 않게 최대 주파수가 감소한다.
종래의 MOS FET 트랜지스터에서 금속 게이트 저항을 감소시키는 공지의 접근법은 금속 게이트 상부에 저저항(low resistance) 스트랩을 제공하는 것을 포함한다. 예를 들어, 금속-1(metal-1) 스트랩은 게이트 물질 상부에 형성될 수 있다. 다중 콘택트가 저저항 금속 스트랩을 금속 게이트에 연결하기 위해 사용될 수 있다. 그러나, 이러한 구조에 대한 공지의 반도체 공정 접근법은 금속 게이트에서의 에칭 손상과 같은 결점을 발생할 수 있다. 트랜지스터에 대하여 활성 영역 상부의 콘택트 사용은 디바이스 성능에 부정적인 영향을 주는 문턱 전압("Vt")을 초래할 수 있고, 그것은 바람직하지 않다.
예시적인 실시형태에 있어서, 반도체 기판 상부에 형성되고, 이격되어 평행하게 배열된 복수의 반도체 핀; 상기 반도체 기판 상부에 형성되고, 상기 반도체 핀 각각의 채널 게이트 영역 위에 놓이며 상기 반도체 핀 사이에서 반도체 기판 상부에 연장되는 금속 함유 게이트 전극; 상기 게이트 전극 및 상기 반도체 기판 위에 놓인 인터레벨(interlevel) 유전체층; 상기 인터레벨 유전체층에서 배치되어 상기 인터레벨 유전체층을 통하여 상기 게이트 전극까지 연장되는 복수의 콘택트; 및 상기 인터레벨 유전체층 상부에 형성되고 상기 복수의 콘택트에 의해 상기 게이트 전극에 연결된 저저항(low resistance) 금속 스트랩을 포함하고, 상기 복수의 콘택트는 상기 반도체 핀의 채널 게이트 영역으로부터 이격되는 것인 금속 게이트 트랜지스터 구조가 제공된다. 다른 추가의 실시형태에 있어서, 상기 게이트 전극과 상기 반도체 핀 사이에 하이-K 게이트 유전체가 배치된다.
또 다른 실시형태에 있어서, 상기 금속 게이트 트랜지스터 구조는 약 10보다 큰 유전 상수를 갖는 게이트 유전체를 포함한다. 또 다른 실시형태에 있어서, 상기 금속 게이트 트랜지스터 구조는 질소 함유 산화물층, 하프늄 함유 산화물층, 탄탈럼 함유 산화물층 및 알루미늄 함유 산화물층 중 하나이다.
또 다른 실시형태에 있어서, 상기 금속 게이트 트랜지스터 구조는 상기 복수의 반도체 핀 각각에 대한 상기 채널 게이트 영역에 인접하여 형성된 소스 및 드레인 영역을 포함하고, 그러한 영역은 또한 함께 연결되어 단일 FinFET 트랜지스터를 형성한다.
또 다른 실시형태에 있어서, 상기 금속 게이트 트랜지스터 구조에서 상기 게이트 전극은 알루미늄, 탄탈럼, 텅스텐, 몰리브덴, 및 티타늄의 그룹으로부터의 금속을 포함한다.
또 다른 실시형태에 있어서, 상기 반도체 핀은 상기 채널 게이트 영역에 인접하여 형성된 소스 및 드레인 영역을 포함한다.
또 다른 실시형태에 있어서, 상기 금속 게이트 트랜지스터 구조에서 상기 복수의 콘택트 각각은 상기 반도체 핀 사이의 영역에서 상기 게이트 전극 상부에 형성된다.
또 다른 실시형태에 있어서, 상기 금속 게이트 트랜지스터 구조에서 상기 복수의 콘택트 각각은 상기 핀의 채널 게이트 영역으로부터 최소 간격 거리만큼 이격된다. 또 다른 실시형태에 있어서, 상기 최소 간격 거리는 적어도 8나노미터이다.
또 다른 실시형태에 있어서, 상기 금속 게이트 트랜지스터 구조에서 반도체 핀의 수는 약 10보다 크다. 또 다른 실시형태에 있어서, 콘택트의 수는 약 20보다 크다.
또 다른 실시형태에 있어서, 반도체 기판 상부에 형성되고, 이격되어 평행하게 배열된 복수의 반도체 핀; 상기 반도체 기판 상부에 형성되고, 상기 반도체 핀 각각의 채널 게이트 영역 위에 놓이며 상기 반도체 핀 사이에서 반도체 기판 상부에 연장되는 금속 함유 게이트 전극; 상기 금속 함유 게이트 전극 및 상기 반도체 기판 위에 놓인 인터레벨 유전체층; 상기 인터레벨 유전체층에서 배치되어 상기 인터레벨 유전체층을 통하여 상기 게이트 전극까지 연장되는 복수의 콘택트; 및 상기 인터레벨 유전체층 상부에 형성되고 상기 복수의 콘택트에 의해 상기 금속 함유 게이트 전극에 연결된 저저항 금속 스트랩을 각각 포함하는 복수의 금속 게이트 트랜지스터로 형성되는 적어도 하나의 회로를 포함하는 집적 회로가 제공된다.
방법 실시형태에 있어서, 반도체 기판 상부에 이격된 다중 반도체 핀을 형성하는 단계; 상기 반도체 핀 각각의 채널 게이트 영역 위에 놓이며 상기 반도체 핀 사이에서 반도체 기판 상부에 연장되는 금속 함유 게이트 전극을 형성하는 단계; 상기 금속 함유 게이트 전극 및 상기 반도체 기판 위에 놓인 인터레벨 유전체층을 형성하는 단계; 상기 인터레벨 유전체층을 통하여 상기 금속 함유 게이트 전극까지 연장되는 복수의 콘택트를 형성하는 단계; 및 상기 복수의 콘택트를 통하여 상기 금속 함유 게이트 전극에 연결된 상기 인터레벨 유전체층 상부에 금속 스트랩층을 형성하는 단계를 포함하고, 상기 복수의 콘택트 각각은 상기 반도체 핀의 채널 게이트 영역으로부터 이격되는 것인 방법이 제공된다.
본 발명 및 그 장점의 보다 완벽한 이해를 위해, 이제부터 첨부된 도면들과 함께 취해진 이하의 상세한 설명을 참조하였다.
도 1은 본 실시형태를 이용한 증폭기 회로의 단순화된 회로도를 나타낸다.
도 2은 본 실시형태를 이용한 벌크 FinFET 디바이스의 3차원 투영도를 나타낸다.
도 3은 본 실시형태를 이용한 실리콘-온-인슐레이터 다중 핀 FinFET 디바이스의 단면도를 나타낸다.
도 4는 본 실시형태에 의한 다중 핀 FinFET 구조의 단면도를 나타낸다.
도 5는 대안의 실시형태에 의한 다중 핀 FinFET 구조의 단면도를 나타낸다.
도 6은 일실시형태에 의한 구조의 상면도를 나타낸다.
도 7은 다른 실시형태에 의한 구조의 상면도를 나타낸다.
도 8은 다른 실시형태에 의한 구조의 단면도를 나타낸다.
도 9는 실시형태를 통합한 집적 회로의 블록도를 나타낸다.
도 10은 실시형태에 의한 방법의 흐름도를 나타낸다.
도면, 도해, 도식은 예시이고 한정을 의도하지 않지만, 본 발명의 실시형태의 예는 설명의 목적으로 단순화되었고, 실척도로 그려지지 않았다.
도 1은 본 실시형태를 이용한 증폭기 회로의 단순화된 회로도를 나타낸다.
도 2은 본 실시형태를 이용한 벌크 FinFET 디바이스의 3차원 투영도를 나타낸다.
도 3은 본 실시형태를 이용한 실리콘-온-인슐레이터 다중 핀 FinFET 디바이스의 단면도를 나타낸다.
도 4는 본 실시형태에 의한 다중 핀 FinFET 구조의 단면도를 나타낸다.
도 5는 대안의 실시형태에 의한 다중 핀 FinFET 구조의 단면도를 나타낸다.
도 6은 일실시형태에 의한 구조의 상면도를 나타낸다.
도 7은 다른 실시형태에 의한 구조의 상면도를 나타낸다.
도 8은 다른 실시형태에 의한 구조의 단면도를 나타낸다.
도 9는 실시형태를 통합한 집적 회로의 블록도를 나타낸다.
도 10은 실시형태에 의한 방법의 흐름도를 나타낸다.
도면, 도해, 도식은 예시이고 한정을 의도하지 않지만, 본 발명의 실시형태의 예는 설명의 목적으로 단순화되었고, 실척도로 그려지지 않았다.
이하에는 예시적인 실시형태에 제조 및 사용이 상세히 논의된다. 하지만, 본 발명은 폭넓고 다양한 특정 환경에서 실시될 수 있는 수 많은 적용가능한 발명적 개념을 제공한다는 것을 인지해야 한다. 논의된 특정 실시형태는 개시된 출원의 개념을 제조하고 이용하는 특정 방법들에 대한 단순한 예시이며, 본 발명의 범위를 한정하는 것은 아니고, 첨부된 청구항의 범위를 한정하지 않는다.
이제 그 예가 상세하게 설명되는 본 출원의 실시형태는 금속 게이트 디바이스에서의 감소된 게이트 저항을 위한 새로운 방법 및 장치를 제공한다. FinFET 트랜지스터는 금속 게이트 및 하이-K 유전체와 함께 사용된다. 다중 핀 FinFET은 복수의 콘택트 및 저저항 금속 스트랩을 사용하여 게이트 저항을 감소시키면서 FinFET 디바이스의 활성 영역의 금속 게이트 외측에 접촉을 형성할 기회를 제공한다. 이러한 방식으로, 이전 접근법에서 관찰된 문제가 제거되면서 저저항 금속 게이트 트랜지스터가 제공된다. 공정에 대한 상당한 변화 또는 추가의 처리 단계는 필요하지 않고, 기존의 반도체 공정과 호환가능하다. 실시형태의 사용은 디바이스에 대한 게이트 저항을 크게 감소시킬 수 있고, 그것은 잡음 지수를 낮추고 디바이스에 대한 최대 작동 주파수를 증가시킨다. 본 실시형태를 이용하여 형성된 트랜지스터는 RF 회로에서의 저잡음 증폭기와 같은 무선 주파수 및 고주파수 어플리케이션에 특히 유용하다.
도 1은 본 실시형태를 이용한 저잡음 증폭기의 단순한 회로도를 나타낸다. 도 1에서 증폭기는 노드(In) 상에 입력을 수신하고 노드(Out) 상에 신호를 출력한다. 트랜지스터(MP 및 MN3)가 회로를 바이어싱하면서 트랜지스터(MN2)는 출력으로부터 입력으로 돌아가는 피드백 경로를 제공한다. 트랜지스터(MN1)는 노드(In)에서의 입력 수신에 응답하여 출력을 구동한다.
도 2은 본 실시형태를 이용한 FinFET 트랜지스터 구조(20)의 3차원 투영도를 나타낸다. 반도체 기판과 같은 기판이 제공되고, 예를 들면 실리콘 또는 게르마늄 기판일 수 있는 "벌크 기판"으로 라벨링되며, "Fin"으로 라벨링된 반도체 핀을 형성하도록 패터닝된다. 핀은 벌크 기판의 표면 위에 수직 연장된다. "STI"(shallow trench isolation)으로 라벨링된 유전체 및 인슐레이터층은 버크 기판의 정상면 상부에 연장한다. 핀은 STI 상부에 연장하고, 노출된 부분에서 높이 "Hfin" 및 폭 "Wfin"을 갖는다. FinFET 트랜지스터에 대한 활성 영역은 핀의 3개의 측면의 표면에 형성될 것이다, 즉 트랜지스터에 대한 게이트 폭 W는 높이 "Hfin" 두배와 폭 "Wfin"의 합일 것이다. 그러므로, 도 2의 디바이스(20)는 "트리플 게이트" FinFET 디바이스이다. 대안적으로, "더블 게이트"로 알려진 일부 FinFET 디바이스는 핀의 수직 부분 상의 활성 영역만 형성할 수 있다. FinFET의 사용은 게이트 폭이 핀의 3차원 영역만큼 증가함에 따라 실리콘 영역의 증가없이 평면 디바이스와 비교했을 때 주어진 실리콘 영역에서 더 긴 게이트 폭 W를 허용한다. 또한, 트랜지스터 게이트 길이 L(도 2의 시점에서 페이지로 연장)은 반도체 공정 스케일링(scaling)으로 축소될 수 있고, 대응하는 게이트 폭의 감소는 없고 트랜지스터에 대한 W/L비는 증가한다. 그러므로, FinFET 디바이스의 사용은 반도체 처리 공정에서의 진보로 평면 트랜지스터 이상의 증가된 이점을 갖는다.
도 2에서 "GATE"로 라벨링된 게이트 전극은 벌크 기판 상부의 핀 "Fin" 및 STI의 표면 상부에 형성된다. 도 2에서 게이트 전극은 게이트 전극이 전기도금 단계 다음의 CMP 공정에 의해 형성될 때 얻어질 수 있는 것과 같은 평면의 정상면을 가질 수 있다. 대안적으로, 게이트 전극은 균일 증창(conformal deposition)에 의해 형성될 수 있고, 그 경우에 게이트 전극 "GATE"의 정상면은 평면은 아니지만 핀 측면 및 정상을 추적한 후 기판 표면에 정렬될 것이다.
핀을 사용하여 FET 트랜지스터를 형성하기 위해서 소스 및 드레인 영역은 예를 들어 이온 주입 단계를 사용하여 핀에서 형성되어 "S"로 라벨링된 소스 영역 및 "D"로 라벨링된 드레인 영역으로 도펀트 이온을 도입한다. P형 및 N형 FinFET 디바이스가 형성되어 PMOS 및 NMOS 트랜지스터로서 사용될 수 있다. 반도체 기판은 전형적으로 하나의 도펀트 유형, 예를 들면 P형으로 도핑되고, 도핑된 웰(well) 영역은 N-웰과 같은 상보성 도펀트 유형을 형성하는데 사용될 수 있으며, 핀은 웰 상부에 형성될 수 있다. P형 소스 및 드레인 영역을 갖는 P형 트랜지스터에 대하여 N-웰은 기판 내에 생성될 수 있고, N-웰 상부에 핀이 형성될 수 있다. 또한, 도면에서 볼 수 없지만, 게이트 유전체가 게이트 전극 "GATE"와 핀 "Fin"의 표면 사이에 형성되어 트랜지스터 형성을 완료한다.
본 실시형태를 이용한 대안의 구조에서, 도 3은 본 실시형태에 의한 실리콘-온-인슐레이터(silicon-on-insulator) 또는 "SOI" FinFET 트랜지스터(30)의 단면도를 나타낸다. 비제한적 예로서 실리콘, 게르마늄 등을 포함하는 반도체 기판 또는 다른 기판일 수 있는 기판(31)은 그 위에 증착된 STI(35)와 같은 전계 산화물 또는 다른 인슐레이터와 함께 도시된다. 에피택셜 성장된 핀(43)은 인슐레이터(35)의 표면 상에 형성되도록 도시된다. 게이트 유전체(37), 게이트(39) 및 인터레벨(interlevel) 유전체(41)는 핀(43)의 노출된 측면 및 정상면 위에 형성된다. 도 2의 벌크 기판 또는 도 3의 SOI 접근이 본 실시형태와 함께 사용될 수 있다. 도 3에서 게이트 전극(39)은 핀(43) 각각의 상부에 균일 증착된다. 하이-K 게이트 유전체일 수 있는 게이트 유전체(37)는 게이트 전극 아래의 핀 상부에 형성된다. 실시형태에 있어서, 게이트 전극은 예를 들어 알루미늄 또는 탄탈럼을 함유한 금속 게이트이고, 대체 게이트 공정 또는 다른 방법에 의해 형성될 수 있다. 인터레벨 유전체(41)는 산화물, 질화물, 실리콘 산질화물, 유전체 또는 다른 유전체를 함유하는 탄소일 수 있고, 반도체 공정에서 인터레벨 절연을 위해 사용된다.
도 4는 본 실시형태에 의한 다중 핀 FinFET(40)의 단면도를 나타낸다. 도 4에서 핀(43)은 기판(31) 상에 벌크 기판 접근법으로 형성된다. 핀은 각 핀의 2개의 수직 측면 상에 각 핀의 정상을 가로질러 활성 영역을 형성하는 게이트 유전체(37)에 의해 덮히는 부분을 갖는다. 공통 게이트 전극(39)은 핀(43) 각각을 가로질러 그 상부에 연장한다. 본 실시형태에 있어서, 게이트 전극(39) 및 게이트 유전체(37)는 하이-K 금속 게이트 구조를 형성한다. 게이트 전극(39)은 금속 게이트이고, 예를 들어 알루미늄, 탄탈럼, 텅스텐, 몰리브덴, 티타늄 및 다른 금속을 함유할 수 있으며, 대체 게이트 공정에 의해, 또는 풀리 실리사이드화(fully silicided) 공정(금속 실리사이드로 전체 게이트 구조를 실리사이드화)을 사용함으로써 생성될 수 있다. 게이트 유전체(37)는 금속 게이트로 사용하기 적합한 하이-K 게이트 유전체일 수 있고, 3.8(실리콘 산화물의 유전 상수)보다 큰, 바람직하게는 약 10보다 큰 유전 상수 K를 갖는 유전체를 포함한다. 예를 들어 하프늄을 함유한 유전체가 사용될 수 있다. 다른 예로서, 하프늄 함유 산화물층, 탄탈럼 함유 산화물층, 알루미늄 함유 산화물층, 유전 상수 K가 10보다 크다는 제한없이 포함하는 하이-K 유전체 물질을 포함한다. 또한, 게이트 유전체는 Ta205, Al2O3, PEOX, TEOS, 또는 그러한 유전체 중 어느 것의 조합 중 하나일 수도 있다.
도 4에서 게이트 전극(39)은 화학 기계 연마(chemical mechanical polishing, CMP) 공정을 사용하여 얻어지는 것과 같은 평면의 정상면을 갖는다. 상술된 바와 같이, 금속 게이트 물질의 저항은 이전 게이트 물질보다 높다. 진보된 반도체 공정에서 금속 게이트 물질의 사용은 특정 이점을 갖지만, 특히, 결과의 트랜지스터가 고주파수 및 무선 주파수 어플리케이션에서 사용될 때 증가된 게이트 저항은 단점이 된다.
중요하게 고려되어야 할 하나의 메트릭은 열 잡음 인자이다. 잡음 인자 "F"는 다음에 의해 주어진다:
식 1에서 게이트 저항 Rg는 몇몇 인자의 분자에서 보여지고, 열 잡음은 게이트 저항 Rg에 비례한다. 그러므로, 증가된 게이트 저항은 열 잡음을 증가시키는 바람지하지 못한 효과를 갖는다.
또한, 고주파수 디바이스에 대한 중요한 메트릭은 최대 발진 주파수이고, 다음에 의해 주어진다(fT는 차단 주파수):
식 2에서 볼 수 있는 바와 같이, 최대 주파수는 게이트 저항 Rg의 증가와 함께 감소된다. 이것은 이전 금속 게이트 접근법으로부터 게이트 저항 Rg이 감소되지 않는 한 금속 게이트 디바이스는 일부 고주파수 어플리케이션에 적절하지 않다는 것을 의미한다.
도 4에서 금속 게이트의 게이트 저항은 금속-1층 스트랩(53)과 같은 저저항 금속 스트랩에 게이트 전극(39)를 연결하기 위한 콘택트(51)의 사용에 의해 감소된다. 이 구조는 특정 방식으로 배열된다. 콘택트(51)는 게이트 전극(39) 위에 놓이는 인터레벨 유전체(interlevel dielectric, ILD)층(41) 내에 형성된다. 콘택트(51)는 ILD층 내의 개구부에서 형성되는 도전체이고, 금속-1 스트랩(53)으로의 수직의 도전성 접속을 형성한다. 다중 콘택트는 예를 들어 실제 디바이스(30. 40)에서, 도시된 번호는 단지 설명을 위한 것이다, 사용되거나 그 이상이 사용될 수 있다. 추가의 금속-1 스트랩 및 추가의 게이트 전극이 도시된 것과 평행하게 형성될 수 있고, 물론 도 4의 단면도에서 볼 수 없지만 그들은 게이트 저항을 더욱 감소시킬 것이다.
콘택트(51)는 논-채널 게이트 영역(54) 상부에 형성되고, FinFET 디바이스를 위한 영역(52) 과 같은 채널 게이트 영역으로부터 이격된다. 이러한 방식으로, 이전 접근법에서 보았던 게이트 전극에 대한 에칭 손상 및 Vt 변화는 제거된다. 그러므로, FinFET 금속 게이트 디바이스의 사용 및 실시형태의 콘택트 배치의 사용은 반도체 공정에 대한 변화 및 추가의 공정 단계없이 금속 게이트 디바이스에서 낮아진 게이트 저항을 제공한다.
도 4에서 핀(43) 및 게이트 전극(39)이 다중 핀 FinFET 디바이스를 형성한다는 것에 주목된다. 이 단면도에서는 볼 수 없지만 소스 및 드레인 도핑된 영역이 서로 연결됨으로써 성취될 수 있다. 핀의 수는 특정 어플리케이션에 필요로 하는 전류 구동 및 트랜지스터 영역에 의존하여 겨우 3개, 10개까지 또는 심지어 20개일 수 있다. 증폭기 및 드라이버에서 FinFET 트랜지스터의 사용은 큰 이득 및 상당한 구동 전류를 필요로 할 수 있다. 이러한 필요 조건은 추가의 핀을 추가하고(증가된 소스 및 드레인 영역) 평행하게 연결된 금속 게이트를 사용함으로써 만족될 수 있다. 본 실시형태에서 사용된 게이트 각각은 하나 이상의 금속 스트랩으로의 콘택트를 가질 수 있고, 그것은 게이트 저항을 낮춘다. 스트랩은 특정 레이아웃 및 이용가능한 공간에 의존한 단일 금속 조각 또는 평행하는 스트립일 수 있다. 금속 스트랩은 금속-1 또는 다른 저저항 도전체일 수 있다.
도 4의 실시형태는 더블 엔드형(double ended) 금속-1 구조이다. 도 5에서 싱글 엔드형 금속-1 구조를 갖는 대안의 실시형태(50)가 단면도로 나타내어진다. 도 4와 공통인 요소에 대한 참조 번호는 도 5에서 동일하다. 이제, 금속-1 스트랩(53)은 구조(50)로의 접속을 형성하는 하나의 엔드에서만 연장된다. 기판, 게이트 전극, 핀, ILD층, 콘택트는 일반적으로 도 4에서 나타낸 바와 같이 배열된다. 도 5는 또한 본 실시형태의 이격 특징부를 설명하기 위해 사용된다. 거리 D2는 핀과 핀 사이의 간격을 나타낸다. 본 실시형태에 대하여 핀 사이의 영역은 논-채널 게이트 영역을 제공한다. 이 영역은 콘택트 영역이 채널 게이트 영역으로부터 떨어지도록 하는 다중 핀 FinFET 구조의 특징부이다. 간격 D1은 핀(43)에 가장 가까운 콘택트(51)의 가장자리와 핀의 활성 영역 사이의 간격을 나타낸다. 간격 D1은 특정 반도체 공정에 대한 디자인룰에서 최소 필요 조건을 가질 수 있다. 예시적인 공정에서, 간격은 8~12나노미터였지만 콘택트 영역은 사방 26x26나노미터 내지 사방 36x36나노미터의 범위 내이다. 그러나, 최소 간격, 콘택트의 실제 사이즈, 핀의 폭, 및 게이트 및 금속-1 스트랩의 폭은 모두 가변이고, 특정 반도체 공정의 특정 디자인 및 디자인룰의 필요 조건과 함께 변할 수 있다. 그러한 변화 및 다른 변화는 첨부된 청구항의 범위 내에 있는 추가의 실시형태로서 고려된다는 것이 주목된다. 본 실시형태에 있어서, 콘택트는 활성 채널 게이트 영역으로부터 이격되어 배치되고 논-채널 게이트 영역 상부에 형성되며, 콘택트는 게이트 전극에 저저항 금속을 연결하여 금속 게이트 FinFET 트랜지스터에 대한 게이트 저항을 감소시킨다.
도 6은 싱글 엔드형 게이트 전극(39)을 갖는 다중 핀 FinFET 구조(60)의 상면도를 나타낸다. 도 6에서, 공통 요소는 예를 들어 도 4 및 도 5에 나타낸 요소에 대한 공통 번호를 다시 사용하여 도시한다. 핀(43)은 간격 Sfin만큼 이격되어 평행하게 배열되고, 각 핀에 대하여 폭 Wfin을 갖도록 도시된다. 콘택트(51)는 핀(43) 각각의 상부에 놓이고 핀 각각에 대한 활성 영역을 형성하는 게이트 전극(39)의 상부에 형성된다. 영역(52)은 예를 들어 반도체 기판의 일부 또는 P-웰 또는 N-웰 영역과 같은 반도체 기판 내의 웰 영역일 수 있다. 다시, 콘택트(51)는 활성 채널 영역으로부터 이격된 위치에서 게이트 전극(53) 상부에 놓인다. 게이트(39)는 핀 방향과 직교하여 여기서 도시되지만, 정확하게 그래야할 필요는 없고, 콘택트가 채널 영역으로부터 이격되어 있는 한 대각선이나 심지어 비선형 방식으로 이루어질 수 있다는 것이 주목된다. 이러한 대안의 배치가 추가의 실시형태를 형성한다.
도 7은 도 4에 나타낸 바와 같은 구조를 위한 더블 엔드형 게이트 전극(39)을 도시하는 상면도로 대안의 실시형태를 나타낸다. 콘택트(51)는 게이트 전극(39)의 각 엔드에서 제공되고, 게이트 전극은 각 엔드에서 위에 놓인 금속-1 또는 다른 금속층에 스트래핑될 수 있다.
도 6 및 도 7의 실시형태 모두에서 핀(43)은 게이트 교차 지점에 인접하여 외측에 형성된 소스 및 드레인 영역(도시되지 않음)을 가질 수도 있고, 핀과 게이트는 FET 트랜지스터를 형성한다. 소스 및 드레인 영역은 다중 핀 FinFET을 형성하기 위해 함께 연결될 수 있다. 추가의 게이트 영역이 또한 제공될 수 있고, 제공된다면 금속 스트랩 영역을 연결하는 콘택트(51)를 가질 것이다.
도 8은 대안의 게이트 유전체, 이제 균일한(conformal) 게이트 유전체(38)를 갖는 다중 핀 FinFET 구조의 실시형태를 단면도로 나타낸다. 공통 요소에는 다시 공통 참조 번호가 주어지고, 기판, 핀, ILD층 및 금속 스트랩의 요소 각각에는 도 8에서와 동일한 참조 번호가 주어진다. 게이트 전극(38)은 이제 균일 증착을 사용하여 형성되고, 그것은 핀(43)의 윤곽 및 핀 사이의 기판(31)을 따른다. 콘택트(82)는 이제 ILD층(41)의 정상으로부터 논-채널 게이트 영역의 게이트 전극(38)으로 연장하고, 이것은 그들 콘택트(82)가 상술된 다른 실시형태의 콘택트보다 훨씬 더 길다는 것을 의미한다. 다중 핀(43)은 다시 함께 연결되어 단일 FinFET 디바이스를 형성하고, 도시되지 않은 소스 및 드레인 영역을 포함한다. 콘택트(82)는 최소 간격 거리만큼 핀(43)의 채널 게이트 영역으로부터 이격된다. 구조(80)의 동작은 게이트 전극 형성 및 콘택트 형성만 상이하고 이전 실시형태와 동일하다. 도 8의 구조는 상술된 바와 같이 싱글 엔드형 또는 더블 엔드형일 수 있다. 다시, 구조는 하이-K 금속 게이트 구조의 금속 게이트에 대한 게이트 저항을 감소시킨다.
전형적인 어플리케이션에서, 핀의 수는 약 10 이상일 수 있다. 전형적인 디바이스에 대하여, 본 실시형태의 사용없이 형성된 유사한 금속 게이트 구조에 대해 감소된 게이트 저항을 비교하는 계산은 본 실시형태의 사용이 큰 수의 핀에 대하며, 및 싱글 엔드형 실시형태에 대하여 측정된 최고 감소에 관한 약 50% 내지 97% 사이의 게이트 저항의 감소를 초래한다고 나타낸다. 동일한 계산이 또한 금속 게이트 전극에 대한 상이한 시트 저항에 대해 이루어졌고, 약 100 Ohms/square의 시트 저항을 사용한 싱글 엔드형 실시형태에 대하여 약 82% 내지 약 97%의 범위 내의 본 실시형태을 이용한 게이트 저항 감소의 더 높은 결과가 있었다. 그래서 가장 큰 감소는 높은 시트 저항 금속 게이트가 본 실시형태를 이용하였을 때 성취되었다.
본 실시형태의 다중 핀 FinFET을 이용한 트랜지스터 구조는 폭넓고 다양한 디바이스에서 사용될 수 있다. 상기 나타낸 바와 같이, 본 실시형태의 사용은 무선 주파수(RF) 및 고주파수 회로와 같이 주파수가 높은 어플리케이션에 특히 적용가능하다. 발진기, 저잡음 증폭기, 무선 수신기/송신기 등의 회로가 본 실시형태의 하이-K 금속 게이트 디바이스를 사용하여 구현될 수 있다.
도 9는 예시를 위해 2개의 저잡음 증폭기(LNA1 및 LNA2), 사용자 로직, 및 아날로그-디지털 컨버터 또는 디지털-아날로그 컨버터(ADC/DAC)와 같은 데이터 컨버터를 포함하는 예시적인 집적 회로(IC)(87)의 간단한 블록도를 나타낸다. 상술된 낮은 게이트 저항 금속 게이트 FinFET 구조는 집적 회로에서의 그러한 기능 중 하나 이상으로 트랜지스터를 구현하도록 사용될 수 있고, 따라서 성능 향상이 획득된다.
도 10은 실시형태에 의한 방법의 흐름도를 나타낸다. 단계 21에서 FinFET 트랜지스터의 다중 핀이 반도체 기판 상에 형성된다. 단계 23에서 금속 게이트 전극이 다중 핀 각각의 채널 게이트 영역 위에 놓이도록 형성된다. 단계 25에서 인터레벨 유전체층이 게이트 전극 상부에 형성된다. 단계 27에서 복수의 콘택트가 인터레벨 유전체를 통하여 게이트 전극까지 연장되어 형성되고, 콘택트는 핀의 채널 게이트 영역으로부터 이격된다. 단계 29에서, 콘택트가 인터레벨 유전체층 위에 놓인 저저항 금속 스트랩에 연결되어 저저항 금속 게이트 FinFET 트랜지스터를 형성한다.
본 출원의 범위는 상세한 설명에서 설명된 구조, 방법, 및 단계의 특정한 실시형태에 한정되는 것을 의도하지 않는다. 당업자는 예시적인 실시형태의 개시로부터 여기서 기재된 대응하는 실시형태와 실질적으로 동일한 기능을 수행하거나 실질적으로 동일한 결과를 성취하는 기존의 또는 이후 개발될 공정 또는 단계가 사용될 수 있고, 그 대안물이 본 실시형태의 일부로서 고려될 수 있다는 것을 쉽게 인지할 것이다. 따라서, 첨부된 청구항은 이들 공정 또는 단계를 본 발명의 범위 내에 포함하도록 의도된다.
Claims (10)
- 반도체 기판 상부에 형성되고, 이격되어 평행하게 배열된 복수의 반도체 핀들;
상기 반도체 기판 상부에 형성되고, 상기 반도체 핀들 각각의 채널 게이트 영역 위에 놓이며 상기 반도체 핀들 사이에서 반도체 기판 상부에 연장되는 금속 함유 게이트 전극;
상기 게이트 전극 및 상기 반도체 기판 위에 놓인 인터레벨(interlevel) 유전체층;
상기 인터레벨 유전체층에 배치되어 상기 인터레벨 유전체층을 통하여 상기 게이트 전극까지 연장되는 복수의 콘택트들; 및
상기 인터레벨 유전체층 상부에 형성되고 상기 복수의 콘택트들에 의해 상기 게이트 전극에 연결된 저저항(low resistance) 금속 스트랩
을 포함하고,
상기 복수의 콘택트들은 상기 반도체 핀들의 채널 게이트 영역들으로부터 이격되고,
상기 복수의 콘택트들은 각각 상기 반도체 핀들 사이의 영역에 있는 게이트 전극 위에 형성되는 것인, 금속 게이트 트랜지스터 구조. - 제 1 항에 있어서,
상기 게이트 전극과 상기 반도체 핀들 사이에 배치된 하이-K 게이트 유전체를 더 포함하는 금속 게이트 트랜지스터 구조. - 제 1 항에 있어서,
상기 반도체 핀들은 상기 채널 게이트 영역들에 인접하여 형성된 소스 및 드레인 영역들을 더 포함하는 것인 금속 게이트 트랜지스터 구조. - 삭제
- 제 1 항에 있어서,
상기 복수의 콘택트들 각각은 상기 핀들의 채널 게이트 영역으로부터 최소 간격 거리만큼 이격되는 것인 금속 게이트 트랜지스터 구조. - 반도체 기판 상부에 형성되고, 이격되어 평행하게 배열된 복수의 반도체 핀들;
상기 반도체 기판 상부에 형성되고, 상기 반도체 핀들 각각의 채널 게이트 영역 위에 놓이며 상기 반도체 핀들 사이에서 반도체 기판 상부에 연장되는 금속 함유 게이트 전극;
상기 금속 함유 게이트 전극 및 상기 반도체 기판 위에 놓인 인터레벨 유전체층;
상기 인터레벨 유전체층에 배치되어 상기 인터레벨 유전체층을 통하여 상기 금속 함유 게이트 전극까지 연장되는 복수의 콘택트들; 및
상기 인터레벨 유전체층 상부에 형성되고 상기 복수의 콘택트들에 의해 상기 금속 함유 게이트 전극에 연결된 저저항 금속 스트랩
을 각각 포함하는 복수의 금속 게이트 트랜지스터들로 형성되는 적어도 하나의 회로를 포함하고,
상기 복수의 콘택트들은 각각 상기 반도체 핀들 사이의 영역에 있는 금속 함유 게이트 전극 위에 형성되는 것인, 집적 회로. - 제 6 항에 있어서,
상기 금속 함유 게이트 전극과 상기 반도체 핀들 각각의 채널 영역 사이에 배치된 하이-K 게이트 유전체를 더 포함하는 것인 집적 회로. - 제 6 항에 있어서,
상기 금속 게이트 트랜지스터들 각각에 대하여 상기 복수의 콘택트들 각각은 상기 반도체 핀들의 채널 게이트 영역으로부터 최소 간격 거리만큼 이격된 것인 집적 회로. - 반도체 기판 상부에 이격되어 있는 다중 반도체 핀들을 형성하는 단계;
상기 반도체 핀들 각각의 채널 게이트 영역 위에 놓이며 상기 반도체 핀들 사이에서 반도체 기판 상부에 연장되는 금속 함유 게이트 전극을 형성하는 단계;
상기 금속 함유 게이트 전극 및 상기 반도체 기판 위에 놓인 인터레벨 유전체층을 형성하는 단계;
상기 인터레벨 유전체층을 통하여 상기 금속 함유 게이트 전극까지 연장되는 복수의 콘택트들을 형성하는 단계; 및
상기 복수의 콘택트들을 통하여 상기 금속 함유 게이트 전극에 연결되는 상기 인터레벨 유전체층 상부에 금속 스트랩층을 형성하는 단계
를 포함하고,
상기 복수의 콘택트들 각각은 상기 반도체 핀들의 채널 게이트 영역으로부터 이격되고,
상기 복수의 콘택트들 각각은 상기 다중 반도체 핀들 사이에 있는 상기 게이트 전극의 일부 위에 놓이는 것인 방법. - 제 9 항에 있어서,
상기 게이트 전극과 상기 다중 반도체 핀들의 채널 게이트 영역들 사이에 하이-K 게이트 유전체층을 형성하는 단계를 더 포함하는 방법.
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