CN103165661B - 用于减小栅极阻抗FinFET的方法和装置 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 41
- 229910052751 metal Inorganic materials 0.000 claims abstract description 123
- 239000002184 metal Substances 0.000 claims abstract description 123
- 239000004065 semiconductor Substances 0.000 claims abstract description 116
- 239000000758 substrate Substances 0.000 claims abstract description 58
- 239000010410 layer Substances 0.000 claims description 60
- 239000011229 interlayer Substances 0.000 claims description 38
- 229910052782 aluminium Inorganic materials 0.000 claims description 9
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 9
- 239000003792 electrolyte Substances 0.000 claims description 9
- 229910052715 tantalum Inorganic materials 0.000 claims description 9
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 9
- 238000000926 separation method Methods 0.000 claims description 8
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 6
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 6
- 229910052750 molybdenum Inorganic materials 0.000 claims description 6
- 239000011733 molybdenum Substances 0.000 claims description 6
- 239000010936 titanium Substances 0.000 claims description 6
- 229910052719 titanium Inorganic materials 0.000 claims description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 6
- 229910052721 tungsten Inorganic materials 0.000 claims description 6
- 239000010937 tungsten Substances 0.000 claims description 6
- 230000005611 electricity Effects 0.000 claims description 5
- 239000004020 conductor Substances 0.000 claims description 4
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 4
- 239000010931 gold Substances 0.000 claims description 4
- 229910052737 gold Inorganic materials 0.000 claims description 4
- 238000004519 manufacturing process Methods 0.000 claims description 4
- 229910000449 hafnium oxide Inorganic materials 0.000 claims description 2
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 claims description 2
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 claims description 2
- 229910001936 tantalum oxide Inorganic materials 0.000 claims description 2
- 240000007594 Oryza sativa Species 0.000 claims 1
- 235000007164 Oryza sativa Nutrition 0.000 claims 1
- 235000009566 rice Nutrition 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 10
- 238000005516 engineering process Methods 0.000 description 9
- 230000008569 process Effects 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 230000008859 change Effects 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 239000011248 coating agent Substances 0.000 description 5
- 238000000576 coating method Methods 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 230000008901 benefit Effects 0.000 description 4
- 239000012212 insulator Substances 0.000 description 4
- 230000009467 reduction Effects 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 239000002019 doping agent Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 229910052735 hafnium Inorganic materials 0.000 description 3
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 238000010276 construction Methods 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 239000012861 aquazol Substances 0.000 description 1
- 229920006187 aquazol Polymers 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 229910052593 corundum Inorganic materials 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 229910052752 metalloid Inorganic materials 0.000 description 1
- 150000002738 metalloids Chemical class 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000002035 prolonged effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- PBCFLUZVCVVTBY-UHFFFAOYSA-N tantalum pentoxide Inorganic materials O=[Ta](=O)O[Ta](=O)=O PBCFLUZVCVVTBY-UHFFFAOYSA-N 0.000 description 1
- 229910001845 yogo sapphire Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/26—Modifications of amplifiers to reduce influence of noise generated by amplifying elements
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
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- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
用于减小栅极阻抗FinFET的方法和装置。公开了金属栅极晶体管结构，包括：多个半导体鳍，形成在半导体衬底的上方，鳍被平行配置并且隔开；包含栅电极的金属，其形成在半导体衬底上方且覆盖每个半导体鳍的沟道栅极区域，并且在半导体鳍之间的半导体衬底的上方延伸；层间介电层，覆盖栅电极和半导体衬底；以及多个接触，设置在层间介电层中并且通过层间介电层延伸到栅电极；低阻抗金属带，形成在层间介电层的上方并且通过多个接触连接至栅电极；其中，多个接触与半导体鳍的沟道栅极区域隔开。公开了用于形成减小栅极FinFET的方法。
Description
技术领域
本发明总体上涉及半导体领域，更具体地，涉及用于减小栅极阻抗FinFET的方法和装置。
背景技术
随着半导体工艺中制造的器件持续缩小，较小器件的特定特性劣于针对特定类型应用的最优特性。具体地，高频或射频电路(诸如低噪声放大器(LNA))具有对晶体管的要求。随着器件尺寸持续缩小，先进半导体工艺的晶体管随着栅极氧化物变薄而显示出增加的泄露，并且短沟道效应会在先进工艺中降低平面器件的性能。
在深亚微工艺(deep submicron process)中允许提高晶体管性能的一个区域为使用金属栅极。用MOS晶体管中的金属栅极代替传统多晶硅栅极可以提供多种优点。使用金属栅极代替多晶硅栅极可以通过增加栅极场效应而提高性能。将金属栅极与高K栅极电介质组合可以进一步提高晶体管性能。可以增加驱动电流，可以减小源极-漏极泄露，并且使用较厚的介电层还可以减小栅极泄露。
然而，这种器件中的金属栅极的阻抗在先前多晶硅栅极的上方增加。增加的栅极阻抗对多个区域具有负面影响。例如，器件的最大振荡频率与栅极阻抗Rg成反比。此外，器件的噪声因子直接与栅极阻抗成比例。因此，随着栅极阻抗的增加，噪声因子增加，这是不期望的，同时最大频率降低，这也是不期望的。
减小传统MOSFET晶体管中的金属栅极阻抗的已知方法包括：在金属栅极的上方设置低阻抗带。例如，可以在栅极材料的上方形成金属1带。多个接触可用于将低阻抗金属带连接至金属栅极。然而，用于该结构的已知半导体工艺方法会产生诸如金属栅极中的蚀刻损伤的缺陷。对于晶体管， 有源区域上方使用接触会导致阈值电压(“Vt”)变化对器件性能产生负面影响，这是不期望的。
发明内容
为解决上述问题，本发明提供了一种金属栅极晶体管结构，包括：多个半导体鳍，形成在半导体衬底的上方，鳍被平行配置并且隔开；包含栅电极的金属，形成在半导体衬底上方且覆盖每个半导体鳍的沟道栅极区域，并且在半导体鳍之间的半导体衬底的上方延伸；层间介电层，覆盖栅电极和半导体衬底；多个接触件，设置在层间介电层中并且通过层间介电层延伸到栅电极；以及低阻抗金属带，形成在层间介电层的上方并且通过多个接触件连接至栅电极；其中，多个接触件与半导体鳍的沟道栅极区域隔开。
该金属栅极晶体管结构进一步包括：高K栅极电介质，设置在栅电极和半导体鳍之间。
其中，栅极电介质具有大于约10的介电常数。
其中，栅极电介质为选自主要由含氮氧化物层、含铪氧化物层、含钽氧化物层、或含铝氧化物层组成的组中的一种。
其中，源极和漏极区域被形成为与用于多个半导体鳍的每一个的沟道栅极区域相邻并且进一步连接在一起以形成单个FinFET晶体管。
其中，栅电极包括选自主要由铝、钽、钨、钼、和钛组成的组中的一种金属。
其中，半导体鳍进一步包括被形成为与沟道栅极区域相邻的源极和漏极区域。
其中，多个接触件的每一个形成在半导体鳍之间的区域中的栅电极的上方。
其中，多个接触件的每一个都与鳍的沟道栅极区域隔开最小间隔距离。
其中，最小间隔距离为至少8纳米。
其中，半导体鳍的数量为大于约10个。
其中，接触件的数量为大于约20个。
此外，还提供了一种集成电路，包括：至少一个电路，由多个金属栅 极晶体管形成，每一个金属栅极晶体管都进一步包括：多个半导体鳍，形成在半导体衬底的上方，半导体鳍被平行配置并且隔开；含金属栅电极，形成在半导体衬底上方且覆盖每个半导体鳍的沟道栅极区域，并且在半导体鳍之间的半导体衬底的上方延伸；层间介电层，覆盖含金属栅电极和半导体衬底；多个接触件，设置在层间介电层中并且通过层间介电层延伸到含金属栅电极；以及低阻抗金属带，形成在层间介电层的上方并且通过多个接触件连接至含金属栅电极。
其中，含金属栅电极进一步包括选自主要由铝、钽、钨、钼、和钛组成的组中的一种。
该集成电路进一步包括：高K栅极电介质，设置在含金属栅电极和每个半导体鳍的沟道区域之间。
其中，对于金属栅极晶体管的每一个，多个接触件的每一个都与半导体鳍的沟道栅极区域隔开最小间隔距离。
此外，还提供了一种方法，包括：在半导体衬底的上方形成多个半导体鳍，多个半导体鳍相互隔开；形成含金属栅电极，以覆盖每个半导体鳍的沟道栅极区域，并且在半导体鳍之间的半导体衬底的上方延伸；形成层间介电层，以覆盖含金属栅电极和半导体衬底；形成多个接触件，以通过层间介电层延伸到含金属栅电极，多个接触件中的每一个都与半导体鳍的沟道栅极区域隔开；以及形成金属带层，位于层间介电层的上方，通过多个接触件连接至含金属栅电极。
该方法进一步包括：在栅电极和多个半导体鳍的沟道栅极区域之间形成高K栅极介电层。
其中，多个接触件中的每一个都覆盖多个半导体鳍之间的栅电极的一部分。
其中，多个接触件中的每一个都与半导体鳍中任一个的沟道栅极区域隔开最小距离，最小距离大于或等于约8纳米。
附图说明
为了更加完整地理解本发明及其优点，现在结合附图进行以下描述， 其中：
图1以简化电路图示出了实施例使用的放大器电路；
图2以三维投影图示出了实施例使用的块状FinFET器件；
图3以截面图示出了实施例使用的绝缘体上硅多鳍FinFET器件；
图4以截面图示出了多鳍FinFET结构实施例；
图5以截面图示出了可选实施例多鳍FinFET结构；
图6以顶视图示出了实施例结构；
图7以顶视图示出了另一实施例结构；
图8以截面图示出了另一实施例结构；
图9以框图示出结合实施例的集成电路；以及
图10以流程图示出了方法实施例。
附图、示意图是示意性的而不用于限制，但是为了说明目的而简化了本发明实施例的实例，并且附图没有按比例绘制。
具体实施方式
以下详细讨论各个实施例的制造和使用。然而，应该理解，本公开提供了许多可以在各种特定环境下具体化的可应用发明概念。所讨论的特定实施例仅仅是制造和使用的具体方式，并不用于限制本公开的范围以及不限制所附权利要求的范围。
现在详细描述实例的本申请的实施例提供了用于减小金属栅极器件中的栅极阻抗的新颖方法和装置。FinFET晶体管使用金属栅极和高k电介质。多鳍FinFET提供了使用多个接触和低阻抗金属带减小栅极阻抗的机会，同时使得与FinFET器件的有源区域外的金属栅极接触。以这种方式，消除了先前方法所观察到的问题，同时提供低阻抗金属栅极晶体管。实施例不要求对工艺的重大变化或附加处理步骤，并且与现有半导体工艺兼容。实施例的使用可以大大减小器件的栅极阻抗，降低噪声因子并增加器件的最大操作频率。使用实施例形成的晶体管对于射频和高频应用(诸如RF电路中的低噪声放大器)尤其有用。
图1以简化电路图示出了实施例使用的低噪声放大器10。在图1中， 放大器在节点In上接收输入并在节点Out上输出信号。晶体管MP和MN3偏置(Bias)电路，而晶体管MN2提供从输出回到输入的反馈路径。晶体管MN1响应于在节点In处接收输入而驱动输出。
图2以三维投影图示出了实施例使用的FinFET晶体管结构20。提供诸如半导体衬底的衬底，标为“块状衬底”，例如其可以为硅或锗衬底，并且被图样化以形成标为“Fin”的半导体鳍。鳍在块状衬底表面的上方垂直延伸。标为“STI”(“浅沟槽隔离”)的电介质或绝缘体层在块状衬底的顶面上方延伸。鳍在STI的上方延伸并在露出部分中具有高度“Hfin”和宽度“Wfin”。用于FinFET晶体管的有源区域将形成在鳍的三个侧面处，即，用于晶体管的栅极宽度W将为高度“Hfin”两倍和宽度“Wfin”的总和。因此，图2的器件20为“三栅极”FinFET器件。可选地，已知为“双栅极”器件的一些FinFET器件可以仅在鳍的垂直部分上形成有源区域。FinFET的使用使得与平面器件相比在给定硅面积中具有更长的栅极宽度W，这是因为栅极宽度是通过鳍的三维尺寸面积增加的，而不增加硅面积。此外，晶体管栅极长度L(在图2的示图中延伸到纸面中)仍然可以利用半导体工艺缩放来缩小，而不会发生栅极宽度的对应减小，增加了晶体管的W/L比率。因此，FinFET的使用具有相对于平面晶体管增加半导体工艺中的进步的优点。
在图2中，标为“Gate”的栅电极形成在块状衬底上方的鳍“Fin”和STI表面的上方。在图2中，栅电极具有平坦的顶面，诸如可以在通过电镀步骤之后的CMP工艺形成栅电极时获得。可选地，可以通过共形沉积(conformal deposition)形成栅电极，并且在这种情况下，栅电极“Gate”的顶面将不是平坦的，而是将跟随鳍侧面和顶面，然后与衬底表面对准。
为了使用鳍形成FinFET晶体管，例如使用离子注入步骤在鳍中形成源极和漏极区域，以将掺杂离子引入用于源极的标为“S”的区域和用于漏极标为“D”的区域。p型和n型FinFET器件可以形成且用作PMOS和NMOS晶体管。由于半导体衬底通常掺杂一种掺杂物类型(例如，p型)，所以掺杂阱区域可用于形成互补掺杂物类型(诸如N阱)，并且鳍可以形成在阱的上方。对于p型晶体管(其具有p型源极和漏极区域)，可以在衬底 中生成N阱，并且鳍形成在N阱的上方。此外，尽管在图中看不到，但栅极电介质形成在鳍“Fin”的表面与栅电极“Gate”之间以完成晶体管形成。
在实施例使用的可选结构中，图3以截面图示出了绝缘体上硅或“SOI”实施例FinFET晶体管30。可以为半导体衬底或其他衬底的衬底31包括作为非限制实例的硅、锗等，并且被示出场氧化物或其他绝缘体(诸如STI 35)沉积在其上方。外延生长鳍43被示出为形成在绝缘体35的表面上。栅极电介质37、栅极39、和层间电介质41形成在鳍43的露出侧面和顶面上方。图2的块状衬底方法或图3的SOI方法可以被实施例所使用。在图3中，栅电极39共形地沉积在每个鳍43的上方。可以为高K栅极电介质的栅极电介质37形成在栅电极下方的鳍的上方。在实施例中，栅电极为金属栅极，例如包含铝或钽，并且可以通过替换栅极工艺或其他工艺来形成。层间电介质41可以为氧化物、氮化物、氮氧化硅、包含电介质的碳或其他电介质(诸如用于半导体工艺中的层间隔离件)。
图4以截面图示出了多鳍FinFET实施例40。在图4中，鳍43形成在衬底31上的块状衬底中。鳍具有被栅极电介质37覆盖的部分，其在每个鳍的两个垂直侧面并横跨每个鳍的顶面形成有源区域。公共栅电极39横跨每个鳍43且在每个鳍43的上方延伸。在实施例中，栅电极39和栅极电介质37形成高K金属栅极结构。栅电极39为金属栅极，例如可以包含铝、钽、钨、钼、钛和其他金属，并且可以通过替换栅极工艺或者通过使用全硅化工艺(利用金属硅化物来固化整个栅极结构)来制造。栅极电介质37可以为适用于金属栅极的高K栅极电介质，包括具有大于3.8(氧化硅的介电常数)且优选大于约10的介电常数K的电介质。例如，可以使用包含铪的电介质。其他实例包括包含氧化物层的铪、包含氧化物层的钽、包含氧化物层的铝、任何高K电介质材料(包括但不限于介电常数K大于10)。此外，栅极电介质还可以为Ta2O5、Al2O3、PEOX、TEOS中的一种或者这些电介质的任何组合。
在图4中，栅电极39具有平坦顶面，诸如使用化学机械抛光(“CMP”)工艺获得。如上所述，金属栅极材料的阻抗高于现有的栅极材料。虽然先进半导体工艺中的金属栅极材料的使用不具有特定优点，但增加的栅极阻 抗是不利的，尤其在高频和射频应用中使用所得到的晶体管时。
考虑重要的一个度量为热噪声因子。通过以下等式给出噪声因子“F”：
等式1
在等式1中，在几个因子的分子中看到栅极阻抗Rg，并且热噪声与栅极阻抗Rg成比例。因此，增加的栅极阻抗具有增加热噪声的不期望的效果。
此外，用于高频器件的重要度量为最大振荡频率，其通过以下等式给出(注意：fT为截止频率)：
等式2
所以，在等式2中看到，最大频率(fmax)随着栅极阻抗Rg的增加而减小。这意味着除非栅极阻抗Rg根据先前金属栅极方法减小，否则金属栅极器件不适合一些高频应用。
在图4中，通过使用接触51减小金属栅极的栅极阻抗，以将栅电极39连接至低阻抗金属带(诸如金属1层带53)。以特定方式来配置结构。接触51形成在覆盖栅电极39的层间电介质(“ILD”)层41中。接触51为形成在ILD层中的开口中的导体，并且形成针对金属1带53的垂直导电连接。使用多个接触，仅为了示意而示出数量，例如，在实际器件中，可以使用30个、40个或更多。可以与所示并行地形成附加金属1带和附加栅电极，当然这些在图4的截面图中看不到，但是这些将进一步减小栅极阻抗。
接触51形成在非沟道栅极区域54的上方且与沟道栅极区域(诸如用于FinFET器件的区域52)隔开。以这种方式，消除了现有方法中存在的对栅电极的蚀刻损伤和Vt变化。因此，使用FinFET金属栅极器件和使用实施例的接触放置在金属栅极器件中提供了降低的栅极阻抗，而不改变半导体处理且没有附加工艺步骤。
注意，在图4中，鳍43和栅电极39形成多鳍FinFET器件。这是通过将该截面图中未示出的鳍中的源极和漏极掺杂区域相互连接来实现的。鳍 的数量可以变化，但是根据特定应用所需要的电流驱动和晶体管面积而最少为3个，达到10个甚至20个。放大器和驱动器中FinFET晶体管的使用可以要求大增益和富裕的驱动电流。这些要求可以通过增加附加鳍(增加源极和漏极面积)和使用并行连接的金属栅极来满足。实施例中使用的每个栅极都具有针对一个或多个金属带的接触，这降低了栅极阻抗。根据特定布局和可用空间，带可以为单个金属片或并行带。金属带可以为金属1或另一低阻抗导体。
图4的实施例为双端金属1结构。在图5中，以截面图示出可选实施例50具有单端金属1结构。用于图4的公共元件的参考标号与图5中的相同。金属1带53现在仅在形成针对结构50的连接的一端处延伸。衬底、栅电极、鳍、ILD层、接触如图4所示进行配置。图5还用于示出实施例的间隔部件。距离D2示出了鳍与鳍的间隔。鳍之间的区域提供了用于实施例的非沟道栅极区域。该区域为多鳍FinFET结构的部件，其允许接触区域远离沟道栅极区域。间隔D1示出了最接近鳍43的接触51的边缘与鳍的有源区域之间的间隔。该间隔D1可以在用于特定半导体工艺的设计规则中具有最小要求。在实例工艺中，该间隔在8至12纳米之间，而接触区域在26x26纳米平方至36x36纳米平方的范围内。然而，最小间隔、接触的实际大小、鳍的宽度、以及栅极和金属1带的宽度都是可变的，并且可以根据特定半导体工艺的特定设计和设计规则的要求而变化。注意，这些和其他变化是可以预期的，附加实施例落在所附权利要求的范围内。在实施例中，接触与有源沟道栅极区域隔开并且形成在非沟道栅极区域的上方，并且接触将降低阻抗的金属连接至栅电极以减小用于金属栅极FinFET晶体管的栅极阻抗。
图6以顶视图示出了具有单端栅电极39的多鳍FinFET结构60。在图6中，例如，公共元件被示出，并且对于图4和图5所示元件再次使用公共标号。鳍43被示出并行配置且通过间隔Sfin隔开，并且具有用于每个鳍的宽度Wfin。接触51形成在栅电极39的上方，其中，栅电极39覆盖每个鳍43且与每个鳍一起形成有源区域。例如，区域52可以为半导体衬底的一部分或者半导体衬底内的阱区域(诸如P阱或N阱区域)。再次地， 接触51覆盖与有源沟道区域适当隔开的栅电极53。注意，虽然栅极39在这是被示为垂直于鳍方向，但其不需要如此精确定向，其可以对角延伸或者甚至以非线性方式延伸，只要接触与沟道区域隔开即可。这些可选配置形成附加实施例。
图7以顶视图示出了用于结构(诸如图4中的结构)的双端栅电极39的可选实施例。接触51设置在栅电极39的每一端处，并且栅电极可以在每一端成为带状以覆盖金属1或其他金属层带。
在图6和图7的实施例中，鳍43还具有形成在栅极交叉外部且与栅极交叉相邻的源极和漏极区域(未示出)，并且鳍和栅极形成FET晶体管。源极和漏极区域可以连接在一起以形成多鳍FinFET。还可以设置附加栅极区域，并且如果设置的话，还具有用于连接至金属带区域的接触51。
图8以截面图示出了具有可选栅电极(现在为共形栅电极38)的多鳍FinFET的实施例结构。公共元件再次使用给定的公共参考标号，并且衬底元件、鳍、ILD层、和金属带的每一个都给出与图8相同的标号。栅电极38现在使用共形沉积来形成，并且其跟随鳍43和鳍之间的衬底31的轮廓。接触82现在从ILD层41的顶部延伸到非沟道栅极区域中的栅电极38，这意味着这些接触82远远长于上述其他实施例的接触。多个鳍43再次连接在一起以形成单鳍FinFET器件，并包括图中未示出的源极和漏极区域。接触82通过最小间隔距离与鳍43的沟道栅极区域隔开。结构80的操作与先前实施例相同；只有栅电极形成和接触形成不同。如上所述，图8的结构可以为单端或双端。再次，该结构减小了用于高K金属栅极结构的金属栅极的栅极阻抗。
在典型应用中，鳍的数量可以发生变化，但是可以为大约10以上。对于典型器件，将减小的栅极阻抗与没有使用实施例形成的类似金属栅极结构进行比较的计算表明，利用更多数量的鳍和单端实施例测量的最大减小，使用实施例使得栅极阻抗减小大约50％至97％。还针对金属栅电极的不同片阻抗进行相同的计算，使用实施例减小的栅极阻抗在大约82％至大约97％的范围内，更大的结果用于使用大约100欧姆/平方的片阻抗的单端实施例。所以，当实施例使用高片阻抗金属栅极时，实现最大的减小。
可以在多种器件中使用利用多鳍FinFET的实施例晶体管结构。如上所述，实施例的使用尤其可应用于频率较高(诸如射频(RF)和高频电路)的应用。可以使用实施例的高K金属栅极器件实施振荡器、低噪声放大器、无线电接收机/发射机等电路。
图9以简化框图示出了实例集成电路IC 87，为了示意，其包括两个低噪声放大器LNA1和LNA2、用户逻辑和数据转换器(诸如模数转换器或数模转换器(ADC/DAC))。上述低栅极阻抗金属栅极FinFET结构可用于在集成电路中以这些功能中的一个或多个来实施晶体管，从而提高所获得的性能。
图10以流程图示出了方法实施例，在步骤21中，在半导体衬底上形成FinFET晶体管的多个鳍。在步骤23中，金属栅电极被形成为覆盖多个鳍的每一个的沟道栅极区域。在步骤25中，在栅电极的上方形成层间介电层。在步骤27中，多个接触被形成为通过层间电介质延伸到栅电极，接触与鳍的沟道栅极区域隔开。在步骤29中，接触连接至覆盖层间介电层的低阻抗金属带以形成低阻抗金属栅极FinFET晶体管。
在实例实施例中，设置金属栅极晶体管结构，包括：多个半导体鳍，形成在半导体衬底的上方，鳍被平行配置并且隔开；包含栅电极的金属，形成在半导体衬底上方且覆盖每个半导体鳍的沟道栅极区域，并且在半导体鳍之间的半导体衬底的上方延伸；层间介电层，覆盖栅电极和半导体衬底；多个接触，设置在层间介电层中并且通过层间介电层延伸到栅电极；低阻抗金属带，形成在层间介电层的上方并且通过多个接触连接至所述栅电极；其中，多个接触与半导体鳍的沟道栅极区域隔开。在又一附加实施例中，高K栅极电介质设置在栅电极和半导体鳍之间。
在又一实施例中，金属栅极晶体管结构包括具有大于约10的介电常数的栅极电介质。在又一实施例中，设置金属栅极晶体管结构，其中，栅极电介质为包含氧化物层的氮、包含氧化物层的铪、包含氧化物层的钽和包含氧化物层的铝中的一种。
在又一些实施例中，金属栅极晶体管结构包括：源极和漏极区域，被形成为与用于多个半导体鳍的每一个的沟道栅极相邻，并且这些区域进一 步连接在一起以形成单个FinFET晶体管。
在另一实施例中，在金属栅极晶体管结构中，栅电极包括来自铝、钽、钨、钼和钛的组中的金属。
在又一实施例中，半导体鳍包括被形成为与沟道栅极区域相邻的源极和漏极区域。
在又一实施例中，在金属栅极晶体管结构中，多个接触的每一个都在半导体鳍之间的区域中形成在栅电极的上方。
在又一实施例中，在金属栅极晶体管结构中，多个接触的每一个都通过最小间隔距离与鳍的沟道栅极区域隔开。在又一实施例中，最小间隔距离为至少8纳米 。
在金属栅极晶体管结构的另一实施例中，半导体鳍的数量为大于约10。在又一实施例中，接触的数量为大于约20。
在另一实施例中，提供了一种集成电路，包括至少一个电路，由多个金属栅极晶体管形成，每一个都进一步包括：多个半导体鳍，形成在半导体衬底的上方，半导体鳍被平行配置并且隔开；包含栅电极的金属，形成在半导体衬底上方且覆盖每个半导体鳍的沟道栅极区域，并且在半导体鳍之间的半导体衬底的上方延伸；层间介电层，覆盖包含栅电极的金属和半导体衬底；多个接触，设置在所述层间介电层中并且通过层间介电层延伸到包含栅电极的金属；以及低阻抗金属带，形成在层间介电层的上方并且通过多个接触连接至包含栅电极的金属。
在方法实施例中，方法包括：在半导体衬底的上方形成多个半导体鳍，多个半导体鳍相互隔开；形成包含栅电极的金属，其覆盖每一个半导体鳍的沟道栅极区域并且在半导体鳍之间的半导体衬底的上方延伸；形成层间介电层，其覆盖包含栅电极的金属和半导体衬底；形成多个接触，其通过层间介电层延伸到包含栅电极的金属，多个接触的每一个都与半导体鳍的沟道栅极区域隔开；以及形成金属带层，其在层间介电层的上方，通过多个接触连接至包含栅电极的金属。
本申请的范围不限于说明书中描述的结构、方法和步骤的特定所示实施例。本领域的技术人员从实例实施例的公开中容易地理解可以利用现有 或稍后开发的执行与本文描述对应实施例基本相同的功能或实现基本相同的结果的工艺或步骤，并且这些可选实施例可以作为实施例的部分。因此，所附权利要求用于在它们的范围内包括这些工艺或步骤。
Claims (20)
1.一种金属栅极晶体管结构，包括：
多个半导体鳍，形成在半导体衬底的上方，所述鳍被平行配置并且隔开；
包含栅电极的金属，形成在所述半导体衬底上方且覆盖每个所述半导体鳍的沟道栅极区域，并且在所述半导体鳍之间的所述半导体衬底的上方延伸；
层间介电层，覆盖所述栅电极和所述半导体衬底；
多个接触件，设置在所述层间介电层中并且从所述层间介电层的顶部延伸到所述栅电极，并且所述多个接触件的每一个接触件的一部分位于所述多个半导体鳍中相邻的两个鳍之间的区域内；以及
低阻抗金属带，形成在所述层间介电层的上方并且通过所述多个接触件连接至所述栅电极；
其中，所述多个接触件与所述多个半导体鳍的所述沟道栅极区域隔开。
2.根据权利要求1所述的金属栅极晶体管结构，进一步包括：
高K栅极电介质，设置在所述栅电极和所述半导体鳍之间。
3.根据权利要求2所述的金属栅极晶体管结构，其中，所述栅极电介质具有大于10的介电常数。
4.根据权利要求2所述的金属栅极晶体管结构，其中，所述栅极电介质为选自主要由含氮氧化物层、含铪氧化物层、含钽氧化物层、或含铝氧化物层组成的组中的一种。
5.根据权利要求4所述的金属栅极晶体管结构，其中，源极和漏极区域被形成为与用于所述多个半导体鳍的每一个的所述沟道栅极区域相邻并且进一步连接在一起以形成单个FinFET晶体管。
6.根据权利要求1所述的金属栅极晶体管结构，其中，所述栅电极包括选自主要由铝、钽、钨、钼、和钛组成的组中的一种金属。
7.根据权利要求1所述的金属栅极晶体管结构，其中，所述多个半导体鳍进一步包括被形成为与所述沟道栅极区域相邻的源极和漏极区域。
8.根据权利要求1所述的金属栅极晶体管结构，其中，所述多个接触件的每一个形成在所述半导体鳍之间的区域中的所述栅电极的上方。
9.根据权利要求1所述的金属栅极晶体管结构，其中，所述多个接触件的每一个都与所述鳍的所述沟道栅极区域隔开最小间隔距离。
10.根据权利要求9所述的金属栅极晶体管结构，其中，所述最小间隔距离为至少8纳米。
11.根据权利要求1所述的金属栅极晶体管结构，其中，所述多个半导体鳍的数量为大于10个。
12.根据权利要求11所述的金属栅极晶体管结构，其中，接触件的数量为大于20个。
13.一种集成电路，包括：
至少一个电路，由多个金属栅极晶体管形成，每一个金属栅极晶体管都进一步包括：
多个半导体鳍，形成在半导体衬底的上方，所述半导体鳍被平行配置并且隔开；
含金属栅电极，形成在所述半导体衬底上方且覆盖每个所述半导体鳍的沟道栅极区域，并且在所述半导体鳍之间的所述半导体衬底的上方延伸；
层间介电层，覆盖所述含金属栅电极和所述半导体衬底；
多个接触件，设置在所述层间介电层中并且从所述层间介电层的顶部延伸到所述含金属栅电极，并且所述多个接触件的每一个接触件的一部分位于所述多个半导体鳍中的相邻的两个鳍之间的区域内；以及
低阻抗金属带，形成在所述层间介电层的上方并且通过所述多个接触件连接至所述含金属栅电极。
14.根据权利要求13所述的集成电路，其中，所述含金属栅电极进一步包括选自主要由铝、钽、钨、钼、和钛组成的组中的一种。
15.根据权利要求13所述的集成电路，进一步包括：高K栅极电介质，设置在所述含金属栅电极和每个所述半导体鳍的沟道区域之间。
16.根据权利要求13所述的集成电路，其中，对于所述金属栅极晶体管的每一个，所述多个接触件的每一个都与所述半导体鳍的所述沟道栅极区域隔开最小间隔距离。
17.一种制造集成电路的方法，包括：
在半导体衬底的上方形成多个半导体鳍，所述多个半导体鳍相互隔开；
形成含金属栅电极，以覆盖每个所述半导体鳍的沟道栅极区域，并且在所述半导体鳍之间的所述半导体衬底的上方延伸；
形成层间介电层，以覆盖所述含金属栅电极和所述半导体衬底；
形成多个接触件，从所述层间介电层的顶部延伸到所述含金属栅电极，所述多个接触件中的每一个都与所述半导体鳍的所述沟道栅极区域隔开，并且所述多个接触件的每一个接触件的一部分位于所述多个半导体鳍中的相邻的两个鳍之间的区域内；以及
形成金属带层，位于所述层间介电层的上方，通过所述多个接触件连接至所述含金属栅电极。
18.根据权利要求17所述的方法，进一步包括：在所述栅电极和所述多个半导体鳍的所述沟道栅极区域之间形成高K栅极介电层。
19.根据权利要求17所述的方法，其中，所述多个接触件中的每一个都覆盖所述多个半导体鳍之间的所述栅电极的一部分。
20.根据权利要求19所述的方法，其中，所述多个接触件中的每一个都与所述半导体鳍中任一个的所述沟道栅极区域隔开最小距离，所述最小距离大于或等于8纳米。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US13/325,922 | 2011-12-14 | ||
| US13/325,922 US8664729B2 (en) | 2011-12-14 | 2011-12-14 | Methods and apparatus for reduced gate resistance finFET |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103165661A CN103165661A (zh) | 2013-06-19 |
| CN103165661B true CN103165661B (zh) | 2017-05-10 |
Family
ID=48588596
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201210082590.8A Active CN103165661B (zh) | 2011-12-14 | 2012-03-26 | 用于减小栅极阻抗FinFET的方法和装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US8664729B2 (zh) |
| KR (1) | KR101358559B1 (zh) |
| CN (1) | CN103165661B (zh) |
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| Publication number | Publication date |
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| US20130288443A1 (en) | 2013-10-31 |
| KR101358559B1 (ko) | 2014-02-05 |
| US8759181B2 (en) | 2014-06-24 |
| US8664729B2 (en) | 2014-03-04 |
| CN103165661A (zh) | 2013-06-19 |
| US20130154011A1 (en) | 2013-06-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |