KR101333398B1 - 반도체 디바이스 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 일 실시예는 반도체 디바이스 및 그 제조 방법에 관한 것으로, 해결하고자 하는 기술적 과제는 비도전성 접착제의 블리드 아웃(bleed out) 현상을 방지할 수 있는 반도체 디바이스 및 그 제조 방법을 제공하는데 있다.
이를 위해 본 발명은 기판; 상기 기판에 도포된 제1비도전성 접착제; 상기 제1비도전성 접착제에 접착된 동시에, 상기 기판에 전기적으로 접속된 제1반도체 다이를 포함하고, 상기 제1비도전성 접착제의 넓이는 상기 제1반도체 다이의 넓이보다 작은 반도체 디바이스 및 그 제조 방법을 개시한다.

Description

반도체 디바이스 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명의 일 실시예는 반도체 디바이스 및 그 제조 방법에 관한 것이다.
최근의 반도체 다이는 두께가 대략 50 ㎛ 이내까지 감소함으로써, 비도전성 접착제를 통하여 기판에 접착될 때 여러 가지 문제가 발생하고 있다.
대표적으로, 반도체 다이와 기판의 사이에 비도전성 접착제를 도포한 이후 반도체 다이를 열압착하여 접착할 때, 상기 비도전성 접착제가 반도체 다이와 기판의 사이로 흘러 나오고(bleed out), 또한 반도체 다이의 측면을 따라 상면에까지 흘러 올라 가는 경우가 있다. 특히, 비도전성 접착제가 반도체 다이의 상면에까지 흘러 올라갈 경우, 상기 반도체 다이에 구비된 본드 패드 또는 재배선 패턴을 덮음으로써, 제2반도체 다이의 전기적 접속 공정을 불가능하게 하는 한 원인이 되고 있다.
본 발명의 일 실시예는 비도전성 접착제의 블리드 아웃(bleed out) 현상을 방지할 수 있는 반도체 디바이스 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 디바이스는 기판; 상기 기판에 도포된 제1비도전성 접착제; 상기 제1비도전성 접착제에 접착된 동시에, 상기 기판에 전기적으로 접속된 제1반도체 다이를 포함하고, 상기 제1비도전성 접착제의 넓이는 상기 제1반도체 다이의 넓이보다 작다.
상기 제1비도전성 접착제의 넓이는 상기 제1반도체 다이의 넓이에 비해 80 내지 90%일 수 있다.
상기 제1비도전성 접착제의 넓이는 상기 제1반도체 다이의 넓이에 비해 50%보다 작을 수 있다.
상기 제1반도체 다이와 상기 기판 사이의 틈에는 언더필 또는 인캡슐란트가 개재될 수 있다.
상기 제1반도체 다이는 다수의 제1솔더 범프를 통하여 상기 기판에 전기적으로 접속될 수 있다.
상기 다수의 제1솔더 범프중 일부는 상기 제1비도전성 접착제에 의해 둘러싸이고, 또다른 일부는 언더필 또는 인캡슐란트에 의해 둘러싸일 수 있다.
상기 제1반도체 다이의 상면에 도포된 제2비도전성 접착제; 및 상기 제2비도전성 접착제에 접착된 동시에, 상기 제1반도체 다이에 전기적으로 접속된 제2반도체 다이를 더 포함하고, 상기 제2비도전성 접착제의 넓이는 상기 제2반도체 다이의 넓이보다 작을 수 있다.
상기 제2반도체 다이와 상기 제1반도체 다이 사이의 틈에는 언더필 또는 인캡슐란트가 개재될 수 있다.
상기 제2반도체 다이는 다수의 제2솔더 범프를 통하여 상기 제1반도체 다이에 전기적으로 접속될 수 있다.
상기 다수의 제2솔더 범프는 상기 제2비도전성 접착제에 의해 둘러싸일 수 있다.
상기 제2반도체 다이의 상면은 인캡슐란트를 통해 노출될 수 있다.
상기 제2반도체 다이의 상면은 인캡슐란트로 둘러싸일 수 있다.
본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법은 기판에 제1비도전성 접착제를 도포하는 단계; 및, 상기 제1비도전성 접착제에 제1반도체 다이를 접착하는 동시에, 상기 기판에 상기 제1반도체 다이를 전기적으로 접속하는 단계를 포함하고, 상기 제1비도전성 접착제의 넓이는 상기 제1반도체 다이의 넓이보다 작을 수 있다.
본 발명의 일 실시예는 비도전성 접착제의 블리드 아웃(bleed out) 현상을 방지할 수 있는 반도체 디바이스 및 그 제조 방법을 제공한다.
도 1은 본 발명의 일 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 비도전성 접착제의 도포 형태를 도시한 평면도이다.
도 4a 및 도 4b는 본 발명의 다른 실시예에 따른 비도전성 접착제의 도포 형태를 도시한 평면도이다.
도 5a 내지 도 5e는 본 발명의 또 다른 실시예에 따른 반도체 디바이스의 제조 방법을 순차적으로 도시한 설명도이다.
도 6은 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 7은 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 8a 및 도 8b는 본 발명의 일 실시예에 따른 비도전성 접착제의 도포 형태를 도시한 평면도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
여기서, 명세서 전체를 통하여 유사한 구성 및 동작을 갖는 부분에 대해서는 동일한 도면 부호를 붙였다. 또한, 어떤 부분이 다른 부분과 전기적으로 연결되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐만 아니라 그 중간에 다른 소자를 사이에 두고 연결되어 있는 경우도 포함한다.
도 1은 본 발명의 일 실시예에 따른 반도체 디바이스(100)를 도시한 단면도이다.
도 1에 도시된 바와 같이, 본 발명에 따른 반도체 디바이스(100)는 기판(110), 제1비도전성 접착제(120), 제1반도체 다이(130), 다수의 제1솔더 범프(140) 및 인캡슐란트(180)를 포함한다. 또한, 본 발명은 제2비도전성 접착제(150), 제2반도체 다이(160) 및 다수의 제2솔더 범프(170)를 더 포함할 수 있다.
상기 기판(110)은 통상의 인쇄회로기판(110)일 수 있다. 또한, 상기 인쇄회로기판(110)은 통상의 경성회로기판 또는 연성회로기판일 수 있다. 물론, 이러한 인쇄회로기판(110)의 표면에는 다수의 배선 패턴(미도시)이 형성되어 있으며, 이러한 배선 패턴에 상기 제1반도체 다이(130)가 전기적으로 접속된다.
상기 제1비도전성 접착제(120)는 상기 기판(110)에 일정 면적을 가지며 도포되고, 이는 상기 기판(110)과 상기 제1반도체 다이(130)를 기구적으로 상호간 접속시키는 역할을 한다. 이러한 제1비도전성 접착제(120)는 액상의 상태로 있다가, 대략 150 내지 250 ℃의 온도 분위기를 제공하면, 고체 상태로 딱딱하게 경화되는 특성을 갖는다. 물론, 이러한 제1비도전성 접착제(120)는 경화 공정 이후의 솔더 범프 용융 공정에서 제공되는 대략 150 내지 300 ℃ 온도에서도 접착력을 유지하는 특성을 갖는다. 이밖에도 상기 제1비도전성 접착제(120)는 전기적으로 완전히 절연성이며, 열적 도전성이 우수하고, 이온 불순물이 거의 없고 또한 흡습성이 작은 특성을 갖는다. 이러한 제1비도전성 접착제(120)의 특성에 대해서는 이미 당업자에게 주지된 내용이므로 더 이상의 설명은 생략하도록 한다.
더불어, 상기 제1비도전성 접착제(120)의 넓이는 상기 제1반도체 다이(130)의 넓이보다 작게 형성될 수 있다. 바람직하기로, 상기 제1비도전성 접착제(120)의 넓이는 상기 제1반도체 다이(130)의 넓이에 비해 80 내지 90%일 수 있다. 또한, 상기 제1비도전성 접착제(120)의 넓이는 상기 제1반도체 다이(130)의 넓이에 비해 50%보다 작을 수도 있다.
상기 제1반도체 다이(130)는 통상의 실리콘 반도체, 화합물 반도체 및 그 등가물 중에서 어느 하나일 수 있으며, 여기서 그 종류가 한정되는 것은 아니다. 특히, 상기 제1반도체 다이(130)는 다수의 관통 전극(131)을 포함할 수 있으며, 이는 제1반도체 다이(130)의 상면에 형성된 본드패드(미도시) 또는 재배선 패턴(미도시)을 상기 제1반도체 다이(130)의 하면에 형성된 재배선 패턴(미도시) 또는 본드패드(미도시)에 연결하는 역할을 한다. 이러한 관통 전극(131)에 대해서는 당업자에게 이미 주지된 내용이므로 더 이상의 설명은 생략하도록 한다.
상기 다수의 제1솔더 범프(140)는 상기 제1반도체 다이(130)와 상기 기판(110)을 전기적으로 접속하는 역할을 한다. 이러한 제1솔더 범프(140)는 공융점 솔더(eutectic solder: Sn37Pb), 고융점 솔더(High lead solder: Sn95Pb), 납이 없는 솔더(lead-free solder: SnAg, SnAu, SnCu, SnZn, SnZnBi, SnAgCu, SnAgBi 등) 중 선택된 하나로 형성될 수 있으며, 여기서 그 재질이 한정되는 것은 아니다. 더불어, 상기 다수의 제1솔더 범프(140)중 일부는 상기 제1비도전성 접착제(120)에 의해 둘려 싸일 수 있다. 실질적으로, 상기 다수의 제1솔더 범프(140)중 일부는 상기 제1비도전성 접착제(120)를 관통하여 상기 기판(110)에 전기적으로 접속된다.
상기 제2비도전성 접착제(150)는 상기 제1반도체 다이(130)에 일정 면적을 가지며 도포되고, 이는 상기 제2반도체 다이(160)와 상기 제1반도체 다이(130)를 기구적으로 상호간 접속시키는 역할을 한다. 이러한 제2비도전성 접착제(150)는 액상의 상태로 있다가, 대략 150 내지 250 ℃의 온도를 가하면, 고체 상태로 딱딱하게 경화되는 특성을 갖는다. 물론, 이러한 제2비도전성 접착제(150)는 경화 공정 이후의 솔더 범프 용융 공정 등에서 제공되는 대략 150 내지 300 ℃ 온도에서도 접착력을 유지하는 특성을 갖는다. 이밖에도 상기 제2비도전성 접착제(150)는 전기적으로 완전히 절연성이며, 열적 도전성이 우수하고, 이온 불순물이 거의 없고 또한 흡습성이 작은 특성을 갖는다. 이러한 제2비도전성 접착제(150)의 특성에 대해서는 이미 당업자에게 주지된 내용이므로 더 이상의 설명은 생략하도록 한다.
더불어, 상기 제2비도전성 접착제(150)의 넓이는 상기 제2반도체 다이(160)의 넓이보다 작게 형성될 수 있다. 바람직하기로, 상기 제2비도전성 접착제(150)의 넓이는 상기 제2반도체 다이(160)의 넓이에 비해 80 내지 90%일 수 있다. 또한, 상기 제2비도전성 접착제(150)의 넓이는 상기 제1반도체 다이(130)의 넓이에 비해 50%보다 작을 수도 있다.
상기 제2반도체 다이(160)는 통상의 실리콘 반도체, 화합물 반도체 및 그 등가물 중에서 어느 하나일 수 있으며, 여기서 그 종류가 한정되는 것은 아니다.
상기 다수의 제2솔더 범프(170)는 상기 제2반도체 다이(160)와 상기 제1반도체 다이(130)를 전기적으로 접속하는 역할을 한다. 이러한 제2솔더 범프(170)는 공융점 솔더(eutectic solder: Sn37Pb), 고융점 솔더(High lead solder: Sn95Pb), 납이 없는 솔더(lead-free solder: SnAg, SnAu, SnCu, SnZn, SnZnBi, SnAgCu, SnAgBi 등) 중 선택된 하나로 형성될 수 있으며, 여기서 그 재질이 한정되는 것은 아니다. 더불어, 상기 다수의 제2솔더 범프(170)는 상기 제2비도전성 접착제(150)에 의해 둘려 싸일 수 있다. 실질적으로, 상기 다수의 제2솔더 범프(170)는 상기 제2비도전성 접착제(150)를 관통하여 상기 제1반도체 다이(130)에 전기적으로 접속된다.
상기 인캡슐란트(180)는 상기 기판(110) 위에서 상기 제1반도체 다이(130) 및 상기 제2반도체 다이(160)를 덮는다. 특히, 상기 인캡슐란트(180)는 상기 제1반도체 다이(130)와 상기 기판(110) 사이의 틈에 충진될 수 있다. 따라서, 상기 다수의 제1솔더 범프(140)중 일부는 상기 인캡슐란트(180)에 의해 둘러 싸이며, 특히 상기 제1비도전성 접착제(120) 역시 상기 인캡슐란트(180)에 의해 둘러 싸일 수 있다. 더불어, 상기 인캡슐란트(180)는 상기 제2반도체 다이(160)와 상기 제1반도체 다이(130) 사이의 틈에도 충진될 수 있다. 따라서, 상기 제2비도전성 접착제(150)는 상기 인캡슐란트(180)에 의해 둘러 싸일 수 있다. 한편, 상기 제2반도체 다이(160)의 상면은 상기 인캡슐란트(180)를 통하여 외부로 노출될 수 있다. 따라서, 상기 제2반도체 다이(160)의 방열 성능이 더욱 향상될 수 있다. 여기서, 상기 제1반도체 다이(130) 및 상기 제2반도체 다이(160)의 측면은 상기 인캡슐란트(180)로 완전히 감싸여 있다.
이와 같이 하여, 본 발명의 일 실시예는 제1비도전성 접착제(120) 및 제2비도전성 접착제(150)의 넓이가 각각 제1반도체 다이(130) 및 제2반도체 다이(160)의 넓이보다 상대적으로 작게 형성됨으로써, 반도체 디바이스(100)의 제조 공정중 제1비도전성 접착제(120) 및/또는 제2비도전성 접착제(150)의 블리드 아웃(bleed out) 현상을 효율적으로 방지할 수 있다.
또한, 반도체 디바이스(100)의 제조 공정중 제1비도전성 접착제(120)가 제1반도체 다이(130)의 측면을 따라 상면에까지 도달되지 않음으로써, 제1반도체 다이(130)의 상면에 형성된 본드 패드 또는 재배선 패턴이 제1비도전성 접착제(120)로 덮이지 않게 된다. 따라서, 제2반도체 다이(160)가 제2솔더 범프(170)에 의해 제1반도체 다이(130)의 상면에 형성된 본드 패드 또는 재배선 패턴에 전기적으로 용이하게 접속될 수 있다.
도 2는 본 발명의 다른 실시예에 따른 반도체 디바이스(200)를 도시한 단면도이다.
도 2에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체 디바이스(200)는 제2반도체 다이(160)의 상면 역시 인캡슐란트(280)로 완전히 감싸여 있다. 따라서, 제1반도체 다이(130)는 외부의 충격이나 오염으로부터 더욱 효율적으로 보호될 수 있다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 비도전성 접착제의 도포 형태를 도시한 평면도이다.
도 3a에 도시된 바와 같이, 제1비도전성 접착제(120)의 넓이는 제1반도체 다이(130)의 넓이에 대하여, 대략 80 내지 90%일 수 있다. 이를 위해, 상기 제1비도전성 접착제(120)는 상기 제1반도체 다이(130)의 모서리 내측 영역과 대응되는 영역에 존재하지 않을 수 있다. 물론, 이러한 제1반도체 다이(130)의 모서리 내측 영역 및 기판(110)의 사이에는 인캡슐란트(180)가 존재한다. 이러한 상기 제1비도전성 접착제(120)는 기판(110)에 도포된다. 여기서, 상기 제1비도전성 접착제(120)는 제1반도체 다이(130)의 변(edge)과 대응되는 영역의 내측으로 형성되거나, 또는 약간 초과하여 형성될 수 있다.
또한, 도 3b에 도시된 바와 같이, 제2비도전성 접착제(150)의 넓이는 제2반도체 다이(160)의 넓이에 대하여, 대략 80 내지 90%일 수 있다. 이를 위해, 상기 제2비도전성 접착제(150)는 상기 제2반도체 다이(160)의 모서리 내측 영역과 대응되는 영역에 존재하지 않을 수 있다. 물론, 이러한 제2반도체 다이(160)의 모서리 내측 영역 및 제1반도체 다이(130)의 모서리 내측 영역 사이에는 인캡슐란트(180)가 존재한다. 이러한 상기 제2비도전성 접착제(150)는 제1반도체 다이(130)에 도포된다. 여기서, 상기 제2비도전성 접착제(150)는 제2반도체 다이(160)의 변(edge)과 대응되는 영역의 내측으로 형성되거나, 또는 약간 초과하여 형성될 수 있다.
도 4a 및 도 4b는 본 발명의 다른 실시예에 따른 비도전성 접착제의 도포 형태를 도시한 평면도이다.
도 4a에 도시된 바와 같이, 제1비도전성 접착제(120)의 넓이는 제1반도체 다이(130)의 넓이에 비하여, 대략 50%보다 작을 수 있다. 이를 위해, 상기 제1비도전성 접착제(120)는 상기 제1반도체 다이(130)의 중심을 제외한 그 주변 영역에 존재하지 않을 수 있다. 이에 따라, 그만큼 제1반도체 다이(130)와 기판(110)의 사이에는 상대적으로 많은 인캡슐란트(180)가 존재하게 된다.
도 4b에 도시된 바와 같이, 제2비도전성 접착제(150)의 넓이는 제2반도체 다이(160)의 넓이에 비하여, 대략 50%보다 작을 수 있다. 이를 위해, 상기 제2비도전성 접착제(150)는 상기 제2반도체 다이(160)의 중심을 제외한 그 주변 영역에 존재하지 않을 수 있다. 물론, 상기 제2비도전성 접착제(150)는 제1반도체 다이(130)에 도포된다. 이에 따라, 그만큼 제2반도체 다이(160)와 제1반도체 다이(130)의 사이에는 상대적으로 많은 인캡슐란트(180)가 존재하게 된다.
도 5a 내지 도 5e는 본 발명의 또 다른 실시예에 따른 반도체 디바이스(100)의 제조 방법을 순차적으로 도시한 설명도이다.
도 5a 내지 도 5e에 도시된 바와 같이, 본 발명의 또 다른 실시예에 따른 반도체 디바이스(100)의 제조 방법은 기판(110)에 제1비도전성 접착제(120)를 도포하는 단계, 제1반도체 다이(130)를 기구적 전기적으로 접속하는 단계, 제1반도체 다이(130)에 제2비도전성 접착제(150)를 도포하는 단계, 제2반도체 다이(160)를 기구적 및 전기적으로 접속하는 단계 및 인캡슐레이션 단계를 포함한다.
도 5a에 도시된 바와 같이, 기판(110)에 제1비도전성 접착제(120)를 도포하는 단계에서는, 기판(110)의 상면에 일정량의 제1비도전성 접착제(120)를 도포한다. 이때, 상기 제1비도전성 접착제(120)의 도포 면적은 하기할 제1반도체 다이(130)의 넓이에 비하여 80 내지 90%, 바람직하기로는 50% 이내로 형성한다. 물론, 이러한 제1비도전성 접착제(120)는 액상 형태이다.
도 5b에 도시된 바와 같이, 제1반도체 다이(130)를 기구적 전기적으로 접속하는 단계에서는, 하면에 다수의 제1솔더 범프(140)가 형성된 제1반도체 다이(130)를 가압함으로써, 상기 다수의 제1솔더 범프(140)중 일부가 상기 제1비도전성 접착제(120)를 관통하여 상기 기판(110)에 기구적 및 전기적으로 접속되도록 한다. 또한, 이어서 대략 150 내지 300 ℃의 온도 분위기를 제공함으로써, 상기 제1솔더 범프(140)가 용융되면서 상기 기판(110)에 전기적으로 접속되도록 하고, 또한 상기 제1비도전성 접착제(120)는 딱딱하게 경화되도록 한다. 이후, 상온 분위기를 제공함으로써, 상기 제1솔더 범프(140) 역시 경화되도록 하고, 상기 제1비도전성 접착제(120)는 완전히 경화되도록 한다. 이러한 공정동안, 상기 제1비도전성 접착제(120)는 상기 제1반도체 다이(130)의 넓이에 비해 상대적으로 작은 넓이로 형성되어 있기 때문에, 상기 제1비도전성 접착제(120)가 상기 제1반도체 다이(130)의 측면을 따라 흘러 가거나 또는 상기 제1반도체 다이(130)의 상면을 덮지 않게 된다. 따라서, 상기 제1반도체 다이(130)의 상면에 형성된 본드 패드 또는 재배선 패턴이 상기 제1비도전성 접착제(120)로 덮이지 않게 된다.
도 5c에 도시된 바와 같이, 제1반도체 다이(130)에 제2비도전성 접착제(150)를 도포하는 단계에서는, 제1반도체 다이(130)의 상면에 일정량의 제2비도전성 접착제(150)를 도포한다. 이때, 상기 제2비도전성 접착제(150)의 도포 면적은 하기할 제2반도체 다이(160)의 넓이에 비하여 80 내지 90%, 바람직하기로는 50% 이내로 형성한다. 물론, 이러한 제2비도전성 접착제(150)는 아직 액상 형태이다.
도 5d에 도시된 바와 같이, 제2반도체 다이(160)를 기구적 및 전기적으로 접속하는 단계에서는, 하면에 다수의 제2솔더 범프(170)가 형성된 제2반도체 다이(160)를 가압함으로써, 상기 다수의 제2솔더 범프(170)가 상기 제2비도전성 접착제(150)를 관통하여 상기 제1반도체 다이(130)에 기구적 및 전기적으로 접속되도록 한다. 또한, 이어서 대략 150 내지 300 ℃의 온도 분위기를 제공함으로써, 상기 제2솔더 범프(170)가 용융되면서 상기 제1반도체 다이(130)에 전기적으로 접속되도록 하고, 또한 상기 제2비도전성 접착제(150)는 딱딱하게 경화되도록 한다. 이후, 상온 분위기를 제공함으로써, 상기 제2솔더 범프(170) 역시 경화도록 되도록 하고, 상기 제2비도전성 접착제(150)는 완전히 경화되도록 한다. 이러한 공정동안, 상기 제2비도전성 접착제(150)는 상기 제2반도체 다이(160)의 넓이에 비해 상대적으로 작은 넓이로 형성되어 있기 때문에, 상기 제2비도전성 접착제(150)가 상기 제2반도체 다이(160)의 측면을 따라 흘러 가거나 또는 상기 제2반도체 다이(160)의 상면을 덮지 않게 된다. 따라서, 아래의 인캡슐레이션 공정에서 인캡슐란트(180)를 통해 외부로 노출된 제2반도체 다이(160)의 상면에는 어떠한 이물도 없게 된다.
도 5e에 도시된 바와 같이, 인캡슐레이션 단계에서는, 인캡슐란트(180)로 상기 기판(110) 위의 제1반도체 다이(130) 및 제2반도체 다이(160)를 인캡슐레이션한다. 이때, 상기 인캡슐란트(180)는 상기 제1반도체 다이(130)와 상기 기판(110) 사이의 틈에도 충진된다. 또한, 상기 제1솔더 범프(140)중 일부는 상기 인캡슐란트(180)에 의해 감싸여지고, 더불어 상기 인캡슐란트(180)는 상기 제1비도전성 접착제(120)의 주변을 완전히 감싸게 된다. 더불어, 상기 인캡슐란트(180)는 상기 제2반도체 다이(160)와 상기 제1반도체 다이(130) 사이의 틈에도 충진된다. 또한, 상기 인캡슐란트(180)는 상기 제2비도전성 접착제(150)의 주변을 완전히 감싸게 된다. 물론, 상기 인캡슐란트(180)는 제1반도체 다이(130) 및 제2반도체 다이(160)의 측면을 모두 감싸게 된다. 더불어, 상기 제2반도체 다이(160)의 상면은 상기 인캡슐란트(180)를 통하여 외부로 노출되거나 또는 상기 제2반도체 다이(160)의 상면 역시 상기 인캡슐란트(180)로 완전히 덮일 수도 있다.
도 6은 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 6에 도시된 바와 같이, 반도체 디바이스(300)는 제1반도체 다이(130)와 기판(110) 사이의 틈에 인캡슐란트(180) 대신 언더필(310)이 개재되어 이루어질 수 있다. 물론, 다수의 제1솔더 범프(140)중 일부는 제1비도전성 접착제(120)에 의해 둘러싸이고, 또다른 일부는 언더필(310)에 의해 둘러싸일 수 있다. 더불어, 이러한 제1비도전성 접착제(120)는 상기 언더필(310)에 이해 둘러싸일 수 있다.
또한, 반도체 디바이스(300)는 제1반도체 다이(130)와 제2반도체 다이(160) 사이의 틈에 인캡슐란트(180) 대신 언더필(320)이 개재되어 이루어질 수 있다. 더불어, 제2비도전성 접착제(150)는 상기 언더필(320)에 의해 둘러싸일 수 있다.
더불어, 상기 제2반도체 다이(160)의 상면은 인캡슐란트(180)를 통해 노출될 수 있다.
도 7은 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 7에 도시된 바와 같이 반도체 디바이스(400)는 제1반도체 다이(130)와 기판(110) 사이의 틈에 인캡슐란트(180) 대신 언더필(410)이 개재되어 이루어질 수 있다. 물론, 다수의 제1솔더 범프(140)중 일부는 제1비도전성 접착제(120)에 의해 둘러싸이고, 또다른 일부는 언더필(410)에 의해 둘러싸일 수 있다. 더불어, 이러한 제1비도전성 접착제(120)는 상기 언더필(410)에 이해 둘러싸일 수 있다.
또한, 반도체 디바이스(400)는 제1반도체 다이(130)와 제2반도체 다이(160) 사이의 틈에 인캡슐란트(180) 대신 언더필(420)이 개재되어 이루어질 수 있다. 더불어, 제2비도전성 접착제(150)는 상기 언더필(420)에 의해 둘러싸일 수 있다.
더불어, 상기 제2반도체 다이(160)의 상면은 인캡슐란트(280)로 둘러싸일 수 있다.
도 8a 및 도 8b는 본 발명의 일 실시예에 따른 비도전성 접착제의 도포 형태를 도시한 평면도이다.
도 8a에 도시된 바와 같이, 제1비도전성 접착제(120)는 제1반도체 다이(130)의 변(edge)과 대응되는 영역을 약간 넘치도록 도포되고, 제1반도체 다이(130)의 모서리와 대응되는 영역에 도포되지 않을 수 있다. 실질적으로, 제1반도체 다이(130)의 변 길이는 모서리의 길이에 비해 길기 때문에, 상술한 바와 같이 제1비도전성 접착제(120)가 변과 대응되는 영역에서 약간 넘치도록 도포된다고 해도, 제1반도체 다이(130)의 변에서 제1비도전성 접착제(120)의 블리드 아웃(bleed out) 현상은 발생하지 않는다. 실질적으로, 상기 제1비도전성 접착제(120)의 블리드 아웃 현상은 제1반도체 다이(130)의 모서리에서 잘 발생하지만, 상술한 바와 같이 모서리에는 제1비도전성 접착제(120)가 도포되지 않음으로써, 상기 모서리에서 제1비도전성 접착제(120)의 블리드 아웃 현상이 발생하지 않게 된다.
또한, 도 8b에 도시된 바와 같이, 제2비도전성 접착제(150)는 제2반도체 다이(160)의 변(edge)과 대응되는 영역을 약간 넘치도록 도포되고, 제2반도체 다이(160)의 모서리와 대응되는 영역에 도포되지 않을 수 있다. 실질적으로, 제2반도체 다이(160)의 변 길이는 모서리의 길이에 비해 길기 때문에, 상술한 바와 같이 제2비도전성 접착제(150)가 변과 대응되는 영역에서 약간 넘치도록 도포된다고 해도, 제2반도체 다이(160)의 변에서 제2비도전성 접착제(150)의 블리드 아웃(bleed out) 현상은 발생하지 않는다. 실질적으로, 상기 제2비도전성 접착제(150)의 블리드 아웃 현상은 제2반도체 다이(160)의 모서리에서 잘 발생하지만, 상술한 바와 같이 모서리에는 제2비도전성 접착제(150)가 도포되지 않음으로써, 상기 모서리에서 제2비도전성 접착제(150)의 블리드 아웃 현상이 발생하지 않게 된다.
이상에서 설명한 것은 본 발명에 따른 반도체 디바이스 및 그 제조 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
100, 200, 300, 400; 반도체 디바이스
110; 기판 120; 제1비도전성 접착제
130; 제1반도체 다이 131; 관통 전극
140; 제1솔더 범프 150; 제2비도전성 접착제
160; 제2반도체 다이 170; 제2솔더 범프
180; 인캡슐란트

Claims (24)

  1. 기판;
    상기 기판에 도포된 제1비도전성 접착제;
    상기 제1비도전성 접착제에 접착된 동시에, 상기 기판에 전기적으로 접속된 제1반도체 다이를 포함하고,
    상기 제1비도전성 접착제의 넓이는 상기 제1반도체 다이의 넓이보다 작으며,
    상기 제1반도체 다이는 다수의 제1솔더 범프를 통하여 상기 기판에 전기적으로 접속되고,
    상기 다수의 제1솔더 범프중 일부는 상기 제1비도전성 접착제에 의해 둘러싸이고, 또다른 일부는 언더필 또는 인캡슐란트에 의해 둘러싸임을 특징으로 하는 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 제1비도전성 접착제의 넓이는 상기 제1반도체 다이의 넓이에 비해 80 내지 90%인 것을 특징으로 하는 반도체 디바이스.
  3. 제 1 항에 있어서,
    상기 제1비도전성 접착제의 넓이는 상기 제1반도체 다이의 넓이에 비해 50%보다 작은 것을 특징으로 하는 반도체 디바이스.
  4. 제 1 항에 있어서,
    상기 제1반도체 다이와 상기 기판 사이의 틈에는 언더필 또는 인캡슐란트가 개재됨을 특징으로 하는 반도체 디바이스.
  5. 삭제
  6. 삭제
  7. 제 1 항에 있어서,
    상기 제1반도체 다이의 상면에 도포된 제2비도전성 접착제; 및
    상기 제2비도전성 접착제에 접착된 동시에, 상기 제1반도체 다이에 전기적으로 접속된 제2반도체 다이를 더 포함하고,
    상기 제2비도전성 접착제의 넓이는 상기 제2반도체 다이의 넓이보다 작은 것을 특징으로 하는 반도체 디바이스.
  8. 제 7 항에 있어서,
    상기 제2반도체 다이와 상기 제1반도체 다이 사이의 틈에는 언더필 또는 인캡슐란트가 개재됨을 특징으로 하는 반도체 디바이스.
  9. 제 7 항에 있어서,
    상기 제2반도체 다이는 다수의 제2솔더 범프를 통하여 상기 제1반도체 다이에 전기적으로 접속된 것을 특징으로 하는 반도체 디바이스.
  10. 제 9 항에 있어서,
    상기 다수의 제2솔더 범프는 상기 제2비도전성 접착제에 의해 둘러싸임을 특징으로 하는 반도체 디바이스.
  11. 제 7 항에 있어서,
    상기 제2반도체 다이의 상면은 인캡슐란트를 통해 노출됨을 특징으로 하는 반도체 디바이스.
  12. 제 7 항에 있어서,
    상기 제2반도체 다이의 상면은 인캡슐란트로 둘러싸임을 특징으로 하는 반도체 디바이스.
  13. 기판에 제1비도전성 접착제를 도포하는 단계; 및,
    상기 제1비도전성 접착제에 제1반도체 다이를 접착하는 동시에, 상기 기판에 상기 제1반도체 다이를 전기적으로 접속하는 단계를 포함하고,
    상기 제1비도전성 접착제의 넓이는 상기 제1반도체 다이의 넓이보다 작으며,
    상기 제1반도체 다이는 다수의 제1솔더 범프를 통하여 상기 기판에 전기적으로 접속되고,
    상기 다수의 제1솔더 범프중 일부는 상기 제1비도전성 접착제에 의해 둘러싸이고, 또다른 일부는 언더필 또는 인캡슐란트에 의해 둘러싸임을 특징으로 하는 반도체 디바이스의 제조 방법.
  14. 제 13 항에 있어서,
    상기 제1비도전성 접착제의 넓이는 상기 제1반도체 다이의 넓이에 비해 80 내지 90%인 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  15. 제 13 항에 있어서,
    상기 제1비도전성 접착제의 넓이는 상기 제1반도체 다이의 넓이에 비해 50%보다 작은 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  16. 제 13 항에 있어서,
    상기 제1반도체 다이를 언더필 또는 인캡슐란트로 덮음으로써, 상기 언더필 또는 인캡슐란트가 상기 제1반도체 다이와 상기 기판 사이의 틈에도 충진되도록 함을 특징으로 하는 반도체 디바이스의 제조 방법.
  17. 삭제
  18. 삭제
  19. 제 13 항에 있어서,
    상기 제1반도체 다이의 상면에 제2비도전성 접착제를 도포하는 단계; 및
    상기 제2비도전성 접착제에 제2반도체 다이를 접착하는 동시에, 상기 제2반도체 다이를 상기 제1반도체 다이에 전기적으로 접속하는 단계를 더 포함하고,
    상기 제2비도전성 접착제의 넓이는 상기 제2반도체 다이의 넓이보다 작은 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  20. 제 19 항에 있어서,
    상기 제2반도체 다이를 언더필 또는 인캡슐란트로 덮음으로써, 상기 제2반도체 다이와 상기 제1반도체 다이 사이의 틈에는 언더필 또는 인캡슐란트가 개재됨을 특징으로 하는 반도체 디바이스의 제조 방법.
  21. 제 19 항에 있어서,
    상기 제2반도체 다이는 다수의 제2솔더 범프를 통하여 상기 제1반도체 다이에 전기적으로 접속된 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  22. 제 21 항에 있어서,
    상기 다수의 제2솔더 범프는 상기 제2비도전성 접착제에 의해 둘러싸임을 특징으로 하는 반도체 디바이스의 제조 방법.
  23. 제 20 항에 있어서,
    상기 제2반도체 다이의 상면은 상기 인캡슐란트를 통해 노출됨을 특징으로 하는 반도체 디바이스의 제조 방법.
  24. 제 20 항에 있어서,
    상기 제2반도체 다이의 상면은 인캡슐란트로 둘러싸임을 특징으로 하는 반도체 디바이스의 제조 방법.
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