KR101324154B1 - 표시장치 및 그 구동방법 - Google Patents

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Abstract

하나의 화소를 m개(m은 m≥2의 정수)의 서브 화소로 분할하고, s번째(s는 1 ~ m의 정수)의 서브 화소의 면적비를 2s-1로 한다. 또한 1프레임에, 복수의 서브 프레임으로 구성된 k개(k은 k≥2의 정수)의 서브 프레임 군을 설치하는 동시에, 1프레임을 n개(n은 n≥2의 정수)의 서브 프레임으로 분할하고, t번째(t는 1 ~ n의 정수)의 서브 프레임의 점등 기간 길이의 비율을 2(t-1)m으로 한다. 그리고, n개의 각 서브 프레임을, 약 1/k의 길이의 점등 기간 길이를 가지는 k개의 서브 프레임으로 분할하고, k개의 각 서브 프레임 군에 1개씩 배치한다.
화소, 프레임, 점등, 표시, 구동

Description

표시장치 및 그 구동방법{DISPLAY DEVICE AND DRIVING METHOD THEREOF}
도 1은 본 발명의 구동방식에 의한 서브 프레임 및 서브 화소의 선택 방법의 일례를 도시한 도면이다.
도 2는 본 발명의 구동방식에 따라, 유사 윤곽 저감의 효과를 도시한 도면이다.
도 3은 본 발명의 구동방식에 의한 서브 프레임 및 서브 화소의 선택 방법의 일례를 도시한 도면이다.
도 4는 본 발명의 구동방식에 따라, 유사 윤곽 저감의 효과를 도시한 도면이다.
도 5는 본 발명의 구동방식에 의한 서브 프레임 및 서브 화소의 선택 방법의 일례를 도시한 도면이다.
도 6은 본 발명의 구동방식에 따라, 유사 윤곽 저감의 효과를 도시한 도면이다.
도 7은 본 발명의 구동방식에 의한 서브 프레임 및 서브 화소의 선택 방법의 일례를 도시한 도면이다.
도 8은 본 발명의 구동방식에 따라, 유사 윤곽 저감의 효과를 도시한 도면이 다.
도 9는 본 발명의 구동방식에 의한 서브 프레임 및 서브 화소의 선택 방법의 일례를 도시한 도면이다.
도 10은 본 발명의 구동방식에 따라, 유사 윤곽 저감의 효과를 도시한 도면이다.
도 11은 본 발명의 구동방식에 의한 서브 프레임 및 서브 화소의 선택 방법의 일례를 도시한 도면이다.
도 12는 본 발명의 구동방식에 따라, 유사 윤곽 저감의 효과를 도시한 도면이다.
도 13은 본 발명의 구동방식에 의한 서브 프레임 및 서브 화소의 선택 방법의 일례를 도시한 도면이다.
도 14는 본 발명의 구동방식에 따라, 유사 윤곽 저감의 효과를 도시한 도면이다.
도 15는 본 발명의 구동방식에 의한 서브 프레임 및 서브 화소의 선택 방법의 일례를 도시한 도면이다.
도 16은 본 발명의 구동방식에 따라, 유사 윤곽 저감의 효과를 도시한 도면이다.
도 17은 본 발명의 구동방식에 의한 서브 프레임 및 서브 화소의 선택 방법의 일례를 도시한 도면이다.
도 18은 본 발명의 구동방식에 의한 서브 프레임 및 서브 화소의 선택 방법 의 일례를 도시한 도면이다.
도 19는 본 발명의 구동방식에 의한 서브 프레임 및 서브 화소의 선택 방법의 일례를 도시한 도면이다.
도 20은 본 발명의 구동방식에 의한 서브 프레임 및 서브 화소의 선택 방법의 일례를 도시한 도면이다.
도 21은 본 발명의 구동방식으로 감마 보정을 행했을 경우의 서브 프레임 및 서브 화소의 선택 방법의 일례를 도시한 도면이다.
도 22a 및 22b는 본 발명의 구동방식으로 감마 보정을 행했을 경우의 계조 수와 휘도의 관계를 도시한 도면이다.
도 23은 본 발명의 구동방식으로 감마 보정을 행했을 경우의 서브 프레임 및 서브 화소의 선택 방법의 일례를 도시한 도면이다.
도 24a 및 24b는 본 발명의 구동방식으로 감마 보정을 행했을 경우의 계조 수와 휘도의 관계를 도시한 도면이다.
도 25는 화소의 신호를 기록하는 기간과 점등 기간이 분리되어 있을 경우의 타이밍 차트의 일례를 도시한 도면이다.
도 26은 화소의 신호를 기록하는 기간과 점등 기간이 분리되어 있을 경우의 화소 구성의 일례를 도시한 도면이다.
도 27은 화소의 신호를 기록하는 기간과 점등 기간이 분리되어 있을 경우의 화소 구성의 일례를 도시한 도면이다.
도 28은 화소의 신호를 기록하는 기간과 점등 기간이 분리되어 있을 경우의 화소 구성의 일례를 도시한 도면이다.
도 29는 화소의 신호를 기록하는 기간과 점등 기간이 분리되어 있지 않은 경우의 타이밍 차트의 일례를 도시한 도면이다.
도 30은 화소의 신호를 기록하는 기간과 점등 기간이 분리되어 있지 않은 경우의 화소 구성의 일례를 도시한 도면이다.
도 31은 하나의 게이트 선택기간 동안에 두 행을 선택하기 위한 타이밍 차트의 일례를 도시한 도면이다.
도 32는 화소의 신호를 소거하는 동작을 행할 경우의 타이밍 차트의 일례를 도시한 도면이다.
도 33은 화소의 신호를 소거하는 동작을 행할 경우의 화소 구성의 일례를 도시한 도면이다.
도 34는 화소의 신호를 소거하는 동작을 행할 경우의 화소 구성의 일례를 도시한 도면이다.
도 35는 화소의 신호를 소거하는 동작을 행할 경우의 화소 구성의 일례를 도시한 도면이다.
도 36은 본 발명의 구동방식을 이용한 표시장치의 화소부 배치의 일례를 도시한 도면이다.
도 37은 본 발명의 구동방식을 이용한 표시장치의 화소부 배치의 일례를 도시한 도면이다.
도 38은 본 발명의 구동방식을 이용한 표시장치의 화소부 배치의 일례를 도 시한 도면이다.
도 39는 본 발명의 구동방식을 이용한 표시장치의 화소부 배치의 일례를 도시한 도면이다.
도 40은 본 발명의 구동방식을 이용한 표시장치의 화소부 배치의 일례를 도시한 도면이다.
도 41a 내지 41c는 본 발명의 구동방식을 이용한 표시장치의 일례를 도시한 도면이다.
도 42는 본 발명의 구동방식을 이용한 표시장치의 일례를 도시한 도면이다.
도 43은 본 발명의 구동방식을 이용한 표시장치의 일례를 도시한 도면이다.
도 44a 및 44b 각각은 본 발명의 표시장치의 구조의 일례를 나타낸다.
도 45a 및 45b 각각은 본 발명의 표시장치의 구조의 일례를 나타낸다.
도 46a 및 46b 각각은 본 발명의 표시장치의 구조의 일례를 나타낸다.
도 47a 내지 47b는 본 발명의 표시장치에 사용하는 트랜지스터의 구조를 도시한 도면이다.
도 48a-1 내지 48d-2는 본 발명의 표시장치에 사용하는 트랜지스터의 제조 방법을 설명하는 도면이다.
도 49a-1 내지 49d-2는 본 발명의 표시장치에 사용하는 트랜지스터의 제조 방법을 설명하는 도면이다.
도 50a-1 내지 50d-2는 본 발명의 표시장치에 사용하는 트랜지스터의 제조 방법을 설명하는 도면이다.
도 51a-1 내지 51d-2는 본 발명의 표시장치에 사용하는 트랜지스터의 제조 방법을 설명하는 도면이다.
도 52a-1 내지 52d-2는 본 발명의 표시장치에 사용하는 트랜지스터의 제조 방법을 설명하는 도면이다.
도 53a-1 내지 53b-2는 본 발명의 표시장치에 사용하는 트랜지스터의 제조 방법을 설명하는 도면이다.
도 54는 본 발명의 구동방식을 제어하는 하드웨어의 일례를 도시한 도면이다.
도 55는 본 발명의 구동방식을 이용한 EL모듈의 일례를 도시한 도면이다.
도 56은 본 발명의 구동방식을 이용한 표시 패널의 구성 예를 도시한 도면이다.
도 57은 본 발명의 구동방식을 이용한 표시 패널의 구성 예를 도시한 도면이다.
도 58은 본 발명의 구동방식을 이용한 EL텔레비전 수상기의 일례를 도시한 도면이다.
도 59a 내지 59h는 본 발명의 구동방식이 적용되는 전자기기의 일례를 도시한 도면이다.
도 60a 및 60b는 종래의 구동방식에 있어서, 유사 윤곽이 발생하는 상태를 도시한 도면이다.
도 61은 종래의 구동방식에 있어서, 유사 윤곽이 발생하는 상태를 도시한 도 면이다.
도 62a 및 62b는 본 발명의 표시장치에서 사용되는 표시패널의 구조의 일례를 나타내는 도면이다.
도 63은 본 발명의 표시장치에 사용되는 발광소자의 구조의 일례를 나타내는 도면이다.
도 64a 내지 64c는 본 발명의 표시장치의 구조의 일례를 나타내는 도면이다.
도 65는 본 발명의 표시장치의 구조의 일례를 나타내는 도면이다.
도 66a 및 66b는 본 발명의 표시장치의 구조의 일례를 나타내는 도면이다.
도 67a 및 67b는 본 발명의 표시장치의 구조의 일례를 나타내는 도면이다.
도 68a 및 68b는 본 발명의 표시장치의 구조의 일례를 나타내는 도면이다.
[기술분야]
본 발명은 표시장치 및 그 구동방법에 관한 것이다. 특히 본 발명은 면적계조방식을 적용한 표시장치 및 그 구동방법에 관한 것이다.
[배경기술]
최근, 화소를 발광 다이오드(LED) 등의 발광소자로 형성한 소위 자발광형 표시장치가 주목을 받고 있다. 이러한 자발광형 표시장치에 사용할 수 있는 발광소자 로는, 유기발광 다이오드(OLED)(유기EL소자, 일렉트로루미네선스(Electro Luminescence: EL)소자 등이라고도 한다)가 주목을 받고 있으며, EL 디스플레이 등에 사용된다. OLED 등의 발광소자는 자발광형이기 때문에, 액정 모니터에 비해 화소의 선명도가 높고, 백라이트의 사용 없이 응답 속도가 빠르다는 이점이 있다. 발광소자의 휘도는, 거기를 흐르는 전류치에 의해 제어된다.
이러한 표시장치의 발광 계조를 제어하는 구동방식으로서, 디지털 계조방식과 아날로그 계조방식이 있다. 디지털 계조방식은 디지털 제어로 발광소자를 온 오프시켜, 계조를 표현하고 있다. 한편, 아날로그 계조방식에는, 발광소자의 발광 강도를 아날로그 제어하는 방식과 발광소자의 발광 시간을 아날로그 제어하는 방식이 있다.
디지털 계조방식의 경우, 발광·비발광의 두 상태밖에 없으므로, 이대로라면 두 계조밖에 표현할 수 없다. 따라서, 별도의 방법을 조합하여, 다계조화를 꾀하는 것이 행해지고 있다. 다계조화를 위한 방법으로는, 면적계조방식이나 시간계조방식이 사용되는 경우가 많다.
면적계조방식은, 점등 부분의 면적을 제어하여, 계조를 표현하는 방법이다. 즉, 하나의 화소를 복수의 서브 화소로 분할하고, 점등된 서브 화소의 수나 면적을 제어하여, 계조를 표현한다(예를 들면, 특허문헌 1: 일본국 공개특허공보 특개 평11-73158호, 특허문헌 2: 일본국 공개특허공보 특개 2001-125526호 참조). 면적계조방식에서는, 서브 화소의 수를 늘릴 수 없으므로, 고해상도화나 다계조화가 어렵다. 이는 면적계조방식의 단점으로 들 수 있다.
시간계조방식은, 발광하고 있는 기간의 길이나, 발광 회수를 제어하여, 계조를 표현하는 방법이다. 즉, 1프레임을 복수의 서브 프레임으로 분할하고, 각 서브 프레임에, 발광 회수나 발광 시간 등의 가중을 행하고, 가중의 총량(발광 회수의 총 합계나, 발광 시간의 총 합계)을 계조마다 다르게 함으로써, 계조를 표현하고 있다. 이러한 시간계조방식을 이용하면, 유사 윤곽(또는 가짜윤곽) 등이라 불리는 표시 불량을 일으킨다는 것이 알려져 있어, 그 대책이 검토되고 있다(예를 들면 특허문헌 3: 특허 제2903984호, 특허문헌 4: 특허 제3075335호, 특허문헌5: 특허 제2639311호, 특허문헌 6: 특허 제3322809호, 특허문헌 7: 일본국 공개특허공보 특개 평10-307561호, 특허문헌 8: 특허 제3585369호, 특허문헌 9: 특허 제3486884호).
그렇지만, 여러 가지 유사 윤곽을 저감하는 방법이 제안되어 있지만, 유사 윤곽 저감의 효과는 아직 충분하게 얻을 수 없다.
예를 들면 특허문헌 4에 있어서의 도 1을 참조하면, 화소 A에서는 계조 수(127)를 표현하고, 그 인접한 화소 B에서는, 계조 수(128)를 표현하는 것으로 한다. 그 경우의, 각 서브 프레임에 있어서의 점등·비점등의 상태를, 도 60a 및 60b에 나타낸다. 예를 들면 시선의 변화 없이, 계속 화소 A만, 또는, 화소 B만을 보는 경우를 도 60a에 나타낸다. 이 경우, 유사 윤곽은 생기지 않는다. 왜냐하면, 시선이 지나간 장소의 밝기에 대해서, 합을 취한 것으로, 눈이 밝기를 느낀다. 따라서, 화소 A에서는, 계조 수가 127(=1+2+4+8+16+32+32+32)이라고 느끼고, 화소 B에서는, 계조 수가 128(=32+32+32+32)이라고 느낀다. 즉, 눈은 옳은 계조를 느끼게 된다.
한편, 시선이 화소 A로부터 화소 B로, 또는, 화소 B로부터 화소 A로 옮겨가 는 경우를 도 60b에 나타낸다. 이 경우, 시선의 움직이는 방법에 의해, 어떤 때는, 계조 수가 96(=32+32+32)이라고 느끼고, 어떤 때는, 계조 수가 159(=1+2+4+8+16+32+32+32+32)라고 느낀다. 원래는, 계조 수가 127과 128로 보여야 하는데, 계조 수가 96 또는 159로 보여 유사 윤곽이 발생한다.
도 60a 및 60b에서는, 8비트 계조(256계조)의 경우에 대해서 나타냈다. 다음으로, 도 61에서는, 6비트 계조(64계조)의 경우를 나타낸다. 여기에서도 마찬가지로, 시선의 움직임에 따라, 어떤 때는, 계조 수를 16(=16)으로 느끼고, 어떤 때는, 계조 수를 47(=1+2+4+8+16+16)로 느낀다. 원래는, 계조 수가 31과 32로 보여야 하는데, 계조 수가 16 또는 47인 것으로 느껴, 유사 윤곽이 발생한다.
이와 같이, 종래의 면적계조방식만으로는 고해상도화나 다계조화가 어렵고, 종래의 시간계조방식만으로는 유사 윤곽이 발생하여, 화질의 열화를 충분히 억제할 수 없었다.
본 발명은 이러한 문제점을 감안하여, 다계조 표시가 가능함과 동시에, 적은 서브 프레임 수로 구성되어, 유사 윤곽을 저감할 수 있는 표시장치, 및 그것을 사용한 구동방법을 제공하는 것을 목적으로 한다.
본 발명의 일 태양은, 발광소자가 설치된 m개(m은 m≥2의 정수)의 서브 화소 를 각각 포함하는 복수의 화소를 가지고, m개의 서브 화소의 면적비를 20:21:22:...:2m-3:2m-2:2m-1로 설정한 표시장치의 구동방법이다. 또한, m개의 서브 화소의 점등 기간에 있어서, 1프레임에, 복수의 서브 프레임으로 구성된 k개(k는 k≥2의 정수)의 서브 프레임 군을 설치하고, 점등 기간 길이의 비율이 20:2m:22m:...:2(n-3)m:2(n-2)m:2(n-1)m이 되도록 각 k개의 서브 프레임 군에 n개(n은 n≥2의 정수)의 서브 프레임을 설치한다. 또한, 출현 순서가 대체로 동일하도록 k 서브 프레임 군에서 동일한 점등 기간 길이를 가지는 서브 프레임들을 배치하고, 서브 프레임에서 m개의 서브 화소의 점등 상태 또는 비점등 상태를 선택함으로써 화소의 계조를 표현한다.
본 발명의 일 태양은, 발광소자가 설치된 m개(m은 m≥2의 정수)의 서브 화소를 각각 포함하는 복수의 화소를 가지고, m개의 서브 화소의 면적비를 20:21:22:...:2m-3:2m-2:2m-1로 설정한 표시장치의 구동방법이다. 또한, m개의 서브 화소의 점등 기간에 있어서, 1프레임에, 복수의 서브 프레임으로 구성된 k개(k는 k≥2의 정수)의 서브 프레임 군을 설치하고, 1프레임은 n개(n은 n≥2의 정수)의 제 1 서브 프레임으로 분할하고 그 점등 기간 길이의 비율은 20:2m:22m:...:2(n-3)m:2(n-2)m:2(n-1)m이다. 또한, 각 n개의 제 1 서브 프레임은 제 1 서브 프레임의 약 1/k의 길이의 점등 기간 길이를 가지는 k개의 제 2 서브 프레임으로 분할하고, 각 n개의 제 1 서브 프레임을 분할함으로써 얻어진 동일한 점등 기간 길이를 가지는 각 k개의 제 2 서브 프레임은 출현 순서가 대체로 동일하도록 각 k개의 서브 프레임 군에 배치한다. 또한, 각 제 2 서브 프레임에서 m개의 서브 화소의 점등 상태 또는 비점등 상태를 선택함으로써 화소의 계조를 표현한다.
본 발명의 일 태양은, 발광소자가 설치된 m개(m은 m≥2의 정수)의 서브 화소를 각각 포함하는 복수의 화소를 가지고, m개의 서브 화소의 면적비를 20:21:22:...:2m-3:2m-2:2m-1로 설정한 표시장치의 구동방법이다. 또한, m개의 서브 화소의 점등 기간에 있어서, 1프레임에, 복수의 서브 프레임으로 구성된 k개(k는 k≥2의 정수)의 서브 프레임 군을 설치하고, 1프레임은 n개(n은 n≥2의 정수)의 제 1 서브 프레임으로 분할하고 그 점등 기간 길이의 비율은 20:2m:22m:...:2(n-3)m:2(n-2)m:2(n-1)m이다. 또한, n개의 제 1 서브 프레임의 적어도 하나의 제 1 서브 프레임은 제 1 서브 프레임의 약 1/(a×k)(a는 a≥2의 정수)의 길이의 점등 기간 길이를 가지는 (a×k)개의 제 2 서브 프레임으로 분할하고, 각 n개의 제 1 서브 프레임을 분할함으로써 얻어진 (a×k)개의 제 2 서브 프레임의 a개는 각 k개의 서브 프레임 군에 배치된다. n개의 제 1 서브 프레임의 남아있는 제 1 서브 프레임 각각은 제 1 서브 프레임의 약 1/k의 길이의 점등 기간 길이를 각각 가지는 k개의 제 2 서브 프레임으로 분할하고, 각 남아있는 제 1 서브 프레임을 분할함으로써 얻어진 각 k개의 제 2 서브 프레임은 각 k개의 서브 프레임 군에 배치한다. 또한, 출현 순서가 대체로 동일하도록 동일한 점등 기간 길이를 가지는 분할되고 배치된 각 제 2 서브 프레임은 각 k개의 서브 프레임 군에 배치하고, 각 제 2 서브 프레임에서 m개의 서브 화소의 점등 상태 또는 비점등 상태를 선택함으로써 화소의 계조를 표현한다.
이때, 본 발명에 있어서, 점등 기간을 (a×k)개로 분할하는 서브 프레임은 n개의 서브 프레임 중 최장의 점등 기간 길이를 가지는 서브 프레임이 될 수 있다.
이때, 본 발명에서, k개의 각 서브 프레임 군에 있어서, 각 서브 프레임 군을 구성하는 서브 프레임의 점등 기간은 오름차순 혹은 내림차순으로 배치될 수 있다.
이때, 계조가 낮은 계조인 경우, 화소의 휘도와 계조 수는 선형 관계를 가질 수 있고, 계조가 높은 계조인 경우, 화소의 휘도와 계조 수는 비선형 관계를 가질 수 있다.
본 발명의 일 태양은 본 발명의 구동 방법을 실행하는 표시장치로서, 각 m개의 서브 화소는 발광소자, 신호선, 주사선, 제1의 전원 공급선, 제2의 전원 공급선, 선택 트랜지스터, 구동 트랜지스터를 포함한다. 선택 트랜지스터의 제1의 전극은 신호선에 전기적으로 접속되어 있고, 그 제2의 전극은 구동 트랜지스터의 게이트 전극에 전기적으로 접속되어 있다. 구동 트랜지스터의 제1의 전극은 제1의 전원 공급선에 전기적으로 접속되어 있다. 또한, 발광소자의 제1의 전극은 구동 트랜지스터의 제2의 전극에 전기적으로 접속되어 있고, 그 제2의 전극은 제2의 전원 공급선에 접속되어 있다.
이때 본 발명의 표시장치에 있어서, 신호선, 주사선, 또는 제1의 전원 공급선은 m개의 서브 화소에 의해 공유될 수 있다.
이때 본 발명의 표시장치에 있어서, 하나의 화소에 포함된 신호선의 개수는 2 이상, m 이하로 할 수 있고, m개의 서브 화소 중 어느 하나의 서브 화소에 포함된 선택 트랜지스터는 다른 서브 화소에 포함된 선택 트랜지스터에 접속된 것과 다른 신호선에 전기적으로 접속될 수 있다.
이때 본 발명의 표시장치에 있어서, 하나의 화소에 포함된 주사선의 개수는 2 이상으로 할 수 있고, m개의 서브 화소 중 어느 하나의 서브 화소에 포함된 선택 트랜지스터는 다른 서브 화소에 포함된 선택 트랜지스터에 접속된 것과 다른 주사선에 전기적으로 접속될 수 있다.
이때 본 발명의 표시장치에 있어서, 하나의 화소에 포함된 제1의 전원 공급선의 개수는 2 이상, m 이하로 할 수 있고, m개의 서브 화소 중 어느 하나의 서브 화소에 포함된 구동 트랜지스터는 다른 서브 화소에 포함된 구동 트랜지스터에 접속된 것과 다른 제1의 전원 공급선에 전기적으로 접속될 수 있다.
여기에서, 서브 프레임 군은, 복수의 서브 프레임으로 구성되는 그룹을 가리킨다. 1프레임에 복수의 서브 프레임 군을 설치할 경우, 각 서브 프레임 군을 구성하는 서브 프레임의 수에 제한은 없다. 다만, 각 서브 프레임 군에 포함된 서브 프레임의 수를 대략 동일하게 하는 것이 바람직하다. 또한 각 서브 프레임 군의 점등 기간 길이에 한정은 없다. 다만, 각 서브 프레임 군의 점등 기간 길이를 대략 동일하게 하는 것이 바람직하다.
이때, 서브 프레임의 분할은, 서브 프레임이 가지는 점등 기간 길이를 나누는 것을 의미한다.
이때, 본 발명에 있어서, 하나의 화소는 하나의 색 요소를 나타낸다. 따라서, R(빨강), G(녹), B(청)의 색 요소를 포함하는 색 표시장치의 경우, 화상의 최소 단위는 R, G, B의 세 개의 화소를 포함한다. 이때 색 원소는 세 가지 색으로 한정되지 않고 세 가지 이상의 색을 이용할 수 있으며, 또는 RGB가 아닌 색도 이용할 수도 있다. 예를 들면, 백(W)을 추가함으로써 RGBW를 채용할 수도 있다. 또한, RGB에는 예를 들면, 노랑, 청록, 마젠타 등 중 하나 이상을 추가할 수도 있다. 또한 예를 들면, RGB 중 적어도 하나의 색으로서 유사 색을 추가해도 된다. 예를 들면, R, G, B1, B2를 이용할 수 있다. B1과 B2는 모두 청색이지만 다른 파장을 가진다. 이러한 색 요소를 이용함으로써, 더욱 실물 같으면서 전력 소비를 저감하는 표시를 실행할 수 있다. 이때 하나의 색 요소로서, 복수의 영역이 밝기를 조정하기 위해 이용될 수 있다. 이 경우, 하나의 색 요소는 하나의 화소이고, 각 밝기를 조정하는 영역은 서브 화소이다. 따라서, 예를 들어 면적계조방식이 실행되는 경우, 색 요소당 밝기를 조정하는 복수의 영역이 있고 모든 영역은 전체로서 계조를 표현하며, 밝기를 조정하는 각 영역은 서브 화소다. 따라서 그 경우, 하나의 색 요소는 복수의 서브 화소를 포함한다. 또한, 그 경우, 서브 화소에 따라, 표시하는 영역의 크기가 다른 경우가 있다. 또한, 하나의 색 요소에서 밝기를 조정하는 복수의 영역, 다시 말해, 하나의 색 요소에 포함된 복수의 서브 화소에서, 각 서브 화소에 공급하는 신호에 약간의 변화를 줌으로써 시야 각도를 넓힐 수 있다.
이때 본 발명은 화소들이 매트릭스 형태로 배열(정렬)된 경우를 포함한다. 여기에서, "화소들이 매트릭스 형태로 배열(정렬)된다"는 것은 화소들이 직선 위에 수직방향 또는 수평방향으로 배열된 경우, 및 그렇지 않은 경우를 포함한다. 따라서, 예를 들면 세 가지 색 요소(예를 들면, R, G, B)를 가지고 풀 컬러 표시를 행하는 경우, 세 가지 색 요소의 도트들이 줄무늬 배열이나 소위 델타 배열인 경우도 포함된다. 또한, 바이에르 배열인 경우도 포함된다.
이때 본 발명에서는, 다양한 모드의 트랜지스터들이 적용될 수 있다. 따라서, 적용될 수 있는 트랜지스터의 형태에는 제한이 없다. 따라서 예를 들면, 아모포스 실리콘이나 다결정 실리콘으로 대표되는 단결정이 아닌 반도체막을 가지는 박막 트랜지스터(TFT) 등이 적용될 수 있다. 따라서, 트랜지스터는 제조 온도가 높지 않아도 제조될 수 있고, 트랜지스터는 낮은 비용으로 제조될 수 있고, 트랜지스터는 대면적 기판 위에서 제조될 수 있고, 트랜지스터는 투명 기판 위에서 제조될 수 있고, 트랜지스터는 빛을 투과하도록 제조될 수 있고, 트랜지스터는 표시소자의 광 투를 조정하는 데 사용될 수 있다. 또한, 반도체기판이나 SOI기판을 사용해서 형성되는 MOS 트랜지스터, 접합형 트랜지스터, 바이폴러 트랜지스터 등이 적용될 수 있다. 이것들을 가지고, 편차가 거의 없는 트랜지스터가 제조될 수 있고, 높은 전류 공급 용량을 가지는 트랜지스터가 제조될 수 있고, 크기가 작은 트랜지스터가 제조될 수 있으며, 낮은 전력을 소비하는 회로를 구성할 수 있다. 또한, 트랜지스터를 박막화하여 얻은 박막 트랜지스터뿐만 아니라, ZnO, a-InGaZnO, SiGe, GaAs 등의 반도체 화합물을 가지는 트랜지스터가 적용될 수 있다. 이것들을 가지고, 트랜지스터는 제조 온도가 높지 않더라도 제조될 수 있고, 트랜지스터는 상온에서 제조될 수 있고, 트랜지스터는 예를 들면, 플라스틱기판이나 박막기판 위에 직접 형성될 수 있다. 또한, 잉크젯 분사나 인쇄법을 이용하여 형성한 트랜지스터 등을 적용할 수 있다. 이것들을 가지고, 트랜지스터는 상온에서 제조될 수 있고, 트랜지스터는 낮은 진공 상태에서 형성될 수 있고, 트랜지스터는 대면적 기판을 가지고 제조될 수 있다. 또한, 마스크(레티클)의 사용 없이 트랜지스터를 제조할 수 있으므로, 트랜지스터의 배치를 쉽게 변경할 수 있다. 또한, 유기반도체나 카본 나노튜브를 사용한 트랜지스터 등의 트랜지스터를 적용할 수 있다. 이것들을 가지고, 트랜지스터는 절곡 가능한 기판 위에서 형성될 수 있다. 이때 단결정이 아닌 반도체막에 수소나 할로겐이 포함될 수 있다. 또한, 상부에 트랜지스터가 배치된 기판은 다양한 형태가 될 수 있고, 특정 형태에 제한되지 않는다. 따라서, 예를 들면, 트랜지스터는 단결정기판, SOI기판, 유리기판, 석영기판, 플라스틱기판, 종이기판, 셀로판기판, 돌기판, 스테인레스 스틸 기판, 스테인레스 스틸 포일을 가지는 기판 등의 위에 배치될 수 있다. 또는, 트랜지스터는 특정 기판 위에 형성될 수 있고, 그리고 나서 다른 기판으로 이동하여, 다른 기판 위에 배치될 수 있다. 이러한 기판들을 사용함으로써, 양질의 특성을 지니는 트랜지스터가 형성될 수 있고, 낮은 전력을 소비하는 트랜지스터가 형성될 수 있고, 쉽게 절단되지 않는 장치가 제조될 수 있고, 내열성을 가지는 장치가 제조될 수 있다.
이때, 본 발명에서 "접속됨"은 전기적으로 접속되었다는 말과 동일하다. 따라서, 본 발명의 구조에서, 전기적으로 접속할 수 있는 다른 소자(예를 들면, 다른 소자 또는 스위치)는 상기 서술한 그 사이의 접속 관계에 추가되어 배치될 수 있다.
이때, 본 발명에서 나타낸 스위치로서, 다양한 형태의 스위치들이 사용될 수 있다. 예를 들면, 전기적 스위치, 기계적 스위치 등이 있다. 환언하면, 스위치는 특별히 한정되지 않고, 전류 흐름이 제어될 수 있는 한 다양한 스위치들이 사용될 수 있다. 예를 들면, 트랜지스터, 다이오드(예를 들면, PN 다이오드, PIN 다이오드, 쇼트키 다이오드, 다이오드 접속 트랜지스터 등), 사이리스터, 또는 그 조합인 논리 회로는 스위치가 될 수 있다. 따라서, 트랜지스터를 스위치로 사용하는 경우, 트랜지스터는 단순히 스위치로서 작동하고, 따라서 트랜지스터의 극성(도전성)은 특별히 제한되지 않는다. 그러나, 더 작은 오프 전류가 요구되는 경우, 더 작은 오프 전류를 지닌 극성을 가지는 트랜지스터를 사용하는 것이 바람직하다. 작은 오프 전류를 가지는 트랜지스터로, LDD 영역이 설치된 트랜지스터, 멀티게이트 구조를 가지는 트랜지스터 등을 사용할 수 있다. 또한, 스위치로서 작동하는 트랜지스터가 그 전원 단자의 전위가 낮은 전위측 전원(VSS, GND, 또는 0V)에 가까운 상태인 경우 N채널형 트랜지스터를 사용하는 것이 바람직한 반면, 트랜지스터가 그 전원 단자의 전위가 높은 전위측 전원(VDD 등)에 가까운 상태인 경우 P채널형 트랜지스터를 사용하는 것이 바람직하다. 이는 게이트-소스 전압의 절대치가 증가할 수 있고, 트랜지스터가 용이하게 스위치로서 작동하기 때문이다. 이때 스위치는 N채널형 트랜지스터와 P채널형 트랜지스터를 모두 사용한 CMOS형으로 할 수 있다. CMOS형 스위치를 채용하면, P채널형 스위치 또는 N채널형 스위치가 도전 상태로 되면 전류가 흐를 수 있고, 이는 스위치로의 기능을 하기 쉽게 만든다. 예를 들면, 스위치에 대한 입력 신호의 전압이 높거나 낮더라도 전압은 적절히 출력될 수 있다. 또한, 스 위치를 온/오프하는 신호의 전압 진폭치가 감소할 수 있으므로, 전력 소비도 감소할 수 있다.
이때, 본 발명에서, "~ 위에 형성된"에서처럼, 무엇인가가 특정 대상 "위에" 형성되었다는 서술은 반드시 그것이 특정 대상과 직접 접촉했다는 것을 의미하지는 않는다. 이는 아무 접촉이 없는 경우, 즉 다른 물체가 그 사이에 개재된 경우를 포함한다. 따라서, 예를 들면, 층 B가 층 A 위에 형성되는 경우는 층 B가 층 A와 직접 접촉하게 층 A 위에 형성된 경우도 포함하지만, 다른 층(예를 들면, 층 C, 층 D 등)이 A와 직접 접촉하게 층 A 위에 형성되고 층 B가 그 다른 층에 직접 접촉하게 그 위에 형성되는 경우도 포함한다. 이때 "아래에"에 대한 서술에도 유사하게, 직접 접촉하는 경우와 직접 접촉하지 않는 경우를 포함한다.
이때, 본 발명에서, 반도체 장치는 반도체 소자(트랜지스터, 다이오드 등)를 포함하는 회로를 가지는 장치를 나타낸다. 또한, 반도체 장치는 일반적으로 반도체 특성을 이용하여 기능을 할 수 있는 장치를 가리킨다. 또한, 표시장치는 표시소자(액정소자, 발광소자 등)를 가지는 장치를 나타낸다. 이때 표시장치는 각각 액정소자 또는 EL소자 등의 표시소자를 포함하는 복수의 화소들, 또는 이러한 화소들을 구동하는 주변구동회로가 기판 위에 형성된 표시 패널체를 가리키기도 한다. 또한, 표시장치는 연성회로기판(FPC) 또는 인쇄회로기판(PWB)(IC, 저항소자, 용량소자, 유도회로, 또는 트랜지스터 등)을 가지는 것도 포함한다. 또한, 표시장치는 편광판이나 위상판과 같은 광학적 시트도 포함할 수 있다. 표시장치는 후광(도광판, 프리즘 시트, 확산 시트, 반사 시트, 또는 광원(LED 또는 냉음극관)을 포함할 수 있다) 도 포함할 수도 있다.
이때 본 발명의 표시장치는 다양한 형태가 될 수 있고, 또는 다양한 표시소자를 포함할 수 있다. 예를 들면, EL소자(유기 EL소자, 무기 EL소자, 또는 유기물질과 무기물질을 포함하는 EL소자 등), 전자방출 소자, 액정소자, 전자 잉크, 그레이팅 라이트 밸브(GLV), 플라즈마 표시(PDP), 디지털 미세거울 장치(DMD), 압전 세라믹 디스플레이, 또는 카본 나노튜브 등과 같이 전자기 작용에 의해 콘트라스트가 변하는 표시매체가 적용될 수 있다. 이때 EL표시는 EL소자를 사용하는 표시장치로 사용되고, 전계발광 디스플레이(FED), SED(표면전도형 전자방출 디스플레이)형 평면 디스플레이 등은 전자방출 소자를 사용하는 표시장치로 사용되고, 액정 디스플레이, 투과형 액정 디스플레이, 반투과형 액정 디스플레이, 또는 반사형 액정 디스플레이는 액정소자를 사용하는 표시장치로 사용되고, 전자종이는 전자잉크를 사용하는 표시장치로 사용된다.
이때 본 명세서에서 발광소자는 표시소자의 소자를 가리키는데, 이는 소자에서 흐르는 전류치에 따라 발광을 조정할 수 있다. 전형적으로, 발광소자는 EL소자를 가리킨다. EL소자 대신에, 전자방출 소자도 발광소자에 포함된다.
이때 본 명세서에서는, 표시소자로서 발광소자를 가지는 경우를 예로서 주로 서술한다. 그러나 본 발명의 내용에서 표시소자는 발광소자에 한정되지 않는다. 상기 나타낸 바와 같이 다양한 표시소자를 적용할 수 있다.
본 발명에 따르면, 면적계조방식과 시간계조방식을 조합함으로써 유사 윤곽을 줄일 수 있고 다계조화를 행하는 것 또한 가능하다. 따라서 표시 품질을 개선할 수 있고 깨끗한 영상을 관람할 수 있다. 또한, 종래의 시간계조방식보다 듀티비(1 프레임당 발광시간의 비율)를 향상시킬 수 있고, 발광소자에 인가된 전압이 감소한다. 따라서, 전력 소비가 저감될 수 있고, 발광소자의 열화가 억제될 수 있다.
[실시예]
이하에, 본 발명의 실시예를 도면에 근거하여 설명한다. 다만, 본 발명은 많은 다양한 태양으로 실시하는 것이 가능해서, 본 발명의 취지 및 그 범위에서 일탈하는 않고 그 형태 및 상세한 부분을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해된다. 따라서, 본 실시예의 기재 내용에 한정해서 해석되는 것은 아니다.
(실시예 1)
본 실시예에서는 본 발명의 구동방식을 6비트 표시(64계조)의 경우에 적용한 예에 대해서 서술한다.
본 실시형태에 따른 구동방식은, 하나의 화소를 복수의 서브 화소로 분할하고, 점등된 서브 화소의 수나 면적을 제어해서 계조를 표현하는 면적계조방식과, 1프레임을 복수의 서브 프레임으로 분할하고, 각 서브 프레임에, 발광 회수나 발광 시간 등의 가중을 행하고, 가중의 총량을 계조마다 차이를 둠으로써 계조를 표현하는 시간계조방식을 조합하는 것이다. 즉, 하나의 화소를, m개의 서브 화소로 분할하고, s번째(s는 1 ~ m의 정수)의 서브 화소의 면적비를 2S-1로 한다. 즉, 1프레임 에, 복수의 서브 프레임으로 구성된 k개(k은 k≥2의 정수)의 서브 프레임 군을 설치하는 동시에, 1프레임을 n개의 서브 프레임으로 분할하고, t번째(t는 1 ~ n의 정수)의 서브 프레임의 점등 기간 길이의 비율을 2(t-1)m으로 한다. 또한, n개의 각 서브 프레임을, 상기 서브 프레임의 약 1/k의 길이의 점등 기간 길이를 가지는 k개의 서브 프레임으로 분할하고, k 개의 각 서브 프레임 군에 1개씩 배치한다. 이때, k개의 서브 프레임 군에서, 서브 프레임의 출현 순서가 대략 같아지도록, 서브 프레임을 배치한다. 그리고, 각 서브 프레임에 있어서 m개의 각 서브 화소를 점등시키는 방법을 제어함으로써, 계조를 표현한다.
우선, 각 계조의 표현 방법, 즉, 각 계조에 있어서, 각 서브 프레임에서 각 서브 화소를 어떻게 점등시키는지에 관하여 설명한다. 본 실시예에서는 하나의 화소를, 각 서브 화소의 면적비가 1:2가 되도록, 2개의 서브 화소(SP1, SP2)로 분할하는 동시에, 1프레임에 2개의 서브 프레임 군(SFG1, SFG2)을 설치하고, 1 프레임을, 각 서브 프레임의 점등 기간의 비율이 1:4:16이 되도록, 3개의 서브 프레임(SF1, SF2, SF3)으로 분할했을 경우를 예에 들어서 설명한다. 또한, 이 예는, m=2, n=3, k=2에 대응한다.
여기에서, 각 서브 화소의 면적을, SP1=1, SP2=2, 각 서브 프레임의 점등 기간을 SF1=1, SF2=4, SF3=16으로 한다.
본 실시예에서는 점등 기간의 비율이 1:4:16이 되도록, 3개로 분할된 서브 프레임(SF1 ~ SF3)을 각각, 상기 서브 프레임의 1/2의 길이의 점등 기간 길이를 가 지는 2개의 서브 프레임으로 또한 분할한다. 즉, 점등 기간 1을 가지는 SF1을, 점등 기간 0.5를 가지는 2개의 서브 프레임 SF11, SF21으로 분할한다. 마찬가지로, 점등 기간 4를 가지는 SF2를, 점등 기간 2를 가지는 2개의 서브 프레임 SF12, SF22로 분할하고, 점등 기간 16을 가지는 SF3을, 점등 기간 8을 가지는 2개의 서브 프레임 SF13, SF23으로 분할한다. 그리고, SF11, SF12, SF13을 서브 프레임 군 1(SFG1)에, SF21, SF22, SF23을 서브 프레임 군 2(SFG2)에 배치한다. 이때, 서브 프레임 군 1과 서브 프레임 군 2에서, SF11, SF12, SF13과 SF21, SF22, SF23의 출현 순서를 같게 한다.
이에 따라 2개의 각 서브 프레임군은 각각 3개의 서브 프레임으로 구성되며, 각 서브 프레임의 점등 기간은 SF11=0.5, SF12=2, SF13=8, SF21=0.5, SF22=2, SF23=8이 된다.
이 경우의 각 계조의 표현 방법을 도 1에 나타낸다. 이때, 도 1에서, 각 서브 프레임에 있어서 O표시가 되어 있는 서브 화소는 점등된 것, X표시가 되어 있는 서브 화소는 비점등인 것을 보이고 있다.
본 발명에서는, 각 서브 화소의 면적과 각 서브 프레임의 점등 기간의 곱을, 실질적인 발광 강도로 한다. 예를 들면 서브 프레임 군 1에 있어서, 점등 기간 0.5를 가지는 SF11에서는, 면적 1의 서브 화소 1만이 점등했을 경우의 발광 강도는 1×0.5=0.5가 되고, 면적 2의 서브 화소 2만이 점등했을 경우의 발광 강도는 2×0.5=1이 된다. 마찬가지로, 점등 기간 2를 가지는 SF12에서는, 서브 화소 1만이 점등했을 경우의 발광 강도는 2가 되고, 서브 화소 2만이 점등했을 경우의 발광 강도 는 4가 된다. 마찬가지로, 점등 기간 8을 가지는 SF13에서는, 서브 화소 1만이 점등했을 경우의 발광 강도는 8이 되고, 서브 화소 2만이 점등했을 경우의 발광 강도는 16이 된다. 또한, 서브 프레임 군 2를 구성하는 서브 프레임에서도 마찬가지로 발광 강도가 정해진다. 이렇게, 서브 화소의 면적과 서브 프레임의 점등 기간의 조합에 따라, 다른 발광 강도를 발생할 수 있고, 이 발광 강도로 계조를 표현한다.
다음으로, 계조 수의 표현 방법, 즉, 각 서브 프레임의 선택 방법의 일례에 대해서 서술한다. 특히, 점등 기간 길이가 동일한 서브 프레임에 있어서, 서브 프레임의 선택에 다음과 같은 규칙성이 있는 편이 바람직하다.
예를 들면 점등 기간 0.5를 가지는 서브 프레임 SF11과 SF21에 대해서는, 선택·비선택의 상태를 일치시키는 동시에, 서브 화소의 점등·비점등의 상태도 일치시킨다. 즉, SF11을 선택하면 SF21도 선택하고, SF11을 선택하지 않으면 SF21도 선택하지 않는다. 또한 예를 들면 SF11에서 서브 화소 1이 점등하면 SF21에서도 서브 화소 1을 점등시키고, SF11에서 서브 화소 2가 점등하면 SF21에서도 서브 화소 2를 점등시킨다. 왜냐하면, 원래는 점등 기간이 1인 서브 프레임이며, 그것을 SF11과 SF21로 분할한 것이기 때문이다. 마찬가지로, 점등 기간 2를 가지는 서브 프레임 SF12와 SF22도 선택·비선택의 상태를 일치시키는 동시에, 서브 화소의 점등·비점등의 상태도 일치시킨다. 왜냐하면, SF12와 SF22는 원래 점등 기간이 4인 서브 프레임을 분할한 것이기 때문이다. 마찬가지로, 점등 기간 8을 가지는 서브 프레임 SF13과 SF23도 선택·비선택의 상태를 일치시키는 동시에, 서브 화소의 점등·비점등의 상태도 일치시킨다. 왜냐하면, SF13과 SF23은 원래 점등 기간이 16인 서브 프 레임을 분할한 것이기 때문이다.
이 때문에, 예를 들면 계조 수 1을 표현하는 경우에는, SF11과 SF21로 서브 화소 1을 점등시킨다. 또한 계조 수 2를 표현하는 경우에는, SF11과 SF21로 서브 화소 2를 점등시킨다. 또한 계조 수 3을 표현하는 경우에는, SF11과 SF21로 서브 화소 1과 서브 화소 2를 점등시킨다. 또한 계조 수 6을 표현하는 경우에는, SF11과 SF21로 서브 화소 2를 점등시키고, SF12와 SF22로 서브 화소 1을 점등시킨다. 그 밖의 계조 수에 관해서도 마찬가지로, 각 서브 프레임에서 점등시키는 각 서브 화소를 선택한다.
이상과 같이, 각 서브 프레임에서 점등시키는 서브 화소를 선택함으로써, 6비트 계조(64계조)를 표현할 수 있다.
본 발명의 구동방식을 이용하면, 유사 윤곽을 저감시킬 수 있다. 예를 들면 도 1에 있어서, 화소 A에서는, 계조 수 31을 표시하고, 화소 B에서는, 계조 수 32로 표시한다고 하자. 그 경우의, 각 서브 프레임에 있어서의 각 서브 화소의 점등·비점등의 상태를, 도 2에 나타낸다.
여기에서는 어떻게 도 2를 해석할 것인지 설명한다. 도 2는 1 프레임에서 하나의 화소의 점등·비점등의 상태를 나타내는 도면이다. 도 2의 가로방향은 시간을 나타내고, 세로방향은 화소의 위치를 나타낸다. 또한, 도 2에 나타낸 사각형의 수직방향의 길이는 화소의 면적비를 나타내고, 가로방향에서 길이는 각 서브 프레임의 점등 기간의 길이비를 나타낸다. 또한, 도 2에 나타낸 각 사각형의 영역은 발광 강도를 나타낸다.
예를 들면 시선이 변하면, 시선의 움직임에 따라, 어떤 때는 계조 수가 26(=2+8+16)이라고 느끼고, 어떤 때는, 계조 수가 29(=16+1+4+8)라고 느낀다. 원래는, 계조 수가 31과 32로 보여야 하는데, 계조 수가 26 또는 29로 보여, 유사 윤곽이 발생한다. 그러나, 계조의 차이가 종래의 구동방식보다 작으므로, 종래의 구동방식보다 유사 윤곽이 저감된다.
이때, 본 실시예에 있어서, 서브 프레임 군과 같은 개수로 분할하기 전의 서브 프레임(SF1, SF2, SF3)의 점등 기간 길이는 각각 1, 4, 16으로 했지만, 이것에 한정되지 않는다.
또한 본 실시예에서는 점등 기간의 비율이 1:4:16인 3개의 서브 프레임(SF1, SF2, SF3)을 각각, 또한, 서브 프레임 군의 개수와 같은 2개의 서브 프레임(SF11 ~ SF23)으로 분할했지만, 각 서브 프레임의 분할 수는, 서브 프레임 군의 개수와 달라도 된다.
예를 들면, 일반적으로 t번째(t는 1 ~ n의 정수) 서브 프레임의 점등 기간 길이의 비율이 2(t-1)m인 n개의 서브 프레임 중 적어도 1개의 서브 프레임을, 상기 서브 프레임의 약 1/(a×k)(a는 a≥2의 정수)의 길이의 점등 기간 길이를 가지는 (a×k)개의 서브 프레임으로 분할하고, k 개의 각 서브 프레임 군에 a개씩 배치한다. 그리고, 나머지 서브 프레임을, 상기 서브 프레임의 약 1/k의 길이의 점등 기간 길이를 가지는 k개의 서브 프레임으로 분할하고, k개의 각 서브 프레임 군에 1개씩 배치해도 된다. 특히, 점등 기간을 (a×k)개의 서브 프레임으로 분할하는 서브 프레임으로서, n개의 서브 프레임 중 최장의 점등 기간 길이를 가지는 서브 프 레임을 선택해도 된다.
예를 들면 하나의 화소를, 각 서브 화소의 면적비가 1:2가 되도록, 2개의 서브 화소(SP1, SP2)로 분할하는 동시에, 1프레임에 2개의 서브 프레임 군(SFG1, SFG2)을 설치하고, 1 프레임을 점등 기간의 비율이 1:4:16이 되도록 3개의 서브 프레임(SF1, SF2, SF3)로 분할하고, 그 중에서 최장의 점등 기간 16을 가지는 서브 프레임을, 상기 서브 프레임의 1/4의 길이의 점등 기간 길이를 가지는 4개의 서브 프레임으로 분할하고, 나머지의 2개의 서브 프레임을, 상기 서브 프레임의 1/2의 길이의 점등 기간 길이를 가지는 2개의 서브 프레임으로 분할했을 경우의 예를, 도 3에 나타낸다. 이때, 이 예는, m=2, n=3, k=2, a=2에 대응한다.
여기에서, 각 서브 화소의 면적을, SP1=1, SP2=2, 각 서브 프레임의 점등 기간을 SF1=1, SF2=4, SF3=16이라고 한다.
도 3에서는, 점등 기간의 비율이 1:4:16이 되도록 3개로 분할된 서브 프레임 중, 최장의 점등 기간 16을 가지는 SF3을, 상기 서브 프레임의 1/4의 길이의 점등 기간 4를 가지는 4개의 서브 프레임 SF13, SF14, SF23, SF24로 분할한다. 또한 나머지의 SF1, SF2에 대해서는, 상기 서브 프레임의 1/2의 길이의 점등 기간 길이를 가지는 2개의 서브 프레임으로 또한 분할한다. 즉, 점등 기간 1을 가지는 SF1을, 점등 기간 0.5를 가지는 2개의 서브 프레임 SF11, SF21로 분할하고, 점등 기간 4를 가지는 SF2를, 점등 기간 2를 가지는 2개의 서브 프레임 SF12, SF22로 분할한다. 그리고, SF11, SF12, SF13, SF14를 서브 프레임 군 1(SFG1)에, SF21, SF22, SF23, SF24를 서브 프레임 군 2(SFG2)에 배치한다. 이때, 서브 프레임 군 1과 서브 프레 임 군 2에서, SF11, SF12, SF13, SF14과 SF21, SF22, SF23, SF24의 출현 순서를 같게 한다.
이에 따라 2개의 각 서브 프레임 군은 각각 4개의 서브 프레임으로 구성되고, 각 서브 프레임의 점등 기간은 SF11=0.5, SF12=2, SF13=4, SF14=4, SF21=0.5, SF22=2, SF23=4, SF24=4가 된다.
도 3에 있어서, 각 서브 화소의 면적과 각 서브 프레임의 점등 기간의 곱을, 실질적인 발광 강도로 한다. 예를 들면 서브 프레임 군 1에 있어서, 점등 기간 0.5를 가지는 SF11에서는, 면적 1의 서브 화소 1만이 점등했을 경우의 발광 강도는 0.5가 되고, 면적 2의 서브 화소 2만이 점등했을 경우의 발광 강도는 1이 된다. 마찬가지로, 점등 기간 2를 가지는 SF12에서는, 서브 화소 1만이 점등했을 경우의 발광 강도는 2가 되고, 서브 화소 2만이 점등했을 경우의 발광 강도는 4가 된다. 마찬가지로, 점등 기간 4를 가지는 SF13, SF14에서는, 서브 화소 1만이 점등했을 경우의 발광 강도는 4가 되고, 서브 화소 2만이 점등했을 경우의 발광 강도는 8이 된다. 이때, 서브 프레임 군 2를 구성하는 서브 프레임에서도 마찬가지로 발광 강도가 정해진다. 이렇게, 서브 화소의 면적과 서브 프레임의 점등 기간의 조합에 따라, 다른 발광 강도를 발생할 수 있고, 이 발광 강도로 6피트 계조(64계조)을 표현한다.
도 3과 같은 구동방식을 이용하여, 유사 윤곽을 저감시킬 수 있다. 예를 들면 도 3에 있어서, 화소 A에서는, 계조 수 31을 표시하고, 화소 B에서는, 계조 수 32로 표시한다고 하자. 그 경우의, 각 서브 프레임에 있어서의 각 서브 화소의 점 등·비점등의 상태를, 도 4에 나타낸다. 예를 들면 시선이 이동하면, 시선의 움직임에 따라, 어떤 때는 계조 수가 22(=2+4+8+8)라고 느끼고, 어떤 때는, 계조 수가 29(=8+8+1+4+4+4)라고 느낀다. 원래는, 계조 수가 31과 32로 보여야 하는데, 계조 수가 22 또는 29로 보여, 유사 윤곽이 발생해버린다. 그러나, 계조의 차이가 종래의 구동방식보다 작으므로, 종래의 구동방식보다도 유사 윤곽이 저감된다.
이와 같이, 각 서브 프레임의 점등 기간을 보다 짧게 하거나, 서브 프레임의 분할 수를 늘리는 것에 의해, 눈을 속여서, 시선이 흔들렸을 경우의 계조의 편차가 종래의 구동방식보다도 작아진다. 따라서, 유사 윤곽을 저감시키는 효과가 커진다. 또한, 점등 기간을 또한 4개로 분할하는 서브 프레임은, 최장의 점등 기간 길이를 가지는 서브 프레임에 한정되지 않는다.
이때, 각 서브 프레임의 점등 기간을 보다 짧게 하거나, 분할 수를 늘리는 것에 의해, 같은 계조 수를 표현하기 위한 각 서브 프레임에 있어서의 서브 화소의 선택 방법이 증가한다. 따라서, 각 서브 프레임에 있어서의 각 서브 화소의 선택 방법은, 이것에 한정되지 않는다. 예를 들면 계조 수 31을 표현할 경우, 도 3에서는, SF13, SF14, SF23, SF24에서 서브 화소 1을 점등시켰지만, SF13 및 SF23에서 서브 화소 2를 점등시켜도 된다. 이 경우의 예를 도 5에 나타낸다.
이때, 도 5과 같은 구동방식을 이용하여, 유사 윤곽을 저감시킬 수 있다. 예를 들면 도 5에 있어서, 화소 A에서는, 계조 수 31을 표시하고, 화소 B에서는, 계조 수 32를 표시한다고 하자. 그 경우의, 각 서브 프레임에 있어서의 각 서브 화소의 점등·비점등의 상태를, 도 6에 나타낸다. 예를 들면 시선이 이동하면, 시선의 움직임에 따라, 어떤 때는 계조 수가 26(=2+8+8+8)이라고 느끼고, 어떤 때는, 계조 수가 29(=8+8+1+4+8)라고 느낀다. 원래는, 계조 수가 31과 32로 보여야 하는데도, 계조 수가 26 또는 29로 보여버려, 유사 윤곽이 발생해버린다. 그러나, 계조의 차이가 종래의 구동방식보다 작으므로, 종래의 구동방식보다도 유사 윤곽이 저감된다.
이와 같이, 유사 윤곽이 특히 나오기 쉬운 계조 수에 대하여, 선택적으로 각 서브 프레임에 있어서의 서브 화소의 선택 방법을 변경함으로써, 유사 윤곽을 저감시키는 효과를 크게 할 수 있다.
이때, 각 서브 프레임의 점등 기간의 순서는, 이것에 한정되지 않는다. 예를 들면 각 서브 프레임 군에서 서브 프레임의 점등 기간의 순서는 오름차순 혹은 내림차순으로 해도 된다. 이는 서브 프레임의 점등 기간의 순서를 오름차순 혹은 내림차순으로 함으로써, 시선이 이동할 때 계조의 갭이 종래의 구동 방식에서보다 작아질 수 있기 때문이다. 따라서, 종래의 구동 방식에 비해 유사 윤곽을 저감할 수 있다.
혹은, 각 서브 프레임 군에서 서브 프레임의 점등 기간을 오름차순 혹은 내림차순으로 배치한 후, 최장의 점등 기간 길이를 가지는 서브 프레임과 2번째로 긴 점등 기간 길이를 가지는 서브 프레임의 순서를 바꾸어 넣어도 된다.
예를 들면 도 5에 있어서, 각 서브 프레임 군 중에서 최장의 점등 기간 길이를 가지는 서브 프레임과 2 번째로 긴 점등 기간 길이를 가지는 서브 프레임의 순서를 바꾸어 넣었을 경우의 예를, 도 7에 나타낸다.
도 7에서는, 도 5에 있어서, 각 서브 프레임 군 중에서 최장의 점등 기간 4를 가지는 서브 프레임과 2 번째로 긴 점등 기간 2를 가지는 서브 프레임의 순서를 바꾸어 넣는다. 즉, 서브 프레임 군 1에 있어서는, 점등 기간 4를 가지는 SF13과 점등 기간 2를 가지는 SF12를 바꾸어 넣고, 서브 프레임 군 2에 있어서는, 점등 기간 4를 가지는 SF23과 점등 기간 2를 가지는 SF22를 바꾸어 넣는다.
이때, 도 7과 같은 구동방식을 이용하여, 유사 윤곽을 저감시킬 수 있다. 예를 들면 도 7에 있어서, 화소 A에서는, 계조 수 31을 표시하고, 화소 B에서는, 계조 수 32로 표시한다고 하자. 그 경우의, 각 서브 프레임에 있어서의 각 서브 화소의 점등·비점등의 상태를, 도 8에 나타낸다. 예를 들면 시선이 이동하면, 시선의 움직임에 따라, 어떤 때는 계조 수가 28(=8+4+8+8)이라고 느끼고, 어떤 때는, 계조 수가 30(=8+8+8+4+2)이라고 느낀다. 원래는, 계조 수가 31과 32로 보여야 하는데도, 계조 수가 28 또는 30로 보여버려, 유사 윤곽이 발생해버린다. 그러나, 계조의 차이가 종래의 구동방식보다 작으므로, 종래의 구동방식보다도 유사 윤곽이 저감된다.
이와 같이, 각 서브 프레임의 점등 기간의 순서를 변경함으로써, 눈을 속여서, 시선이 움직였을 때의 계조의 차이를 작게 할 수 있다. 따라서, 유사 윤곽을 저감시킬 수 있다.
이때, 각 서브 프레임 군에서 점등 기간을 오름차순 혹은 내림차순으로 배치한 후, 순서를 바꾸어 넣은 서브 프레임은, 최장의 점등 기간 길이를 가지는 서브 프레임과 2 번째로 긴 점등 기간 길이를 가지는 서브 프레임에 한정되지 않는다. 예를 들면 최장의 점등 기간 길이를 가지는 서브 프레임과 3 번째로 긴 점등 기간 길이를 가지는 서브 프레임을 바꾸어 넣어도 되고, 2 번째로 긴 점등 기간 길이를 가지는 서브 프레임과 3 번째로 긴 점등 기간 길이를 가지는 서브 프레임을 바꾸어 넣어도 된다.
이때, 점등 기간 길이는, 전체의 계조 수(비트 수)나 전체의 서브 프레임 수 등에 의해, 적절하게 변하는 것이다. 따라서, 점등 기간 길이가 동일해도, 전체의 계조 수(비트 수)나 전체의 서브 프레임 수가 바뀌면, 실제로 점등된 기간의 길이(예를 들면 몇 μs인가)에 대해서는, 바뀔 가능성이 있다.
이때, 점등 기간은, 계속해서 점등할 경우에 이용하는 것이며, 점등 회수는, 어느 시간 내에 있어서, 계속해서 점멸할 경우에 이용하는 것이다. 점등 회수를 이용하는 대표적인 디스플레이는, 플라즈마 디스플레이다. 점등 기간을 이용하는 대표적인 디스플레이는, 유기EL디스플레이다.
이때, 본 실시예에서는 각 서브 화소의 면적비를 1:2로 했지만, 이것에 한정되지 않는다. 예를 들면 1:4로 분할해도 되고, 1:8로 분할해도 된다.
예를 들면 각 서브 화소의 면적비를 1:1이라고 하면, 같은 서브 프레임에서 어느 쪽의 서브 화소를 발광시켜도 발광 강도는 마찬가지다. 따라서, 같은 계조 수를 표현할 때에, 어느 쪽의 서브 화소를 발광시킬지를 바꾸어도 된다. 이에 따라 특정한 서브 화소만 집중적으로 발광하는 것을 막을 수 있어, 화소의 잔상을 방지할 수 있다.
이때 서브 화소의 면적비를 20:21:22:...:2m-3:2m-2:2m-1로 하고 n개의 서브 프레임의 점등 기간을 20:2m:22m:...:2(n-3)m:2(n-2)m:2(n-1)m으로 함으로써, 매우 적은 서브 화소와 매우 적은 서브 프레임을 가지는 계조를 더 표현할 수 있다. 또한, 본 발명에 의해 표현될 수 특정 계조는 일정한 변화의 비율을 가지므로, 더욱 매끄러운 계조를 나타낼 수 있어, 화상 품질을 향상시킬 수 있다.
이때, 본 실시예에서는 서브 화소의 수를 2개로 했지만, 이것에 한정되지 않는다.
예를 들면 하나의 화소를, 각 서브 화소의 면적비가 1:2:4가 되도록, 3개의 서브 화소(SP1, SP2, SP3)로 분할하는 동시에, 1 프레임에 2개의 서브 프레임 군(SFG1, SFG2)을 설치하고, 1 프레임을, 각 서브 프레임의 점등 기간의 비율이 1:8이 되도록, 2개의 서브 프레임(SF1, SF2)로 분할했을 경우의 예를, 도 9에 나타낸다. 또한, 이 예는, m=3, n=2, k=2에 대응한다.
여기에서, 각 서브 화소의 면적을, SP1=1, SP2=2, SP3=4, 각 서브 프레임의 점등 기간을 SF1=1, SF2=8로 한다.
도 9에서는, 점등 기간의 비율이 1:8이 되도록 2개로 분할된 서브 프레임(SF1, SF2)을 각각, 상기 서브 프레임의 1/2의 길이의 점등 기간 길이를 가지는 2개의 서브 프레임으로 또한 분할한다. 즉, 점등 기간 1을 가지는 SF1을, 점등 기간 0.5를 가지는 2개의 서브 프레임 SF11, SF21로 분할한다. 마찬가지로, 점등 기간 8을 가지는 SF2를, 점등 기간 4를 가지는 2개의 서브 프레임 SF12, SF22로 분할 한다. 그리고, SF11, SF12를 서브 프레임 군 1(SFG1)에, SF21, SF22를 서브 프레임 군 2(SFG2)에 배치한다. 이때, 서브 프레임 군 1과 서브 프레임 군 2에서, SF11, SF12와 SF21, SF22의 출현 순서를 같게 한다.
이에 따라 2개의 각 서브 프레임 군은 각각 2개의 서브 프레임으로 구성되고, 각 서브 프레임의 점등 기간은 SF11=0.5, SF12=4, SF21=0.5, SF22=4가 된다.
도 9에 있어서, 각 서브 화소의 면적과 각 서브 프레임의 점등 기간의 곱을, 실질적인 발광 강도로 한다. 예를 들면 서브 프레임 군 1에 있어서, 점등 기간 0.5를 가지는 SF11에서는, 면적 1의 서브 화소 1만이 점등했을 경우의 발광 강도는 0.5가 되고, 면적 2의 서브 화소 2만이 점등했을 경우의 발광 강도는 1이 되고, 면적 4의 서브 화소 3만이 점등했을 경우의 발광 강도는 2가 된다. 마찬가지로, 점등 기간 4를 가지는 SF12에서는, 서브 화소 1만이 점등했을 경우의 발광 강도는 4가 되고, 서브 화소 2만이 점등했을 경우의 발광 강도는 8이 되고, 서브 화소 3만이 점등했을 경우의 발광 강도는 16이 된다. 또한, 서브 프레임 군 2를 구성하는 서브 프레임에서도 마찬가지로 발광 강도가 정해진다. 이렇게, 서브 화소의 면적과 서브 프레임의 점등 기간의 조합에 따라, 다른 발광 강도를 발생할 수 있고, 이 발광 강도로 6비트 계조(64계조)를 표현한다.
도 9와 같은 구동방식을 이용하여, 유사 윤곽을 저감시킬 수 있다. 예를 들면 도 9에 있어서, 화소 A에서는, 계조 수 31을 표시하고, 화소 B에서는, 계조 수 32로 표시한다고 하자. 그 경우의, 각 서브 프레임에 있어서의 각 서브 화소의 점등·비점등의 상태를, 도 10에 나타낸다. 예를 들면 시선이 이동하면, 시선의 움직 임에 따라, 어떤 때는 계조 수가 28.5(=0.5+4+8+16)라고 느끼고, 어떤 때는, 계조 수가 30(=16+2+8+4)이라고 느낀다. 원래는, 계조 수가 31과 32로 보여야 하는데, 계조 수가 28.5 또는 30으로 보여, 유사 윤곽이 발생해버린다. 그러나, 계조의 차이가 종래의 구동방식보다 작으므로, 종래의 구동방식보다도 유사 윤곽이 저감된다.
또한 도 9에 있어서, 1프레임을 점등 기간의 비율이 1:8이 되도록 2개의 서브 프레임(SF1, SF2)으로 분할하고, 그 중에서 최장의 점등 기간 8을 가지는 서브 프레임을, 상기 서브 프레임의 1/4의 길이의 점등 기간 길이를 가지는 4개의 서브 프레임으로 분할하고, 나머지의 서브 프레임을, 상기 서브 프레임의 1/2의 길이의 점등 기간 길이를 가지는 2개의 서브 프레임으로 분할해도 된다. 이 경우의 예를 도 11에 나타낸다. 이때 본 예에서는, m=3, n=2, k=2, a=2를 만족한다.
여기에서, 각 서브 화소의 면적을, SP1=1, SP2=2, SP3=4, 각 서브 프레임의 점등 기간을 SF1=1, SF2=8로 한다.
도 11에서는, 점등 기간의 비율이 1:8이 되도록 2개로 분할된 서브 프레임 중, 최장의 점등 기간 8을 가지는 SF2를, 상기 서브 프레임의 1/4의 길이의 점등 기간 2를 가지는 4개의 서브 프레임 SF12, SF13, SF22, SF23으로 분할한다. 또한 나머지의 SF1에 대해서는, 상기 서브 프레임의 1/2의 길이의 점등 기간 0.5를 가지는 2개의 서브 프레임 SF11, SF21으로 또한 분할한다. 그리고, SF11, SF12, SF13을 서브 프레임 군 1(SFG1)에, SF21, SF22, SF23을 서브 프레임 군 2(SFG2)에 배치한다. 이때, 서브 프레임 군 1과 서브 프레임 군 2에서, SF11, SF12, SF13과 SF21, SF22, SF23의 출현 순서를 같게 한다.
이에 따라 2개의 각 서브 프레임 군은 각각 3개의 서브 프레임으로 구성되고, 각 서브 프레임의 점등 기간은 SF11=0.5, SF12=2, SF13=2, SF21=0.5, SF22=2, SF23=2가 된다.
도 11에 있어서, 각 서브 화소의 면적과 각 서브 프레임의 점등 기간의 곱을, 실질적인 발광 강도로 한다. 예를 들면 서브 프레임 군 1에 있어서, 점등 기간 0.5를 가지는 SF11에서는, 면적 1의 서브 화소 1만이 점등했을 경우의 발광 강도는 0.5가 되고, 면적 2의 서브 화소 2만이 점등했을 경우의 발광 강도는 1이 되고, 면적 4의 서브 화소 3만이 점등했을 경우의 발광 강도는 2가 된다. 마찬가지로, 점등 기간 2를 가지는 SF12, SF13에서는, 서브 화소 1만이 점등했을 경우의 발광 강도는 2가 되고, 서브 화소 2만이 점등했을 경우의 발광 강도는 4가 되고, 서브 화소 3만이 점등했을 경우의 발광 강도는 8이 된다. 이때, 서브 프레임 군 2를 구성하는 서브 프레임에서도 마찬가지로 발광 강도가 정해진다. 이렇게, 서브 화소의 면적과 서브 프레임의 점등 기간의 조합에 따라, 다른 발광 강도를 발생할 수 있고, 이 발광 강도로 6비트 계조(64계조)를 표현한다.
도 11과 같은 구동방식을 이용하여, 유사 윤곽을 저감시킬 수 있다. 예를 들면 도 11에 있어서, 화소 A에서는, 계조 수 31을 표시하고, 화소 B에서는, 계조 수 32를 표시한다고 하자. 그 경우의, 각 서브 프레임에 있어서의 각 서브 화소의 점등·비점등의 상태를, 도 12에 나타낸다. 예를 들면 시선이 이동하면, 시선의 움직임에 따라, 어떤 때는 계조 수가 22(=2+4+8+8)라고 느끼고, 어떤 때는, 계조 수가 28(=8+8+2+4+4+2)이라고 느낀다. 원래는, 계조 수가 31과 32로 보여야 하는데도, 계조 수가 22 또는 28로 보여, 유사 윤곽이 발생해버린다. 그러나, 계조의 차이가 종래의 구동방식보다 작으므로, 종래의 구동방식보다도 유사 윤곽이 저감된다.
이와 같이, 각 서브 프레임의 점등 기간을 보다 짧게 하거나, 서브 프레임의 분할 수를 늘리는 것에 의해, 눈을 속여서, 시선이 흔들렸을 경우의 계조의 갭이 종래의 구동방식보다도 작아진다. 따라서, 유사 윤곽을 저감시키는 효과가 커진다. 이때, 점등 기간을 또한 4개로 분할하는 서브 프레임은, 최장의 점등 기간 길이를 가지는 서브 프레임에 한정되지 않는다.
이때, 각 서브 프레임의 점등 기간을 보다 짧게 하거나, 분할 수를 늘리는 것에 의해, 같은 계조 수를 표현하기 위한 각 서브 프레임에 있어서의 서브 화소의 선택 방법이 증가한다. 따라서, 각 서브 프레임에 있어서의 각 서브 화소의 선택 방법은, 이것에 한정되지 않는다. 예를 들면 계조 수 31을 표현할 경우, 도 11에서는, SF12, SF13, SF22, SF23에서 서브 화소 1 및 서브 화소 2를 점등시켰지만, SF12 및 SF22에서 서브 화소 2 및 서브 화소 3을 점등시켜도 된다. 이 경우의 예를 도 13에 나타낸다.
도 13과 같은 구동방식을 이용하여, 유사 윤곽을 저감시킬 수 있다. 예를 들면 도 13에 있어서, 화소 A에서는, 계조 수 31을 표시하고, 화소 B에서는, 계조 수 32로 표시한다고 하자. 그 경우의, 각 서브 프레임에 있어서의 각 서브 화소의 점등·비점등의 상태를, 도 14에 나타낸다. 예를 들면 시선이 이동하면, 시선의 움직임에 따라, 어떤 때는 계조 수가 28(=4+8+8+8)이라고 느끼고, 어떤 때는, 계조 수 가 30(=8+8+2+8+4)이라고 느낀다. 원래는, 계조 수가 31과 32로 보여야 하는데도, 계조 수가 28 또는 30로 보여버려, 유사 윤곽이 발생해버린다. 그러나, 계조의 차이가 종래의 구동방식보다 작으므로, 종래의 구동방식보다도 유사 윤곽이 저감된다.
이와 같이, 유사 윤곽이 특히 나오기 쉬운 계조 수에 대하여, 선택적으로 각 서브 프레임에 있어서의 서브 화소의 선택 방법을 변경함으로써, 유사 윤곽을 저감시키는 효과를 크게 할 수 있다.
이때, 서브 화소의 번호와 면적의 대응은, 이것에 한정되지 않는다. 예를 들면 도 11에 있어서, 각 서브 화소의 면적을 SP1=1, SP2=2, SP3=4로 했지만, SP1=1, SP2=4, SP3=2로 해도 되고, SP1=2, SP2=1, SP3=4로 해도 되고, SP1=4, SP2=2, SP3=1로 해도 된다.
이와 같이, 본 발명의 구동방식을 이용함으로써, 서브 프레임 수를 많게 하지 않고, 유사 윤곽을 저감하거나, 계조 수를 크게 해서 표시할 수 있게 된다. 또한 종래의 시간계조방식에 비해, 서브 프레임의 개수를 적게 할 수 있으므로, 각 서브 프레임 기간을 길게 설정할 수 있다. 이에 따라 듀티비를 향상시킬 수 있고, 발광소자에 걸리는 전압이 작아진다. 따라서, 소비 전력을 저감할 수 있고, 발광소자의 열화도 적어진다.
이때, 특정 계조에 있어서, 각 서브 프레임에 있어서의 서브 화소의 선택 방법을 시간에 따라, 또는, 장소에 따라 변경해도 된다. 즉, 시간에 따라, 각 서브 프레임에 있어서의 서브 화소의 선택 방법을 변경해도 되고, 화소에 따라, 각 서브 프레임에 있어서의 서브 화소의 선택 방법을 변경해도 된다. 또한, 시간 및, 화소에 따라 변경해도 된다.
예를 들면 특정 계조를 표현할 때, 프레임 수가 홀수 번째일 때와, 짝수 번째일 때에, 각 서브 프레임에 있어서의 서브 화소의 선택 방법을 변경해도 된다. 예를 들면 프레임 수가 홀수 번째일 때는, 도 11에 나타낸 서브 화소의 선택 방법으로 계조를 표현하고, 짝수 번째일 때는, 도 13에 나타낸 서브 화소의 선택 방법으로 계조를 표현해도 된다. 이렇게, 유사 윤곽이 특히 나오기 쉬운 계조 수에 대한 서브 화소의 선택 방법을, 프레임 수가 홀수 번째일 때와, 짝수 번째일 때에 변경함으로써, 유사 윤곽을 저감할 수 있다.
여기에서는, 유사 윤곽이 특히 나오기 쉬운 계조 수에 대한 서브 프레임의 선택 방법을 바꾸었지만, 임의의 계조 수로 대하여, 서브 화소의 선택 방법을 변경해도 된다.
또한 특정 계조를 표현할 때, 홀수 행째의 화소를 표시할 때와, 짝수 행째의 화소를 표시할 때에, 각 서브 프레임에 있어서의 서브 화소의 선택의 방법을 바꾸어도 된다. 또한 특정 계조를 표현할 때, 홀수 열째의 화소를 표시할 때와, 짝수 열째의 화소를 표시할 때에, 각 서브 프레임에 있어서의 서브 화소의 선택 방법을 바꾸어도 된다.
또한 특정 계조를 표현할 때, 프레임 수가 홀수 번째일 때와, 짝수 번째일 때에, 서브 프레임의 분할 수나 점등 기간의 비율을 바꾸어도 된다. 예를 들면 프레임 수가 홀수 번째일 때는, 도 9에서 나타낸 서브 화소의 선택 방법으로 계조를 표현하고, 프레임 수가 짝수 번째일 때는, 도 11에 나타낸 서브 화소의 선택 방법으로 계조를 표현해도 된다.
이때, 각 서브 프레임의 점등 기간의 순서는, 시간에 따라 변화되어도 된다. 예를 들면 1프레임째와 2프레임째에, 서브 프레임의 점등 기간의 순서가 바뀌어도 된다. 또한 서브 프레임의 점등 기간의 순서는, 장소에 따라 변해도 된다. 예를 들면 화소 A와 화소 B에서, 서브 프레임의 점등 기간의 순서가 바뀌어도 된다. 또한 그것들을 조합하여, 서브 프레임의 점등 기간의 순서가, 시간에 따라 변화되면서, 장소에 따라 변화되어도 된다. 예를 들면 도 11에 있어서, 프레임 수가 홀수 번째일 때는, 각 서브 프레임의 점등 기간을 SF11=0.5, SF12=2, SF13=2, SF21=0.5, SF22=2, SF23=2로 하고, 프레임 수가 짝수 번째일 때는, SF11=2, SF12=0.5, SF13=2, SF21=2, SF22=0.5, SF23=2로 해도 된다.
한편, 지금까지는, 서브 프레임 군의 개수가 2개(k=2)인 경우의 예를 게시해 왔지만, 서브 프레임 군의 개수는 이것에 한정되지 않는다. 예를 들면 1프레임에 4개의 서브 프레임 군을 설치한 경우의 예를 도 15에 나타낸다.
도 15에서는, 하나의 화소를, 각 서브 화소의 면적비가 1:2가 되도록, 2개의 서브 화소(SP1, SP2)로 분할하는 동시에, 1프레임에 4개의 서브 프레임 군(SFG1, SFG2, SFG3, SFG4)을 설치하고, 1 프레임을, 각 서브 프레임의 점등 기간의 비율이 1:4:16이 되도록, 3개의 서브 프레임(SF1, SF2, SF3)으로 분할한다. 또한, 이 예는, m=2, n=3, k=4에 대응한다.
여기에서, 각 서브 화소의 면적을, SP1=1, SP2=2, 각 서브 프레임의 점등 기 간을 SF1=1, SF2=4, SF3=16으로 한다.
도 15에서는, 점등 기간의 비율이 1:4:16이 되도록, 3개로 분할된 서브 프레임(SF1 ~ SF3)을 각각, 그 서브 프레임의 1/4의 길이의 점등 기간 길이를 가지는 4개의 서브 프레임으로 또한 분할한다. 즉, 점등 기간 1을 가지는 SF1을, 점등 기간 0.25를 가지는 4개의 서브 프레임 SF11, SF21, SF31, SF41로 분할한다. 마찬가지로, 점등 기간 4를 가지는 SF2를, 점등 기간 1을 가지는 4개의 서브 프레임 SF12, SF22, SF32, SF42로 분할하고, 점등 기간 16을 가지는 SF3을, 점등 기간 4를 가지는 4개의 서브 프레임 SF13, SF23, SF33, SF43로 분할한다. 그리고, SF11, SF12, SF13을 서브 프레임 군 1(SFG1)에, SF21, SF22, SF23을 서브 프레임 군 2(SFG2)에, SF31, SF32, SF33을 서브 프레임 군3(SFG3)에, SF41, SF42, SF43을 서브 프레임 군4(SFG4)에 각각 배치한다. 이때, 서브 프레임 군 1 ~ 서브 프레임 군4에서, SF11, SF12, SF13, 및 SF21, SF22, SF23, 및 SF31, SF32, SF33, 및 SF41, SF42, SF43의 출현 순서를 같게 한다.
이에 따라 4개의 각 서브 프레임 군은 각각 3개의 서브 프레임으로 구성되고, 각 서브 프레임의 점등 기간은 SF11=0.25, SF12=1, SF13=4, SF21=0.25, SF22=1, SF23=4, SF31=0.25, SF32=1, SF33=4, SF41=0.25, SF42=1, SF43=4가 된다.
도 15에 있어서, 각 서브 화소의 면적과 각 서브 프레임의 점등 기간의 곱을, 실질적인 발광 강도로 한다. 예를 들면 서브 프레임 군 1에 있어서, 점등 기간 0.25를 가지는 SF11에서는, 면적 1의 서브 화소 1만이 점등했을 경우의 발광 강도는 0.25가 되고, 면적 2의 서브 화소 2만이 점등했을 경우의 발광 강도는 0.5가 된 다. 마찬가지로, 점등 기간 1을 가지는 SF12에서는, 서브 화소 1만이 점등했을 경우의 발광 강도는 1이 되고, 서브 화소 2만이 점등했을 경우의 발광 강도는 2가 된다. 마찬가지로, 점등 기간 4를 가지는 SF13에서는, 서브 화소 1만이 점등했을 경우의 발광 강도는 4가 되고, 서브 화소 2만이 점등했을 경우의 발광 강도는 8이 된다. 이때, 다른 서브 프레임 군에서도 마찬가지로 발광 강도가 정해진다. 이렇게, 서브 화소의 면적과 서브 프레임의 점등 기간의 조합에 따라, 다른 발광 강도를 발생할 수 있고, 이 발광 강도로 6비트 계조(64계조)를 표현한다.
이때, 도 15와 같은 구동방식을 이용하여, 유사 윤곽을 저감시킬 수 있다. 예를 들면 도 15에 있어서, 화소 A에서는, 계조 수 31을 표시하고, 화소 B에서는, 계조 수 32로 표시한다고 하자. 그 경우의, 각 서브 프레임에 있어서의 각 서브 화소의 점등·비점등의 상태를, 도 16에 나타낸다. 예를 들면 시선이 이동하면, 시선의 움직임에 따라, 어떤 때는 계조 수가 22.5(=8+8+0.5+2+4)라고 느끼고, 어떤 때는, 계조 수가 23.75(=0.25+1+4+0.5+2+8+8)이라고 느낀다. 원래는, 계조 수가 31과 32로 보여야 하는데도, 계조 수가 22.5 또는 23.75로 보여, 유사 윤곽이 발생해버린다. 그러나, 계조의 차이가 종래의 구동방식보다 작으므로, 종래의 구동방식보다도 유사 윤곽이 저감된다.
한편, 본 실시예에서는 6비트 계조(64계조)의 경우를 예에 들었지만, 표시하는 계조 수는 이것에 한정되지 않는다. 예를 들면 8피트 계조(256계조)를 표현할 수 있다. 이 경우의 예를 도 17 ~ 도 20에 나타낸다. 이때, 도 17은 계조 수 0 ~ 63, 도 18은 계조 수 64 ~ 127, 도 19는 계조 수 128 ~ 191, 도 20은 계조 수 192 ~ 255에 있어서의 서브 화소의 선택 방법을 나타낸다.
도 17 ~ 도 20에서는, 하나의 화소를, 각 서브 화소의 면적비가 1:2가 되도록, 2개의 서브 화소(SP1, SP2)로 분할하는 동시에, 1프레임에 2개의 서브 프레임 군(SFG1, SFG2)을 설치하고, 1 프레임을, 각 서브 프레임의 점등 기간의 비율이 1:4:16:64가 되도록, 4개의 서브 프레임(SF1 ~ SF4)으로 분할한다. 또한, 이 예는, m=2, n=4, k=2에 대응한다.
여기에서, 각 서브 화소의 면적을, SP1=1, SP2=2, 각 서브 프레임의 점등 기간을 SF1=1, SF2=4, SF3=16, SF4=64로 한다.
도 17 ~ 도 20에서는, 점등 기간의 비율이 1:4:16:64가 되도록 4개로 분할된 서브 프레임(SF1 ~ SF4)을 각각, 상기 서브 프레임의 1/2의 길이의 점등 기간 길이를 가지는 2개의 서브 프레임으로 또한 분할한다. 즉, 점등 기간 1을 가지는 SF1을, 점등 기간 0.5를 가지는 2개의 서브 프레임 SF11, SF21로 분할한다. 마찬가지로, 점등 기간 4를 가지는 SF2를, 점등 기간 2를 가지는 2개의 서브 프레임 SF12, SF22로 분할하고, 점등 기간 16을 가지는 SF3을, 점등 기간 8을 가지는 2개의 서브 프레임 SF13, SF23로 분할하고, 점등 기간64를 가지는 SF4를, 점등 기간32를 가지는 2개의 서브 프레임 SF14, SF24로 분할한다. 그리고, SF11, SF12, SF13, SF14를 서브 프레임 군 1(SFG1)에, SF21, SF22, SF23, SF24를 서브 프레임 군 2(SFG2)에 배치한다. 이때, 서브 프레임 군 1과 서브 프레임 군 2에서, SF11, SF12, SF13, SF14과 SF21, SF22, SF23, SF24의 출현 순서를 같게 한다.
이에 따라 2개의 각 서브 프레임 군은 각각 4개의 서브 프레임으로 구성되 고, 각 서브 프레임의 점등 기간은 SF11=0.5, SF12=2, SF13=8, SF14=32, SF21=0.5, SF22=2, SF23=8, SF24=32가 된다.
도 17 ~ 도 20에 있어서, 각 서브 화소의 면적과 각 서브 프레임의 점등 기간의 곱을, 실질적인 발광 강도로 한다. 예를 들면 서브 프레임 군 1에 있어서, 점등 기간 0.5를 가지는 SF11에서는, 면적 1의 서브 화소 1만이 점등했을 경우의 발광 강도는 0.5가 되고, 면적 2의 서브 화소 2만이 점등했을 경우의 발광 강도는 1이 된다. 마찬가지로, 점등 기간 2를 가지는 SF12에서는, 서브 화소 1만이 점등했을 경우의 발광 강도는 2가 되고, 서브 화소 2만이 점등했을 경우의 발광 강도는 4가 된다. 마찬가지로, 점등 기간 8을 가지는 SF13에서는, 서브 화소 1만이 점등했을 경우의 발광 강도는 8이 되고, 서브 화소 2만이 점등했을 경우의 발광 강도는 16이 된다. 마찬가지로, 점등 기간32를 가지는 SF14에서는, 서브 화소 1만이 점등했을 경우의 발광 강도는 32가 되고, 서브 화소 2만이 점등했을 경우의 발광 강도는 64가 된다. 이때, 서브 프레임 군 2를 구성하는 서브 프레임에서도 마찬가지로 발광 강도가 정해진다. 이렇게, 서브 화소의 면적과 서브 프레임의 점등 기간의 조합에 따라, 다른 발광 강도를 발생할 수 있고, 이 발광 강도로 8피트 계조(256계조)를 표현한다.
이때, 지금까지 설명한 표시하는 계조 수, 서브 화소의 면적비와 개수, 서브 프레임의 점등 기간의 비율과 분할 수, 서브 프레임 군의 개수, 계조 수에 따라 서브 프레임 및 서브 화소의 선택 방법을 변하게 하는 등의 내용을, 서로 조합하여 사용해도 된다.
(실시예 2)
실시예 1에서는, 계조 수가 증가하면, 거기에 선형 비례해서 점등 기간이 증가하는 경우에 대해서 서술했다. 본 실시예에서는 감마 보정을 행하는 경우에 대해서 서술한다.
감마 보정은, 계조 수가 증가하면, 비선형으로 점등 기간이 증가하도록 한 것을 가리킨다. 인간의 눈은, 휘도가 선형으로 비례해서 커져도, 비례해서 밝아지고 있다고는 느끼지 않는다. 휘도가 높아지는 만큼, 밝기의 차이를 느끼기 어렵다. 따라서, 인간의 눈으로 밝기의 차이를 느끼도록 하기 위해서는, 계조 수가 늘어남에 따라, 점등 기간을 보다 길게 한다, 즉, 감마 보정을 행할 필요가 있다. 이때, 계조 수를 x, 휘도를 y라고 하면, 휘도와 계조 수의 관계는, 이하의 (1)식으로 나타낸다.
y ＝ A × xγ...(1)
이때, 식 (1)에서 A는 휘도 y를 0≤y≤1로 정규화하기 위한 정수다. 여기에서, 계조 수 x의 지수인 γ는 감마 보정의 정도를 나타내는 파라미터다.
가장 단순한 방법으로는, 실제로 표시하는 비트 수(계조 수)보다도, 많은 비트 수(계조 수)로 표시할 수 있게 하는 것이다. 예를 들면 6비트 계조(64계조)로 표시를 행할 때, 실제로는, 8피트 계조(256계조)를 표시할 수 있게 한다. 그리고, 실제로 표시할 때에는, 계조 수의 휘도가 비선형이 되도록 하고, 6비트 계조(64계조)로 표시한다. 이에 따라 감마 보정을 실현할 수 있다.
일례로서, 6피트 계조(64 계조)를 표시할 수 있게 해 두고, 감마 보정을 행해서 5비트 계조(32계조)를 표시할 경우의 각 서브 프레임에 있어서의 서브 화소의 선택 방법을 도 21에 나타낸다. 도 21은, 전 계조에 걸쳐 γ=2.2가 되도록 하는 감마 보정을 행해서 5비트 계조(32계조)를 표시할 경우의 각 서브 프레임에 있어서의 서브 화소의 선택 방법을 보이고 있다. 이때, γ=2.2라는 값은 인간의 시각 특성을 가장 잘 보정하는 값으로, 휘도가 높아져도, 가장 적절한 밝기의 차이를 느낄 수 있게 된다. 도 21에서는, 감마 보정을 한 5비트에서 계조 수가 3까지는, 실제로는 6비트의 계조 수 0의 서브 프레임의 선택 방법으로 점등시킨다. 마찬가지로, 감마 보정을 한 5비트에서 계조 수가 4일 때는, 실제로는 6비트의 계조 수 1로 표시시키고, 감마 보정을 한 5비트에서 계조 수가 6일 때는, 실제로는 6비트의 계조 수 2로 표시시킨다. 또한 계조 수 x와 휘도 y의 그래프를 도 22a 및 22b에 나타낸다. 도 22a는, 전 계조에서의 계조 수 x와 휘도 y의 관계를 나타내고, 도 22b는, 저계조 측에서의 계조 수 x와 휘도 y의 그래프를 나타낸다. 이렇게, 감마 보정을 한 5비트에서의 계조 수와, 6비트에서의 계조 수의 대응표를 작성하고, 그것에 따라, 표시시키면 된다. 이에 따라 γ=2.2가 되도록 하는 감마 보정을 실현할 수 있다.
단, 도 22b로부터 알 수 있듯이, 도 21의 경우, 계조 수 0 ~ 계조 수 3이나, 계조 수 4 ~ 계조 수 5, 계조 수 6 ~ 계조 수 7까지는, 같은 휘도로 표시시키게 된다. 왜냐하면, 6비트 표시에서는 계조 수가 충분하지 않으므로, 휘도의 차이를 표현할 수 없기 때문이다. 이에 대한 대책으로, 다음 두 가지 방법을 생각할 수 있다.
제 1 방법은, 표시할 수 있는 비트 수를 더욱 늘리는 것이다. 6비트가 아닌, 7비트 이상, 바람직하게는 8비트 이상으로 표시할 수 있게 한다. 그 결과, 저계조 영역에 있어서도 매끄러운 표시를 행할 수 있다.
제 2 방법은, 저계조 영역에서는 γ=2.2의 관계를 만족하지 않지만, 휘도가 선형으로 변화되도록 하여, 매끄러운 화상이 표시시키는 방법이다. 이 경우의 서브 프레임의 선택 방법을 도 23에 나타낸다. 도 23에서는, 5비트에서의 계조 수가 17까지는, 6비트에서의 계조 수와 같다. 그러나, 감마 보정을 한 5비트에서의 계조 수가 18일 때는, 실제로는 6비트의 계조 수 19의 서브 프레임의 선택 방법으로 점등시킨다. 마찬가지로, 감마 보정을 한 5비트에서의 계조 수가 19일 때는, 실제로는 6비트의 계조 수 21로 표시시키고, 감마 보정을 한 5비트에서의 계조 수가 20일 때는, 실제로는 6비트의 계조 수 24로 표시시킨다. 계조 수 x와 휘도 y의 그래프를 도 24a 및 24b에 나타낸다. 도 24a는, 전 계조에서의 계조 수 x와 휘도 y의 관계를 나타내고, 도 24b는, 저계조측에서의 계조 수 x와 휘도 y의 그래프를 나타낸다. 저계조 영역에서는, 휘도가 선형으로 변화하고 있다. 이러한 감마 보정을 함으로써, 저계조측이 보다 매끄러운 화상이 표시될 수 있게 된다.
즉, 저계조 영역에 대해서는, 휘도를 선형으로 비례하도록 변화시키고, 그 이외의 계조 영역에 대해서는, 휘도를 비선형으로 변화시킴으로써, 저계조 영역이 보다 매끄러운 화상으로 표시될 수 있게 된다.
이때, 감마 보정을 한 5비트에서의 계조 수와, 6비트에서의 계조 수의 대응표는, 적절하게 변경하는 것이 가능하다. 따라서, 대응표를 변경함으로써, 감마 보 정의 정도(즉, γ의 값)를 용이하게 변경하는 것이 가능하다. 따라서, γ=2.2에 한정되지 않는다.
또한 몇 비트(예를 들면 p비트, 여기에서 p은 정수)를 표시할 수 있게 해 두고, 감마 보정을 한 몇 비트(예를 들면 q비트, 여기에서 q는 정수)로 표시할지에 관해서도, 이것에 한정되지 않는다. 감마 보정을 한 표시를 할 경우, 계조를 매끄러운 모양으로 표현하기 위해서는, 비트 수 p를 될 수 있는 한 크게 해 두는 것이 바람직하다. 다만, 너무 지나치게 크게 하면, 서브 프레임 수가 많아지는 등, 문제가 생긴다. 따라서, 비트 수 q와 비트 수 p의 관계는, q+2=p=q+5로 하는 것이 바람직하다. 이에 따라 계조를 매끄러운 모양으로 표현하면서, 서브 프레임 수도 지나치게 증가하지 않는다는 것을 실현할 수 있다.
이때, 본 실시예에서 서술한 내용은, 실시예 1에서 서술한 내용과 자유롭게 조합하여 실시할 수 있다.
(실시예 3)
본 실시예에서는 하나의 화소를, 각 서브 화소의 면적비가 1:2가 되도록, 2개의 서브 화소(SP1, SP2)로 분할하는 동시에, 1프레임에 2개의 서브 프레임 군(SFG1, SFG2)을 설치하고, 1 프레임을, 각 서브 프레임의 점등 기간의 비율이 1:4:16이 되도록, 3개의 서브 프레임(SF1, SF2, SF3)로 분할했을 경우(도 1)의 표시장치의 동작에 대해서, 타이밍 차트를 참조해서 설명한다.
여기에서, 각 서브 화소의 면적을, SP1=1, SP2=2, 각 서브 프레임의 점등 기간을 SF1=1, SF2=4, SF3=16으로 한다.
우선, 화소에 신호를 기록하는 기간과 점등하는 기간이 분리되어 있을 경우의 타이밍 차트를 도 25에 나타낸다. 이때 타이밍 차트는 1프레임에서 화소의 발광의 타이밍을 나타내는 도면이다. 가로방향은 시간을 나타내고, 세로방향은 화소들이 배열된 열을 나타낸다.
우선, 신호 기록 기간에 있어서, 하나의 화면에 대한 신호를 전체 화소에 입력한다. 이 기간 동안, 화소는 점등하지 않는다. 신호 기록 기간이 종료한 뒤, 점등 기간이 시작되고, 화소가 점등한다. 그때의 점등 기간 길이는 0.5다. 다음으로, 다음 서브 프레임이 시작되고, 신호 기록 기간에 있어서, 하나의 화면에 대한 신호를 전체 화소에 입력한다. 이 기간 동안, 화소는 점등하지 않는다. 신호 기록 기간이 종료한 뒤, 점등 기간이 시작되고, 화소가 점등한다. 그때의 점등 기간 길이는 2다.
유사하게 반복함으로써, 점등 기간 길이가, 0.5, 2, 8, 0.5, 2, 8의 순서로 배치된다.
이와 같이, 화소에 신호를 기록하는 기간과 점등하는 기간이 분리되어 있는 구동방법은, 플라즈마 디스플레이에 적용하는 것이 바람직하다. 이때, 플라즈마 디스플레이에 사용하는 경우에는, 초기화 동작 등이 필요하게 되는데, 도 25에서는, 간략화를 위해 생략한다.
또한 이 구동방법은, E.L 디스플레이(유기EL 디스플레이, 무기EL 디스플레이 또는 무기와 유기를 포함하는 소자로 된 디스플레이 등)나 필드 이미션 디스플레이나 디지털 마이크로 미러 디바이스(DMD)를 사용한 디스플레이 등에 적용하는 것도 바람직하다.
그 경우의 화소 구성을 도 26에 나타낸다. 도 26에서는, 주사선을 복수 개 구비하고, 어느 주사선을 선택할지를 제어하고, 발광시키는 발광소자의 수를 변경함으로써, 계조를 표현할 경우의 구성 예다. 이때, 도 26에서는, 각 서브 화소의 면적을 발광소자의 수로 표현하고 있다. 따라서, 서브 화소 1에는 발광소자를 1개, 서브 화소 2에는 발광소자를 2개 기재한다.
우선, 도 26에 나타낸 화소 구성에 관하여 설명한다. 서브 화소 1은 제1의 선택 트랜지스터(2611), 제1의 구동 트랜지스터(2613), 제1의 저장용량(2612), 신호선(2615), 제1의 전원선(2616), 제1의 주사선(2617), 제1의 발광소자(2614), 제2의 전원선(2618)을 포함한다.
제1의 선택 트랜지스터(2611)에서, 게이트 전극은 제1의 주사선(2617)에 접속되어 있고, 제1의 전극은 신호선(2615)에 접속되어 있고, 제2의 전극은 제1의 저장용량(2612)의 제2의 전극과 제1의 구동 트랜지스터(2613)의 게이트 전극에 접속되어 있다. 제1의 저장용량(2612)의 제1의 전극은 제1의 전원선(2616)에 접속되어 있다. 제1의 구동 트랜지스터(2613)에서, 제1의 전극은 제1의 전원선(2616) 접속되어 있고, 제2의 전극은 제1의 발광소자(2614)의 제1의 전극에 접속되어 있다. 제1의 발광소자(2614)의 제2의 전극은 제2의 전원선(2618)에 접속되어 있다.
서브 화소 2는 제2의 선택 트랜지스터(2621), 제2의 구동 트랜지스터(2623), 제2의 저장용량(2622), 신호선(2615), 제1의 전원선(2616), 제2의 주사선(2627), 제2의 발광소자(2624), 제3의 전원선(2628)을 포함한다. 이때 서브 화소 2의 각 소 자와 배선의 접속은 서브 화소 1의 접속과 유사하므로, 설명은 생략한다.
다음으로, 도 26에 나타낸 화소의 동작에 관하여 설명한다. 여기에서는 서브 화소 1의 동작을 설명한다. 제1의 주사선(2617)의 전위를 높게 함으로써, 제1의 주사선(2617)을 선택하고, 제1의 선택 트랜지스터(2611)를 온 상태로 해서, 신호선(2615)으로부터 신호를 제1의 저장용량(2612)에 입력한다. 그러면, 그 신호에 따라, 제1의 구동 트랜지스터(2613)의 전류가 제어되고, 제1의 전원선(2616)으로부터 제1의 발광소자(2614)로 전류가 흐른다. 이때 서브 화소 2의 동작은 서브 화소 1의 동작과 유사하므로, 설명은 생략한다.
이때, 제1 및 제2의 주사선 중, 어느 주사선을 선택할지에 따라, 발광하는 발광소자의 수가 변화된다. 예를 들면 제1의 주사선(2617)만을 선택한 경우에는, 제1의 선택 트랜지스터(2611)만이 온 상태가 되고, 제1의 구동 트랜지스터(2613)만의 전류가 제어되므로, 제1의 발광소자(2614)만이 발광한다. 즉, 서브 화소 1만 발광한다. 한편, 제2의 주사선(2627)만을 선택한 경우에는, 제2의 선택 트랜지스터(2621)만이 온 상태가 되고, 제2의 구동 트랜지스터(2623)만의 전류가 제어되므로, 제2의 발광소자(2624)만이 발광한다. 즉, 서브 화소 2만 발광한다. 또한 제1 및 제2의 주사선(2617, 2627) 모두을 선택하면, 제1 및 제2의 선택 트랜지스터(2611, 2621)가 온 상태가 되고, 제1 및 제2의 구동 트랜지스터(2613, 2623)의 전류가 제어되므로, 제1 및 제2의 발광소자(2614, 2624) 모두 발광한다. 즉, 서브 화소 1과 서브 화소 2 모두가 발광한다.
이때, 신호 기록 기간에 있어서는, 제1의 전원선(2616)과 제2 및 제3의 전원 선(2618, 2628)의 각 전위를 제어함으로써, 발광소자(2614, 2624)에는 전압이 가해지지 않도록 해 둔다. 예를 들면 제2 및 제3의 전원선(2618, 2628)을 플로팅 상태로 하면 된다. 혹은, 제2 및 제3의 전원선(2618, 2628)의 전위를 신호선(2615)의 전위보다도, 제1 및 제2의 구동 트랜지스터(2613, 2623)의 역치 전압만큼 낮게 하면 된다. 또한 제2 및 제3의 전원선(2618, 2628)의 전위를 신호선(2615)의 전위와 같은 정도, 또는 그것보다도 높게 해도 된다. 그 결과, 신호 기록 기간 중에 발광소자(2614, 2624)가 점등하는 것을 피할 수 있다.
이때, 제2의 전원선(2618) 및 제3의 전원선(2628)은 다른 배선일 수도 있고, 공통 배선을 공유할 수도 있다.
이때 도 26에 나타낸 화소 구성을 실현하기 위해서는, 하나의 화소를 m(m은 m≥2인 정수)개의 서브 화소들로 분할하는 경우, 하나의 화소에서 주사선의 개수는 2 이상, m 이하로 할 수 있고, m개의 서브 화소들 중 적어도 하나의 서브 화소에 포함된 선택 트랜지스터는 다른 서브 화소들에 포함된 선택 트랜지스터에 연결된 것과 다른 주사선에 연결될 수 있다.
이때, 도 26은, 주사선을 복수 개 설치하고, 어느 주사선을 선택할지를 제어하고, 발광시키는 발광소자의 수를 변경함으로써, 계조를 표현할 경우의 구성 예다. 그러나, 신호선을 복수 개 설치하고, 어느 신호선에 어떤 신호를 입력할지를 제어하고, 발광시키는 발광소자의 수를 변경함으로써, 계조를 표현 것도 가능하다. 이 경우의 구성 예를 도 27에 나타낸다.
우선, 도 27에 나타낸 화소 구성에 관하여 설명한다. 서브 화소 1은 제1의 선택 트랜지스터(2711), 제1의 구동 트랜지스터(2713), 제1의 저장용량(2712), 신호선(2715), 제1의 전원선(2716), 제1의 주사선(2717), 제1의 발광소자(2714), 제2의 전원선(2718)을 포함한다.
제1의 선택 트랜지스터(2711)에서, 게이트 전극은 주사선(2717)에 접속되어 있고, 제1의 전극은 제1의 신호선(2715)에 접속되어 있고, 제2의 전극은 제1의 저장용량(2712)의 제2의 전극과 제1의 구동 트랜지스터(2713)의 게이트 전극에 접속되어 있다. 제1의 저장용량(2712)의 제1의 전극은 제1의 전원선(2716)에 접속되어 있다. 제1의 구동 트랜지스터(2713)에서, 제1의 전극은 제1의 전원선(2716)에 접속되어 있고, 제2의 전극은 제1의 발광소자(2714)의 제1의 전극에 접속되어 있다. 제1의 발광소자(2714)의 제2의 전극은 제2의 전원선(2718)에 접속되어 있다.
서브 화소 2는 제2의 선택 트랜지스터(2721), 제2의 구동 트랜지스터(2723), 제2의 저장용량(2722), 제2의 신호선(2725), 제1의 전원선(2716), 주사선(2717), 제2의 발광소자(2724), 제3의 전원선(2728)을 포함한다. 이때 서브 화소 2의 각 소자와 배선의 접속은 서브 화소 1의 접속과 유사하므로, 설명은 생략한다.
다음으로, 도 27에 나타낸 화소의 동작에 관하여 설명한다. 여기에서는 서브 화소 1의 동작을 설명한다. 주사선(2717)의 전위를 높게 함으로써, 주사선(2717)을 선택하고, 제1의 선택 트랜지스터(2711)를 온 상태로 해서, 제1의 신호선(2715)으로부터 영상 신호를 제1의 저장용량(2712)에 입력한다. 그러면, 그 영상 신호에 따라, 제1의 구동 트랜지스터(2713)의 전류가 제어되고, 제1의 전원선(2716)으로부터 제1의 발광소자(2714)로 전류가 흐른다. 이때 서브 화소 2의 동작은 서브 화소 1의 동작과 유사하므로, 설명은 생략한다.
이때, 제1 및 제2의 주사선(2715, 2725)에 입력하는 신호에 따라, 발광하는 발광소자의 수가 변화된다. 예를 들면 제1의 신호선(2715)에 Lo 신호를 입력하고, 제2의 신호선(2725)에 Hi 신호를 입력하면, 제1의 구동 트랜지스터(2713)만이 온 상태가 되므로, 제1의 발광소자(2714)만이 발광한다. 즉, 서브 화소 1만이 발광한다. 한편, 제1의 신호선(2715)에 Hi 신호를 입력하고, 제2의 신호선(2725)에 Lo 신호를 입력하면, 제2의 구동 트랜지스터(2723)만이 온 상태가 되므로, 제2의 발광소자(2724)만이 발광한다. 즉, 서브 화소 2만이 발광한다. 또한 제1 및 제2의 신호선(2715, 2725)에 Lo 신호를 입력하면, 제1 및 제2의 구동 트랜지스터(2713, 2723)가 모두 온 상태가 되므로, 제1 및 제2의 발광소자(2714, 2724)가 발광한다. 즉, 서브 화소 1과 서브 화소 2가 모두 발광한다.
여기에서, 제1 및 제2의 발광소자(2714, 2724)에 흐르는 전류는 제1 및 제2의 신호선(2715, 2725)에 입력되는 영상 신호의 전압을 조정함으로써 조정할 수 있다. 따라서, 각 서브 화소의 휘도가 변하고, 계조 수가 표현될 수 있다. 예를 들면, 면적 1을 가지는 서브 화소가 점등 기간 0.5를 가지는 SF11에서 점등되는 경우, 발광 강도는 0.5다. 그러나, 제1의 주사선(2715)에 입력되는 영상 신호의 전압의 정도를 변화시킴으로써, 제1의 발광소자(2714)의 휘도가 변한다. 따라서, 서브 화소들의 면적과 서브 프레임들의 점등 기간의 길이를 이용하여 표현하는 계조보다 더 많은 계조를 표현할 수 있다. 또한, 서브 화소들의 면적과 서브 프레임들의 점등 기간의 길이를 사용하는 것뿐만 아니라 각 서브 화소에 포함된 발광소자에 인가 되는 전압을 가지는 계조를 표현함으로써, 더 적은 수의 서브 화소와 더 적은 수의 서브 프레임을 가지고 같은 정도의 계조를 표현할 수 있다. 따라서, 화소부의 구경을 확대할 수 있다. 또한, 듀티비가 향상될 수 있고, 휘도가 증가할 수 있다. 또한, 듀티비의 향상으로, 발광소자에 인가되는 전압은 작게 할 수 있다. 결과적으로, 전력 소비가 감소하고, 발광소자의 열화가 저감된다.
이때 도 27에 나타낸 화소 구성을 실현하기 위해서는, 하나의 화소를 m(m은 m≥2인 정수)개의 서브 화소들로 분할하는 경우, 하나의 화소에서 신호선의 개수는 2 이상, m 이하로 할 수 있고, m개의 서브 화소들 중 적어도 하나의 서브 화소에 포함된 선택 트랜지스터는 다른 서브 화소들에 포함된 선택 트랜지스터에 연결된 것과 다른 신호선에 연결될 수 있다.
또한, 도 26, 도 27에서는, 각 서브 화소에는 공통 전원선(제1의 전원선(2616, 2716))이 접속되어 있지만, 전원선을 복수 개 설치하여, 각 서브 화소에 인가하는 전원전압을 바꾸어도 된다. 예를 들면 도 26에 있어서 전원선을 2개로 했을 경우의 구성 예를 도 28에 나타낸다.
우선, 도 28에 나타낸 화소 구성에 관하여 설명한다. 서브 화소 1은 제1의 선택 트랜지스터(2811), 제1의 구동 트랜지스터(2813), 제1의 저장용량(2812), 신호선(2815), 제1의 전원선(2816), 제1의 주사선(2817), 제1의 발광소자(2814), 제2의 전원선(2818)을 포함한다.
제1의 선택 트랜지스터(2811)에서, 게이트 전극은 주사선(2817)에 접속되어 있고, 제1의 전극은 제1의 신호선(2815)에 접속되어 있고, 제2의 전극은 제1의 저 장용량(2812)의 제2의 전극과 제1의 구동 트랜지스터(2813)의 게이트 전극에 접속되어 있다. 제1의 저장용량(2812)의 제1의 전극은 제1의 전원선(2816)에 접속되어 있다. 제1의 구동 트랜지스터(2813)에서, 제1의 전극은 제1의 전원선(2816)에 접속되어 있고, 제2의 전극은 제1의 발광소자(2814)의 제1의 전극에 접속되어 있다. 제1의 발광소자(2814)의 제2의 전극은 제2의 전원선(2818)에 접속되어 있다.
서브 화소 2는 제2의 선택 트랜지스터(2821), 제2의 구동 트랜지스터(2823), 제2의 저장용량(2822), 신호선(2815), 제2의 주사선(2827), 제2의 발광소자(2824), 제3의 전원선(2828), 제4의 전원선(2836)을 포함한다. 이때 서브 화소 2의 각 소자와 배선의 접속은 서브 화소 1의 접속과 유사하므로, 설명은 생략한다.
여기에서, 제1 및 제2의 발광소자(2814, 2824)에 흐르는 전류는 제1 및 제4의 전원선(2816, 2836)에 인가되는 전압을 조정함으로써 조정할 수 있다. 따라서, 각 서브 화소의 휘도가 변할 수 있고, 계조 수가 표현될 수 있다. 예를 들면, 면적 1을 가지는 서브 화소가 점등 기간 0.5를 가지는 SF11에서 점등되는 경우, 발광 강도는 0.5다. 그러나, 제1의 전원선(2816)에 인가되는 전압의 정도를 변화시킴으로써, 제1의 발광소자(2814)의 휘도가 변할 수 있다. 따라서, 서브 화소들의 면적과 서브 프레임들의 점등 기간의 길이를 이용하여 표현하는 계조보다 더 많은 계조를 표현할 수 있다. 또한, 서브 화소들의 면적과 서브 프레임들의 점등 기간의 길이를 사용하는 것뿐만 아니라 각 서브 화소에 포함된 발광소자에 인가되는 전압을 가지는 계조를 표현함으로써, 더 적은 수의 서브 화소와 더 적은 수의 서브 프레임을 가지고 같은 정도의 계조를 표현할 수 있다. 따라서, 화소부의 구경을 확대할 수 있다. 또한, 듀티비가 향상될 수 있고, 휘도가 증가할 수 있다. 또한, 듀티비의 향상으로, 발광소자에 인가되는 전압은 작게 할 수 있다. 결과적으로, 전력 소비가 감소하고, 발광소자의 열화가 저감된다.
이때 도 28에 나타낸 화소 구성을 실현하기 위해서는, 하나의 화소를 m(m은 m≥2인 정수)개의 서브 화소들로 분할하는 경우, 하나의 화소에서 도 26과 도 27의 제1의 전원선과 동일한 전원선의 수는 2 이상, m 이하로 할 수 있고, m개의 서브 화소들 중 적어도 하나의 서브 화소에 포함된 구동 트랜지스터는 다른 서브 화소들에 포함된 구동 트랜지스터에 연결된 것과 다른 전원선에 연결될 수 있다.
다음으로, 화소에 신호를 기록하는 기간과 점등하는 기간이 분리되어 있지 않은 경우의 타이밍 차트를 도 29에 나타낸다. 각 행에 있어서, 신호 기록 동작을 행하면, 곧바로 점등 기간이 시작한다.
특정 행에 있어서, 신호를 기록하고, 소정의 점등 기간이 종료한 뒤, 다음 서브 프레임에 있어서의 신호의 기록 동작을 시작한다. 이것을 반복하는 것에 의해, 점등 기간 길이가, 0.5, 2, 8, 0.5, 2, 8인 순서로 배치된다.
이런 식으로, 신호의 기록 동작이 느려도, 1프레임 내에 많은 서브 프레임을 배치하는 것이 가능해진다.
이러한 구동방법은, 플라즈마 디스플레이에 적용하는 것이 바람직하다. 또한, 플라즈마 디스플레이에 사용하는 경우에는, 초기화의 동작 등이 필요하게 되는데, 도 29에서는, 간략화를 위해 생략한다.
또한 이 구동방법은, EL디스플레이나 필드 이미션 디스플레이나 디지털 마이 크로 미러 디바이스(DMD) 등을 사용한 디스플레이 등에 적용하는 것도 바람직하다.
여기에서, 신호가 화소에 기록된 기간과 점등 기간이 분리되지 않은 구동 방식을 실현하는 화소 구성을 나타낸다. 이때 이러한 구동 방법을 실현하기 위해, 복수의 행은 동시에 선택되어야 한다.
우선, 도 30에 나타낸 화소 구성에 관하여 설명한다. 서브 화소 1은 제1 및 제2의 선택 트랜지스터(3011, 3021), 제1의 구동 트랜지스터(3013), 제1의 저장용량(3012), 제1 및 제2의 신호선(3015, 3025), 제1의 전원선(3016), 제1 및 제2의 주사선(3017, 3027), 제1의 발광소자(3014), 제2의 전원선(3018)을 포함한다.
제1의 선택 트랜지스터(3011)에서, 게이트 전극은 제1의 주사선(3017)에 접속되어 있고, 제1의 전극은 제1의 신호선(3015)에 접속되어 있고, 제2의 전극은 제2의 선택 트랜지스터(3012)의 제2의 전극, 제1의 저장용량(3012)의 제2의 전극, 제1의 구동 트랜지스터(3013)의 게이트 전극에 접속되어 있다. 제2의 선택 트랜지스터(3012), 게이트 전극은 제2의 주사선(3027)에 접속되어 있고, 제1의 전극은 제2의 주사선(3025)에 접속되어 있다. 제1의 저장용량(3021)의 제1의 전극은 제1의 전원선(3016)에 접속되어 있다. 제1의 구동 트랜지스터(3013)에서, 제1의 전극은 제1의 전원선(3016)에 접속되어 있고, 제2의 전극은 제1의 발광소자(3014)의 제1의 전극에 접속되어 있다. 제1의 발광소자(3014)의 제2의 전극은 제2의 전원선(3018)에 접속되어 있다.
서브 화소 2는 제3 및 제4의 선택 트랜지스터(3031, 3041), 제2의 구동 트랜지스터(3023), 제2의 저장용량(3022), 제1 및 제2의 신호선(3015, 3025), 제1의 전 원선(3016), 제3 및 제4의 주사선(3037, 3047), 제2의 발광소자(3024), 제3의 전원선(3028)을 포함한다. 이때 서브 화소 2의 각 소자와 배선의 접속은 서브 화소 1의 접속과 유사하므로, 설명은 생략한다.
다음으로 도 30에 나타낸 화소의 동작을 설명한다. 여기에서, 서브 화소 1의 동작을 설명한다. 제1의 주사선(3017)의 전위를 높게 함으로써, 제1의 주사선(3017)을 선택하고, 제1의 선택 트랜지스터(3011)를 온 상태로 해서, 제1의 신호선(3015)으로부터 신호를 제1의 저장용량(3012)에 입력한다. 그러면, 그 신호에 따라, 제1의 구동 트랜지스터(3013)의 전류가 제어되고, 제1의 전원선(3016)으로부터 제1의 발광소자(3014)로 전류가 흐른다. 유사하게, 제2의 주사선(3027)의 전위를 높게 함으로써, 제2의 주사선(3027)을 선택하고, 제2의 선택 트랜지스터(3021)를 온 상태로 해서, 제2의 신호선(3025)으로부터 신호를 제1의 저장용량(3012)에 입력한다. 그러면, 그 신호에 따라, 제1의 구동 트랜지스터(3013)의 전류가 제어되고, 제1의 전원선(3016)으로부터 제1의 발광소자(3014)로 전류가 흐른다. 이때 서브 화소 2의 동작은 서브 화소 1의 동작과 유사하므로, 설명은 생략한다.
제1의 주사선(3017)과 제2의 주사선(3027)은, 각각 제어할 수 있다. 마찬가지로, 제3의 주사선(3037)과 제4의 주사선(3047)은, 각각 제어할 수 있다. 또한 제1의 신호선(3015)과 제2의 신호선(3025)은, 각각 제어할 수 있다. 따라서, 동시에 2행만큼의 화소에 신호를 입력하는 것이 가능하기 때문에, 도 29와 같은 구동법이 실현될 수 있다.
한편, 도 26의 회로를 이용하여, 도 29와 같은 구동법을 실현하는 것도 가능 하다. 이때, 1게이트 선택 기간을 복수의 서브 게이트 선택 기간으로 분할하는 방법을 이용한다. 우선, 도 31에 나타낸 바와 같이 1게이트 선택 기간을 복수(도 31에서는 2개)의 서브 게이트 선택 기간으로 분할한다. 그리고, 각 서브 게이트 선택 기간 내에서, 각각의 주사선의 전위를 높게 함으로써, 각각의 주사선을 선택하고, 그때에 대응하는 신호를 신호선(2615)에 입력한다. 예를 들면 있는 1게이트 선택 기간에 있어서, 전반은 i행째를 선택하고, 후반은 j행째를 선택한다. 그러면, 1게이트 선택 기간에 있어서, 마치 동시에 2행분을 선택한 것처럼 동작시키는 것이 가능해 진다.
한편, 이러한 구동방법의 상세한 부분에 대해서는, 예를 들면 일본국 공개특허공보 특개 2001-324958호 등에 기재되어 있어, 그 내용을 본 출원과 조합해서 적용할 수 있다.
또한, 도 30에서는, 주사선을 복수 개 설치한 예를 게시했지만, 하나의 신호선이 설치될 수 있고 제1 내지 제4의 선택 트랜지스터의 제1의 전극은 신호선에 연결될 수 있다. 또한, 도 30의 제1의 전원선과 동일한 복수의 전원선이 설치될 수 있다.
다음으로, 화소의 신호를 소거하는 동작을 행할 경우의 타이밍 차트를 도 32에 나타낸다. 각 행에 있어서, 신호 기록 동작을 행하고, 다음 신호 기록 동작 전에, 화소의 신호를 소거한다. 이렇게 함으로써, 점등 기간 길이를 용이하게 제어할 수 있게 된다.
특정 행에 있어서, 신호를 기록하고, 소정의 점등 기간이 종료한 뒤, 다음 서브 프레임에 있어서의 신호의 기록 동작을 시작한다. 만약에 점등 기간이 짧은 경우에는, 신호 소거 동작을 행하고, 강제적으로 비점등 상태로 한다. 이러한 것을 반복하는 것에 의해, 점등 기간 길이가, 0.5, 2, 8, 0.5, 2, 8인 순서로 배치된다.
이때, 도 32에서는, 점등 기간이 0.5과 2의 경우에 있어서, 신호 소거 동작을 행하고 있지만, 이것에 한정되지 않는다. 다른 점등 기간에 있어서도, 소거 동작을 행해도 된다.
이와 같이 함으로써, 신호의 기록 동작이 느려도, 1프레임 내에 많은 서브 프레임을 배치하는 것이 가능해 진다. 또한 소거 동작을 행하는 경우에는, 소거용 데이터를 비디오 신호와 같이 취득할 필요가 없으므로, 소스 드라이버의 구동주파수도 저감할 수 있다.
이러한 구동방법은, 플라즈마 디스플레이에 적용하는 것이 바람직하다. 또한, 플라즈마 디스플레이에 사용하는 경우에는, 초기화의 동작 등이 필요하게 되지만, 도 32에서는, 간략화를 위해, 생략하고 있다.
또한 이 구동방법은, EL디스플레이나 필드 이미션 디스플레이나 디지털·마이크로 미러·디바이스(DMD)를 사용한 디스플레이 등에 적용하는 것도 바람직하다.
여기에서, 도 33은 소거 동작을 실행하는 경우 화소 구성을 나타낸다. 도 33에 나타낸 화소는 소거 트랜지스터를 사용하여 소거 동작을 행할 때의 구성 예다.
우선, 도 33에 나타낸 화소 구성을 설명한다. 서브 화소 1은 제1의 선택 트랜지스터(3311), 제1의 구동 트랜지스터(3313), 제1의 소거 트랜지스터(3319), 제1의 저장용량(3312), 신호선(3315), 제1의 전원선(3316), 제1 및 제2의 주사 선(3317, 3327), 제1의 발광소자(3314), 제2의 전원선(3318)을 포함한다.
제1의 선택 트랜지스터(3311)에서, 게이트 전극은 제1의 주사선(3317)에 접속되어 있고, 제1의 전극은 제1의 신호선(3315)에 접속되어 있고, 제2의 전극은 제1의 소거 트랜지스터(3319)의 제2의 전극, 제1의 저장용량(3312)의 제2의 전극, 제1의 구동 트랜지스터(3313)의 게이트 전극에 접속되어 있다. 제1의 소거 트랜지스터(3319)에서, 게이트 전극은 제2의 주사선(3327)에 접속되어 있고, 제1의 전극은 제1의 전원선(3316)에 접속되어 있다. 제1의 저장용량(3312)의 제1의 전극은 제1의 전원선(3316)에 접속되어 있다. 제1의 구동 트랜지스터(3313)에서, 제1의 전극은 제1의 전원선(3316)에 접속되어 있고, 제2의 전극은 제1의 발광소자(3314)의 제1의 전극에 접속되어 있다. 제1의 발광소자(3314)의 제2의 전극은 제2의 전원선(3318)에 접속되어 있다.
서브 화소 2는 제2의 선택 트랜지스터(3321), 제2의 구동 트랜지스터(3323), 제2의 소거 트랜지스터(3329), 제2의 저장용량(3322), 신호선(3315), 제1의 전원선(3316), 제3 및 제4의 주사선(3337, 3347), 제2의 발광소자(3324), 제3의 전원선(3328)을 포함한다. 이때 서브 화소 2의 각 소자와 배선의 접속은 서브 화소 1의 접속과 유사하므로, 설명은 생략한다.
다음으로 도 33에 나타낸 화소의 동작을 설명한다. 여기에서, 서브 화소 1의 동작을 설명한다. 제1의 주사선(3317)의 전위를 높게 함으로써, 제1의 주사선(3317)을 선택하고, 제1의 선택 트랜지스터(3311)를 온 상태로 해서, 제1의 신호선(3315)으로부터 신호를 제1의 저장용량(3312)에 입력한다. 그러면, 그 신호에 따 라, 제1의 구동 트랜지스터(3313)의 전류가 제어되고, 제1의 전원선(3316)으로부터 제1의 발광소자(3314)로 전류가 흐른다.
신호를 소거하기 위해서는, 제2의 주사선(3327)의 전위를 높게 함으로써, 제2의 주사선(3327)을 선택하고, 제1의 소거 트랜지스터(3319)를 온 상태로 해서, 제1의 구동 트랜지스터(3313)가 오프 상태가 되도록 한다. 그러면, 제1의 발광소자(3314)를 통해서는 전류가 흐르지 않는다. 그 결과, 비점등 기간을 설정할 수 있고, 점등 기간 길이를 자유롭게 제어할 수 있게 된다.
이때, 서브 화소 2의 동작은 서브 화소 1의 동작과 유사하므로 설명은 생략한다.
도 33에서는, 소거 트랜지스터(3319, 3329)를 사용했지만, 다른 방법을 이용할 수도 있다. 왜냐하면, 강제적으로 비점등 기간을 설정하면 되므로, 발광소자(3314, 3324)에 전류가 공급되지 않도록 하면 되기 때문이다. 따라서, 제1의 전원선(3316)으로부터, 발광소자(3314, 3324)를 통해, 제2의 전원선(3318, 3328)에 전류가 흐르는 경로의 어딘가에, 스위치를 배치하고, 그 스위치의 온 오프를 제어하고, 비점등 기간을 설정하면 된다. 또는, 구동 트랜지스터(3313, 3323)의 게이트·소스간 전압을 제어하고, 구동 트랜지스터가 강제적으로 오프가 되도록 하면 된다.
구동 트랜지스터를 강제적으로 오프하는 경우의 화소 구성의 예를 도 34에 나타낸다. 도 34에 나타내는 화소는 소거 다이오드를 사용하여 구동 트랜지스터를 강제적으로 오프하는 경우의 구성 예다.
우선, 도 34에 나타낸 화소 구성에 관하여 설명한다. 서브 화소 1은 제1의 선택 트랜지스터(3411), 제1의 구동 트랜지스터(3413), 제1의 저장용량(3412), 신호선(3415), 제1의 전원선(3416), 제1의 주사선(3417), 제2의 주사선(3427), 제1의 발광소자(3414), 제2의 전원선(3418), 제1의 소거 다이오드(3419)를 포함한다.
제1의 선택 트랜지스터(3411)에서, 게이트 전극은 제1의 주사선(3417)에 접속되어 있고, 제1의 전극은 신호선(3415)에 접속되어 있고, 제2의 전극은 제1의 소거 트랜지스터(3419)의 제2의 전극, 제1의 저장용량(3412)의 제2의 전극, 제1의 구동 트랜지스터(3413)의 게이트 전극에 접속되어 있다. 제1의 소거 트랜지스터(3419)의 제1의 전극은 제2의 주사선(3427)에 접속되어 있다. 제1의 저장용량(3412)의 제1의 전극은 제1의 전원선(3416)에 접속되어 있다. 제1의 구동 트랜지스터(3413)에서, 제1의 전극은 제1의 전원선(3416)에 접속되어 있고, 제2의 전극은 제1의 발광소자(3414)의 제1의 전극에 접속되어 있다. 제1의 발광소자(3414)의 제2의 전극은 제2의 전원선(3418)에 접속되어 있다.
서브 화소 2는 제2의 선택 트랜지스터(3421), 제2의 구동 트랜지스터(3423), 제2의 저장용량(3422), 신호선(3415), 제1의 전원선(3416), 제3 및 제4의 주사선(3437, 3447), 제2의 발광소자(3424), 제3의 전원선(3428)을 포함한다. 이때 서브 화소 2의 각 소자와 배선의 접속은 서브 화소 1의 접속과 유사하므로, 설명은 생략한다.
다음으로 도 34에 나타낸 화소의 동작을 설명한다. 여기에서, 서브 화소 1의 동작을 설명한다. 제1의 주사선(3417)의 전위를 높게 함으로써, 제1의 주사 선(3417)을 선택하고, 제1의 선택 트랜지스터(3411)를 온 상태로 해서, 신호선(3415)으로부터 신호를 제1의 저장용량(3412)에 입력한다. 그러면, 그 신호에 따라, 제1의 구동 트랜지스터(3413)의 전류가 제어되고, 제1의 전원선(3416)으로부터 제1의 발광소자(3414)로 전류가 흐른다.
신호를 소거하기 위해서는, 제2의 주사선(3427)의 전위를 높게 함으로써, 제2의 주사선(3427)을 선택하여, 제1의 소거 트랜지스터(3419)를 온 상태로 하고, 제2의 주사선(3427)으로부터 제1의 구동 트랜지스터(3413)의 게이트 전극으로 전류를 흐르게 한다. 그 결과, 제1의 구동 트랜지스터(3413)가 오프 상태가 되도록 한다. 그러면, 제1의 전원선(3416)으로부터 제1의 발광소자(3214)를 통해서는 전류가 흐르지 않는다. 그 결과, 비점등 기간을 설정할 수 있고, 점등 기간 길이를 자유롭게 제어할 수 있게 된다.
신호를 유지하기 위해서, 제2의 주사선(3427)의 전위를 낮게 함으로써 제2의 주사선(3427)은 선택되지 않는다. 따라서, 제1의 소거 다이오드(3419)는 오프 상태가 되고, 따라서 제1의 구동 트랜지스터(3413)의 게이트 전위를 유지된다.
이때, 서브 화소 2의 동작은 서브 화소 1의 동작과 유사하므로 설명은 생략한다.
이때, 소거 다이오드(3419, 3429)로는, 정류성이 있는 소자이면, 무엇이든 좋다. PN형 다이오드여도 좋고, PIN형 다이오드여도 좋고, 쇼트키 다이오드여도 좋고, 제너 다이오드여도 된다.
또한 트랜지스터를 사용하고, 다이오드 접속(게이트와 드레인을 접속)하고, 사용해도 된다. 그 경우의 회로도를 도 35에 나타낸다. 제1 및 제2의 소거 다이오드(3419, 3429)로서, 다이오드 접속된 트랜지스터(3519, 3529)를 사용하고 있다. 여기에서는, N채널형을 사용하고 있지만, 이것에 한정되지 않는다. P채널형을 사용해도 된다.
이때, 또한 다른 회로로서, 도 26의 회로를 사용하고, 도 32와 같은 구동법을 실현하는 것도 가능하다. 이 경우, 1게이트 선택 기간을 복수의 서브 게이트 선택 기간으로 분할하는 방법을 이용한다. 우선, 도 31에 나타낸 바와 같이 1게이트 선택 기간을 복수(도 31에서는 두 개)의 서브 게이트 선택 기간으로 분할한다. 그리고, 각 서브 게이트 선택 기간 내에서, 각각의 주사선의 전위를 높게 함으로써, 각각의 주사선을 선택하고, 그때에 대응하는 신호(비디오 신호와 소거하기 위한 신호)를 제1신호선(2615)에 입력한다. 예를 들면 특정 1게이트 선택 기간에 있어서, 전반은 i행째를 선택하고, 후반은 j행째를 선택한다. 그리고, i행째가 선택되어 있을 때는, 그러한 방법의 비디오 신호를 입력한다. 한편, j행째가 선택되어 있을 때는, 구동 트랜지스터가 오프하는 신호를 입력한다. 그러면, 1게이트 선택 기간에 있어서, 마치 동시에 2행만큼을 선택한 것 같이 동작시키는 것이 가능해진다.
이때, 이러한 구동방법의 상세한 부분에 대해서는, 예를 들면 일본국 공개특허공보 특개 2001-324958호 등에 기재되고 있어, 그 내용을 본 출원과 조합해서 적용할 수 있다.
도 33, 도 34, 도 35에서는, 주사선을 복수 개 설치한 예를 게시했지만, 신호선을 복수 개 설치하거나, 전원선을 복수 개 형성해도 된다.
한편, 본 실시예에 있어서 나타낸 타이밍 차트나 화소 구성이나 구동방법은, 일례이며, 이것에 한정되지 않는다. 여러 가지 타이밍 차트나 화소 구성이나 구동방법에 적용하는 것이 가능하다.
본 실시예에 있어서, 1프레임 내에, 점등 기간이나 신호 기록 기간이나 비점등 기간이 배치되어 있었지만, 이것에 한정되지 않는다. 그 이외의 동작 기간이 배치되어 있어도 되는데, 예를 들면 발광소자에 인가하는 전압을, 통상과는 반대 극성의 것으로 하는 기간, 소위, 반대 바이어스 기간을 형성해도 된다. 반대 바이어스 기간을 설치함으로써, 발광소자의 신뢰성이 향상되는 경우가 있다.
이때, 본 실시예에서 설명한 화소 구성에서, 트랜지스터의 극성은 그것에 한정되지 않는다.
본 실시예의 화소 구성에 있어서, 저장용량은 트랜지스터의 기생용량으로 대체함으로써 생략할 수 있다.
이때, 본 실시예에서 서술한 내용은, 실시예 1 ~ 실시예 2에서 서술한 내용과 자유롭게 조합하여 실시할 수 있다.
(실시예 4)
본 실시예에서는 본 발명의 표시장치에 있어서의 화소의 배치에 대해서 서술한다. 예로서, 도 26에 나타낸 회로도에 대해서, 그 배치도를 도 36에 나타낸다. 이때, 회로도나 배치도는, 도 26이나 도 36에 한정되지 않는다.
도 36에서는, 제1 및 제2의 선택 트랜지스터(3611, 3621), 제1 및 제2의 구동 트랜지스터(3613, 3623), 제1 및 제2의 저장용량(3612, 3622), 제1 및 제2의 발 광소자의 전극(3614, 3624), 신호선(3615), 전원선(3616), 제1 및 제2의 주사선(3617, 3627)이 배치되어 있다. 서브 화소 1(SP1)에 대해서, 제1의 선택 트랜지스터(3611)의 소스 전극과 드레인 전극은 각각, 신호선(3605)과 제1의 구동 트랜지스터(3613)의 게이트 전극에 접속되어 있다. 제1의 선택 트랜지스터(3611)의 게이트 전극은, 제1의 주사선(3617)에 접속되어 있다. 제1의 구동 트랜지스터(3613)의 소스 전극과 드레인 전극은 각각, 전원선(3616)과 제1의 발광소자의 전극(3614)에 접속되어 있다. 제1의 저장용량(3612)은, 제1의 구동 트랜지스터(3613)의 게이트 전극과 전원선(3606) 사이에 접속되어 있다. 서브 화소 2(SP2)에 관해서도, 같은 접속 관계를 이룰 수 있다. 그리고, 제1 및 제2의 발광소자의 전극(3614, 3624)의 면적비는 1:2로 되어 있다.
신호선(3615), 전원선(3616)은, 제2배선으로 형성되고, 제1 및 제2의 주사선(3607, 3617)은, 제1배선으로 형성되어 있다.
도 37에는, 서브 화소의 면적비를 1:2:4로 했을 경우의 화소의 배치의 일례를 게시한다. 도 37에서는, 제1, 제2 및 제3의 선택 트랜지스터(3711, 3721, 3731), 제1, 제2 및 제3의 구동 트랜지스터(3713, 3723, 3733), 제1, 제2 및 제3의 저장용량(3712, 3722, 3732), 제1, 제2 및 제3의 발광소자의 전극(3714, 3724, 3734), 신호선(3715), 전원선(3716), 제1, 제2 및 제3의 주사선(3717, 3727, 3737)이 배치되어 있다. 그리고, 제1, 제2 및 제3의 발광소자의 전극(3714, 3724, 3734)의 면적비가 1:2:4로 되어 있다.
트랜지스터가 톱 게이트 구조인 경우에는, 기판, 반도체층, 게이트 절연막, 제1배선, 층간 절연막, 제2배선의 순으로 막이 구성된다. 또한 트랜지스터가 보텀 게이트 구조인 경우에는, 기판, 제1배선, 게이트 절연막, 반도체층, 층간 절연막, 제2배선의 순으로 막이 구성된다.
이때, 본 실시예에서는 구동 트랜지스터를 단일 게이트 구조로 기재했지만, 이들 트랜지스터의 구조는 다양한 형태를 취할 수 있다. 예를 들면, 2개 이상의 게이트 전극이 있는 멀티 게이트 구조로 해도 된다. 멀티 게이트 구조는, 채널 영역들이 연속으로 접속되어 있는 구조다. 따라서, 복수의 트랜지스터들이 연속으로 접속된 구조다. 도 36에서, 구동 트랜지스터(3613, 3623)를 멀티 게이트 구조로 한 배치도를 도 38에 나타낸다. 도 38에 있어서, 구동 트랜지스터(3813, 3823)는 멀티 게이트 구조로 되어 있다. 멀티 게이트 구조로 함으로써, 오프 전류가 저감할 수 있고, 트랜지스터의 압력저항을 향상시킴으로써 신뢰성을 향상시킬 수 있고, 드레인-소스 전류가 크게 변화하지 않으므로, 집중 영역에서 동작하는 경우 드레인-소스 전압이 변하더라도 트랜지스터는 평탄한 특성을 가질 수 있다. 또한, 트랜지스터는 게이트 전극이 채널의 위아래에 배치된 구조를 가질 수 있다. 이러한 구조를 가짐으로써, 채널 영역의 수가 증가함으로써 전류치가 증가하고, 소모층을 형성하기 쉬워지므로 S치가 향상될 수 있다. 게이트 전극이 채널의 위아래에 설치되면, 복수의 트랜지스터가 평행하게 접속된 구조이다. 또한, 트랜지스터는 게이트 전극이 채널 위에 형성된 구조, 게이트 전극이 채널 아래에 형성된 구조, 순 스태거 구조, 역 스태거 구조, 또는 채널 영역이 복수의 영역으로 분리되고, 복수의 영역이 평행하게 또는 연속으로 접속되게 접속된 구조로 할 수 있다. 또한, 소스 전극 또 는 드레인 전극은 채널(또는 그 부분)과 겹칠 수 있다. 소스 전극이나 드레인 전극이 채널(또는 그 부분)과 겹치는 구조로 함으로써, 채널의 일부에서 전하의 축적에 의한 불안정한 작동을 방지할 수 있다. 또한, LDD영역이 있을 수 있다. LDD영역을 설치함으로써, 오프 전류가 감소할 수 있고, 트랜지스터의 압력저항을 향상시킴으로써 신뢰성을 향상시킬 수 있고, 드레인-소스 전류가 크게 변화하지 않으므로, 집중 영역에서 동작하는 경우 드레인-소스 전압이 변하더라도 트랜지스터는 평탄한 특성을 가질 수 있다.
이때 배선과 전극은 알루미늄, 탄탈, 티타늄, 몰리브덴, 텅스텐, 네오디뮴, 크롬, 니켈, 백금, 금, 은, 구리, 마그네슘, 스칸듐, 코발트, 아연, 니오브, 규소, 인, 붕소, 비소, 갈륨, 인듐, 주석, 산소를 포함하는 군으로부터 선택된 복수의 원소, 상기 군으로부터 선택된 하나 또는 복수의 원소를 포함하는 화합물 또는 합금(예를 들면, 산화인듐주석, 산화인듐아연, 산화주석을 첨가한 산화인듐주석, 산화아연, 알루미늄-네오디뮴, 마그네슘-은 등), 또는 이들 화합물이 조합된 물질을 포함하도록 형성한다. 또는, 배선과 전극은 이것들과 실리콘의 화합물(실리사이드)(예를 들면, 알루미늄-실리콘, 몰리브덴-실리콘, 니켈-실리사이드 등), 또는 이것들과 질소의 화합물(예를 들면, 질화티탄, 질화탄탈, 질화몰리브덴 등)로 형성된다. 이때, 실리콘은 많은 N형 불순물(인 등), 또는 P형 불순물(붕소 등)을 포함할 수 있다. 이들 불순물을 첨가함으로써, 도전성이 향상되고 실리콘은 정규 컨덕터와 유사한 방식으로 작동한다. 따라서, 배선이나 전극으로서 사용되기 용이해진다. 이때, 실리콘은 단결정, 다결정(폴리실리콘), 또는 아모프스(아모포스 실리콘)으로 할 수 있다. 단결정 실리콘 또는 폴리실리콘을 사용함으로써, 저항을 작게 할 수 있다. 아모포스 실리콘을 사용함으로써, 제조 과정이 간단해질 수 있다. 이때 알루미늄과 은이 높은 도전성을 가지므로, 신호 지연이 줄어들어 에칭이 용이하게 진행된다. 따라서, 패턴을 형성하기 쉽고, 미세화가 실행될 수 있다. 이때 구리는 높은 도전성을 가지므로, 신호 지연이 줄어들 수 있다. 또한, 몰리브덴이 ITO 또는 IZO 등의 산화 반도체나 실리콘과 접촉하더라도, 결함 물질 등의 문제가 일어나지 않는다. 따라서, 패턴 형성이나 에칭이 용이해지고, 몰리브덴은 높은 내열을 가진다. 따라서, 배선과 전극을 제조하는 데 몰리브덴을 사용하는 것이 바람직하다. 또한, 티탄이 ITO 또는 IZO 등의 산화 반도체나 실리콘과 접촉하더라도, 결함 물질 등의 문제가 일어나지 않고, 티탄을 높은 내열을 가지므로, 바람직하다. 또한, 텅스텐과 네오디뮴은 높은 내열을 가지므로 바람직하다. 또한, 네오디뮴과 알루미늄의 합금은 내열이 향상되므로 바람직하고, 힐록이 쉽게 일어나지 않는다. 실리콘은 트랜지스터에 포함되는 반도체층과 동시에 형성될 수 있으므로 바람직하고, 높은 내열을 가진다. 이때 산화인듐주석, 산화인듐아연, 산화규소가 첨가된 산화인듐주석, 산화아연, 실리콘은 투광성을 가진다. 따라서, 그것들은 빛이 투과하는 부분에 사용되는 것이 바람직하다. 예를 들면, 그것들은 화소전극이나 공통전극에 사용될 수 있다.
이때 이것들은 배선과 전극을 형성하기 위해 단층이나 적층 구조를 가질 수 있다. 배선과 전극을 단층 구조로 형성함으로써, 제조 공정이 간단해질 수 있고, 제조에 걸리는 시간이 줄어들고, 비용이 감소될 수 있다. 또한, 적층 구조로 함으 로써, 장점을 이용하고 각 물질의 단점을 줄임으로써 양질의 동작을 수행하는 배선이나 전극을 형성할 수 있다. 예를 들면, 적층 구조에 낮은 저항의 물질(예를 들면 알루미늄)을 포함함으로써, 배선의 저저항을 실현할 수 있다. 또한, 높은 내열을 가지는 물질을 포함하면, 예를 들면 낮은 내열을 가지고 다른 이점을 지니는 물질이 높은 내열을 가지는 물질 사이에 개재되는 적층 구조는 배선과 전극의 전체적인 내열을 증가할 수 있다. 예를 들면, 알루미늄을 포함하는 층이 몰리브덴이나 티탄을 포함하는 층 사이에 개재된 적층 구조가 바람직하다. 이때 배선이나 전극의 일부가 다른 물질의 배선이나 전극과 직접 접촉하는 경우, 배선이나 전극은 서로 역효과를 낼 수 있다. 예를 들면, 하나의 물질은 다른 물질 속에 들어갈 수 있어 다른 물질의 특성을 변화시킬 수 있고, 의도한 목적을 이루는 데 방해가 되거나, 정상적인 제조를 방해하는 문제를 일으킬 수 있다. 이러한 경우, 그 문제는 특정 층을 다른 층 사이에 개재하거나, 특정 층을 다른 층으로 커버함으로써 해결할 수 있다. 예를 들면, 산화인듐주석과 알루미늄이 접촉하면, 그 사이에 티탄이나 몰리브덴을 개재하는 것이 바람직하다. 또한, 실리콘과 알루미늄이 접촉하면, 티탄이나 몰리브덴을 그 사이에 개재하는 것이 바람직하다.
이때, R(빨강), G(초록), B(파랑)의 각 화소로 있어서, 화소의 총 발광 면적을 변경해도 된다. 이 경우의 실시 예를 도 39에 나타낸다.
도 39에 나타낸 예에서, 각 화소는 두 개의 서브 화소를 포함한다. 또한, 신호선(3915), 제1의 전원선(3916), 제1 및 제2의 주사선(3917, 3927)이 배열되어 있다. 또한, 도 39에서는, 각 서브 화소의 면적의 크기는 각 서브 화소의 발광 면적 에 해당한다.
도 39에서는, 화소의 총 발광 면적이 큰 순인 G, R, B로 되어 있다. 이에 따라 R, G, B의 적절한 색 밸런스가 실현되고, 보다 높고 세밀한 컬러 표시가 가능해진다. 또한, 전력 소비가 감소할 수 있고, 발광 소자의 수명이 연장될 수 있다.
또한 R, G, B, W(화이트) 구성에 있어서, RGB부의 서브 화소의 수와 W부의 서브 화소의 수가 달라도 된다. 이 경우의 실시 예를 도 40에 나타낸다.
도 40에서는, RGB부는 2개의 서브 화소로 분할되어 있고, W부는 3개의 서브 화소로 분할되어 있다. 또한, 신호선(4015), 제1의 전원선(4016), 제1의 주사선(4017), 제2의 주사선(4027), 제3의 주사선(4037)이 배치되어 있다.
도 40에서는, RGB부는 2개의 서브 화소로 분할되어 있고, W부는 3개의 서브 화소로 분할되어 있다. 따라서 보다 높고 세밀한 백색 표시가 가능해 진다.
이때, 본 실시예에서 서술한 내용은, 실시예 1 ~ 실시예 3에서 서술한 내용과 자유롭게 조합하여 실시할 수 있다.
(실시예 5)
본 실시예에서는 표시장치에 있어서의 신호선 구동회로나 주사선 구동회로 등의 구성과 그 동작에 관하여 설명한다. 본 실시예에서는 하나의 화소를 2개의 서브 화소(SP1, SP2)로 분할했을 경우를 예로 들어 설명한다.
예를 들면 화소 구성으로서, 복수의 주사선을 설치하는 타입을 채용했을 경우를 생각한다. 우선, 화소에 신호를 기록하는 기간과 점등하는 기간이 분리되어 있을 경우, 표시장치는, 도 41a에 나타낸 바와 같이 화소부(4101), 제1 및 제2의 주사선 구동회로(4102, 4103), 신호선 구동회로(4104)를 가지고 있다. 이 경우의 화소 구성은, 일례로서, 도 26과 같이 되어 있다.
우선, 주사선 구동회로에 관하여 설명한다. 제1 및 제2의 주사선 구동회로(4102, 4103)는, 화소부(4101)에 선택신호를 순차 출력한다. 제1 및 제2의 주사선 구동회로(4102, 4103)의 구성의 일례를 도 41b에 나타낸다. 주사선 구동회로는, 시프트 레지스터(4105), 버퍼 회로(4106) 등으로 구성되어 있다.
그리고, 도 41b에 나타낸 제1 및 제2의 주사선 구동회로(4102, 4103)의 동작에 관하여 간략히 설명한다. 클록 신호(G-CLK), 스타트 펄스(G-SP), 클록 반전 신호(G-CLKB)가 시프트 레지스터(4105)에 입력되고, 이들 신호의 타이밍에 따라 순차 샘플링 펄스가 출력된다. 출력된 샘플링 펄스는 증폭회로(4106)에서 증폭되고 각 주사선으로부터 화소부(4101)에 입력된다.
이때 버퍼 회로나 레벨 시프터 회로는 증폭회로(4106)의 구성에 포함될 수 있다. 또한, 펄스폭 조정회로 등은 시프트 레지스터(4105)와 증폭회로(4106)에 더해 주사선 구동회로에 배치될 수 있다.
여기에서, 제1의 주사선 구동회로(4102)는, 서브 화소 1(SP1)에 접속된 제1의 주사선(4111)에 순차 선택신호를 출력하기 위한 구동회로이며, 제2의 주사선 구동회로(4103)는 서브 화소 2(SP2)에 접속된 제2의 주사선(4112)에 순차 선택신호를 출력하기 위한 구동회로다. 이때, 일반적으로, 하나의 화소를 m개(m은 m≥2의 정수)의 서브 화소로 분할했을 경우, m개의 주사선 구동회로를 설치하면 된다.
다음으로, 신호선 구동회로에 관하여 설명한다. 신호선 구동회로(4104)는, 신호선(4113)을 통해 화소부(4101)에 비디오 신호를 순차 출력한다. 화소부(4101)에서는, 비디오 신호에 따라, 빛의 상태를 제어함으로써, 화상을 표시한다. 신호선 구동회로(4104)로부터 화소부(4101)에 입력하는 비디오 신호는, 전압일 경우가 많다. 즉, 각화소에 배치된 발광소자나 발광소자를 제어하는 소자는, 신호선 구동회로(4104)로부터 입력되는 비디오 신호(전압)에 의해, 상태를 변화시킨다. 화소에 배치하는 발광소자의 예로는, EL소자나 FED(필드 이미션 디스플레이)에서 사용하는 소자나 액정이나 DMD(디지털·마이크로 미러·디바이스) 등을 들 수 있다.
신호선 구동회로(4104)의 구성의 일례를 도 41c에 나타낸다. 신호선 구동회로(4104)는, 시프트 레지스터(4107), 제1의 래치회로(LAT1)(4108), 제2의 래치회로(LAT2)(4109), 증폭회로(4110) 등으로 구성되어 있다. 증폭회로(4110)의 구성으로는, 버퍼회로를 설치해도 되고, 레벨 시프터 회로를 설치해도 되고, 디지털 신호를 아날로그로 변환하는 기능을 가진 회로나, 감마 보정을 행하는 기능도 가지는 회로를 설치해도 된다.
또한 화소는, EL소자 등의 발광소자를 포함한다. 그 발광소자에 전류(비디오 신호)를 출력하는 회로, 즉, 전류원인 회로를 설치해도 된다.
따라서, 신호선 구동회로(4104)의 동작을 간단하게 설명한다. 시프트 레지스터(4107)에는, 클록 신호(S-CLK), 스타트 펄스(S-SP), 클록 반전 신호(S-CLKB)이 입력되고, 이것들의 신호의 타이밍을 따라, 순차 샘플링 펄스가 출력된다.
시프트 레지스터(4107)로부터 출력된 샘플링 펄스는, 제1의 래치회로(LAT1)(4108)에 입력된다. 제1의 래치회로(LAT1)(4108)에는, 비디오 신호 선(4121)으로부터, 비디오 신호가 입력되어 있어, 샘플링 펄스가 입력되는 타이밍에 따라, 각 열에서 비디오 신호를 유지한다.
제1의 래치회로(LAT1)(4108)에 있어서, 최종 열까지 비디오 신호의 저장이 완료되면, 수평 귀선 기간에, 래치(latch) 제어선(4112)으로부터 래치 펄스(Latch Pulse)가 입력되고, 제1의 래치회로(LAT1)(4108)에 저장되어 있던 비디오 신호는, 일제히 제2의 래치회로(LAT2)(4109)에 전송된다. 그 후에 제2의 래치회로(LAT2)(4109)에 유지된 비디오 신호는, 1행만큼이 동시에, 증폭회로(4110)에 입력된다. 그리고, 증폭회로(4110)로부터 출력되는 신호는, 화소부(4101)에 입력된다.
제2의 래치회로(LAT2)(4109)에 저장된 비디오 신호가 증폭회로(4110)에 입력되고, 화소부(4101)에 입력되는 사이, 시프트 레지스터(4107)에 있어서는 다시 샘플링 펄스가 출력된다. 즉, 동시에 두 동작이 행해진다. 이에 따라 선 순차 구동이 가능해 진다. 이후, 이 동작을 반복한다.
이때, 신호선 구동회로나 그 일부(전류원인 회로나 증폭회로 등)는, 화소부(4101)와 동일 기판 위에 존재하지 않고, 예를 들면 외장형 IC칩을 사용해서 구성될 경우도 있다.
이상과 같은 주사선 구동회로 및 신호선 구동회로를 사용함으로써, 화소에 신호를 기록하는 기간과 점등하는 기간이 분리되어 있을 경우의 구동이 실현된다.
다음으로, 화소의 신호를 소거하는 동작을 행할 경우, 표시장치는, 도 42에 나타낸 바와 같이 화소부(4201), 제1, 제2, 제3 및 제4의 주사선 구동회로(4202, 4203, 4204, 4205), 신호선 구동회로(4206)를 가지고 있다. 이 경우의 화소 구성은, 일례로서, 도 33과 같다. 이때, 주사선 구동회로 및 신호선 구동회로의 구성은, 도 41에서 설명한 것과 유사하므로, 여기에서는 설명을 생략한다.
여기에서, 제1 및 제2의 주사선 구동회로(4202, 4203)는, 서브 화소 1에 접속된 주사선을 구동시키기 위한 회로다. 여기에서, 제1의 주사선 구동회로(4202)는, 서브 화소 1에 접속된 제1의 주사선(선택 트랜지스터가 접속되어 있는 주사선)에 순차 선택신호를 출력한다. 한편, 제2의 주사선 구동회로(4203)는, 서브 화소 1에 접속된 제2의 주사선(소거 트랜지스터가 접속되어 있는 주사선)에 순차 소거 신호를 출력한다. 이에 따라 서브 화소 1에 선택신호나 소거 신호가 기록된다.
마찬가지로, 제3 및 제4의 주사선 구동회로(4204, 4205)는, 서브 화소 2에 접속된 주사선을 구동시키기 위한 회로다. 여기에서, 제3의 주사선 구동회로(4204)는, 서브 화소 2에 접속된 제3의 주사선(4209)에 순차 선택신호를 출력한다. 한편, 제4의 주사선 구동회로(4205)는, 서브 화소 2에 접속된 제4의 주사선(4210)에 순차 소거 신호를 출력한다. 이에 따라 서브 화소 2에 선택신호나 소거 신호가 기록된다.
또한, 신호선 구동회로(4206)는 비디오신호를 신호선(4211)을 통해 화소부(4201)에 순차 출력하는 회로다.
이상과 같은 주사선 구동회로 및 신호선 구동회로를 사용함으로써, 화소의 신호를 소거하는 동작을 행할 경우의 구동을 실현된다.
본 실시예에서는 화소 구성으로서 복수의 주사선을 설치하는 타입을 채용했 을 경우에 관하여 설명했지만, 화소 구성으로서 복수의 신호선을 설치하는 타입을 채용한 경우에는, 각 서브 화소에 대응한 신호선 구동회로를 설치하면 된다.
예를 들면 화소의 신호를 소거하는 동작을 행할 경우, 표시장치는, 도 43에 나타낸 바와 같이 화소부(4301), 제1 및 제2의 주사선 구동회로(4302, 4303), 제1 및 제2의 신호선 구동회로(4304, 4305)를 가지고 있다. 또한, 주사선 구동회로 및 신호선 구동회로의 구성은, 도 41에서 설명한 것과 유사하므로, 여기에서는 설명을 생략한다.
여기에서, 제1의 주사선 구동회로(4302)는, 제1의 주사선(4306)(선택 트랜지스터가 접속되어 있는 주사선)에 순차 선택신호를 출력하기 위한 구동회로이며, 제2의 주사선 구동회로(4303)는, 제2의 주사선(4307)(소거 트랜지스터가 접속되어 있는 주사선)에 순차 소거 신호를 출력하기 위한 구동회로다.
또한 제1의 신호선 구동회로(4304)는, 서브 화소 1(SP1)에 접속된 제1의 신호선(4308)에 순차 비디오 신호를 출력하기 위한 구동회로이며, 제2의 신호선 구동회로(4305)는, 서브 화소 2(SP2)에 접속된 제2의 신호선(4309)에 순차 비디오 신호를 출력하기 위한 구동회로다. 또한, 일반적으로, 하나의 화소를 m개(m는 m≥2인 정수)의 서브 화소로 분할했을 경우, m개의 신호선 구동회로를 설치하면 된다.
이상과 같은 주사선 구동회로 및 신호선 구동회로를 사용함으로써, 화소의 신호를 소거하는 동작을 행할 경우의 구동을 실현된다.
이때, 신호선 구동회로나 주사선 구동회로 등의 구성은, 도 41 ~ 도 43에 한정되지 않는다.
또한, 본 발명에 있어서의 트랜지스터는, 어떤 타입의 트랜지스터에서도 가능하고, 어떤 기판 위에 형성되어 있어도 된다. 따라서, 도 41 ~ 도 43에서 나타낸 바와 같은 회로가, 모두 유리 기판 위에 형성되어 있어도 되고, 플라스틱 기판에 형성되어 있어도 되고, 단결정 기판에 형성되어 있어도 되고, SOI 기판 위에 형성되어 있어도 되고, 어느 기판 위에 형성되어 있어도 된다. 또는, 도 41 ~ 도 43에 있어서의 회로의 일부가, 어떤 기판에 형성되고 있어, 도 41 ~ 도 43에 있어서의 회로의 다른 일부가, 별도의 기판에 형성되어 있어도 된다. 즉, 도 41 ~ 도 43에 있어서의 회로의 모두가 같은 기판 위에 형성되지 않아도 된다. 예를 들면 도 41 ~ 도 43에 있어서, 화소부와 주사선 구동회로는, 유리 기판 위에 트랜지스터를 사용해서 형성하고, 신호선 구동회로(혹은 그 일부)는, 단결정 기판 위에 형성하고, 그 IC칩을 COG(Chip On Glass)에 의해 접속해서 유리 기판 위에 배치해도 된다. 또는, 그 IC칩을 TAB(Tape Automated Bonding)나 프린트 기판을 사용해서 유리 기판과 접속해도 된다.
이때, 본 실시예에서 서술한 내용은, 실시예 1 ~ 실시예 4에서 서술한 내용과 자유롭게 조합하여 실시할 수 있다.
(실시예 6)
본 실시예에서는 본 발명의 표시장치에 사용되는 표시패널에 대해 도 62a 및 62b를 참조하여 설명한다. 이때 도 62a는 표시패널의 상면도를 나타내고, 도 62b는 62a의 A-A'에 따른 단면도다. 신호선 구동회로(6201), 화소부(6202), 제1의 주사선 구동회로(6203), 제2의 주사선 구동회로(6206)가 포함되고, 그것들은 점선으로 표 시된다. 또한, 실링 기판(6204)과 실링재(6205)가 포함되고, 실링재(6205)로 둘러싸인 공간은 스페이스(6207)다.
이때 배선(6208)은 제1의 주사선 구동회로(6203), 제2의 주사선 구동회로(6206), 신호선 구동회로(6201)에 입력된 신호를 전송하는 배선이고, 외부 입력 단자인 FPC(6209)로부터 비디오신호, 클록 신호, 스타트 신호 등을 받는다. FPC(6209)와 표시패널의 접합 상에서, IC칩들(기억회로, 버퍼회로 등이 형성된 반도체 칩)(6218, 6219)은 COG(Chip On Glass) 등에 의해 마운트된다. 이때 FPC(6209)만 도면에 나타낸다. 그러나 인쇄회로기판(PWB)이 FPC에 부착될 수 있다.
다음으로, 도 62b를 이용하여 단면 구조를 설명한다. 기판(6210) 위에, 화소부(6202), 주변구동회로(제1의 주사선 구동회로(6203), 제2의 주사선 구동회로(6206), 신호선 구동회로(6201))들이 형성된다. 여기에서, 신호선 구동회로(6201)와 화소부(6202)를 나타낸다.
이때 신호선 구동회로(6201)는 트랜지스터(6220)와 트랜지스터(6221) 등의 많은 트랜지스터로 형성된다. 또한, 본 실시예에서는, 주변구동회로가 동일 기판 위에 일체로 형성된 표시패널에 관하여 설명한다. 그러나, 반드시 그러할 필요는 없고, 주변구동회로의 전체 또는 일부가 IC칩으로 형성되어, COG에 의해 마운트되어도 된다.
또한, 화소부(6202)는 스위칭 트랜지스터(6211), 구동 트랜지스터(6212)를 포함하는 화소를 형성하는 복수의 회로를 포함한다. 이때 구동 트랜지스터(6212)의 소스 전극은 제1의 전극(6213)에 접속된다. 절연체(6214)는 제1의 전극(6213)의 끝 부분을 덮어 형성된다. 여기에서, 포지티브형 광감성 아크릴 수지막이 사용된다.
또한, 양질의 커버리지를 위해, 만곡을 가지는 곡면은 절연체(6214)의 상부 끝 부분이나 하부 끝 부분에 형성된다. 예를 들면, 절연체(6214)의 재료로 포지티브형 광감성 아크릴을 이용하는 경우, 곡률 반경(0.2 내지 3 μm)을 가지는 곡면은 절연체(6214)의 하부 끝 부분에만 설치하는 것이 바람직하다. 또한, 절연체(6214)로서, 광 조사에 의해 에천트에서 용해될 수 없는 네거티브형 감광성 아크릴이나 빛에 의해 에천트에서 용해될 수 있는 포지티브형 감광성 아크릴을 사용할 수 있다.
제1의 전극(6213) 위에, 유기 화합물(6216)과 제2의 전극(6217)을 포함하는 층이 형성된다. 여기에서, 애노드의 기능을 하는 제1의 전극(6213)으로 사용하는 재료로는, 높은 일함수를 가지는 재료를 사용하는 것이 바람직하다. 예를 들면, 산화인듐주석막, 산화인듐아연막, 질화티탄막, 크롬막, 텅스텐막, Zn막, Pt막 등의 단층 막, 질화티탄막과 알루미늄을 주로 포함하는 막의 적층막, 질화티탄막, 알루미늄을 주로 포함하는 막, 질화티탄막의 삼중 구조로 할 수 있다. 이때 적층 구조의 경우, 배선으로서의 저항은 낮고 양질의 옴 접촉을 얻을 수 있다. 또한, 적층 구조는 애노드의 기능을 할 수 있다.
또한, 유기 화합물(6216)을 포함하는 층은 증착 마스크를 사용하는 증착법이나 잉크젯법을 이용하여 형성된다. 유기 화합물(6216)을 포함하는 층으로는, 주기율표 4족의 금속을 사용한 금속체가 그 부분으로 사용되고, 저분자량 재료나 고분자량 재료와 조합될 수 있다. 또한, 유기화합물층에 사용하는 재료로서, 주로 유기 화합물이 단층이나 적층으로 사용되는 많은 경우가 있다. 그러나 본 실시예에서는 부분적으로 유기 화합물을 포함하는 막이 무기 화합물을 포함하는 구조를 포함한다. 또한, 공지의 삼중 재료도 사용할 수 있다.
또한, 유기 화합물(6216)을 포함하는 층 위에 형성된 캐소드인 제2의 전극(6217)에 사용되는 재료로는, 낮은 일함수를 가지는 금속(Al, Ag, Li, Ca, 또는 MgAg, MgIn, AlLi, CaF2, 또는 질화칼슘 등의 이들의 합금)을 사용할 수 있다. 이때 유기 화합물(6216)을 포함하는 층에서 생성된 빛이 제2의 전극(6217)을 통해 투과하는 경우, 제2의 전극(6217)으로서, 금속 박막, 투명 도전막(산화인듐주석, 산화인듐-산화아연, 산화아연 등)을 사용할 수 있다.
또한, 실링 기판(6204)은 실링재(6205)에 의해 기판(6210)에 부착되어, 기판(6210), 실링 기판(6204), 실링재(6205)로 둘러싸인 스페이스(6207)에 발광소자(6218)가 설치되는 구조가 된다. 이때 스페이스(6207)가 실링재(6205)뿐만 아니라 불활성 기체(질소, 아르곤 등)로 채워지는 구조도 있다.
이때 실링재(6205)로서 에폭시계 수지가 바람직하게 사용된다. 또한, 이들 재료는 가능한 한 수분이나 산소를 투과하지 않는 재료인 것이 바람직하다. 또한, 실링 기판(6204)에 사용하는 재료로서, FRP, PVF, 마일라, 폴리에스터, 아크릴 등을 포함하는 플라스틱 기판뿐만 아니라 유기 기판, 석영기판이 사용될 수 있다.
이런 식으로, 본 발명의 화소 구조를 가지는 표시패널을 얻을 수 있다.
도 62a 및 62b에 나타낸 바와 같이, 신호선 구동회로(6201), 화소부(6202), 제1의 주사선 구동회로(6203), 제2의 주사선 구동회로(6206)는 표시장치의 비용을 낮추기 위해 일체로 형성된다. 또한, 신호선 구동회로(6201), 화소부(6202), 제1의 주사선 구동회로(6203), 제2의 주사선 구동회로(6206)에 단극 트랜지스터를 사용함으로써, 제조 공정이 간단해 질 수 있어 더욱 비용을 저감할 수 있다. 또한, 신호선 구동회로(6201), 화소부(6202), 제1의 주사선 구동회로(6203), 제2의 주사선 구동회로(6206)에 사용되는 트랜지스터의 반도체층에 아모포스 실리콘을 적용함으로써, 더욱 비용을 저감할 수 있다.
이때 표시패널의 구성은 도 62a에 나타낸 구성에 한정되지 않고, 신호선 구동회로(6201), 화소부(6202), 제1의 주사선 구동회로(6203), 제2의 주사선 구동회로(6206)는 일체로 형성될 수 있고, 구성은 IC칩 위에 신호선 구동회로(6201)와 동일한 신호선 구동회로를 형성하는 것으로 할 수 있고, COG 등에 의해 표시패널에 IC칩을 마운트한다.
즉, 고속 동작이 요구되는 신호선 구동회로만이 CMOS 등에 의해 IC칩 위에 형성되어 전력 소비를 저감한다. 또한, IC칩은 고속 동작을 수행하고 전력 소비를 저감하기 위해 실리콘 웨이퍼 등을 사용하는 반도체칩이다.
그리고, 주사선 구동회로와 화소부를 일체로 형성함으로써, 전력 소비를 저감할 수 있다. 이때 이들 주사선 구동회로와 화소부를 단극 트랜지스터에 의해 형성함으로써, 비용을 더욱 저감할 수 있다. 화소부에 포함된 화소 구성으로, 실시예 3에 나타낸 구성을 적용할 수 있다. 또한, 트랜지스터의 반도체층으로서 아모포스 실리콘을 사용함으로써, 제조 공정이 간단해져서 더욱 비용을 저감할 수 있다.
이런 식으로, 선명도가 높은 표시장치의 비용이 저감될 수 있다. 또한, FPC(6209)와 기판(6210) 사이의 접속부에서, 기능회로(메모리 또는 버퍼)가 형성된 IC칩을 마운트함으로써, 기판의 영역이 효율적으로 사용될 수 있다.
또한, 구조는 IC칩 위에 형성하는 도 62a의 신호선 구동회로(6201), 제1의 주사선 구동회로(6203), 제2의 주사선 구동회로(6206)과 동일한 신호선 구동회로, 제1의 주사선 구동회로, 제2의 주사선 구동회로로 할 수 있고, COG 등에 의해 표시패널에 IC칩을 마운트한다. 이 경우, 선명도가 높은 표시장치의 전력 소비를 더욱 저감할 수 있다. 그 결과, 표시장치의 전력 소비를 더욱 낮추기 위해, 폴리실리콘을 화소부에 사용된 트랜지스터의 반도체층에 사용하는 것이 바람직하다.
또한, 아모포스 실리콘이 화소부(6202)의 트랜지스터의 반도체층에 사용되면, 비용을 저감할 수 있다. 또한, 대면적의 표시패널을 제조할 수 있다.
이때 주사선 구동회로와 신호선 구동회로는 화소의 열 방향이나 행 방향으로 설치되는 데에 한정되지 않는다.
계속해서, 발광소자(6218)에 적용될 수 있는 발광소자의 예를 도 63에 나타낸다.
발광소자는 기판(7301) 위에 애노드(7302), 정공 주입 재료을 포함하는 정공 주입층(7303), 정공 수송 재료을 포함하는 정공 수송층(7304), 발광층(7305), 전자 수송 재료을 포함하는 전자 수송층(7306), 전자 주입 재료을 포함하는 전자 주입층(7307), 캐소드(7308)를 적층하는 소자구조를 가진다. 여기에서, 발광층(7305)은 때때로 오직 한 종류의 발광성 재료를 사용하여 형성된다. 그러나 두 종류 이상의 재료를 사용해서 형성해도 된다. 또한, 본 발명의 소자 구조는 이 구조에 한정되지 않는다.
또한, 각 기능층이 적층되는 도 63에 나타낸 적층 구조뿐만 아니라, 고분자화합물을 사용하는 소자, 발광층에서 삼중 여기 상태에서 발광하는 삼중 발광성 재료를 이용하는 고효율 소자 등의 구조의 다양한 배열이 있다. 본 발명은 정공 블록킹층을 가지는 캐리어의 재결합 영역을 조정하고, 발광 영역을 두 영역으로 나눔으로써 얻어지는 백색 발광소자에 적용될 수도 있다.
다음으로, 도 63에 나타낸 본 발명의 소자의 제조 방법에 관하여 설명한다. 우선, 정공 주입 재료, 정공 수송 재료, 발광성 재료는 이 순으로 애노드(7302)(산화인듐주석)를 가지는 기판(7301) 위에 배치된다. 다음으로, 전자 수송 재료과 전자 주입 재료이 배치되고, 캐소드(6308)가 증착법에 의해 최종적으로 형성된다.
다음으로, 정공 주입 재료, 정공 수송 재료, 전자 수송 재료, 전자 주입 재료, 발광성 재료에 바람직한 재료를 아래에 서술한다.
정공주입 재료로는, 프탈로시아닌계 화합물이 유효하다. 예를 들면, 프탈로시아닌(약칭: H2-Pc), 구리 프탈로시아닌(약칭: Cu-Pc), 바나딜 프탈로시아닌(약칭: VOPc) 등을 사용할 수 있다. 또한 도전성 고분자화합물에 화학 도핑을 실행한 재료인, 폴리스티렌설폰산(약칭: PSS)을 도프한 디옥시티오펜(약칭: PEDOT)이나 폴리아닐린(약칭: PAni) 등을 사용할 수도 있다. 또한 산화몰리브덴(MoOx), 산화바나듐(VOx), 또는 산화니켈(NiOx) 등의 무기반도체의 박막이나, 산화알루미늄 등의 무 기절연체의 초박막도 유효하다.
정공수송성 재료로는, 예를 들면 프탈로시아닌(약칭: H2Pc), 구리 프탈로시아닌(약칭: CuPc), 바나딜 프탈로시아닌(약칭: VOPc), 4, 4’，4’’-트리스(N, N-디페닐아미노) 트리페닐아민(약칭: TDATA), 4, 4’，4’’-트리스[N-(3-메틸페닐)-N-페닐아미노]트리페닐아민(약칭: MTDATA), 1, 3, 5-트리스[N, N-디(m-톨릴)아미노]벤젠(약칭: m-MTDAB), N, N’-디페닐-N, N’-비스(3-메틸페닐)-1, 1’-비페닐-4, 4’-디아민(약칭: TPD), 4,4 ’- 비스[N-(1-나프틸)-N-페닐아미노]비페닐(약칭: NPB), 4, 4’-비스{N-[4-디(m-톨릴)아미노]페닐-N-페닐아미노}비페닐(약칭: DNTPD), 4, 4’-비스[N-(4-비페니릴)-N-페닐아미노]비페닐(약칭: BBPB), 4, 4’，4’’-트리(N-카르바조릴) 트리페닐아민(약칭: TCTA) 등을 들 수 있다.
전자수송성 재료로는, 트리스(8-퀴놀리노라토) 알루미늄(약칭: Alq3), 트리스(4-메틸-8-퀴놀리노라토) 알루미늄(약칭: Almq3), 비스(10-히드록시벤조[h]-퀴놀리나토) 베릴륨(약칭: BeBq2), 비스(2-메틸-8-퀴놀리노라토)(4-페닐페노라토) 알루미늄(약칭: BAlq), 비스[2-(2’-히드록시페닐)-벤즈옥사조라토] 아연(약칭: Zn(BOX)2), 비스[2-(2’-히드록시페닐)벤조티아조라토] 아연(약칭: Zn(BTZ)2), 바소페난트롤린(약칭: BPhen), 바소큐프로인(약칭: BCP), 2-(4-비페닐릴)-5-(4-tert-부틸페닐)-1, 3, 4-옥사디아졸(약칭: PBD), 1, 3-비스 [5-(4-tert-부틸페닐)-1, 3, 4-옥사디아졸-2-일]벤젠(약칭: 0XD-7), 2, 2’，2’’-(1, 3, 5-벤젠트리일)-트리 스(1-페닐-1H-벤즈이미다졸)(약칭: TPBI), 3-(4-비페니릴)-4-페닐-5-(4-tert-부틸페닐)-1, 2, 4-트리아졸(약칭: TAZ), 3-(4-비페니릴)-4-(4-에틸페닐)-5-(4-tert-부틸페닐)-1, 2, 4-트리아졸(약칭: p-EtTAZ) 등을 들 수 있지만, 전자수송성 재료가 이것들에 한정되는 것은 아니다.
전자주입 재료로는, 전술한 전자수송성 재료 이외에, LiF, CsF 등의 알칼리금속 할로겐화물나, CaF2과 같은 알칼리토류 할로겐화물, Li2O 등의 알칼리금속 산화물과 같은 절연체의 초박막이 주로 사용된다. 또한 리튬 아세틸아세토네이트(약칭: Li(acac))나 8-퀴놀리노라토-리튬(약칭: Liq) 등의 알칼리금속 착체도 유효하다. 또한, 전술한 전자수송성 재료와, Mg, Li, Cs 등의 일함수가 작은 금속을 공증착 등에 의해 혼합한 재료를 사용할 수도 있다.
발광성 재료로는, 예를 들면 9, 10-디(2-나프틸) 안트라센(약칭: DNA), 2-tert-부틸-9, 10-디(2-나프틸)안트라센(약칭: t-BuDNA), 4, 4’-비스(2, 2-디페닐비닐) 비페닐(약칭: DPVBi), 쿠마린 30, 쿠마린 6, 쿠마린 545, 쿠마린 545T, 페릴렌, 루브렌, 페리프란텐, 2, 5, 8, 11-테트라(tert-부틸) 페릴렌(약칭: TBP), 9, 10-디페닐안트라센(약칭: DPA), 5, 12-디페닐테트라센, 4-(디시아노메틸렌)-2-메틸-6[p-(디메틸아미노)스티릴]-4H-피란(약칭: DCM1), 4-(디시아노메틸렌)-2-메틸-6-[2-(줄롤리딘-9-일) 에테닐]-4H-피란(약칭: DCM2), 4-(디시아노메틸렌)-2, 6-비스 [p-(디메틸아미노) 스티릴]-4H-피란(약칭: BisDCM) 등을 들 수 있다.
상기 기능을 가지는 재료는 서로 조합되며, 그러면 신뢰성 높은 발광소자가 만들어진다.
또한, 도 63의 것과 반대 방향으로 층이 형성된 발광소자도 사용될 수 있다. 즉, 발광소자는 기판(7301) 위에 캐소드(7308), 전자 주입 재료를 포함하는 전자 주입층(7307), 전자 수송 재료를 포함하는 전자 수송층(7306), 발광층(7305), 정공 수송 재료를 포함하는 정공 수송층(7304), 정공 주입 재료를 포함하는 정공 재료층(7303), 캐소드(7302)를 적층하는 소자 구조를 가진다.
또한, 발광을 얻기 위해, 발광소자의 애노드와 캐소드 중 적어도 하나는 투명하게 할 수 있다. 트랜지스터와 발광소자는 기판 위에 형성된다. 발광소자는 빛이 기판의 반대 표면으로부터 방출되는 톱 방출 구조로 할 수 있고, 빛이 기판 측으로부터 방출되는 보톰 방출 구조로 할 수 있고, 또는 빛이 그 양쪽으로부터 방출되는 듀얼 방출 구조로 할 수 있다. 본 발명의 화소 구조는 어느 방출 구조를 가지는 발광소자에도 적용할 수 있다.
우선, 톱 방출 구조를 가지는 발광소자에 관하여 도 64a를 참조하여 설명한다.
구동 트랜지스터(6401)는 기판(6400) 위에 형성되고, 제1의 전극(6402)은 구동 트랜지스터(6401)의 소스 전극에 접하게 형성된다. 유기 화합물(6403)과 제2의 전극(6404)을 포함하는 층은 그 위에 형성된다.
또한, 제1의 전극(6402)은 발광소자의 애노드이고, 제2의 전극(6404)은 발광소자의 캐소드이다. 즉, 유기 화합물(6403)을 포함하는 층이 제1의 전극(6402)과 제2의 전극(6404) 사이에 개재된 부분은 발광소자다.
여기에서, 애노드의 기능을 하는 제1의 전극(6402)에 사용되는 재료는 높은 일함수를 가진 재료인 것이 바람직하다. 예를 들면, 질화티탄막, 크롬막, 텅스텐막, Zn막, Pt막 등의 단층 막, 질화티탄막과 알루미늄을 주로 포함하는 막의 적층막, 질화티탄막, 알루미늄을 주로 포함하는 막, 질화티탄막의 삼중 구조로 할 수 있다. 이때 적층 구조의 경우, 배선으로서의 저항은 낮고 양질의 옴 접촉을 얻을 수 있다. 또한, 적층 구조는 애노드의 기능을 할 수 있다. 빛을 반사하는 금속막을 사용하는 경우, 빛을 투과하지 않는 애노드를 형성할 수 있다.
또한, 캐소드의 기능을 하는 제2의 전극(6404)에 사용되는 재료로는, 낮은 일함수의 재료와 투명 도전막을 포함하는 금속 박막의 적층 구조를 이용할 수 있다. 따라서, 금속 박막과 투광 특성을 지니는 투명 도전막이 사용되면, 투광할 수 있는 캐소드가 형성될 수 있다.
따라서, 도 64a의 화살표로 나타낸 바와 같이, 발광소자로부터의 빛은 톱 표면으로부터 얻을 수 있다. 즉, 발광소자를 도 62a 및 62b의 표시패널에 적용하는 경우, 빛은 실링 기판(6204) 측으로 방출된다. 따라서, 톱 방출 구조를 가지는 발광소자가 표시 장치에 사용되는 경우, 투광성을 가지는 기판은 실링 기판(6204)으로 사용된다.
또한, 광학막을 설치하는 경우, 광학막은 실링 기판(6204) 위에 설치될 수 있다.
이때 제1의 전극(6402)은 캐소드의 기능을 하는 낮은 일함수 재료를 포함하는 금속막을 사용하여 형성할 수 있다. 이 경우, 산화인듐주석이나 산화인듐아연 등의 투명 도전막을 제2의 전극(6404)으로 사용할 수 있다. 따라서, 이 구조에 따르면, 톱 방출의 투과성이 향상될 수 있다.
다음으로, 도 64b를 참조하여 보톰 방출 구조를 가지는 발광소자에 관하여 설명한다. 발광 구조 외에, 발광소자는 도 64a와 유사한 구조를 가지므로, 같은 도면 부호를 이용하여 설명한다.
여기에서, 애노드의 기능을 하는 제1의 전극(6402)에 사용되는 재료로서, 높은 일함수를 가지는 물질이 바람직하게 사용된다. 예를 들면, 산화인듐주석이나 산화인듐아연 등의 투명 도전막이 사용될 수 있다. 투광이 가능한 애노드는 투광성을 가지는 투명 도전막을 이용하여 형성할 수 있다.
또한, 캐소드의 기능을 하는 제2의 전극(6404)에 사용되는 재료로는, 낮은 일함수의 재료를 포함하는 금속막을 사용할 수 있다. 따라서, 빛을 반사하는 금속막이 사용되면, 빛을 투과하지 않는 캐소드가 형성될 수 있다.
이런 식으로, 도 64b에서 화살표로 나타낸 바와 같이, 발광소자로부터의 빛은 보톰 표면으로부터 얻어질 수 있다. 즉, 발광소자를 도 62에 나타낸 표시패널에 적용하는 경우, 빛은 기판(6210) 측으로 방출된다. 따라서, 표시 장치에 보톰 방출 구조를 가지는 발광소자가 사용되면, 투광성을 가지는 기판이 기판(6210)으로 사용된다.
또한, 광학막을 설치하는 경우, 기판(6210) 위에 광학막을 설치할 수 있다.
도 64c를 참조해서 듀얼 방출 구조를 가지는 발광소자에 관하여 설명한다. 발광 구조 외에, 발광소자는 도 64a와 유사한 구조를 가지므로, 같은 도면 부호를 이용하여 설명한다.
여기에서, 애노드의 기능을 하는 제1의 전극(6402)에 사용되는 재료는 높은 일함수를 가진 재료인 것이 바람직하다. 예를 들면, 산화인듐주석이나 산화인듐아연 등의 투명 도전막이 사용될 수 있다. 빛을 투과할 수 있는 애노드는 투광성을 가지는 투명 도전막을 사용하여 형성할 수 있다.
또한, 캐소드의 기능을 하는 제2의 전극(6404)에 사용되는 재료로는, 낮은 일함수의 재료와 투명 도전막을 포함하는 금속 박막의 적층 구조를 이용할 수 있다. 따라서, 금속 박막과 투광 특성을 지니는 투명 도전막이 사용되면, 투광할 수 있는 캐소드가 형성될 수 있다.
따라서, 도 64c의 화살표로 나타낸 바와 같이, 발광소자로부터의 빛은 양 표면으로부터 얻을 수 있다. 즉, 발광소자를 도 62a 및 62b의 표시패널에 적용하는 경우, 빛은 기판(6210)과 실링 기판(6204) 측으로 방출된다. 따라서, 듀얼 방출 구조를 가지는 발광소자가 표시 장치에 사용되는 경우, 투광성을 가지는 기판은 기판(6210)과 실링 기판(6204) 모두에 사용된다.
또한, 광학막을 설치하는 경우, 광학막은 기판(6210)과 실링 기판(6204) 위 모두에 설치될 수 있다.
또한, 본 발명은 백색 투광 소자와 색 필터를 사용하여 풀 컬러 표시를 실현하는 표시장치에 적용될 수 있다.
도 65에 나타낸 바와 같이, 하지막(6502)은 기판(6500) 위에 형성되고, 구동 트랜지스터(6501)는 그 위에 형성되고, 제1의 전극(6503)은 구동 트랜지스터(6501) 의 소스 전극에 접하게 형성되고, 유기 화합물(6504)과 제2의 전극(6505)을 포함하는 층이 그 위에 형성된다.
또한, 제1의 전극(6503)은 발광소자의 애노드이고, 제2의 전극(6505)은 발광소자의 캐소드다. 즉, 유기 화합물(6504)을 포함하는 층이 제1의 전극(6503)과 제2의 전극(6505) 사이에 개재된 부분이 발광소자다. 백색광은 도 65의 구조에서 방출된다. 그리고, 적색 필터(6506R), 녹색 필터(6506G), 청색 필터(6506B)가 발광소자 위에 설치되고, 따라서 풀 컬러 표시를 행할 수 있다. 또한, 이들 컬러 필터를 분리하기 위한 블랙 매트릭스(BM라고도 함)(6507)가 설치된다.
상기 발광소자의 구조는 본 발명의 표시장치에 적절히 이용될 수 있게 조합될 수 있다. 또한, 상기 표시패널과 발광소자의 구조는 예이며, 그것들은 다른 구조를 가지는 표시장치에 적용될 수 있다.
다음으로, 표시패널의 화소부의 부분적 단면도를 나타낸다.
우선, 폴리실리콘막이 트랜지스터의 반도체층에 사용된 경우에 관하여 도 66a 내지 67b를 참조하여 설명한다.
여기에서, 반도체층으로 예를 들면, 아모포스 실리콘막은 공지의 증착법에 의해 기판 위에 형성된다. 이때 아모포스 실리콘막에 한정되지 않고, 아모포스 구조를 가지는 반도체막이 사용될 수 있다. 또한, 아모포스 실리콘 게르마늄막 등의 아모포스 구조를 가지는 화합물 반도체막이 사용될 수 있다.
그리고, 아모포스 실리콘막은 레이저 결정화법, RTA나 어닐링로를 이용한 열결정화법, 결정화를 촉진하기 위한 금속원소를 사용하는 열결정화법 등에 의해 결 정화된다. 이것들은 조합하여 이용할 수 있다는 것은 말할 것도 없다.
상기 결정화에 의해, 부분적으로 결정화된 영역이 아모포스 실리콘막에 형성된다.
또한, 결정성이 부분적으로 증가한 결정성 반도체막은 원하는 형상으로 패터닝되어 결정화 영역으로부터 섬 형상 반도체막을 형성한다. 이 반도체막은 트랜지스터의 반도체층에 사용된다.
도 66a에 나타낸 바와 같이, 하지막(602)은 기판(601) 위에 형성되고, 반도체층은 그 위에 형성된다. 반도체층은 구동 트랜지스터(618)의 채널 형성 영역(603), LDD영역(604), 소스 또는 드레인 영역이 되는 불순물 영역(605)과, 용량(619)의 보톰 전극이 되는 채널 형성 영역(606), LDD영역(607), 불순물 영역(608)을 포함한다. 이때 채널 형성 영역(603)과 채널 형성 영역(606)에 채널 도핑을 행할 수 있다.
기판으로는, 유리기판, 석영기판, 세라믹기판 등을 사용할 수 있다. 또한, 하지막(602)으로는 질화알루미늄, 산화규소, 산화질화규소 등의 단층이나 그것들의 적층을 사용할 수 있다.
반도체층 위에, 게이트 전극(610), 용량(619)의 상부 전극(611)이 게이트 절연막(609)을 사이에 두고 형성된다.
층간 절연막(612)은 구동 트랜지스터(618)와 용량(619)을 덮어 형성되고, 배선(613)은 층간 절연막(612) 위에 형성되어 컨택트 홀을 통해 불순물 영역(605)과 접촉된다. 화소 전극(614)은 배선(613)과 접촉하여 형성되고, 절연체(615)는 화소 전극(614)과 배선(613)의 끝 부분을 덮어 형성된다. 여기에서, 포지티브형 감광성 아크릴 수지막이 사용된다. 그리고, 유기 화합물층(616)과 대향 전극(617)은 화소 전극(614) 위와, 유기 화합물층(616)이 화소 전극(614)과 대향 전극(617) 사이에 개재된 영역에 형성되고, 발광소자(620)가 형성된다.
또한, 도 66b에 나타낸 바와 같이, 영역(621)은 용량(619)의 상부 전극(611)이 용량(619)의 보톰 전극의 일부를 형성하는 LDD영역과 겹치는 데에 설치할 수 있다. 이때 도 66a와 공통인 부분은 동일한 도면 부호로 나타내고 그 설명은 생략한다.
또한, 도 67a에 나타낸 바와 같이, 용량(623)은 구동 트랜지스터(618)의 불순물 영역(605)과 접촉한 용량(613)과 같은 층에 형성된 제2의 상부 전극(622)을 포함할 수 있다. 이때, 도 66a와 공통인 부분은 동일한 도면 부호로 표시하고 그 설명은 생략한다. 제2의 상부 전극(622)과 불순물 영역(608)이 서로 접해 있으므로, 게이트 절연막(609)을 상부 전극(611)과 채널 형성 영역(606) 사이에 개재함으로써 형성된 제1의 용량은 층간 절연막(612)을 상부 전극(611)과 제2의 상부 전극(622) 사이에 개재함으로써 형성된 제2의 용량에 평행하게 연결되고, 이에 따라 제1의 용량과 제2의 용량을 포함하는 용량(623)이 형성된다. 이 용량(623)의 커패시턴스는 제1의 용량과 제2의 용량의 커패시턴스를 합한 것이다. 따라서, 좁은 영역과 큰 커패시턴스를 가지는 용량이 형성될 수 있다. 즉, 용량을 본 발명의 화소 구성의 용량으로 사용함으로써 구경 비의 향상이 실현될 수 있다.
또한, 용량은 도 67b에 나타낸 구조를 가질 수 있다. 하지막(702)은 기 판(701) 위에 형성되고 반도체층은 그 위에 형성된다. 반도체층은 구동 트랜지스터(718)의 채널 형성 영역(703), LDD영역(704), 소스 또는 드레인 영역이 되는 불순물 영역(705)을 포함한다. 이때 채널 형성 영역(703)에 채널 도핑을 행할 수 있다.
기판으로는, 유리기판, 석영기판, 세라믹기판 등을 사용할 수 있다. 또한, 하지막(702)으로는 질화알루미늄, 산화규소, 산화질화규소 등의 단층이나 그것들의 적층을 사용할 수 있다.
반도체층 위에, 게이트 전극(707), 제1의 전극(708)이 게이트 절연막(706)을 사이에 두고 형성된다.
제1의 층간 절연막(709)은 구동 트랜지스터(718)와 제1의 전극(708)을 덮어 형성되고, 배선(710)은 제1의 층간 절연막(709) 위에 형성되어 컨택트 홀을 통해 불순물 영역(705)과 접촉된다. 또한, 배선(710)의 것과 동일한 재료를 포함하는 제2의 전극(711)은 배선(710)과 동일한 층에 형성된다.
제2의 층간 절연막(712)은 배선(710)과 제2의 전극(711)을 덮어 형성되고, 화소 전극(713)은 제2의 층간 절연막(712) 위에 형성되어 컨택트 홀을 통해 배선(710)과 접촉한다. 또한, 화소 전극(713)의 것과 동일한 재료를 포함하는 제3의 전극(714)은 화소 전극(713)과 동일한 층에 형성된다. 여기에서, 제1의 전극(708), 제2의 전극(711), 제3의 전극(714)으로 형성된 용량(719)이 형성된다.
유기화합물층(716)과 대향 전극(717)은 화소 전극(713) 위와, 유기화합물층(716)이 화소 전극(713)과 대향 전극(716) 사이에 개재된 영역에 형성되고, 발광 소자(720)가 형성된다.
전술한 바와 같이, 결정성 반도체막이 반도체막으로 사용된 트랜지스터는 도 66a 내지 67b에 나타낸 구조를 가질 수 있다. 이때 도 66a 내지 67b에 나타낸 트랜지스터의 구조는 톱 게이트 구조를 가지는 트랜지스터의 예다. 즉, LDD 영역은 게이트 전극과 겹칠 수도 있고 겹치지 않을 수도 있으며, 일부가 겹칠 수도 있다. 또한, 게이트 전극은 테이퍼질 수 있고, LDD 영역은 게이트 전극의 테이퍼부 아래에서 자기 정렬된 방식으로 설치될 수 있다. 또한, 게이트 전극의 개수는 두 개로 한정되지 않고, 세 개 이상의 게이트 전극을 가지는 멀티 게이트 구조로 할 수 있고, 또는 오직 하나의 게이트 전극만이 설치될 수도 있다.
결정성 반도체막이 본 발명의 화소를 형성하는 트랜지스터의 반도체층(채널 형성 영역, 소스 영역, 드레인 영역 등)에 사용되는 경우, 주사선 구동회로와 신호선 구동회로는 화소부와 함께 용이하게 일체로 형성된다. 또한, 신호선 구동회로의 일부는 화소부와 함께 일체로 형성될 수 있고, 도 62a 및 62b의 표시패널에 나타낸 바와 같이, 다른 부분은 IC칩 위에 형성될 수 있어 COG 등에 의해 마운트된다. 이런 식으로, 제조 비용이 저감될 수 있다.
또한, 반도체층에 폴리실리콘을 사용하는 트랜지스터의 구조로서, 게이트 전극이 기판과 반도체층 사이에 개재된 구조, 즉, 게이트 전극이 반도체층 아래에 위치한 보톰 게이트 트랜지스터가 적용될 수 있다. 여기에서, 도 68a 및 68b는 보톰 게이트 트랜지스터가 적용되는 표시패널의 화소부의 부분적 단면도를 나타낸다.
도 68a에 나타낸 바와 같이, 하지막(802)은 기판(801) 위에 형성되고 게이트 전극(803)은 하지막(802) 위에 형성된다. 또한, 게이트 전극(803)과 동일한 재료를 포함하는 제1의 전극(804)은 게이트 전극(803)과 동일한 층에 형성된다. 게이트 전극(803)의 재료로는, 인이 첨가된 다결정 실리콘이 사용될 수 있다. 다결정 실리콘 외에, 금속과 실리콘의 화합물인 실리사이드도 사용될 수 있다.
또한, 게이트 절연막(805)은 게이트 전극(803)과 제1의 전극(804)을 덮어 형성된다. 게이트 절연막(805)으로는, 산화규소막, 질화규소막 등이 사용된다.
또한, 게이트 절연막(805) 위에, 반도체층이 형성된다. 반도체층은 구동 트랜지스터(822)의 채널 형성 영역(806), LDD영역(807), 소스 또는 드레인 영역이 되는 불순물 영역(808)과, 용량(823)의 제2의 전극이 되는 채널 형성 영역(809), LDD영역(810), 불순물 영역(811)을 포함한다. 이때 채널 형성 영역(806)과 채널 형성 영역(809)에 채널 도핑을 행할 수 있다.
기판으로는, 유리기판, 석영기판, 세라믹기판 등을 사용할 수 있다. 또한, 하지막(802)으로는 질화알루미늄, 산화규소, 산화질화규소 등의 단층이나 그것들의 적층을 사용할 수 있다.
제1의 층간 절연막(812)은 반도체층을 덮어 형성되고, 배선(813)은 제1의 층간 절연막(812) 위에 형성되어 컨택트 홀을 통해 불순물 영역(808)과 접촉된다. 또한, 배선(813)과 동일한 재료를 포함하는 제3의 전극(814)은 배선(813)과 동일한 층에 형성된다. 용량(823)은 제1의 전극(804), 제2의 전극, 제3의 전극(814)으로 형성된다.
또한, 개구(815)는 제1의 층간 절연막(812)에 형성된다. 제2의 층간 절연 막(816)은 구동 트랜지스터(822), 용량(823), 개구(815)를 덮어 형성된다. 화소 전극(817)은 제2의 층간 절연막(816) 위에 컨택트 홀을 통해 형성된다. 절연체(818)는 화소 전극(817)의 끝 부분을 덮어 형성된다. 예를 들면, 포지티브형 감광성 아크릴 수지막이 사용될 수 있다. 그리고, 유기화합물층(819)과 대향 전극(820)은 화소 전극(817) 위에, 그리고 유기화합물층(819)이 화소 전극(817)과 대향 전극(820) 사이에 형성된 영역에 형성되고, 발광소자(821)가 형성된다. 또한, 개구(815)가 발광소자(821) 아래에 위치한다. 즉, 발광소자(821)로부터의 발광이 기판 측으로부터 얻어지면, 개구(815)를 설치함으로써 투과성을 향상시킬 수 있다.
또한, 화소 전극(817)과 동일한 재료를 사용하는 제4의 전극(824)은 도 68a의 화소 전극(817)과 동일한 층에 형성될 수 있어 도 68b에 나타낸 구조가 된다. 또한, 제1의 전극(804), 제2의 전극, 제3의 전극(814), 제4의 전극(824)으로 형성된 용량(825)이 형성될 수 있다.
다음으로, 아모포스 실리콘막이 트랜지스터의 반도체층에 사용된 경우에 관하여 도 44a 내지 46b를 참조하여 설명한다.
아모포스 실리콘을 반도체층에 사용한 톱 게이트 구조의 트랜지스터의 단면을 도 44에 나타낸다. 도 44a에 나타낸 바와 같이, 기판(4401) 위에 하지막(4402)이 형성되어 있다. 또한 하지막(4402) 위에 화소전극(4403)이 형성되어 있다. 또한 화소전극(4403)과 동일한 층이 같은 재료로 되는 제1의 전극(4404)이 형성되어 있다.
기판으로는 유리 기판, 석영기판, 세라믹 기판 등을 사용할 수 있다. 또한 하지막(4402)로는, 질화 알루미늄이나 산화규소, 산화 질화규소(SiOxNy) 등의 단층이나 이것들의 적층을 사용할 수 있다.
또한 하지막(4402) 위에 배선(4405) 및 배선(4406)이 형성되고, 화소전극(4403)의 단부가 배선(4405)으로 덮어져 있다. 배선(4405) 및 배선(4406)의 상부에 N형 도전형을 가지는 N형 반도체층(4407) 및 N형 반도체층(4408)이 형성되어 있다. 또한 배선(4406)과 배선(4407)의 사이이고, 하지막(4409) 위에 반도체층(4409)이 형성되어 있다. 그리고, 반도체층(4409)의 일부는 N형 반도체층(4407) 및 N형 반도체층(4408) 위에까지 연장되어 있다. 또한, 이 반도체층은 아모포스 실리콘(a-Si), 미결정반도체(μ-Si) 등의 비결정성을 가지는 반도체막으로 형성되어 있다.
또한 반도체층(4409) 위에 게이트 절연막(4410)이 형성되어 있다. 또한 게이트 절연막(4410)과 동층의 같은 재료로 이루어지는 절연막(4411)이 제1의 전극(4404) 위에도 형성되어 있다. 이때, 게이트 절연막(4410)으로는 산화규소막이나 질화규소막 등을 사용할 수 있다.
또한 게이트 절연막(4410) 위에, 게이트 전극(4412)이 형성되어 있다. 또한 게이트 전극과 동층의 같은 재료로 된 제2의 전극(4413)이 제1의 전극(4411) 위에 절연막(4411)을 사이에 두고 형성되어 있다. 제1의 전극(4404) 및 제2의 전극(4413)에 절연막(4411)이 개재된 용량소자(4419)가 형성되어 있다. 또한 화소전극(4403)의 단부, 구동 트랜지스터(4418) 및 용량소자(4419)를 덮고, 층간 절연막(4414)이 형성되어 있다.
층간 절연막(4414) 및 그 개구부에 위치하는 화소전극(4403) 위에 유기화합 물층(4415) 및 대향전극(4416)이 형성되고, 화소전극(4403)과 대향전극(4416)에 유기화합물층(4415)이 개재된 영역에서는 발광소자(4417)가 형성되어 있다.
또한 도 44a에 나타내는 제1의 전극(4404)을 도 44b에 나타낸 바와 같이 제1의 전극(4420)으로 형성해도 된다. 제1의 전극(4420)은 배선(4405 및 4406)과 동층에 동일 재료로 형성되어 있다.
또한 아모포스 실리콘을 반도체층에 사용한 보텀 게이트 구조의 트랜지스터를 사용한 표시장치의 패널의 부분 단면을 도 45a 내지 46b에 나타낸다.
도 45a에 나타낸 바와 같이, 기판(4501) 위에 하지막(4502)이 형성되어 있다. 또한 하지막(4502) 위에 게이트 전극(4503)이 형성되어 있다. 또한 게이트 전극과 동층에 같은 재료로 되는 제1의 전극(4504)이 형성되어 있다. 게이트 전극(4503)의 재료로는 인이 첨가된 다결정 실리콘을 사용할 수 있다. 다결정 실리콘의 이외에, 금속과 실리콘의 화합물인 실리사이드도 된다.
또한 게이트 전극(4503) 및 제1의 전극(4504)을 덮도록 게이트 절연막(4505)이 형성되어 있다. 게이트 절연막(4505)으로는 산화규소막이나 질화규소막 등을 사용할 수 있다.
또한 게이트 절연막(4505) 위에, 반도체층(4506)이 형성되어 있다. 또한 반도체층(4506)과 동층을 같은 재료로 하는 반도체층(4507)이 형성되어 있다.
기판으로는 유리 기판, 석영기판, 세라믹 기판 등을 사용할 수 있다. 또한 하지막(4502)으로는, 질화 알루미늄이나 산화규소, 산화 질화규소(SiOxNy) 등의 단층이나 이것들의 적층을 사용할 수 있다.
반도체층(4506) 위에는 N형태의 도전성을 가지는 N형 반도체층(4508, 4509)이 형성되고, 반도체층(4507) 위에는 N형 반도체층(4510)이 형성되어 있다.
N형 반도체층(4508, 4509, 4510) 위에는 각각 배선(4511, 4512)이 형성되고, N형 반도체층(4510) 위에는 배선(4511 및 4512)과 동층의 동일 재료로 된 도전층(4513)이 형성되어 있다.
따라서, 반도체층(4507), N형 반도체층(4510) 및 도전층(4513)으로 이루어지는 제2의 전극이 구성된다. 이때, 이 제2의 전극과 제1의 전극(4504)에 게이트 절연막(4502)를 개재한 구조의 용량소자(4520)가 형성되어 있다.
또한 배선(4511)의 한쪽의 단부는 연장하고, 그 연장한 배선(4511) 상부에 접해서 화소전극(4514)이 형성되어 있다.
또한 화소전극(4514)의 단부, 구동 트랜지스터(4519) 및 용량소자(4520)를 덮도록 절연물(4515)이 형성되어 있다.
화소전극(4514) 및 절연물(4515) 위에는 유기화합물층(4516) 및 대향전극(4517)이 형성되고, 화소전극(4514)과 대향전극(4517)에 유기화합물층(4516)이 개재된 영역에는 발광소자(4518)가 형성되어 있다.
용량소자의 제2의 전극의 일부가 되는 반도체층(4507) 및 N형 반도체층(4510)은 설치하지 않아도 된다. 즉 제2의 전극은 도전층(4513)으로 하고 제1의 전극(4504)과 도전층(4513)에서 게이트 절연막이 개재된 구조의 용량소자로 해도 된다.
이때, 도 45a에 있어서, 배선(4511)을 형성하기 전에 화소전극(4514)을 형성 함으로써 도 45b에 나타낸 바와 같은, 화소전극(4514)으로 이루어지는 제2의 전극(4521)과 제1의 전극(4504)에서 게이트 절연막(4505)이 개재된 구조의 용량소자(4522)를 형성할 수 있다.
이때, 도 45에서는, 반대 스태거형 채널 에칭 구조의 트랜지스터에 대해서 나타냈지만, 물론 채널 보호 구조의 트랜지스터여도 된다. 채널 보호 구조의 트랜지스터의 경우에 대해서, 도 46a, 46b를 이용하여 설명한다.
도 46a에 나타내는 채널 보호형 구조의 트랜지스터는 도 45a에 나타낸 채널 에칭 구조의 구동 트랜지스터(4519)의 반도체층(4506)의 채널이 형성되는 영역 위에 에칭의 마스크가 되는 절연물(4601)이 설치되는 점이 다르고, 다른 공통 부분은 공통 부호를 사용한다.
마찬가지로, 도 46b에 나타내는 채널 보호형 구조의 트랜지스터는 도 45b에 나타낸 채널 에칭 구조의 구동 트랜지스터(4519)의 반도체층(4506)의 채널이 형성되는 영역 위에 에칭의 마스크가 되는 절연물(4601)이 설치되는 점이 다르고, 다른 공통 부분은 공통 부호를 사용한다.
본 발명의 화소를 구성하는 트랜지스터의 반도체층(채널 형성 영역이나 소스 영역이나 드레인 영역 등)에 비정질 반도체막을 사용함으로써 제조 비용을 삭감할 수 있다.
이때, 본 발명의 화소 구성을 적용할 수 있다. 트랜지스터의 구조나, 용량소자의 구조는 전술한 구성에 한정되지 않고, 여러 가지 구성의 트랜지스터의 구조나, 용량소자의 구조의 것을 사용할 수 있다.
또한, 본 실시예에서 서술한 내용은, 실시예 1 ~ 실시예 5에 서술한 내용과 자유롭게 조합하여 실시할 수 있다.
(실시예 7)
본 실시예에서는 트랜지스터를 비롯한 반도체장치를 제작하는 방법으로서, 플라스마처리를 이용해서 반도체장치를 제작하는 방법에 관하여 설명한다.
도 47은, 트랜지스터를 포함하는 반도체장치의 구조 예를 게시한 도면이다. 또한, 도 47에 있어서, 도 47b는 도 47a의 a-b사이의 단면도에 해당하고, 도 47c는 도 47a의 c-d 사이의 단면도에 해당한다.
도 47에 나타내는 반도체장치는, 기판(4701) 위에 절연막(4702)을 사이에 두고 설치된 반도체막(4703a, 4703b)과, 그 반도체막(4703a, 4703b) 위에 게이트 절연막(4704)을 사이에 두고 설치된 게이트 전극(4705)과, 게이트 전극을 덮어서 설치된 절연막(4706, 4707)과, 반도체막(4703a, 4703b)의 소스 영역 또는 드레인 영역과 전기적으로 접속하고 절연막(4707) 위에 설치된 도전막(4708)을 가지고 있다. 이때, 도 47에 있어서는, 반도체막(4703a)의 일부를 채널 영역으로 사용한 N채널형 트랜지스터(4710a)와 반도체막(4703b)의 일부를 채널 영역으로 사용한 P채널형 트랜지스터(4710b)를 설치한 경우를 보이고 있지만, 이 구성에 한정되지 않는다. 예를 들면 도 47에서는, N채널형 트랜지스터(4710a)에 LDD영역을 설치하고, P채널형 트랜지스터(4710b)에는 LDD영역을 설치하지 않았지만, 양쪽에 설치한 구성으로 해도 되고 양쪽에 설치하지 않는 구성으로 하는 것도 가능하다.
이때, 본 실시예에서는 상기 기판(4701), 절연막(4702), 반도체막(4703a 및 4703b), 게이트 절연막(4704), 절연막(4706) 또는 절연막(4707) 중 적어도 어느 한 층에, 플라스마처리를 이용해서 산화 또는 질화함으로써 반도체막 또는 절연막을 산화 또는 질화함으로써, 도 47에 나타낸 반도체장치를 제작한다. 이렇게, 플라스마처리를 이용해서 반도체막 또는 절연막을 산화 또는 질화함으로써, 그 반도체막 또는 절연막의 표면을 개질하고, CVD 법이나 스퍼터링법에 의해 형성한 절연막에 비해 보다 치밀한 절연막을 형성할 수 있으므로, 핀홀 등의 결함을 억제해 반도체장치의 특성 등을 향상시키는 것이 가능해 진다.
본 실시예에서는 상기 도 47에 있어서의 반도체막(4703a 및 4703b) 또는 게이트 절연막(4704)에 플라스마처리를 행하고, 그 반도체막(4703a 및 4703b) 또는 게이트 절연막(4704)을 산화 또는 질화함으로써 반도체장치를 제작하는 방법에 대해서 도면을 참조해서 설명한다.
우선, 기판 위에 설치된 섬 형상의 반도체막에 있어서, 그 섬 형상의 반도체막의 단부를 직각에 가까운 형상으로 설치하는 경우에 대해서 나타낸다.
우선, 기판(4701) 위에 섬 형상의 반도체막(4703a, 4703b)을 형성한다(도 48a). 섬 형상의 반도체막(4703a, 4703b)은, 기판(4701) 위에 미리 형성된 절연막(4702) 위에 스퍼터링법, LPCVD법, 플라즈마CVD법 등을 dl용해서 실리콘(Si)을 주성분으로 하는 재료(예를 들면 SiXGe1 -x 등) 등을 사용해서 비정질반도체막을 형성하고, 그 비정질반도체막을 결정화시켜, 반도체막을 선택적으로 에칭하는 것에 의해 설치할 수 있다. 또한, 비정질반도체막의 결정화는, 레이저 결정화법, RTA또는 퍼니스 어닐로를 사용하는 열결정화법, 결정화를 촉진하는 금속 원소를 사용하는 열결정화법 또는 이것들 방법을 조합한 방법 등의 결정화법에 의해 행할 수 있다. 또한, 도 48에서는, 섬 형상의 반도체막의 단부(4703a, 4703b)를 직각에 가까운 형상(θ = 85 ~ 100°)으로 설치한다.
다음으로, 플라스마처리를 행해 반도체막(4703a, 4703b)을 산화 또는 질화함으로써, 그 반도체막(4703a, 4703b)의 표면에 각각 산화막 또는 질화막(4721a, 4721b)(이하, 절연막(4721a), 절연막(4721b)이라고도 한다)을 형성한다(도 48b). 예를 들면 반도체막(4703a, 4703b)으로 Si를 사용한 경우, 절연막(4721a) 및 절연막(4721b)으로서, 산화규소 또는 질화규소가 형성된다. 또한 플라스마처리에 의해 반도체막(4703a, 4703b)을 산화시킨 후에, 다시 플라스마처리를 행함으로써 질화시켜도 된다. 이 경우, 반도체막(4703a, 4703b)에 접해서 산화규소가 형성되고, 그 산화규소의 표면에 질화산화규소(SiNxOy)(x>y)가 형성된다. 또한, 플라스마처리에 의해 반도체막을 산화할 경우에는, 산소분위기 하(예를 들면 산소와 희가스(rare gas)(He, Ne, Ar, Kr, Xe 중 적어도 하나를 포함한다) 분위기 하 또는 산소와 수소와 희가스(rare gas) 분위기 하 또는 일산화이질소와 희가스(rare gas) 분위기 하)에서 플라스마처리를 행한다. 한편, 플라스마처리에 의해 반도체막을 질화할 경우에는, 질소분위기 하(예를 들면 질소와 희가스(rare gas)(He, Ne, Ar, Kr, Xe 중 적어도 하나를 포함한다) 분위기 하 또는 질소와 수소와 희가스(rare gas) 분위기 하 또는 NH3과 희가스(rare gas) 분위기 하)에서 플라스마처리를 행한다. 희가 스(rare gas)로는, 예를 들면 Ar를 사용할 수 있다. 또한 Ar와 Kr를 혼합한 가스를 사용해도 된다. 그 때문에 절연막(4721a, 4721b)은, 플라스마처리에 사용한 희가스(rare gas)(He, Ne, Ar, Kr, Xe 중 적어도 하나를 포함한다)를 포함하여, Ar을 사용했을 경우에는 절연막(4721a, 4721b)에 Ar가 포함되어 있다.
또한 플라스마처리는, 상기 가스의 분위기에 있어서, 전자밀도가 1×1011cm-3 이상 1×1013cm-3 이하이며, 플라즈마의 전자온도가 0.5eV 이상 1.5eV 이하로 행한다. 플라즈마의 전자밀도가 고밀도이며, 기판(4701) 위에 형성된 피처리물(여기에서는, 반도체막(4703a, 4703b)) 부근에서의 전자온도가 낮으므로, 피처리물에 대한 플라즈마에 의한 손상을 방지할 수 있다. 또한 플라즈마의 전자밀도가 1×1011cm-3 이상으로 고밀도이므로, 플라스마처리를 이용하여, 피조사물을 산화 또는 질화함으로써 형성되는 산화물 또는 질화막은, CVD법이나 스퍼터링법 등에 의해 형성된 막에 비해 막 두께 등이 균일성이 뛰어나고, 치밀한 막을 형성할 수 있다. 또한 플라즈마의 전자온도가 1eV 이하로 낮으므로, 종래의 플라스마처리나 열산화법에 비해 저온도에서 산화 또는 질화처리를 행할 수 있다. 예를 들면, 유리 기판의 왜점 온도보다도 100도 이상 낮은 온도로 플라스마처리를 실시해도 충분히 산화 또는 질화처리를 행할 수 있다. 또한, 플라즈마를 형성하기 위한 주파수로는, 마이크로파(2.45GHz) 등의 고주파를 사용할 수 있다. 또한, 이하에 특별한 언급이 없는 경우에는, 플라스마처리는 상기 조건을 이용해서 행하는 것으로 한다.
다음으로, 절연막(4721a, 4721b)을 덮도록 게이트 절연막(4704)을 형성한다 (도 48c). 게이트 절연막(4704)은, 스퍼터링법, LPCVD법, 플라즈마CVD법 등을 이용하여, 산화규소, 질화규소, 산화 질화규소(SiOxNy)(x>y), 질화산화규소(SiNxOy)(x>y) 등의 산소 또는 질소를 가지는 절연막의 단층 구조, 또는 이것들의 적층구조로 설치할 수 있다. 예를 들면 반도체막(4703a, 4703b)으로서 Si를 사용하고, 플라스마처리에 의해 그 Si를 산화시킴으로써 그 반도체막(4703a, 4703b) 표면에 절연막(4721a, 4721b)으로서 산화규소를 형성했을 경우, 그 절연막(4721a, 4721b) 위에 게이트 절연막으로서 산화규소(SiOx)를 형성한다. 또한 상기 도 48b에 있어서, 플라스마처리에 의해 반도체막(4703a, 4703b)을 산화 또는 질화함으로써 형성된 절연막(4721a, 4721b)의 막 두께가 충분할 경우에는, 그 절연막(4721a, 4721b)을 게이트 절연막으로서 사용하는 것도 가능하다.
다음으로, 게이트 절연막(4704) 위에 게이트 전극(4705) 등을 형성함으로써, 섬 형상의 반도체막(4703a, 4703b)을 채널 영역으로서 사용한 N채널형 트랜지스터(4710a), P채널형 트랜지스터(4710b)를 가지는 반도체장치를 제작할 수 있다(도 48d).
이와 같이, 반도체막(4703a, 4703b) 위에 게이트 절연막(4704)을 설치하기 전에, 플라스마처리에 의해 반도체막(4703a, 4703b)의 표면을 산화 또는 질화함으로써, 채널 영역의 단부(4751a, 4751b) 등에 있어서의 게이트 절연막(4704)의 피복 불량에 기인하는 게이트 전극과 반도체막의 쇼트 등을 방지할 수 있다. 즉, 섬 형상의 반도체막의 단부가 직각에 가까운 형상(θ＝85 ~ 100°)을 가질 경우에는, CVD법이나 스퍼터링법 등에 의해 반도체막을 덮도록 게이트 절연막을 형성했을 때 에, 반도체막의 단부에 있어서 게이트 절연막의 절단 등에 의한 피복 불량의 문제가 생길 우려가 있지만, 미리 반도체막의 표면에 플라스마처리를 이용해서 산화 또는 질화함으로써, 반도체막의 단부에 있어서의 게이트 절연막의 피복 불량 등을 방지하는 것이 가능해 진다.
상기 도 48에 있어서, 게이트 절연막(4704)을 형성한 후에 플라스마처리를 행함으로써, 게이트 절연막(4704)를 산화 또는 질화시켜도 된다. 이 경우, 반도체막(4703a, 4703b)을 덮도록 형성된 게이트 절연막(4704)(도 49a)에 플라스마처리를 행하고, 게이트 절연막(4704)을 산화 또는 질화함으로써, 게이트 절연막(4704)의 표면에 산화막 또는 질화막(4805)(이하, 절연막(4805)이라고도 적는다)을 형성한다(도 49b). 플라스마처리의 조건은, 상기 도 48b와 같이 행할 수 있다. 또한 절연막(4805)은, 플라스마처리에 사용한 희가스(rare gas)를 포함하는데, 예를 들면 Ar를 사용한 경우에는 절연막(4805)에 Ar가 포함되어 있다.
도 49b에 있어서, 일단 산소분위기 하에서 플라스마처리를 함으로써 게이트 절연막(4704)을 산화시킨 후에, 다시 질소분위기 하에서 플라스마처리를 함으로써 질화시켜도 된다. 이 경우, 반도체막(4703a, 4703b) 형으로 산화규소 또는 산화 질화규소(SiOxNy)(x>y)가 형성되고, 게이트 전극(4705)에 접해서 질화산화규소(SiNxOy)(x>y)가 형성된다. 그 후에 절연막(4805) 위에 게이트 전극(4705) 등을 형성함으로써, 섬 형상의 반도체막(4703a, 4703b)을 채널 영역으로 사용한 N채널형 트랜지스터(4710a), P채널형 트랜지스터(4710b)를 가지는 반도체장치를 제작할 수 있다(도 49c). 이렇게, 게이트 절연막에 플라스마처리를 함으로써, 상기 게이트 절 연막의 표면을 산화 또는 질화함으로써, 게이트 절연막의 표면을 개질해 치밀한 막을 형성할 수 있다. 플라스마처리를 행함으로써 얻어지는 절연막은, CVD법이나 스퍼터링법으로 형성된 절연막에 비해 치밀해서 핀홀 등의 결함도 적으므로, 트랜지스터의 특성을 향상시킬 수 있다.
도 49에 있어서는, 미리 반도체막(4703a, 4703b)에 플라스마처리를 행함으로써, 그 반도체막(4703a, 4703b)의 표면을 산화 또는 질화시킨 경우를 나타냈지만, 반도체막(4703a, 4703b)에 플라스마처리를 행하지 않고 게이트 절연막(4704)을 형성한 후에 플라스마처리를 행하는 방법을 이용해도 된다. 이렇게, 게이트 전극을 형성하기 전에 플라스마처리를 행함으로써, 반도체막의 단부에 있어서 게이트 절연막의 절단 등에 의한 피복 불량이 생겼을 경우라도, 피복 불량에 의해 노출한 반도체막을 산화 또는 질화할 수 있으므로, 반도체막의 단부에 있어서의 게이트 절연막의 피복 불량에 기인하는 게이트 전극과 반도체막의 쇼트 등을 방지할 수 있다.
이와 같이, 섬 형상의 반도체막의 단부를 직각에 가까운 형상으로 설치했을 경우라도, 반도체막 또는 게이트 절연막에 플라스마처리를 행하고, 그 반도체막 또는 게이트 절연막을 산화 또는 질화함으로써, 반도체막의 단부에 있어서의 게이트 절연막의 피복 불량에 기인하는 게이트 전극과 반도체막의 쇼트 등을 방지할 수 있다.
다음으로, 기판 위에 설치된 섬 형상의 반도체막에 있어서, 그 섬 형상의 반도체막의 단부를 테이퍼 형상(θ = 30 ~ 85°)으로 설치할 경우에 대해서 나타낸다.
우선, 기판(4701) 위에 섬 형상의 반도체막(4703a, 4703b)을 형성한다(도 50a). 섬 형상의 반도체막(4703a, 4703b)은, 기판(4701) 위에 미리 형성된 절연막(4702) 위에 스퍼터링법, LPCVD법, 플라즈마CVD법 등을 이용해서 실리콘(Si)을 주성분으로 하는 재료(예를 들면 SiXGe1 -X 등) 등을 사용해서 비정질반도체막을 형성하고, 그 비정질반도체막을 레이저 결정화법, RTA 또는 퍼니스 어닐로를 사용하는 열결정화법, 결정화를 촉진하는 금속 원소를 사용하는 열결정화법 등의 결정화법에 의해 결정화시켜, 선택적으로 반도체막을 에칭해서 제거함으로써 설치할 수 있다. 또한, 도 50에서는, 섬 형상의 반도체막의 단부를 테이퍼 형상(θ = 30 ~ 85°)으로 설치한다.
다음으로, 반도체막(4703a, 4703b)을 덮도록 게이트 절연막(4704)를 형성한다(도 50b). 게이트 절연막(4704)은, 스퍼터링법, LPCVD법, 플라즈마CVD법 등을 이용하고, 산화규소, 질화규소, 산화 질화규소(SiOxNy)(x>y), 질화산화규소(SiNxOY)(x>y) 등의 산소 또는 질소를 가지는 절연막의 단층 구조, 또는 이것들의 적층구조로 설치할 수 있다.
다음으로, 플라스마처리를 행해 게이트 절연막(4704)을 산화 또는 질화함으로써, 상기 게이트 절연막(4704)의 표면에 각각 산화막 또는 질화막(4724)(이하, 절연막(4724)이라고도 적는다)을 형성한다(도 50c). 또한, 플라스마처리의 조건은 상기와 같이 행할 수 있다. 예를 들면 게이트 절연막(4704)으로 산화규소 또는 산화 질화규소(SiOxNY)(x>y)를 사용했을 경우, 산소분위기 하에서 플라스마처리를 행 해 게이트 절연막(4704)를 산화함으로써, 게이트 절연막의 표면에는 CVD법이나 스퍼터링법 등에 의해 형성된 게이트 절연막에 비해 핀홀 등의 결함이 적고 매우 치밀한 막을 형성할 수 있다. 한편, 질소분위기 하에서 플라스마처리를 행해 게이트 절연막(4704)을 질화함으로써, 게이트 절연막(4704)의 표면에 절연막(4724)으로서 질화산화규소(SiNxOy)(x>y)를 설치할 수 있다. 또한 일단 산소분위기 하에서 플라스마처리를 함으로써 게이트 절연막(4704)을 산화시킨 후에, 다시 질소분위기 하에서 플라스마처리를 함으로써 질화시켜도 된다. 또한 절연막(4724)은, 플라스마처리에 사용한 희가스(rare gas)를 포함하는데, 예를 들면 Ar를 사용했을 경우에는 절연막(4724) 속에 Ar가 포함되어 있다.
다음으로, 게이트 절연막(4704) 위에 게이트 전극(4705) 등을 형성함으로써, 섬 형상의 반도체막(4703a, 4703b)을 채널 영역으로서 사용한 N채널형 트랜지스터(4710a), P채널형 트랜지스터(4710b)를 가지는 반도체장치를 제작할 수 있다(도 50d).
이와 같이, 게이트 절연막에 플라스마처리를 함으로써, 게이트 절연막의 표면으로 산화막 또는 질화막으로 형성된 절연막을 설치하여, 게이트 절연막의 표면을 개질할 수 있다. 플라스마처리를 행함으로써 산화 또는 질화된 절연막은, CVD법이나 스퍼터링법으로 형성된 게이트 절연막에 비해 매우 치밀하고 핀홀 등의 결함도 적으므로, 트랜지스터의 특성을 향상시킬 수 있다. 또한 반도체막의 단부를 테이퍼 형상으로 함으로써, 반도체막의 단부에 있어서의 게이트 절연막의 피복 불량에 기인하는 게이트 전극과 반도체막의 쇼트 등을 억제할 수 있는데, 게이트 절연 막을 형성한 후에 플라스마처리를 행함으로써, 더욱 게이트 전극과 반도체막의 쇼트 등을 방지할 수 있다.
다음으로, 도 50과는 다른 반도체장치의 제작 방법에 관해서 도면을 참조해서 설명한다. 구체적으로는, 테이퍼 형상을 가지는 반도체막의 단부에 선택적으로 플라스마처리를 행할 경우에 관해서 나타낸다.
우선, 기판(4701) 위에 섬 형상의 반도체막(4703a, 4703b)을 형성한다(도 51a). 섬 형상의 반도체막(4703a, 4703b)은, 기판(4701) 위에 미리 형성된 절연막(4702) 위에 스퍼터링법, LPCVD법, 플라즈마CVD법 등을 이용해서 실리콘(Si)을 주성분으로 하는 재료(예를 들면 SiXGe1 -X 등) 등을 사용해서 비정질반도체막을 형성하고, 그 비정질반도체막을 결정화시켜, 레지스트(4725a, 4725b)를 마스크로 해서 반도체막을 선택적으로 에칭함으로써 설치할 수 있다. 또한, 비정질반도체막의 결정화는, 레이저 결정화법, RTA 또는 퍼니스 어닐로를 사용하는 열결정화법, 결정화를 촉진하는 금속 원소를 사용하는 열결정화법 또는 이들 방법을 조합한 방법 등의 결정화법에 의해 행할 수 있다.
다음으로, 반도체막의 에칭에 사용한 레지스트(4725a, 4725b)를 제거하기 전에, 플라스마처리를 행해 섬 형상의 반도체막(4703a, 4703b)의 단부를 선택적으로 산화 또는 질화함으로써, 그 반도체막(4703a, 4703b)의 단부에 각각 산화막 또는 질화막(4726)(이하, 절연막(4726)이라고 한다)을 형성한다(도 51b). 플라스마처리는, 전술한 조건하에서 행한다. 또한 절연막(4726)은, 플라스마처리에 사용한 희가 스(rare gas)를 포함한다.
다음으로, 반도체막(4703a, 4703b)을 덮도록 게이트 절연막(4704)을 형성한다(도 51c). 게이트 절연막(4704)은, 상기와 같이 설치할 수 있다.
다음으로, 게이트 절연막(4704) 위에 게이트 전극(4705) 등을 형성함으로써, 섬 형상의 반도체막(4703a, 4703b)을 채널 영역으로 사용한 N채널형 트랜지스터(4710a), P채널형 트랜지스터(4710b)를 가지는 반도체장치를 제작할 수 있다(도 51d).
반도체막(4703a, 4703b)의 단부를 테이퍼 형상으로 설치했을 경우, 반도체막(4703a, 4703b)의 일부에 형성되는 채널 영역의 단부(4752a, 4752b)도 테이퍼 형상이 되어 반도체막의 막 두께나 게이트 절연막의 막 두께가 중앙 부분에 비해 변화되므로, 트랜지스터의 특성에 영향을 끼칠 경우가 있다. 그 때문에 여기에서는 플라스마처리에 의해 채널 영역의 단부를 선택적으로 산화 또는 질화하고, 상기 채널 영역의 단부가 되는 반도체막에 절연막을 형성함으로써, 채널 영역의 단부에 기인하는 트랜지스터에의 영향을 저감할 수 있다.
도 51에서는, 반도체막(4703a, 4703b)의 단부에 한해서 플라스마처리에 의해 산화 또는 질화를 행한 예를 게시했지만, 물론 상기 도 50에서 도시한 바와 같이 게이트 절연막(4704)에도 플라스마처리를 행해서 산화 또는 질화시키는 것도 가능하다(도 53a).
다음으로, 상기와는 다른 반도체장치의 제작 방법에 관해서 도면을 참조해서 설명하는, 테이퍼 형상을 가지는 반도체막에 플라스마처리를 행할 경우에 관해서 나타낸다.
우선, 기판(4701) 위에 상기와 같이 섬 형상의 반도체막(4703a, 4703b)을 형성한다(도 52a).
다음으로, 플라스마처리를 행해 반도체막(4703a, 4703b)을 산화 또는 질화함으로써, 그 반도체막(4703a, 4703b)의 표면에 각각 산화막 또는 질화막(4727a, 4727b)(이하, 절연막(4727a), 절연막(4727b)이라고 한다)을 형성한다(도 52b). 플라스마처리는 전술한 조건하에서 마찬가지로 행할 수 있다. 예를 들면 반도체막(4703a, 4703b)으로서 Si를 사용했을 경우, 절연막(4727a) 및 절연막(4727b)으로서, 산화규소(SiOx) 또는 질화규소(SiNx)이 형성된다. 또한 플라스마처리에 의해 반도체막(4703a, 4703b)을 산화시킨 후에, 다시 플라스마처리를 행함으로써 질화시켜도 된다. 이 경우, 반도체막(4703a, 14703b)에 접해서 산화규소 또는 산화 질화규소(SiOxNy)(x>y)가 형성되고, 그 산화규소의 표면에 질화산화규소(SiNxOy)(x>y)가 형성된다. 그 때문에 절연막(4727a, 4727b)은 플라스마처리에 사용한 희가스(rare gas)를 포함한다. 또한, 플라스마처리에 의해 반도체막(4703a, 4703b)의 단부도 동시에 산화 또는 질화된다.
다음으로, 절연막(4727a, 4727b)을 덮도록 게이트 절연막(4704)을 형성한다(도 52c). 게이트 절연막(4704)은, 스퍼터링법, LPCVD법, 플라즈마CVD법 등을 이용하고, 산화규소, 질화규소, 산화 질화규소(SiOxNy)(x>y), 질화산화규소(SiNxOY)(x>y) 등의 산소 또는 질소를 가지는 절연막의 단층 구조, 또한 이것들의 적층구조로 설치할 수 있다. 예를 들면 반도체막(4703a, 4703b)으로서 Si를 사 용해서 플라스마처리에 의해 산화시킴으로써 그 반도체막(4703a, 4703b) 표면에 절연막(4727a, 4727b)으로서 산화규소를 형성했을 경우, 그 절연막(4727a, 4727b) 위에 게이트 절연막으로서 산화규소를 형성한다.
다음으로, 게이트 절연막(4704) 위에 게이트 전극(4705) 등을 형성함으로써, 섬 형상의 반도체막(4703a, 4703b)을 채널 영역으로서 사용한 N채널형 트랜지스터(4710a), P채널형 트랜지스터(4710b)를 가지는 반도체장치를 제작할 수 있다(도 52d).
반도체막의 단부를 테이퍼 형상으로 설치했을 경우, 반도체막의 일부에 형성되는 채널 영역의 단부(4753a, 4753b)도 테이퍼 형상이 되므로, 반도체소자의 특성에 영향을 끼칠 경우가 있다. 그 때문에 플라스마처리에 의해 반도체막을 산화 또는 질화함으로써, 결과적으로 채널 영역의 단부도 산화 또는 질화되므로 반도체소자에 대한 영향을 저감할 수 있다.
도 52에서는, 반도체막(4703a, 4703b)에 한해서 플라스마처리에 의해 산화 또는 질화를 행한 예를 게시했지만, 물론 상기 도 50에서 도시한 바와 같이 게이트 절연막(4704)에 플라스마처리를 행해서 산화 또는 질화시키는 것도 가능하다(도 53b). 이 경우, 일단 산소분위기 하에서 플라스마처리를 함으로써 게이트 절연막(4704)을 산화시킨 후에, 다시 질소분위기 하에서 플라스마처리를 함으로써 질화시켜도 된다. 이 경우, 반도체막(4703a, 4703b) 형태로 산화규소 또는 산화 질화규소(SiOxNy)(x>y)가 형성되고, 게이트 전극(4705)에 접해서 질화산화규소(SiNxOy)(x>y)가 형성된다.
이와 같이, 플라스마처리를 행해 반도체막 또는 게이트 절연막을 산화 또는 질화해서 표면을 개질함으로써, 매우 치밀하고 막질이 좋은 절연막을 형성할 수 있다. 그 결과, 절연막을 얇게 형성할 경우여도 핀홀 등의 결함을 방지하고, 트랜지스터 등의 반도체소자의 미세화 및 고성능화를 실현하는 것을 달성할 수 있다.
이때, 본 실시예에서는 상기 도 47에 있어서의 반도체막(4703a 및 4703b) 또는 게이트 절연막(4704)에 플라스마처리를 행하고, 그 반도체막(4703a 및 4703b) 또는 게이트 절연막(4704)에 산화 또는 질화를 행했지만, 플라스마처리를 이용해서 산화 또는 질화를 행하는 층은, 이것에 한정되지 않는다. 예를 들면 기판(4701) 또는 절연막(4702)에 플라스마처리를 행해도 되고, 절연막(4706) 또는 절연막(4707)에 플라스마처리를 행해도 된다.
이때, 본 실시예에서 서술한 내용은, 실시예 1 ~ 실시예 6에서 서술한 내용과 자유롭게 조합하여 실시할 수 있다.
(실시예 8)
본 실시예에서는 실시예 1 내지 실시예 5에 서술한 구동방법을 제어하는 하드웨어에 대해서 서술한다.
대략의 구성도를 도 54에 나타낸다. 기판(6201) 위에, 화소부(6204)가 배치되어 있다. 신호선 구동회로(6206)나 주사선 구동회로(6205)가 배치되어 있을 경우가 많다. 그 이외에도, 전원회로나 프리-차지 회로나 타이밍 생성 회로 등이 배치되어 있는 경우도 있다. 또한 신호선 구동회로(6206)나 주사선 구동회로(6205)가 배치되지 않는 경우도 있다. 그 경우는, 기판(6201)에 배치되지 않은 것은, IC에 형성되는 것이 많다. 그 IC는, 기판(6201) 위에, COG(Chip On Glass)에 의해 배치되어 있을 경우도 많다. 또는, 주변회로기판(6252)과 기판(6201)을 접속하는 접속 기판(6207) 위에, IC가 배치될 경우도 있다.
주변회로기판(6252)에는, 신호(6253)가 입력된다. 그리고, 콘트롤러(6258)가 제어하고, 메모리(6259, 6250) 등에 신호가 보존된다. 신호(6253)가 아날로그 신호인 경우에는, 아날로그-디지털 변환을 행한 후, 그리고, 메모리(6259, 6250) 등에 보존되는 것이 많다. 그리고, 콘트롤러(6258)가 메모리(6259, 6250) 등에 보존된 신호를 사용하여, 기판(6251)에 신호를 출력한다.
실시예 1 ~ 실시예 5에서 서술한 구동방법을 실현하기 위해서, 콘트롤러(6258)가, 서브 프레임의 출현 순서 등을 제어하고, 기판(6251)에 신호를 출력한다.
이때, 본 실시예에서 서술한 내용은, 실시예 1 ~ 실시예 7에서 서술한 내용과 자유롭게 조합하여 실시할 수 있다.
(실시예 9)
본 실시예에서는 본 발명의 표시장치를 사용한 EL모듈 및 EL텔레비전 수상기의 구성 예에 관하여 설명한다.
도 55는 표시 패널(6301)과, 회로기판(6302)을 조합한 EL모듈을 나타내고 있다. 표시 패널(6301)은 화소부(6303), 주사선 구동회로(6304) 및 신호선 구동회로(6305)를 가지고 있다. 회로기판(6302)에는, 예를 들면 컨트롤 회로(6306)나 신호 분할 회로(6307) 등이 형성되어 있다. 표시 패널(6301)과 회로기판(6302)은 접 속 배선(6308)에 의해 접속되어 있다. 접속 배선으로는 FPC 등을 사용할 수 있다.
컨트롤 회로(6306)는, 실시예 8에 있어서의, 콘트롤러(6208)나 메모리(6209, 6210) 등에 해당한다. 주로, 컨트롤 회로(6306)에서, 서브 프레임의 출현 순서 등을 제어하고 있다.
표시 패널(6301)은, 화소부와 일부의 주변구동회로(복수의 구동회로 중 동작 주파수가 낮은 구동회로)를 기판 위에 트랜지스터를 사용해서 일체로 형성하고, 일부 주변구동회로(복수의 구동회로 중 동작 주파수가 높은 구동회로)를 IC칩 위에 형성하고, 그 IC칩을 COG(Chip On Giass) 등에서 표시 패널(6301)에 설치하면 된다. 또는, 그 IC칩을 TAB(Tape Auto Bonding)나 프린트 기판을 사용해서 표시 패널(6301)에 설치해도 된다.
또한 주사선이나 신호선에 설치하는 신호를 버퍼에 의해 임피던스 변환함으로써 1행 마다 화소의 기록 시간을 짧게 할 수 있다. 따라서 매우 세밀한 표시장치를 제공할 수 있다.
또한 소비 전력의 저감을 꾀하기 위해서, 유리 기판 위에 트랜지스터를 사용해서 화소부를 형성하고, 모든 신호선 구동회로를 IC칩 위에 형성하고, 그 IC칩을 COG(Chip On Glass)표시 패널에 설치해도 된다.
예를 들면 표시 패널의 화면 전체를 몇 개의 영역으로 분할하고, 각각의 영역에 일부 혹은 모든 주변구동회로(신호선 구동회로, 주사선 구동회로 등)를 형성한 IC칩을 배치하고, COG(Chip On Glass) 등으로 표시 패널에 설치해도 된다. 이 경우의 표시 패널의 구성을 도 56에 나타낸다.
도 56에서는, 화면 전체를 네 개의 영역으로 분할하고, 8개의 IC칩을 사용해서 구동시키는 예다. 표시 패널의 구성은, 기판(6410), 화소부(6411), FPC(6412a ~ 6412h), IC칩(6413a ~ 6413h)을 가진다. 8 개의 IC칩 중, 6413a ~ 6413d에는 신호선 구동회로를 형성하고, 6413e ~ 6413h에는 주사선 구동회로를 형성한다. 그리고, 임의의 IC칩을 구동시킴으로써, 네 개의 화면 영역 중 임의의 화면 영역만을 구동시키는 것이 가능해 진다. 예를 들면 IC칩(6413a와 6413e)만을 구동시키면, 네 개의 화면영역 중, 좌측 위의 영역만을 구동시킬 수 있다. 이렇게 함으로써, 소비 전력을 저감시키는 것이 가능해 진다.
다른 구성을 가지는 표시 패널의 예를 도 57에 나타낸다. 도 57의 표시 패널은 기판(6520) 위에, 서브 화소(6530a, 6530b)로 구성되는 화소(6538)가 복수 개 배열된 화소부(6521), 주사선(6533a, 6533b)의 신호를 제어하는 주사선 구동회로(6522), 신호선(6531)의 신호를 제어하는 신호선 구동회로(6523)를 가지고 있다. 또한 각 서브 화소(6530a, 6530b)에 포함되는 발광소자(6537a, 6537b)의 휘도 변화를 보정하기 위한 모니터 회로(6524)가 설치되어도 된다. 발광소자(6537a, 6537b)와 모니터 회로(6524)에 포함되는 발광소자는 같은 구조를 가진다. 발광소자(6537a, 6537b)의 구조는 한 쌍의 전극 사이에 전계발광을 발현되는 재료를 포함하는 층을 개재한 형태로 되어 있다.
기판(6520)의 주변부에는, 주사선 구동회로(6522)에 외부회로로부터 신호를 입력하는 입력 단자(6525), 신호선 구동회로(6522)에 외부회로로부터 신호를 입력하는 입력 단자(6526), 모니터 회로(6524)에 신호를 입력하는 입력 단자(6529)를 가지고 있다.
각 서브 화소(6530a, 6530b)에는, 신호선(6531)에 접속하는 트랜지스터(6534a, 6534b)와, 전원선(6532)과 발광소자(6537a, 6537b) 사이에 직렬로 삽입되어서 접속하는 트랜지스터(6535a, 6535b)를 포함한다. 트랜지스터(6534a, 6534b)의 게이트는 각각 주사선(6533a, 6533b)과 접속하고, 주사 신호로 선택되었을 때, 신호선(6531)의 신호를 각 서브 화소(6530a, 6530b)에 입력한다. 입력된 신호는 트랜지스터(6535a, 6535b)의 게이트에 주어지고, 저장용량부(6536a, 6536b)를 충전한다. 이 신호에 따라, 전원선(6532)과 발광소자(6537a, 6537b)는 도전상태가 되고, 발광소자(6537a, 6537b)는 발광한다.
각 서브 화소(6530a, 6530b)에 설치한 발광소자(6537a, 6537b)를 발광시키기 위해서는 외부회로로부터 전력을 공급할 필요가 있다. 화소부(6521)에 설치되는 전원선(6532)은, 입력 단자(6527)에서 외부회로와 접속된다. 전원선(6532)은 설치하는 배선의 길이에 의해 저항손실이 생기므로, 입력 단자(6527)는 기판(6520)의 주변부에 복수 군데 설치하는 것이 바람직하다. 입력 단자(6527)는 기판(6520)의 양단부에 설치하고, 화소부(6521)의 면 내에서 휘도 편차가 눈에 뜨이지 않도록 배치되어 있다. 즉, 화면 중에서 한쪽이 밝고, 반대 측이 어두워지는 것을 막고 있다. 또한 한 쌍의 전극을 구비한 발광소자(6537a, 6537b)의, 전원선(6532)와 접속하는 전극과 반대 측의 전극은, 복수의 화소(6538)에서 공유하는 공통 전극으로서 형성되지만, 이 전극의 저항손실도 낮게 하기 위해서, 단자(6528)를 복수 개 구비하고 있다.
이러한 표시 패널에서는, 전원선이 Cu 등의 저저항재료로 형성되어 있으므로, 특히 화면 사이즈가 대형화될 때에 유효하다. 예를 들면 화면 사이즈가 13인치인 경우 대각선의 길이는 340mm이지만, 60인치인 경우에는 1500mm 이상이 된다. 이러한 경우에는, 배선 저항을 무시할 수 없으므로, Cu 등의 저저항재료를 배선으로서 사용하는 것이 바람직하다. 또한 배선 지연을 고려하면, 같은 방법으로 신호선이나 주사선을 형성해도 된다.
상기한 바와 같은 패널 구성을 구비한 EL모듈에 의해, EL텔레비전 수상기를 완성할 수 있다. 도 58은, EL텔레비전 수상기의 주요한 구성을 나타내는 블럭도다. 튜너(6601)는 영상신호와 음성신호를 수신한다. 영상신호는, 영상신호 증폭회로(6602)와, 거기에서 출력되는 신호를 빨강, 초록, 파랑의 각 색에 대응한 색신호로 변환하는 영상신호처리 회로(6603)와, 그 영상신호를 구동회로의 입력 사양으로 변환하기 위한 컨트롤 회로(6306)에 의해 처리된다. 컨트롤 회로(6306)는, 주사선 측과 신호선 측에 각각 신호가 출력한다. 디지털 구동할 경우에는, 신호 툇마루에 신호 분할 회로(6307)를 설치하고, 입력 디지털 신호를 M개로 분할해서 공급하는 구성으로 해도 된다.
튜너(6601)에서 수신한 신호 중, 음성신호는 음성신호 증폭회로(6604)에 보내지고, 그 출력은 음성신호처리 회로(6605)를 거쳐 스피커(6606)에 공급된다. 제어회로(6607)는 수신국(수신 주파수)이나 음량의 제어 정보를 입력부(6608)로부터 받고, 튜너(6601)나 음성신호처리 회로(6605)에 신호를 송출한다.
EL모듈을 케이싱에 삽입하여, 텔레비전 수상기를 완성할 수 있다. EL 모듈에 의해, 표시부가 형성된다. 또한 스피커, 비디오 입력 단자 등이 적절히 구비되어 있다.
물론, 본 발명은 텔레비전 수상기에 한정되지 않고, PC의 모니터를 비롯해, 철도의 역이나 공항 등에 있어서의 정보표시판이나, 가두에 있어서의 광고 표시판 등 특히 대면적의 표시 매체로서 여러 가지 용도에 적용할 수 있다.
이와 같이, 본 발명의 표시장치, 및 그 구동법을 이용함으로써, 유사 윤곽이 저감된 깨끗한 화상을 볼 수 있다. 따라서, 인간의 피부와 같이, 계조가 미묘하게 변화하는 등의 화상이라도, 선명하게 표시할 수 있게 된다.
이때, 본 실시예에서 서술한 내용은, 실시예 1 ~ 실시예 8에서 서술한 내용과 자유롭게 조합하여 실시할 수 있다.
(실시예 10)
본 발명의 표시장치를 사용한 전자기기로서, 비디오카메라, 디지털 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 네비게이션 시스템, 음향재생장치(카 오디오, 오디오 콤보 등), 노트형 PC, 게임 기기, 휴대 정보단말(모바일 컴퓨터, 휴대전화, 휴대형 게임기, 전자서적 등), 기억매체를 구비한 화상재생장치(구체적으로는 Digital Versatile Disc(DVD) 등의 기억 매체를 재생하고, 그 화상을 표시할 수 있는 디스플레이를 구비한 장치) 등을 들 수 있다. 그것들의 전자기기의 구체적인 예를 도 59에 나타낸다.
도 59a는 발광 장치이며, 케이싱(6701), 지지대(6702), 표시부(6703), 스피커부(6704), 비디오 입력 단자(6705) 등을 포함한다. 본 발명은, 표시부(6703)를 구성하는 표시장치에 사용할 수 있고, 본 발명에 의해, 유사 윤곽이 저감된 선명한 화상을 볼 수 있게 된다. 발광 장치는 자발광형이므로 백라이트가 필요 없고, 액정 모니터보다도 얇은 표시부로 할 수 있다. 또한, 발광 장치는, PC용, TV방송 수신용, 광고 표시용 등의 모든 정보표시용 표시장치가 포함된다.
도 59b는 디지털 스틸 카메라로서, 본체(6706), 표시부(6707), 수상부(6708), 조작키(6709), 외부접속 포트(6710), 셔터(6711) 등을 포함한다. 본 발명은, 표시부(6707)를 구성하는 표시장치에 사용할 수 있고, 본 발명에 의해, 유사 윤곽이 저감된 선명한 화상을 볼 수 있게 된다.
도 59c는 랩탑 컴퓨터로서, 본체(6712), 케이싱(6713), 표시부(6714), 키보드(6715), 외부접속 포트(6716), 포인팅 마우스(6717) 등을 포함한다. 본 발명은, 표시부(6714)를 구성하는 표시장치에 사용할 수 있고, 본 발명에 의해, 유사 윤곽이 저감된 선명한 화상을 볼 수 있게 된다.
도 59d는 모바일 컴퓨터로서, 본체(6718), 표시부(6719), 스위치(6720), 조작키(6721), 적외선 포트(6722) 등을 포함한다. 본 발명은, 표시부(6719)를 구성하는 표시장치에 사용할 수 있고, 본 발명에 의해, 유사 윤곽이 저감된 선명한 화상을 볼 수 있게 된다.
도 59e는 기억매체장치를 구비한 휴대형의 화상재생장치(구체적으로는 DVD재생장치)로서, 본체(6723), 케이싱(6724), 표시부(A6725), 표시부(B6726), 기억매체(DVD 등) 판독부(6727), 조작키(6728), 스피커부(6729) 등을 포함한다. 표시부(A6725)는 주로 화상정보를 표시하고, 표시부 B는 주로 문자정보를 표시한다. 본 발명은, 표시부(A6725, B6726)를 구성하는 표시장치에 사용할 수 있고, 본 발명에 의해, 유사 윤곽이 저감된, 깨끗한 화상을 볼 수 있게 된다. 이때, 기록 매체를 구비한 화상재생장치에는 가정용 게임 기기 등도 포함된다.
도 59f는 고글형 디스플레이(헤드 마운트 디스플레이)로서, 본체(6730), 표시부(6731), 암부(6732) 등을 포함한다. 본 발명은, 표시부(6731)를 구성하는 표시장치에 사용할 수 있고, 본 발명에 의해, 유사 윤곽의 저감된, 깨끗한 화상을 볼 수 있게 된다.
도 59g는 비디오카메라로서, 본체(6733), 표시부(6734), 케이싱(6735), 외부접속 포트(6736), 리모트 컨트롤 수신부(6737), 수상부(6738), 배터리(6739), 음성입력부(6740), 조작키(6741) 등을 포함한다. 본 발명은, 표시부(6734)를 구성하는 표시장치에 사용할 수 있고, 본 발명에 의해, 유사 윤곽이 저감된 선명한 화상을 볼 수 있게 된다.
도 59h는 휴대전화로서, 본체(6742), 케이싱(6743), 표시부(6744), 음성입력부(6745), 음성출력부(6746), 조작키(6747), 외부접속 포트(6748), 안테나(6749) 등을 포함한다. 본 발명은, 표시부(6744)를 구성하는 표시장치에 사용할 수 있다. 또한, 표시부(6744)는 흑색 배경에서 백색의 문자를 표시함으로써 휴대전화의 소비 전류를 억제할 수 있다. 또 본 발명에 의해, 유사 윤곽이 저감된 선명한 화상을 볼 수 있게 된다.
이때, 발광 휘도가 높은 발광성 재료를 사용하면, 출력한 화상정보를 포함하는 빛을 렌즈 등에서 확대 투영해서 프론트형 혹은 리어형 프로젝터에 사용하는 것 도 가능해 진다.
또한 상기 전자기기는 인터넷이나 CATV(케이블텔레비전) 등의 전자통신회선을 통해서 송신된 정보를 표시하는 것이 많아지고, 특히 동영상 정보를 표시하는 기회가 증대되었다. 발광성 재료의 응답 속도는 대단히 높기 때문에, 발광 장치는 동영상 표시에 바람직하다.
발광 장치는 발광하고 있는 부분이 전력을 소비하므로, 발광 부분이 최대한 적어지도록 정보를 표시하는 것이 바람직하다. 따라서, 휴대 정보단말, 특히 휴대전화나 음향재생장치와 같은 문자정보를 주로 하는 표시부에 발광 장치를 사용할 경우에는, 비발광 부분을 배경으로 해서 문자정보를 발광 부분으로 형성하도록 구동하는 것이 바람직하다.
이상과 같이, 본 발명의 적용 범위는 매우 널리, 모든 분야의 전자기기에 사용하는 것이 가능하다. 또한 본 실시예의 전자기기는, 실시예 1 ~ 실시예 9에 나타낸 것 중 어느 구성의 표시장치를 사용해도 된다.
본 발명에서는, 면적계조방식과 시간계조방식을 조합함으로써, 다계조표시가 가능해짐과 동시에, 유사 윤곽을 저감하는 것이 가능해진다. 따라서, 표시품질이 향상되고, 선명한 화상을 볼 수 있게 된다. 또한 종래의 시간계조방식보다도 듀티비(1프레임에 있어서의 점등 기간의 비율)를 향상시킬 수 있고, 발광소자에 걸리는 전압이 작아진다. 따라서, 소비 전력을 저감할 수 있고, 발광소자의 열화도 적어진 다.

Claims (19)

  1. 삭제
  2. 발광소자가 각각 설치된 m개(m은 m≥2의 정수)의 서브 화소를 각각 포함하는 복수의 화소를 가지며, 상기 m개의 서브 화소의 면적비가 20:21:22:...:2m-3:2m-2:2m-1인 표시장치의 구동방법에 있어서,
    1프레임을 점등 기간 길이의 비율이 20:2m:22m:...:2(n-3)m:2(n-2)m:2(n-1)m인 n개(n은 n≥2의 정수)의 제 1 서브 프레임으로 분할하는 단계와,
    상기 n개의 제 1 서브 프레임 각각을 상기 제 1 서브 프레임의 1/k의 길이의 점등 기간을 가지는 k개(k는 k≥2의 정수)의 제 2 서브 프레임으로 분할하는 단계와,
    상기 n개의 제 1 서브 프레임 각각의 상기 k개의 제 2 서브 프레임의 하나가 k개의 서브 프레임 군의 각각에 위치하도록 상기 k개의 서브 프레임 군을 설치하는 단계와,
    상기 k개의 서브 프레임 군의 서브 프레임들 각각에서 상기 m개의 서브 화소의 점등 상태 또는 비점등 상태를 선택함으로써 상기 화소의 계조를 표현하는 단계를 포함하고,
    상기 k개의 서브 프레임 군의 각각은 동일한 길이의 점등 기간을 갖고,
    상기 서브 프레임들은 상기 k개의 서브 프레임 군의 각각에서 동일한 출현 순서를 갖는 특징으로 하는 표시장치의 구동방법.
  3. 발광소자가 각각 설치된 m개(m은 m≥2의 정수)의 서브 화소를 각각 포함하는 복수의 화소를 가지며, 상기 m개의 서브 화소의 면적비가 20:21:22:...:2m-3:2m-2:2m-1인 표시장치의 구동방법에 있어서,
    1프레임을 점등 기간 길이의 비율이 20:2m:22m:...:2(n-3)m:2(n-2)m:2(n-1)m인 n개(n은 n≥2의 정수)의 제 1 서브 프레임으로 분할하는 단계와,
    상기 n개의 제 1 서브 프레임의 적어도 하나를 상기 제 1 서브 프레임의 1/(a×k)(a는 a≥2의 정수, 및 k는 k≥2의 정수)의 길이의 점등 기간을 가지는 (a×k)개의 제 2 서브 프레임으로 분할하는 단계와,
    상기 n개의 제 1 서브 프레임의 나머지를 상기 제 1 서브 프레임의 1/k의 길이의 점등 기간을 각각 가지는 k개의 제 2 서브 프레임으로 분할하는 단계와,
    상기 n개의 제 1 서브 프레임의 상기 하나에 상기 (a×k)개의 제 2 서브 프레임 중 적어도 하나, 및 상기 n개의 제 1 서브 프레임의 상기 나머지 상기 k개의 제 2 서브 프레임 중 하나를 각각 포함하는 k개의 서브 프레임 군을 설치하는 단계와,
    상기 k개의 서브 프레임 군의 서브 프레임들 각각에서 상기 m개의 서브 화소의 점등 상태 또는 비점등 상태를 선택함으로써 상기 화소의 계조를 표현하는 단계를 포함하고,
    상기 k개의 서브 프레임군의 각각은 동일한 길이의 점등 기간을 갖고,
    상기 서브 프레임들은 상기 k개의 서브 프레임 군의 각각에서 동일한 출현 순서를 갖는 것을 특징으로 하는 표시장치의 구동방법.
  4. 제 3항에 있어서,
    상기 제 1 서브 프레임의 1/(a×k)의 길이의 점등 기간을 가지는 상기 제 2 서브 프레임들의 각각은 상기 n개의 제 1 서브 프레임 중 최장의 점등 기간을 가지는 서브 프레임인 것을 특징으로 하는 표시장치의 구동방법.
  5. 제 2항 또는 제 3항에 있어서,
    상기 k개의 서브 프레임 군의 각각에 있어서, 상기 서브 프레임들은 점등 기간의 오름차순으로 배치되는 것을 특징으로 하는 표시장치의 구동방법.
  6. 제 2항 또는 제 3항에 있어서,
    상기 k개의 서브 프레임 군의 각각에 있어서, 상기 서브 프레임들은 점등 기간의 내림차순으로 배치되는 것을 특징으로 하는 표시장치의 구동방법.
  7. 삭제
  8. 제 2항 또는 제 3항에 있어서,
    상기 화소의 휘도는 상기 계조에 비례하고, 고계조 영역에서의 상기 화소의 휘도는 비선형을 갖는 것을 특징으로 하는 표시장치의 구동방법.
  9. 발광소자가 각각 설치된 m개(m은 m≥2의 정수)의 서브 화소를 각각 포함하는 복수의 화소로서, 상기 m개의 서브 화소의 면적비가 20:21:22:...:2m-3:2m-2:2m-1인 상기 복수의 화소와,
    상기 m개의 서브 화소 각각에 형성된 신호선, 주사선, 제1의 전원선, 제2의 전원선, 선택 트랜지스터 및 구동 트랜지스터를 포함하는 표시장치에 있어서,
    상기 선택 트랜지스터의 소스 전극 및 드레인 전극 중 어느 한쪽은 상기 신호선에 전기적으로 접속되고, 다른 쪽은 상기 구동 트랜지스터의 게이트 전극에 전기적으로 접속되고,
    상기 구동 트랜지스터의 소스 전극 및 드레인 전극 중 어느 한쪽은 상기 제1의 전원선에 전기적으로 접속되고,
    상기 발광소자는 제1의 전극 및 제2의 전극을 포함하고, 상기 제1의 전극은 상기 구동 트랜지스터의 상기 소스 전극 및 드레인 전극 중 다른 쪽에 전기적으로 접속되고 상기 제2의 전극은 상기 제2의 전원선에 접속되고,
    1프레임은 점등 기간 길이의 비율이 20:2m:22m:...:2(n-3)m:2(n-2)m:2(n-1)m인 n개(n은 n≥2의 정수)의 제 1 서브 프레임으로 분할되고,
    상기 n개의 제 1 서브 프레임 각각은 상기 제 1 서브 프레임의 1/k의 길이의 점등 기간을 각각 가지는 k개의 제 2 서브 프레임으로 분할되고,
    상기 n개의 제 1 서브 프레임의 각각의 상기 k개의 제 2 서브 프레임의 하나가 k개의 서브 프레임 군의 각각에 위치하도록 상기 k개의 서브 프레임 군이 설치되고,
    상기 k개의 서브 프레임 군의 서브 프레임들 각각에서 상기 m개의 서브 화소의 점등 상태 또는 비점등 상태를 선택함으로써 상기 화소의 계조를 표현하고,
    상기 k개의 서브 프레임 군의 각각은 동일한 길이의 점등 기간을 갖고,
    상기 서브 프레임들은 상기 k개의 서브 프레임 군의 각각에서 동일한 출현 순서를 갖는 것을 특징으로 하는 표시장치.
  10. 면적비가 20:21:22:...:2m-3:2m-2:2m-1인 m개(m은 m≥2의 정수)의 서브 화소를 각각 포함하는 복수의 화소와,
    상기 m개의 서브 화소 각각에 형성된 발광소자, 신호선, 주사선, 제1의 전원선, 제2의 전원선, 선택 트랜지스터 및 구동 트랜지스터를 포함하는 표시장치에 있어서,
    상기 선택 트랜지스터의 소스 전극 및 드레인 전극 중 어느 한쪽은 상기 신호선에 전기적으로 접속되고, 상기 선택 트랜지스터의 상기 소스 전극 및 드레인 전극 중 다른 쪽은 상기 구동 트랜지스터의 게이트 전극에 전기적으로 접속되고,
    상기 구동 트랜지스터의 소스 전극 및 드레인 전극 중 어느 한쪽은 상기 제1의 전원선에 전기적으로 접속되고,
    상기 발광소자는 제1의 전극 및 제2의 전극을 포함하고, 상기 제1의 전극은 상기 구동 트랜지스터의 상기 소스 전극 및 드레인 전극 중 다른 쪽에 전기적으로 접속되고 상기 제2의 전극은 상기 제2의 전원선에 접속되고,
    상기 m개의 서브 화소 각각의 점등 기간에 복수의 서브 프레임을 각각 포함하는 k개(k는 k≥2의 정수)의 서브 프레임 군이 1프레임에 설치되고, 상기 1프레임은 점등 기간 길이의 비율이 20:2m:22m:...:2(n-3)m:2(n-2)m:2(n-1)m인 n개(n은 n≥2의 정수)의 제 1 서브 프레임으로 분할되고,
    상기 n개의 제 1 서브 프레임의 적어도 하나의 제 1 서브 프레임은 상기 제 1 서브 프레임의 1/(a×k)(a는 a≥2의 정수)의 길이의 점등 기간을 가지는 (a×k)개의 제 2 서브 프레임으로 분할되고,
    상기 n개의 제 1 서브 프레임 각각을 분할함으로써 얻어진 상기 (a×k)개의 제 2 서브 프레임은 상기 k개의 서브 프레임 군 각각에 배치되고,
    상기 n개의 제 1 서브 프레임의 남아있는 상기 제 1 서브 프레임들 각각은 상기 제 1 서브 프레임의 1/k의 길이의 점등 기간을 각각 가지는 k개의 제 2 서브 프레임으로 분할되고,
    상기 남아있는 제 1 서브 프레임들 각각을 분할함으로써 얻어진 상기 k개의 제 2 서브 프레임 각각은 상기 k개의 서브 프레임 군 각각에 배치되고,
    동일한 길이의 점등 기간을 가지며 분할되고 배치된 상기 제 2 서브 프레임 들 각각은 출현 순서가 동일하도록 상기 k개의 서브 프레임 군에 배치되고,
    상기 제 2 서브 프레임들 각각에서 상기 m개의 서브 화소의 점등 상태 또는 비점등 상태를 선택함으로써 상기 화소의 계조를 표현하는 것을 특징으로 하는 표시장치.
  11. 제 9항 또는 제10항에 있어서,
    상기 신호선은 상기 m개의 서브 화소에 의해 공유되는 것을 특징으로 하는 표시장치.
  12. 제 9항 또는 제10항에 있어서,
    상기 주사선은 상기 m개의 서브 화소에 의해 공유되는 것을 특징으로 하는 표시장치.
  13. 제 9항 또는 제10항에 있어서,
    상기 제1의 전원선과 상기 제2의 전원선 중 적어도 하나는 상기 m개의 서브 화소에 의해 공유되는 것을 특징으로 하는 표시장치.
  14. 제 9항 또는 제10항에 있어서,
    상기 화소에 포함된 상기 신호선의 개수는 2 이상, m 이하이고,
    상기 m개의 서브 화소 중 어느 1개의 서브 화소에 포함된 상기 선택 트랜지스터는, 다른 서브 화소에 포함된 상기 선택 트랜지스터에 접속된 것과 다른 상기 신호선과 전기적으로 접속되는 것을 특징으로 하는 표시장치.
  15. 제 9항 또는 제10항에 있어서,
    상기 화소에 포함된 상기 주사선의 개수는 2 이상이고,
    상기 m개의 서브 화소 중 어느 1개의 서브 화소에 포함된 상기 선택 트랜지스터는, 다른 서브 화소에 포함된 상기 선택 트랜지스터에 접속된 것과 다른 상기 주사선과 전기적으로 접속되는 것을 특징으로 하는 표시장치.
  16. 제 9항 또는 제10항에 있어서,
    상기 화소에 포함된 상기 제1의 전원선의 개수는 2 이상, m 이하이고,
    상기 m개의 서브 화소 중 어느 1개의 서브 화소에 포함된 상기 구동 트랜지스터는, 다른 서브 화소에 포함된 상기 구동 트랜지스터에 접속된 것과 다른 상기 제1의 전원선과 전기적으로 접속되는 것을 특징으로 하는 표시장치.
  17. 제 9항 또는 제 10항에 따른 표시장치를 포함하는 전자장치.
  18. 제 2 항 또는 제 3항에 있어서,
    상기 1프레임의 상기 k개의 서브 프레임 군 각각 에서 동일한 점등 패턴을 반복하고,
    상기 k개의 서브 프레임 군 각각에서 반복되는 상기 동일한 점등 패턴에 있어서, 상기 1프레임의 상기 k개의 서브 프레임 군 각각에서 동일한 점등 시간을 갖는 서브 화소들이 선택되는 것을 특징으로 하는 표시장치의 구동방법.
  19. 제 9항 또는 제 10항에 있어서,
    상기 1프레임의 상기 k개의 서브 프레임 군 각각에서 동일한 점등 패턴을 반복하고,
    상기 k개의 서브 프레임 군 각각에서 반복되는 상기 동일한 점등 패턴에 있어서, 상기 1프레임의 상기 k개의 서브 프레임 군 각각에서 동일한 점등 시간을 갖는 서브 화소들이 선택되는 것을 특징으로 하는 표시장치.
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