KR101284427B1 - 유기 발광 트랜지스터 소자 및 그 제조 방법 - Google Patents

유기 발광 트랜지스터 소자 및 그 제조 방법 Download PDF

Info

Publication number
KR101284427B1
KR101284427B1 KR1020087015760A KR20087015760A KR101284427B1 KR 101284427 B1 KR101284427 B1 KR 101284427B1 KR 1020087015760 A KR1020087015760 A KR 1020087015760A KR 20087015760 A KR20087015760 A KR 20087015760A KR 101284427 B1 KR101284427 B1 KR 101284427B1
Authority
KR
South Korea
Prior art keywords
layer
electrode
charge injection
light emitting
surface side
Prior art date
Application number
KR1020087015760A
Other languages
English (en)
Other versions
KR20080105027A (ko
Inventor
카츠나리 오바타
시니치 한다
타쿠야 하타
켄지 나카무라
아추시 요시자와
히로유키 엔도
Original Assignee
다이니폰 인사츠 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 다이니폰 인사츠 가부시키가이샤 filed Critical 다이니폰 인사츠 가부시키가이샤
Publication of KR20080105027A publication Critical patent/KR20080105027A/ko
Application granted granted Critical
Publication of KR101284427B1 publication Critical patent/KR101284427B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/40—Organic transistors
    • H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H10K10/462—Insulated gate field-effect transistors [IGFETs]
    • H10K10/464—Lateral top-gate IGFETs comprising only a single gate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05B—ELECTRIC HEATING; ELECTRIC LIGHT SOURCES NOT OTHERWISE PROVIDED FOR; CIRCUIT ARRANGEMENTS FOR ELECTRIC LIGHT SOURCES, IN GENERAL
    • H05B33/00—Electroluminescent light sources
    • H05B33/10—Apparatus or processes specially adapted to the manufacture of electroluminescent light sources
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05B—ELECTRIC HEATING; ELECTRIC LIGHT SOURCES NOT OTHERWISE PROVIDED FOR; CIRCUIT ARRANGEMENTS FOR ELECTRIC LIGHT SOURCES, IN GENERAL
    • H05B33/00—Electroluminescent light sources
    • H05B33/12—Light sources with substantially two-dimensional radiating surfaces
    • H05B33/22—Light sources with substantially two-dimensional radiating surfaces characterised by the chemical or physical composition or the arrangement of auxiliary dielectric or reflective layers
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05B—ELECTRIC HEATING; ELECTRIC LIGHT SOURCES NOT OTHERWISE PROVIDED FOR; CIRCUIT ARRANGEMENTS FOR ELECTRIC LIGHT SOURCES, IN GENERAL
    • H05B33/00—Electroluminescent light sources
    • H05B33/12—Light sources with substantially two-dimensional radiating surfaces
    • H05B33/26—Light sources with substantially two-dimensional radiating surfaces characterised by the composition or arrangement of the conductive material used as an electrode
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/40—Organic transistors
    • H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H10K10/462—Insulated gate field-effect transistors [IGFETs]
    • H10K10/466—Lateral bottom-gate IGFETs comprising only a single gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/10—OLEDs or polymer light-emitting diodes [PLED]
    • H10K50/14—Carrier transporting layers
    • H10K50/16—Electron transporting layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/10—OLEDs or polymer light-emitting diodes [PLED]
    • H10K50/17—Carrier injection layers
    • H10K50/171—Electron injection layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/30—Organic light-emitting transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H10K50/805—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/80—Constructional details
    • H10K59/805—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K2102/00—Constructional details relating to the organic devices covered by this subclass
    • H10K2102/301—Details of OLEDs
    • H10K2102/351—Thickness
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/10—OLEDs or polymer light-emitting diodes [PLED]
    • H10K50/18—Carrier blocking layers

Landscapes

  • Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명은, 기판과, 상기 기판의 상면측에 설치된 보조 전극층, 상기 보조 전극층의 상면측에 설치된 절연막, 상기 절연막의 상면측에 국소적으로 설치된, 소정 크기의 영역을 덮고 있는 제1 전극, 상기 제1 전극의 상면에 해당 제1 전극 보다 큰 형상으로 설치된 전하 주입 억제층, 상기 제1 전극 또는 상기 전하 주입 억제층이 설치되어 있지 않은 상기 절연막의 상면측과 상기 전하 주입 억제층의 상면에 설치된 전하 주입층, 상기 전하 주입층의 상면에 설치된 발광층 및, 상기 발광층의 상면측에 설치된 제2 전극층을 갖추어 이루어진 것을 특징으로 하는 유기 발광 트랜지스터 소자에 관한 것이다.

Description

유기 발광 트랜지스터 소자 및 그 제조 방법 {ORGANIC LIGHT EMITTING TRANSISTOR ELEMENT AND METHOD FOR MANUFACTURING SAME}
본 발명은, 유기 발광 트랜지스터 소자 및 그 제조 방법에 관한 것으로, 더욱 자세하게는, 종형의 유기 발광 트랜지스터 소자에 있어서, 양극과 음극 사이의 전류 제어를 용이하게 한 유기 발광 트랜지스터 소자 및 그 제조 방법에 관한 것이다.
유기 EL(Organic Electroluminesence) 소자는, 소자 구조가 단순하기 때문에, 박형·경량·대면적·저비용인 차세대 디스플레이의 발광소자로서 기대되어 최근 그 연구가 활발히 행해지고 있다.
유기 EL 소자를 구동시키기 위한 구동 방식으로서는, 박막 트랜지스터(TFT : Thin Film Transistor)를 이용한 액티브 매트릭스 방식의 전계효과형 트랜지스터(FET : Field Effect Transistor)가 동작 속도나 소비 전력의 면에서 효과가 있는 것으로 고려되고 있다. 한편, 박막 트랜지스터를 구성하는 반도체 재료에 대해서는, 실리콘 반도체나 화합물 반도체 등의 무기 반도체 재료에 대해 연구되고 있는 것 외에, 최근에는 유기 반도체 재료를 이용한 유기 박막 트랜지스터(유기 TFT)의 연구도 활발히 행해지고 있다. 유기 반도체 재료는 차세대 반도체 재료로서 기 대되고 있지만, 무기 반도체 재료에 비해 전하 이동도가 낮고 저항이 높다는 문제점이 있다.
한편, 전계효과형 트랜지스터에 대해서는, 그 구조를 종형으로 한 종형 FET 구조의 정전유도형 트랜지스터(SIT : Static Induction Transistor)에서, 트랜지스터의 채널폭을 짧게 할 수 있는 것, 표면의 전극 전체를 유효하게 이용할 수 있기 때문에, 고속 응답이나 대전력화가 가능하게 되는 것, 계면 영향을 받기 어렵게 되는 것 등의 이점이 인정되고 있다.
그래서, 최근, 정전유도형 트랜지스터(SIT)의 상기 이점을 활용하여, 그와 같은 SIT 구조와 유기 EL 소자 구조를 복합시킨 유기 발광 트랜지스터의 개발이 검토되고 있다(예컨대, 쿠도 카즈히로(Kazuhiro Kudo)에 의한 「유기 트랜지스터의 현상과 장래 전망」, 응용 물리, 제72권, 제9호, 제1151페이지 ~ 제1156페이지(2003년); 일본국 특허공개 2003-324203호 공보(특히 청구항 1); 일본국 특허공개 2002-343578호 공보(특히 도 23)).
도 18은 상기 문헌 「유기 트랜지스터의 현상과 장래 전망」에 기재된, SIT 구조와 유기 EL 소자 구조를 복합시킨 유기 발광 트랜지스터의 일례를 도시한 개략 단면도이다. 이 유기 발광 트랜지스터(101)는, 도 18에 도시된 바와 같이, 유리 기판(102) 상에, 투명 도전막으로 이루어진 소스 전극(103)과, 슬릿 형상의 쇼트키 게이트 전극(105)이 매립된 정공 수송층(104), 발광층(106) 및, 드레인 전극(107)이 해당 순서로 설치된 종형 FET 구조를 가지고 있다.
상기와 같이, 이 복합형 유기 발광 트랜지스터(101)는 정공 수송층(104)의 내부에 슬릿 형상의 쇼트키 게이트 전극(105)이 매립된 구조를 가지고 있다. 정공 수송층(104)과 게이트 전극(105)은 쇼트키 접합하고, 이것에 의해 정공 수송층(104)에 공핍층이 형성된다. 이 공핍층의 넓이는, 게이트 전압(소스 전극(103)과 게이트 전극(105) 사이에 인가하는 전압)에 의해 변화한다. 여기서, 해당 게이트 전압을 변화시키는 것에 의해 채널폭을 제어하고, 또한 소스 전극(103)과 드레인 전극(107) 사이의 인가 전압을 제어하는 것에 의해 전하의 발생량을 변화시키고 있다.
또한, 도 19는 일본국 특허공개 2002-343578호 공보에 기재된, FET 구조와 유기 EL 소자 구조를 복합시킨 유기 발광 트랜지스터의 일례를 도시한 개략 단면도이다. 이 유기 발광 트랜지스터(111)는, 도 19에 도시된 바와 같이, 기체(112) 상에 보조 전극(113)과 절연층(118)이 적층되어 있다. 그리고, 절연층(118) 상에 부분적으로 양극(115)이 형성되고, 더욱이 절연층(118) 상에 양극(115)을 덮도록 발광재료층(116)이 형성되어 있다. 발광재료층(116) 상에 음극(117)이 형성되어 있다. 양극(115)상에는 양극 버퍼층(119)이 형성되어 있다. 양극 버퍼층(119)은 양극(115)으로부터 발광재료층(116)으로 정공을 통과시키지만, 발광재료층(116)으로부터 양극(115)으로 전자가 통과하는 것을 막는 기능을 가진다. 이러한 유기 발광 트랜지스터(111)에 있어서도, 보조 전극(113)과 양극(115) 사이의 인가 전압을 변화시킴으로써 채널폭을 제어하고, 또한 양극(115)과 음극(117) 사이의 인가 전압을 제어함으로써 전하의 발생량을 변화시키고 있다.
상기 문헌 및 상기 특허 문헌에 기재된 SIT 구조와 유기 EL 소자 구조를 복 합화시킨 유기 발광 트랜지스터에서는, 예컨대 도 21을 참조해서 설명하면, 양극(115)과 음극(117) 사이에 일정 전압(-Vd1 < 0)을 인가하면, 음극(117)에 대향하는 측의 양극(115)의 면에서 많은 정공이 발생하고, 그 정공이 상기 음극(117)으로 향하는 흐름(전하의 흐름)이 일어난다. 여기서, 보다 큰 전하의 흐름을 얻기 위해(즉, 보다 큰 휘도를 얻기 위해), Vd=-Vd2《 -Vd1으로 되는 전압을 양극(115)과 음극(117) 사이에 인가하면, 양극(115)과 음극(117) 사이의 전하의 발생과 그 흐름이 지배적으로 되기 때문에, 보조 전극(113)과 양극(115) 사이의 인가 전압(Vg)을 제어해도 전하 발생량을 제어할 수 없어, 발광량의 제어가 어렵다는 문제가 있다.
본 발명은, 상기 문제를 해결하기 위해 이루어진 것이다. 본 발명의 목적은, 양극과 음극과의 사이의 전류 제어가 용이한 종형의 유기 발광 트랜지스터 소자 및 그 제조 방법을 제공하는 것이다.
본 발명은, 기판과, 상기 기판의 상면측에 설치된 보조 전극층, 상기 보조 전극층의 상면 측에 설치된 절연막, 상기 절연막의 상면측에 국소적으로 설치된, 소정 크기의 영역을 덮고 있는 설치된 제1 전극, 상기 제1 전극의 상면에 해당 제1 전극 보다 평면에서 보아 큰 형상으로 설치된 전하 주입 억제층, 상기 제1 전극 또는 상기 전하 주입 억제층이 설치되어 있지 않은 상기 절연막의 상면측과 상기 전하 주입 억제층의 상면에 설치된 전하 주입층, 상기 전하 주입층의 상면에 설치된 발광층 및, 상기 발광층의 상면측에 설치된 제2 전극층을 갖추어 이루어진 것을 특징으로 하는 유기 발광 트랜지스터 소자이다.
또한, 본 발명은, 기판과, 상기 기판의 상면측에 설치된 보조 전극층, 상기 보조 전극층의 상면측에 설치된 절연막, 상기 절연막의 상면측에 국소적으로 설치된, 소정 크기의 영역을 덮고 있는 설치된 제1 전극, 상기 제1 전극의 상면에 해당 제1 전극 보다 평면에서 보아 큰 형상으로 설치된 전하 주입 억제층, 상기 제1 전극 또는 상기 전하 주입 억제층이 설치되어 있지 않은 상기 절연막의 상면측에 설치된 전하 주입층, 상기 전하 주입 억제층의 상면 및 상기 전하 주입층의 상면에 설치된 발광층 및, 상기 발광층의 상면측에 설치된 제2 전극층을 갖추어 이루어진 것을 특징으로 하는 유기 발광 트랜지스터 소자이다.
또한, 본 발명은, 기판과, 상기 기판의 상면측에 설치된 보조 전극층, 상기 보조 전극층의 상면측에 설치된 절연막, 상기 절연막의 상면측에 국소적으로 설치된, 소정 크기의 영역을 덮고 있는 설치된 제1 전극, 상기 제1 전극이 설치되어 있지 않은 상기 절연막의 상면측에 설치된 전하 주입층, 상기 제1 전극의 전 상면 및 상기 전하 주입층의 일부 상면에 해당 제1 전극 보다 평면에서 보아 큰 형상으로 설치된 전하 주입 억제층, 상기 전하 주입 억제층이 설치되어 있지 않은 상기 전하 주입층의 상면에 설치된 발광층 및, 상기 전하 주입 억제층의 상면측 및 상기 발광층의 상면측에 설치된 제2 전극층을 갖추어 이루어진 것을 특징으로 하는 유기 발광 트랜지스터 소자이다.
이상과 같은 구성을 가지는 유기 발광 트랜지스터 소자는, 제1 전극과 제2 전극 사이에 일정 전압이 인가됨과 더불어, 보조 전극과 제1 전극 사이에 가변 전압이 인가되는 것으로, 발광량의 제어가 수행된다.
이상과 같은 구성을 가진 유기 발광 트랜지스터 소자에 의하면, 제1 전극 상에 해당 제1 전극보다 평면에서 보아 큰 형상의 전하 주입 억제층이 설치되어 있기 때문에, 제1 전극과 제2 전극 사이에 일정 전압이 인가된 경우, 제1 전극의 상면 및 상면 테두리(윤곽 테두리)에서의 전하(정공 또는 전자)의 발생이 억제됨과 더불어, 제2 전극으로 향하는 전하의 흐름이 억제된다. 예컨대, 제1 전극에서 발생하는 전하는, 전하 주입 억제층이 설치되어 있지 않은 소면적의 양단면(양측면)에서 주로 발생하지만, 이 발생한 전하는 해당 양 단면에 접하는 전하 주입층에 효율적으로 주입되어 제2 전극으로 향한다. 이에 따라, 제1 전극과 제2 전극 사이에 일정 전압이 인가된 경우에 제1 전극-제2 전극 사이의 전류값이 억제될 수 있다. 그 결과, 보조 전극과 제1 전극 사이에 인가하는 전압을 제어함에 따라, 제1 전극-제2 전극 사이에 흐르는 전류가 제어되어, 발광량을 제어할 수 있다. 특히 본 발명에서는, 전하 주입 억제층의 형상이 제1 전극 보다 크기 때문에(예컨대 제1 전극의 엣지부가 전하 주입 억제층의 엣지부 보다도 안쪽에 있는), 보조 전극과 제1 전극 사이에 인가되는 전압이 제1 전극-제2 전극 사이에 흐르는 전류에 직접적으로 부여하는 영향을 작게 할 수가 있다.
이상에 있어서, 상기 전하 주입층의 두께는 상기 제1 전극의 두께보다 두꺼운 것이 바람직하다. 이 경우, 적어도 제1 전극의 엣지부가 전하 주입층에 접하는 것으로 되어 바람직하다. 더욱이, 이 경우 제1 전극과 전하 주입 억제층으로 이루어진 적층 구조체끼리의 사이에 발광층을 형성해서, 매트릭스 형상의 소자를 형성하는 것도 가능하다. 보다 구체적으로는, 상기 전하 주입층의 두께는 상기 제1 전극과 상기 전하 주입 억제층의 합계 두께와 거의 같지만, 그 보다 더 두꺼운 것이 바람직하다.
또한, 상기 전하 주입층은, 도포형의 전하 주입 재료로 형성되는 것이 바람직하다. 이 경우, 전하 주입층의 형성시에 있어, 유동성이 있는 도포형 재료가 전하 주입 억제층의 엣지부 보다 안쪽에 위치하는 제1 전극의 엣지부에까지 용이하게 도달할 수 있다. 그 결과로서, 제1 전극의 엣지부에서 발생한 전하가 해당 엣지부에 접한 전하 주입층에 효율적으로 주입될 수 있다.
또한, 상기 절연막과 상기 제1 전극 및 상기 전하 주입층 사이에, 해당 전하 주입층과 같은 재료 또는 다른 재료로 이루어진 제2 전하 주입층이 설치되어도 된다. 이 경우, 제1 전극의 절연막측의 면에서도 전하가 발생될 수 있다. 제1 전극의 절연막측의 면에 있어서 발생한 전하의 흐름도, 보조 전극과 제1 전극 사이에 인가되는 전압에 의해 제어되어, 제1 전극-제2 전극 사이에 흐르는 전류가 제어되어, 발광량을 제어할 수가 있다.
또한, 상기 발광층과 상기 제2 전극층 사이에, 해당 제2 전극층용의 제3 전하 주입층이 설치되는 것이 바람직하다. 이 경우, 제1 전극에 접해서 설치되는 전하 주입층과 같은 원리에 의해, 제2 전극에 접해서 설치되는 제3 전하 주입층 때문에, 발광층으로 전하 주입이 용이하게 된다.
더욱이, 이 경우, 상기 발광층과 상기 제3 전하 주입층 사이에 전하 수송 성능의 향상을 위해, 전하 수송층이 설치되는 것이 바람직하다.
또한 바람직하기는, 상기 전하 주입 억제층은, 절연 재료, 더 바람직하기는 감광성의 레지스트 재료에 의해 구성된다. 이 경우, 제1 전극 상으로 전하 주입 억제층의 형성이 용이하다. 또한, 전하 주입 억제층의 형성의 치수 정밀도를 높일 수가 있다.
예컨대, 상기 제1 전극은 양극으로서 기능하고, 상기 제2 전극은 음극으로서 기능한다. 또한, 상기 제1 전극은 음극으로서 기능하고, 상기 제2 전극은 양극으로서 기능한다. 제1 전극과 제2 전극이 어느 쪽의 극성을 가지는 경우라도, 보조 전극과 제1 전극 사이에 인가되는 전압(게이트 전압)을 제어하는 것에 의해, 전하량을 예민하게 변화시킬 수가 있다. 따라서, 제1 전극-제2 전극 사이에 흐르는 전류가 제어되어, 결과적으로 발광량을 예민하게 제어할 수가 있다. 또한, 본 발명은 상기 어느 하나의 특징을 갖는 유기 발광 트랜지스터 소자와, 해당 유기 발광 트랜지스터 소자의 제1 전극과 제2 전극 사이에 일정 전압을 인가하는 제1 전압 공급 수단 및, 해당 유기 발광 트랜지스터 소자의 제1 전극과 보조 전극 사이에 가변 전압을 인가하는 제2 전압 공급 수단을 갖춘 것을 특징으로 하는 유기 발광 트랜지스터이다.
본 발명에 의하면, 제1 전압 공급 수단과 제2 전압 공급 수단에 의해, 제1 전극과 제2 전극 사이에 일정 전압을 인가함과 더불어, 제1 전극과 보조 전극 사이에 가변 전압을 인가할 수가 있다. 그 결과, 전하량을 예민하게 변화시킬 수가 있어 제1 전극-제2 전극 사이에 흐르는 전류가 제어되어 발광량을 예민하게 제어할 수가 있다.
또한, 본 발명은, 매트릭스 형상으로 배치된 복수의 발광부를 갖춘 발광 표시장치에 있어서, 상기 복수의 발광부 각각이 상기 어느 하나의 특징을 갖춘 유기 발광 트랜지스터 소자를 갖는 것을 특징으로 하는 발광 표시장치이다.
이와 같은 발광 표시장치에 의하면, 발광량의 제어가 용이하기 때문에, 휘도 조정이 용이하다.
또한, 본 발명은, 상면에 보조 전극층과 절연막이 해당 순서로 형성된 기판을 준비하는 단계와, 평면에서 보아 소정 크기보다 큰 영역을 덮도록 상기 절연막의 상면측에 국소적으로 제1 전극을 설치하는 단계와, 상기 제1 전극의 상면에 해당 제1 전극의 소정의 크기 보다 평면에서 보아 큰 형상으로 전하 주입 억제층을 설치하는 단계와, 상기 제1 전극의 엣지부가 상기 전하 주입 억제층의 엣지부 보다 안쪽에 위치하도록 되기까지 상기 제1 전극의 엣지부를 에칭해서 상기 제1 전극을 소정의 크기로 하는 단계와, 상기 에칭단계 후에, 상기 제1 전극 또는 전하 주입 억제층이 존재하지 않는 상기 절연막의 상면측에 도포형의 전하 주입 재료를 도포해서 전하 주입층을 설치하는 단계와, 상기 전하 주입 억제층의 상면에도 전하 주입층을 설치하는 단계와, 상기 전하 주입층의 상면에 발광층을 설치하는 단계와, 해당 발광층의 상면측에 제2 전극층을 설치하는 단계를 갖추고 있는 것을 특징으로 하는 유기 발광 트랜지스터 소자의 제조방법이다.
또한, 본 발명은, 상면에 보조 전극층과 절연막이 해당 순서로 형성된 기판을 준비하는 단계와, 평면에서 보아 소정 크기보다 큰 영역을 덮도록 상기 절연막의 상면측에 국소적으로 제1 전극을 설치하는 단계와, 상기 제1 전극의 상면에 해당 제1 전극의 소정의 크기 보다 평면에서 보아 큰 형상으로 전하 주입 억제층을 설치하는 단계와, 상기 제1 전극의 엣지부가 상기 전하 주입 억제층의 엣지부 보다 안쪽에 위치되기까지 상기 제1 전극의 엣지부를 에칭해서 상기 제1 전극을 소정의 크기로 하는 단계와, 상기 에칭 단계 후에, 상기 제1 전극 또는 상기 전하 주입 억제층이 존재하지 않는 상기 절연막의 상면측에 도포형의 전하 주입 재료를 도포해서 전하 주입층을 설치하는 단계와, 상기 전하 주입 억제층의 상면 및 상기 전하 주입층의 상면에 발광층을 설치하는 단계와, 해당 발광층의 상면측에 제2 전극층을 설치하는 단계를 갖추고 있는 것을 특징으로 하는 유기 발광 트랜지스터 소자의 제조방법이다.
또한, 본 발명은, 상면에 보조 전극층과 절연막이 해당 순서로 형성된 기판을 준비하는 단계와, 평면에서 보아 소정 크기보다 큰 영역을 덮도록 상기 절연막의 상면측에 국소적으로 제1 전극을 설치하는 단계와, 상기 제1 전극의 상면에 해당 제1 전극의 소정의 크기 보다 평면에서 보아 큰 형상으로 전하 주입 억제층을 설치하는 단계와, 상기 제1 전극의 엣지부가 상기 전하 주입 억제층의 엣지부 보다 안쪽에 위치하도록 되기까지 상기 제1 전극의 엣지부를 에칭해서 상기 제1 전극을 소정의 크기로 하는 단계와, 상기 에칭단계 후에, 상기 제1 전극이 존재하지 않는 상기 절연막의 상면측에 도포형의 전하 주입 재료를 도포해서 전하 주입층을 설치하는 단계와, 상기 전하 주입층의 상면에 발광층을 설치하는 단계와, 상기 전하 주입 억제층의 상면측 및 해당 발광층의 상면측에 제2 전극층을 설치하는 단계를 갖추고 있는 것을 특징으로 하는 유기 발광 트랜지스터 소자의 제조방법이다.
또한, 본 발명은, 상면에 보조 전극층과 절연막이 해당 순서로 형성된 기판을 준비하는 단계와, 소정 크기의 영역을 덮도록 상기 절연막의 상면측에 국소적으로 제1 전극을 설치하는 단계와, 상기 제1 전극이 설치되지 않은 상기 절연막의 상면측에 전하 주입층을 설치하는 단계와, 상기 제1 전극의 전 상면 및 상기 전하 주입층의 일부 상면에 해당 제1 전극 보다 평면에서 보아 큰 형상으로 전하 주입 억제층을 설치하는 단계와, 상기 전하 주입 억제층이 설치되지 않은 상기 전하 주입층의 상면에 또 다른 전하 주입층을 설치하는 단계와, 상기 전하 주입 억제층의 상면에도 전하 주입층을 설치하는 단계와, 상기 전하 주입층의 상면에 발광층을 설치하는 단계와, 해당 발광층의 상면측에 제2 전극층을 설치하는 단계를 갖추고 있는 것을 특징으로 하는 유기 발광 트랜지스터 소자의 제조방법이다.
또한, 본 발명은, 상면에 보조 전극층과 절연막이 해당 순서로 형성된 기판을 준비하는 단계와, 소정 크기의 영역을 덮도록 상기 절연막의 상면측에 국소적으로 제1 전극을 설치하는 단계와, 상기 제1 전극이 설치되지 않은 상기 절연막의 상면측에 전하 주입층을 설치하는 단계와, 상기 제1 전극의 전 상면 및 상기 전하 주입층의 일부 상면에 해당 제1 전극 보다 평면에서 보아 큰 형상으로 전하 주입 억제층을 설치하는 단계와, 상기 전하 주입 억제층이 설치되지 않은 상기 전하 주입층의 상면에 또 다른 전하 주입층을 설치하는 단계와, 상기 전하 주입 억제층의 상면 및 상기 전하 주입층의 상면에 발광층을 설치하는 단계와, 해당 발광층의 상면측에 제2 전극층을 설치하는 단계를 갖추고 있는 것을 특징으로 하는 유기 발광 트랜지스터 소자의 제조방법이다.
또한, 본 발명은, 상면에 보조 전극층과 절연막이 해당 순서로 형성된 기판을 준비하는 단계와, 소정 크기의 영역을 덮도록 상기 절연막의 상면측에 국소적으로 제1 전극을 설치하는 단계와, 상기 제1 전극이 설치되지 않은 상기 절연막의 상면측에 전하 주입층을 설치하는 단계와 상기 제1 전극의 전 상면 및 상기 전하 주입층의 일부 상면에 해당 제1 전극 보다 평면에서 보아 큰 형상으로 전하 주입 억제층을 설치하는 단계와, 상기 전하 주입 억제층이 설치되지 않은 상기 전하 주입층의 상면에 발광층을 설치하는 단계와, 상기 전하 주입 억제층의 상면측 및 해당 발광층의 상면측에 제2 전극층을 설치하는 단계를 갖추고 있는 것을 특징으로 하는 유기 발광 트랜지스터 소자의 제조방법이다.
이상과 같은 유기 발광 트랜지스터 소자의 제조방법에 의하면, 유기 발광 트랜지스터 소자를 보다 효율적으로 제조할 수가 있다.
바람직하기는, 상기 제1 전극을 설치하는 단계 전에, 상기 절연막 상면에 상기 전하 주입층과 같은 재료 또는 다른 재료로 이루어진 제2 전하 주입층을 설치하는 단계가 행해진다.
또한, 본 발명은, 기판과, 상기 기판의 상면측에 설치된 보조 전극층과, 상기 보조 전극층의 상면측에 설치된 절연막과, 상기 절연막의 상면측에 국소적으로 설치된, 소정 크기의 영역을 덮고 있는 제1 전극과, 상기 제1 전극의 상면에 해당 제1 전극 보다 평면에서 보아 큰 형상으로 설치된 전하 주입 억제층과, 상기 제1 전극 및 상기 전하 주입 억제층이 설치되지 않은 상기 절연막의 상면측에 설치된 유기 반도체층과, 상기 유기 반도체층의 상면측에 설치된 제2 전극층을 갖추고 있는 것을 특징으로 하는 유기 트랜지스터 소자이다.
도 1은, 본 발명의 1실시 형태에 따른 유기 발광 트랜지스터 소자를 도시한 모식 단면도,
도 2는, 도 1의 유기 발광 트랜지스터 소자에 있어서의 전하의 흐름을 개념적으로 나타낸 설명도,
도 3a 내지 도 3c는, 각각 본 발명의 다른 실시 형태에 따른 유기 발광 트랜지스터 소자를 도시한 모식 단면도,
도 4는, 본 발명의 다른 실시 형태에 따른 유기 발광 트랜지스터 소자를 도시한 모식 단면도,
도 5는, 본 발명의 다른 실시 형태에 따른 유기 발광 트랜지스터 소자를 도시한 모식 단면도,
도 6은, 본 발명의 다른 실시 형태에 따른 유기 발광 트랜지스터 소자를 도시한 모식 단면도,
도 7은, 본 발명의 다른 실시 형태에 따른 유기 발광 트랜지스터 소자를 도시한 모식 단면도,
도 8은, 본 발명의 1실시 형태에 따른 유기 트랜지스터 소자를 도시한 모식단면도,
도 9a 내지 도 9f는, 본 발명의 1실시 형태에 따른 유기 발광 트랜지스터 소자의 제조 방법을 도시한 공정도,
도 10a 내지 도 10f는, 본 발명의 다른 실시 형태에 따른 유기 발광 트랜지 스터 소자의 제조 방법을 도시한 공정도,
도 11은, 본 발명의 1실시 형태에 따른 유기 발광 트랜지스터 소자를 구성하는 전극 배치의 일례를 도시한 평면도,
도 12는, 본 발명의 1실시 형태에 따른 유기 발광 트랜지스터소자를 구성하는 전극 배치의 다른 예를 도시한 평면도,
도 13은, 본 발명의 1실시 형태에 따른 유기 발광 트랜지스터 소자를 내장한 발광 표시장치의 일례를 도시한 개략도,
도 14는, 발광 표시장치 내의 각 화소(단위 소자)로서 설치된, 본 발명의 1실시 형태에 따른 유기 발광 트랜지스터 소자를 갖춘 유기 발광 트랜지스터의 일례를 도시한 회로 개략도,
도 15는, 발광 표시장치 내의 각 화소(단위 소자)로서 설치된, 본 발명의 1실시 형태에 따른 유기 발광 트랜지스터 소자를 갖춘 유기 발광 트랜지스터의 다른 예를 도시한 회로 개략도,
도 16은, 실시예 1의 유기 발광 트랜지스터 소자의 모식 단면도,
도 17은, 실시예 2의 유기 발광 트랜지스터 소자의 모식 단면도,
도 18은, SIT 구조와 유기 EL 소자 구조를 복합시킨 종래의 유기 발광 트랜지스터의 일례를 도시한 단면 구성도,
도 19는, SIT 구조와 유기 EL 소자 구조를 복합시킨 종래의 발광 트랜지스터의 다른 예를 도시한 단면 구성도이다.
이하, 본 발명을 실시 형태를 기초로 상세하게 설명한다. 도 1 내지 도 7은, 각각 본 발명에 따른 유기 발광 트랜지스터 소자의 각 실시 형태(구성예)를 나타내고 있다. 본 발명의 유기 발광 트랜지스터 소자는 유기 EL 소자 구조와 종형 FET 구조를 갖춘 전계효과형 유기 발광 트랜지스터 소자이다.
도 1에 나타낸 실시 형태에서는, 기판(1)과, 기판(1)의 상면에 설치된 보조 전극층(2), 보조 전극층(2)의 상면에 설치된 절연막(3), 소정 크기의 영역을 덮도록 상기 절연막(3)의 상면에 국소적으로 설치된 제1 전극(4), 제1 전극(4)의 상면에 제1 전극(4) 보다 평면에서 보아 큰 형상으로 설치된 전하 주입 억제층(5), 제1 전극(4)이 설치되어 있지 않은 절연막(3)의 상면과 전하 주입 억제층(5)의 상면에 설치된 전하 주입층(12), 전하 주입층(12)의 상면에 설치된 발광층(11) 및, 발광층(11)의 상면에 설치된 제2 전극(7)을 적어도 갖추고 있다.
또한 본원 명세서에서는, 전하 주입층(12)과 발광층(11)을 합쳐서, 유기층(6)이라고 하는 것이 있다. 더욱이 유기층(6)은, 필요에 따라, 전하 수송층(후술 됨)도 포함하는 경우가 있다.
도 1의 실시 형태에서는, 전하 주입층(12)과 제1 전극(4)의 엣지부(단면)(4a)가 접촉하고 있다. 제1 전극(4)의 엣지부(4a)에서는 제1 전극(4)과 보조 전극(2) 사이에 인가되는 게이트 전압 VG에 의해 전하(정공 또는 전자)가 발생한다. 이 전하는 제1 전극(4)과 제2 전극(7) 사이에 인가되는 드레인 전압 VD 에 의해, 제1 전극(4)으로부터 제2 전극(7)을 향해 이동한다.
본 실시의 형태에서는(다른 실시의 형태에서도 같지만), 제1 전극(4)과 제2 전극(7) 사이에 일정한 전계(드레인 전압 VD)를 인가함과 더불어, 보조 전극(2)과 제1 전극(4) 사이에 인가하는 전계(게이트 전압 VG)를 가변시키는 것에 의해, 전하의 발생량이 제어될 수 있다. 발생한 전하는 발광층(11)에 옮겨져, 제2 전극(7)으로부터 공급되는 전하와 재결합해서 발광한다. 따라서, 전하의 발생량이 제어되는 것에 의해, 발광량이 제어되는 것이다.
이러한 발광량 제어는, 제1 전극(4) 상에 전하 주입 억제층(5)을 설치한 것에 의해 실현된다. 도 2에 도시된 바와 같이, 제1 전극(4)과 제2 전극(7) 사이에 일정 전압(드레인 전압 VD)을 인가하는 경우, 제1 전극(4)의 상부 표면에서 발생해서 제2 전극(7)으로 향하는 전하의 흐름은, 전하 주입 억제층(5)의 존재에 의해 억제된다. 전하 주입 억제층(5)으로 덮이지 않은 소면적의 엣지부(4a)(단면)에서 발생하는 전하만이 제2 전극(7)을 향해 이동하는 것으로 된다. 따라서, 제1 전극(4)과 제2 전극(7) 사이에 일정 전압(드레인 전압 VD)이 인가되는 경우에 있어서, 제1 전극-제2 전극 사이의 전류값이 억제된다. 그 결과, 보조 전극(2)과 제1 전극(4) 사이에 인가하는 전압(게이트 전압 VG)을 제어해서 전하의 발생을 어시스트하는 것으로써, 제1 전극(4)에서의 전하의 발생량을 제어할 수 있어 결과적으로 발광량을 제어할 수가 있다.
본 발명의 특징으로서, 도 1 내지 도 8에 도시된 바와 같이, 제1 전극(4) 상에 해당 제1 전극(4) 보다 평면에서 보아 큰 형상으로 전하 주입 억제층(5)이 설치되어 있다. 따라서, 적어도 부분적으로, 제1 전극(4)의 엣지부(4a)가 전하 주입 억제층(5)의 엣지부 보다 안쪽에 위치한다. 이때, 제1 전극(4)과 제2 전극(7) 과의 사이에 일정 전압이 인가되면, 제1 전극(4)의 상면 및 윤곽 테두리에서의 전하(정공 또는 전자)의 발생이 억제될 수 있다. 그 결과, 제1 전극(4)과 전하 주입 억제층(5)을 같은 크기(평면에서 보아)로 형성한 것에 비해, 보조 전극(2)과 제1 전극(4) 사이에 인가되는 전압에 의한 직접적 영향을 작게 할 수가 있다.
도 1 에 도시된 바와 같이, 전하 주입 억제층(5)의 폭을 d1으로 하고, 제1 전극(4)의 폭을 d2로 하며, 전하 주입 억제층(5)의 엣지부와 제1 전극(4)의 엣지부(4a)와의 차이(중첩되지 않은 폭)를 d3, d4로 하면, d2 < d1 이면서 제1 전극(4)의 엣지부(4a)가 전하 주입 억제층(5)의 엣지부 보다 안쪽에 위치하는 것이 바람직하다. 제1 전극(4)의 엣지부(4a) 위치는 전하 주입 억제층(5)의 엣지부와의 차이(d3, d4)로 표현된다. 그 차이(d3, d4)는 극히 작고, 제1 전극(4)과 전하 주입 억제층(5)이 평면에서 보아 실질적으로 같은 크기인 경우에는, 제1 전극(4)의 엣지부(4a)의 윤곽 테두리에서 전하(정공 또는 전자)의 발생이 일어날 수 있다. 그 경우, 해당 발생 전하는, 보조 전극(2)과 제1 전극(4) 사이에 인가되는 전압의 영향을 받기 쉽다. 이 때문에, 제1 전극-제2 전극 사이에 흐르는 전류의 제어성이 약간 훼손될 염려가 있다. 한편, 그 차이(d3, d4)는 상당히 크게 해도 좋고, 그러한 형태 자체의 제작이 어렵게 되지 않는 정도의 크기라면 된다.
한편, 제1 전극(4)과 전하 주입 억제층(5)의 형태는, 도 6 및 도 7 에 도시된 바와 같은 형태로 있어도 된다. 도 6 및 도 7의 실시 형태에서는, 도 1의 실시 형태와는 달리, 서로 이웃하는 제1 전극 사이에 전하 주입층(12)이 설치되어 있는 측에만, 제1 전극(4)의 엣지부(4a)가 전하 주입 억제층(5)의 엣지부 보다 안쪽에 위치하도록 구성되어 있다. 그 반대측 엣지부에 대해서는, 도 6의 실시 형태에서는 전하 주입 억제층(5)이 제1 전극(4)을 덮도록 설치되어 있고, 도 7의 실시 형태에서는 제1 전극(4)이 절연막(3) 상으로 돌출된 형태로 되어 있다(예컨대, 도 11 및 도 12의 빗 모양(comb-shaped) 전극의 상단부분 또는 하단 부분을 참조). 다른 한편, 도 1에 도시된 형태에서는 제1 전극(4)의 좌우 양측의 엣지부(4a)가 전하 주입 억제층(5)의 엣지부 보다 안쪽에 위치하도록 구성되어 있다. 도 1에 도시된 형태에서는, 좌우 양측의 엣지부(4a)가 전하 주입층(12)에 접하는 형태이다(예컨대, 도 11 및 도 12의 빗 모양의 전극의 중앙 부분을 참조).
전극의 극성에 대해서는, 제1 전극(4)을 양극으로, 제2 전극(7)을 음극으로 해서 구성해도 되고, 제1 전극(4)을 음극으로, 제2 전극(7)을 양극으로 해서 구성해도 된다. 제1 전극(4)과 제2 전극(7)이 어느 쪽의 극성을 갖는 경우에 있어도, 보조 전극(2)과 제1 전극(4) 사이에 인가하는 전압을 제어하는 것에 의해, 전하량을 예민하게 변화시킬 수가 있고, 이에 의해 제1 전극-제2 전극 사이에 흐르는 전류를 제어해서, 결과적으로 발광량을 제어하는 것이 가능하다.
당연히, 제1 전극(4)이 양극이고 제2 전극(7)이 음극인 경우에는, 제1 전극(4)에 접하는 전하 주입층은 정공 주입층이다. 그리고, 제2 전극(7)에 접해서 전하 주입층(14)(제3 전하 주입층)이 설치되는 경우(도 6 참조)에는, 해당 전하 주입층(14)은 전자 주입층이다. 한편, 제1 전극(4)이 음극이고 제2 전극(7)이 양극인 경우에는 제1 전극(4)에 접하는 전하 주입층은 전자 주입층이다. 그리고, 제2 전극(7)에 접해서 전하 주입층(14)이 설치되는 경우(도 6 참조)에는 해당 전하 주입 층(14)은 정공 주입층이다.
제1 전극(4)이 절연막(3)의 상면측에 형성되면서(제2 전하 주입층이 사이에 설치되어도 된다 : 도 5 참조), 제1 전극(4) 상의 전하 주입 억제층(5)이 제1 전극(4) 보다 평면에서 보아 크게 형성되고(= 전하 주입 억제층(5)이 제1 전극(4)의 윤곽 테두리(의 적어도 일부)을 덮어 숨기는 것처럼 형성되고), 또한 제1 전극(4)의 엣지부(4a)가 전하 주입층(12)에 접하도록 구성되어 있을 것이 중요한 특징이다. 그외의 특징에 대해서는, 여러 가지 변경될 수 있다. 예컨대, 도 3a 내지 도 7에 도시된 바와 같은 각종의 태양이 채용될 수 있다.
예컨대, 전하 주입층(12)과 발광층(11)을 갖는 유기층(6)의 구조 형태에 대해서는, (i) 도 1에 도시된 바와 같이, 전하 주입층(12)은 제1 전극(4)의 두께 T1 이상이면서 제1 전극(4)과 전하 주입 억제층(5)의 합계 두께 T2 이상인 두께 T3로 형성될 수 있고, (ⅱ) 도 3a에 도시된 바와 같이, 전하 주입층(12)은 제1 전극(4)의 두께 T1과 거의 같은 두께로 형성될 수 있고, (ⅲ) 도 3b 에 도시된 바와 같이, 전하 주입층(12)은 제1 전극(4)과 전하 주입 억제층(5)의 합계 두께 T2와 거의 같은 두께로 형성될 수 있다. 이들의 어느 하나의 형태에서도, 제1 전극(4)의 엣지부(4a)는 전하 주입층(12)에 접하는 것이 가능하다.
또한, 예컨대, 도 3c에 도시된 바와 같이, 전하 주입층(12)이 제1 전극(4)의 두께 T1과 거의 같은 두께로 형성됨과 더불어, 해당 전하 주입층(12) 상에 형성되는 발광층(11)이 전하 주입 억제층(5)과 거의 같은 두께로 형성될 수 있다(도 3c 에서 발광층의 막두께가 「최대에서」전하 주입 억제층(5)과 거의 같은 막두께로 될 수 있는 것을 의미하는바, 전하 주입 억제층(5)의 막두께 보다 얇아도 상관없다). 도 3c의 실시 형태의 유기 발광 트랜지스터 소자(20C)에서도, 제1 전극(4)의 엣지부(4a)는 전하 주입층(12)에 접할 수 있다. 한편, 도 3c의 실시 형태의 유기 발광 트랜지스터 소자(20C)에서는 제1 전극(4)과 전하 주입 억제층(5)으로 이루어진 적층구조체(8)끼리의 사이에 발광층(11)이 형성되어, 매트릭스 형상의 소자화가 가능하다.
또한, 유기층(6)의 적층 형태에 대해, 예컨대, 도 1 내지 도 3c에 도시된 바와 같이, 절연막(3)의 상면에 전하 주입층(12)과 발광층(11)이 해당 순서로 형성된 2층 구조나, 도 4 및 도 5에 도시된 바와 같이, 절연막(3)의 상면에 제2 전하 주입층(12')과 전하 주입층(12) 및 발광층(11)이 해당 순서로 형성된 3층 구조나, 도 6에 도시된 바와 같이, 절연층(3)의 상면에 전하 주입층(12)과 발광층(11) 및 전하 주입층(14)이 해당 순서로 형성된 3층 구조나, 도 7에 도시된 바와 같이, 절연층(3) 측으로부터 전하 주입층(12)과 전하 수송층(13) 및 발광층(11)이 해당 순서로 형성된 3층 구조 등을 예시할 수 있다. 또한, 유기층(6)의 구성은 이들에 한정되지 않고, 더 필요에 따라, 전하 수송층 등이 설치되어도 된다. 더욱이, 발광층(11) 중에 전하 주입층 재료나 전하 수송층 재료를 함유시켜 전하 주입층이나 전하 수송층과 마찬가지의 기능을 갖춘 단층구조로 이루어진 것도 채용할 수 있다.
전술한 바와 같이, 도 4 및 도 5의 각 실시 형태에서는, 절연막(3)의 상면에 전하 주입층(12')과 전하 주입층(12) 및 발광층(11)이 해당 순서로 형성되어 있다. 즉, 이들 실시 형태의 유기 발광 트랜지스터 소자(30, 40)에서는 도 1 내지 도 3에 도시된 절연막(3)과 제1 전극(4) 및 전하 주입층(12) 사이에, 전하 주입층(12)과 같은 재료 또는 다른 재료로 이루어진 전하 주입층(12')이 설치되어 있다. 이와 같은 유기 발광 트랜지스터 소자(30, 40)에서는 전하 주입층(12')이 더 설치되어 있기 때문에, 제1 전극(4)의 절연막(3) 측의 면에서도 전하를 발생시킬 수 있다. 그 발생 전하도, 보조 전극(2)과 제1 전극(4) 사이에 인가되는 전압에 의해 제어된다. 따라서, 제1 전극-제2 전극 사이에 흐르는 전류가 제어되어, 결과적으로 발광량이 제어될 수 있다.
각 실시 형태의 유기 발광 트랜지스터 소자는 탑 에미션(emission)형의 발광 트랜지스터 소자이어도 되고, 보텀 에미션(emission)형의 발광 트랜지스터 소자이어도 된다. 어느 형태를 채용하는가에 의존해서, 구성되는 각층의 광투과성이 설계된다. 또한, 유기 발광 트랜지스터 소자의 각 단면도는 유기 발광 트랜지스터의 한 화소(1 픽셀)에 대응하고 있다. 따라서, 해당 화소마다 소정의 발광색을 발광하는 발광층을 형성하면, 컬러 디스플레이 등의 발광 표시장치를 형성할 수도 있다.
또한, 도 8에 도시된 바와 같이, 본 발명의 특징을 유기 트랜지스터 소자에 적용하는 것도 가능하다. 도 8의 유기 트랜지스터 소자(70)에서는, 제2 전극(7)에 대향하는 제1 전극(4)의 상면에 제1 전극(4) 보다 평면에서 보아 큰 전하 주입 억제층(5)이 형성되어 있다. 이에 의해, 유기 반도체층(15)(예컨대 전하 주입층 또는 전하 수송층)에 흐르는 전하량을 억제(제어)할 수가 있다.(제1 전극(4)의 상면으로부터 제2 전극(7)으로 직접 향하는 전하의 흐름을 억제하는 것으로, 유기 트랜지스터 소자의 제어성을 향상시키고 있다.)
<유기 발광 트랜지스터 소자의 구성>
이하, 각 실시 형태의 유기 발광 트랜지스터 소자를 구성하는 층 및 전극에 대해 설명한다.
기판(1)은, 특히 한정되는 것이 아니고, 적층되는 각층의 재질등에 의해 적절히 결정할 수가 있다. 예컨대, Al 등의 금속, 유리, 석영 또는 수지 등의 각종 재료로부터 선택될 수 있다. 빛(광)을 기판으로부터 출사시키는 보텀 에미션(emission) 구조의 유기 발광 트랜지스터 소자의 경우에는, 투명 또는 반투명인 재료로 기판이 형성되는 것이 바람직하다. 한편, 빛을 제2 전극(7)으로부터 출사시키는 탑 에미션(emission) 구조의 유기 발광 트랜지스터 소자의 경우에는, 반드시 투명 또는 반투명인 재료를 이용할 필요는 없다. 즉, 불투명 재료로 기판(1)을 형성해도 된다.
특히 바람직하기는, 유기 EL 소자의 기판으로서 일반적으로 이용되고 있는 각종의 것을 이용할 수가 있다. 예컨대, 용도에 따라, 유연한 재질이나 경질인 재질 등으로 이루어진 것이 선택될 수 있다. 구체적으로는, 예컨대, 유리, 석영, 폴리에틸렌, 폴리프로필렌, 폴리에틸렌 테레프탈레이트, 포리메타크릴레이트, 폴리메틸메타크릴레이트, 폴리메틸 아크릴레이트, 폴리에스테르, 폴리카보네이트 등의 재료로 이루어진 기판을 들 수 있다.
기판(1)의 형상으로서는, 매엽 형상이어도 연속 형상(필름이나 SUS(박판 형상의 것)의 롤 형상 등)이어도 된다. 구체적인 형상으로서는, 예컨대 카드 형상, 필름 형상, 디스크 형상, 팁 형상 등을 들 수 있다.
전극으로서는, 보조 전극(2), 제1 전극(4) 및 제2 전극(7)이 설치되어 있다. 이들 각 전극의 재료로서는, 금속, 도전성 산화물, 도전성 고분자 등이 이용될 수 있다.
제1 전극(4)은, 절연막(3)의 상면측에 소정 크기로 국소적으로 설치된다. 소정 크기는, 특히 한정되지 않지만, 예컨대 도 11을 참조해서 후술하는 바와 같이, 라인폭이 1~500㎛ 정도에서 라인피치가 1~500㎛ 정도인 빗 모양(comb-shaped)의 제1 전극(4)(도 11에서는, 적층 구조체(8)로서 도시되어 있다)이나, 예컨대 도 12를 참조해서 후술하는 바와 같이, 격자폭이 1~500㎛ 정도에서, 격자 피치가 1~500㎛ 정도인 격자형의 제1 전극(4)(도 12에서는, X 방향의 적층 구조체(8x)와 Y 방향의 적층 구조체(8y)로 도시되어 있다)을 예로서 들 수가 있다. 또한 제1 전극(4)의 형상은 빗 모양이나 격자모양으로 한정되지 않고, 마름모꼴(rhombus)이나 원형 등의 각종의 형상으로 형성되어도 된다. 그 선폭이나 피치에 대해서도, 특히 한정되지 않는다. 또, 상기 선폭이나 피치는 동일한 폭이 아니어도 된다.
보조 전극(2)의 형성 재료로서는, 예컨대, ITO(인디움 주석 옥사이드), 산화 인디움, IZO(인디움 아연 옥사이드), SnO2 , ZnO 등의 투명 도전막, 금, 크롬과 같은 일 함수가 큰 금속, 은, 알루미늄의 일반적인 금속, 폴리아닐린, 폴리아세틸렌, 폴리알킬티오펜 유도체, 폴리실란 유도체와 같은 도전성 고분자 등을 들 수가 있다. 보조 전극(2)은, 기판(1)의 상면측에 설치된다. 기판(1)과 보조 전극(2) 사이 에 장벽층(barrier layer)이나 평활층(smoothing layer) 등이 설치되어 있어도 된다.
제1 전극(4) 또는 제2 전극(7)을 음극으로서 구성하는 경우의 형성 재료로서는, 알루미늄, 은 등의 단일 금속 재료, MgAg 등의 마그네슘 합금, AlLi, AlCa, AlMg 등의 알루미늄 합금, Li , Ca와 같은 알칼리 금속 재료, LiF와 같은 알칼리 금속 합금 및 작은 일 함수를 갖는 다른 금속 재료 등을 들 수가 있다.
한편, 제1 전극(4) 또는 제2 전극(7)을 양극으로 해서 구성하는 경우의 형성 재료로서는, 해당 양극과 접하는 유기층(전하 주입층 또는 발광층)의 구성 재료와 저항성 접촉을 형성하는 금속에 있어서 보조 전극(2)이나 상기 음극에 이용되는 전극 재료와 같은 전극 재료를 들 수 있다. 바람직하기는, 금, 크롬과 같은 일 함수가 큰 금속재료나, ITO(인디움 주석 옥사이드), 산화 인디움, IZO(인디움 아연 옥사이드), SnO2, ZnO 등의 투명 도전막, 폴리아닐린, 폴리아세틸렌, 폴리알킬티오펜 유도체, 폴리실란 유도체와 같은 도전성 고분자를 들 수 있다. 보조 전극(2), 제1 전극(4) 및 제2 전극(7)은 각각 상기 전극 재료로 형성된 단층 구조의 전극이어도 되고, 복수의 전극 재료로 형성된 적층 구조의 전극이어도 된다. 또한, 각 전극의 두께는, 특히 한정되지 않지만, 통상은 10~1000nm의 범위 내이다.
유기 발광 트랜지스터 소자가 보텀 에미션(emission) 구조인 경우에는, 발광층(11) 보다 아래쪽에 위치하는 전극은 투명 또는 반투명으로 되어 있는 것이 바람직하다. 한편, 탑 에미션(emission) 구조인 경우에는, 발광층(11) 보다 위쪽에 위 치하는 전극은 투명 또는 반투명으로 되어 있는 것이 바람직하다. 투명한 전극 재료로서는, 상기 투명 도전막, 금속 박막, 도전성 고분자막을 이용할 수가 있다. 또한 아래쪽, 위쪽이란, 본 발명을 도시한 도면을 평면에서 보았을 때의 형태에 대해, 그 상하방향에서의 아래쪽, 위쪽을 의미하고 있다.
상기 각 전극은, 진공 증착, 스퍼터링(sputtering), CVD 등의 진공 프로세스 또는 도포에 의해 형성된다. 각 전극의 두께(막 두께)는 사용되는 재료 등에 의해서도 달라지는데, 예컨대 10nm~1000nm 정도인 것이 바람직하다. 또한 발광층(11)이나 전하 주입층(12) 등의 유기층 상에 전극이 성막되는 경우에는, 전극이 성막시에 해당 유기층에 미치는 대미지(damage)를 경감하기 위해, 해당 유기층 상에 보호층(도시되지 않았음)이 설치되어도 된다. 보호층은 전극이 스터퍼링법 등으로 유기층 상에 성막되는 경우에 있어서, 전극 형성 전에 미리 설치되는 것으로, 예컨대, Au , Ag , Al 등의 반투명막이나 ZnS , ZnSe 등의 무기 반도체막 등의 증착막 또는 스퍼터링막과 같이, 그 성막 시에 유기층에 대미지를 주기 어려운 것이 성막되는 것이 바람직하다. 보호층의 두께로서는, 1~500nm 정도의 두께로 성막되는 것이 바람직하다.
절연막(3)은, 보조 전극(2) 상에 설치된다. 절연막(3)은, SiO2, SiNx, Al2O3 등의 무기 재료나, 폴리클로로피렌, 폴리에틸렌 테레프탈레이트, 폴리옥시메틸렌, 폴리비닐 클로라이드, 폴리비닐리덴 플로라이드, 시아노에틸 풀루란, 폴리메틸 메타아크릴레이트, 폴리비닐 페놀, 폴리술폰, 폴리카보네이트, 폴리이미드 등의 유기 재료나, 일반적으로 사용되고 있는 시판의 레지스트 재료로 형성될 수 있다. 절연막(3)은, 상기의 각 재료로 형성된 단층 구조의 절연막이어도 되고, 복수의 재료로 형성된 적층 구조의 절연막이어도 된다.
특히, 본 발명에 있어서는, 제조 비용이나 제조 용이성의 관점으로부터, 일반적으로 사용되고 있는 레지스트 재료를 바람직하기 이용할 수 있다. 그리고, 스크린 인쇄법, 스핀 코트법, 캐스트법, 초크랄스키법(Czochralski method), 전사법(decalcomania method), 잉크젯법, 포트리소그래피법 등에 의해, 소정의 패턴이 형성될 수 있다. 또한 상기의 무기 재료로 이루어진 절연막(3)에 대해서는 CVD 법등의 기존의 패턴프로세스를 이용해서 형성할 수 있다. 절연막(3)의 두께는 얇을수록 바람직하지만, 너무 얇으면 보조 전극(2)과 제1 전극(4) 사이의 누설 전류가 커지게 되기 쉽기 때문에, 통상, 0.001~5.0㎛ 정도인 것이 바람직하다.
또한 유기 발광 트랜지스터 소자가 보톰 에미션(emission) 구조인 경우에는, 절연층(3)은 발광층(11) 보다 아래 쪽에 위치한다. 따라서, 절연층(3)은 투명 또는 반투명으로 되어 있는 것이 바람직하다. 한편, 탑 에미션(emission) 구조인 경우에는, 절연층(3)은 투명 또는 반투명일 필요는 없다.
전하 주입 억제층(5)은, 제1 전극(4) 상에 제1 전극(4)으로부터 돌출된 크기로(평면에서 보아 보다 큰 형상으로) 설치되어, 제2 전극(7)에 대향하는 제1 전극(4)의 상면에서 발생해서 제2 전극(7)으로 향하는 전하(정공 또는 전자, 이하 동일)의 흐름을 억제하도록 작용한다. 본 발명에서는, 전하 주입 억제층(5)이 제2 전극(7)의 대향면인 제1 전극(4)의 상면보다 큰 형상으로 설치되어 있기 때문에, 제1 전극(4)에서 발생하는 전하(전하의 흐름)는 주로 전하 주입 억제층(5)이 설치되어 있지 않은 소면적의 엣지부(4a)에서 발생한다. 제1 전극(4)의 엣지부(4a)에서의 전하(전하의 흐름) 발생량은, 보조 전극(2)과 제1 전극(4) 사이에 인가되는 게이트 전압 VG로 제어된다. 또, 엣지부(4a)에서 발생한 전하(전하의 흐름)는, 제1 전극(4)과 제2 전극(7) 사이에 인가된 드레인 전압 VD에 의해 제2 전극(7)으로 향한다. 따라서, 보조 전극(2)과 제1 전극(4) 사이에 인가되는 게이트 전압 VG를 제어함으로써, 제1 전극(4)과 제2 전극(7) 사이에 흐르는 전류가 제어될 수 있다. 따라서, 발광량이 제어될 수 있다. 전하 주입 억제층(5)은, 상기 작용을 하게 되는 한, 각종의 재료로 형성할 수 있다. 전하 주입 억제층(5)으로서는, 절연성의 무기막이나 유기막을 예시할 수 있다. 예컨대, SiO2 , SiNx, Al2O3 등의 무기 절연 재료로 형성된 것이어도 되고, 일반적인 유기 절연 재료, 예컨대, 폴리클로로피렌, 폴리에틸렌 테레프탈레이트, 폴리옥시메틸렌, 폴리비닐 클로라이드, 폴리비닐리덴 플로라이드, 시아노에틸 풀루란, 폴리메틸 메타크릴레이트, 폴리비닐 페놀, 폴리술폰, 폴리카보네이트, 폴리이미드 등의 유기 절연 재료로 형성된 것이어도 된다. 또한, 전하 주입 억제층(5)은 상기의 각 재료로 형성된 단층 구조의 전하 주입 억제층이어도 되고, 복수의 재료로 형성된 적층 구조의 전하 주입 억제층이어도 된다. 전하 주입 억제층(5)은 진공 증착, 스퍼터링, CVD 등의 진공프로세스 또는 도포에 의해 형성된다. 그 막 두께는, 사용되는 재료 등에 따라 다르지만, 예컨대 0.001㎛~10㎛ 정도인 것이 바람직하다.
본 발명에서의 전하 주입 억제층(5)은, 입수가 용이하고, 성막이 용이하며, 정밀도가 좋은 패터닝이 용이한 절연재료로 이루어지는 것이 바람직하다. 특히, 레지스트막을 사용하는 것이 바람직하다. 레지스트막이라면, 포지티브형이어도 네가티브형이어도 좋다. 전하 주입 억제층(5)의 형성재료로서 레지스트막을 이용하는 경우에는, 소정 치수(두께, 크기)로 용이하면서 정밀도 좋게 전하 주입 억제층(5)을 형성할 수 있는 이점이 있다.
전하 주입 억제층(5)은, 적어도 부분적으로, 제2 전극(7)에 대향하는 제1 전극(4) 상면에 해당 제1 전극(4) 보다 큰 형상으로 설치된다. 여기서, 제1 전극(4)의 엣지부(4a)는 전하 주입층(12)에 접하도록 구성된다. 이러한 전하 주입 억제층(5)을 형성함으로써, 제2 전극(7)에 대향하는 제1 전극(4) 상면에서는 전하(전하의 흐름)는 발생하지 않고, 소면적의 엣지부(4a)에서 전하(전하의 흐름)가 발생한다. 그 결과, 보조 전극(2)과 제1 전극(4) 사이에 인가되는 전압(게이트 전압)을 제어함으로써, 발생 전하량(정공 발생량)을 예민하게 변화시킬 수가 있다. 따라서, 제1 전극-제2 전극 사이에 흐르는 전류를 제어할 수가 있어 발광량을 제어할 수가 있다.
유기층(6)은 상술한 바와 같이, 적어도 전하 주입층(12)과 발광층(11)을 가진다. 필요에 따라서, 전하 수송층 등이 부가될 수 있다. 또는, 유기층(6)은 전하 주입 물질을 포함한 발광층(11)을 가진다. 유기층(6)은 이들 조건을 충족하는 것이면, 특히 한정되지 않고, 상술한 각종의 형태가 채용될 수 있다. 유기층(6)을 구성하는 각 층은 소자의 구성이나 구성 재료의 종류 등에 따라, 적절한 두께(예컨대 0.1nm~1㎛의 범위내)로 형성된다. 또한 유기층을 구성하는 각 층의 두께가 너무 두꺼운 경우에는, 일정한 광출력을 얻기 위해 큰 인가 전압이 필요하게 되어, 발광 효율이 나빠지는 경우가 있다. 한편, 유기층을 구성하는 각 층의 두께가 너무 얇은 경우에는, 핀홀(pinhole) 등이 발생해서 전계를 인가해도 충분한 휘도를 얻을 수 없는 경우가 있다.
발광층(11)의 형성 재료로서는, 유기 EL 소자의 발광층으로서 일반적으로 이용되고 있는 재료이면 특히 한정되지 않는다. 예컨대, 색소계 발광 재료(pigment luminescent material), 금속 착체계 발광 재료(metal complex luminescent material), 고분자계 발광 재료(polymer luminescent material) 등을 들 수가 있다.
색소계 발광 재료로서는, 예컨대, 시클로펜타디엔 유도체, 테트라 페닐 부타디엔 유도체, 트리페닐아민 유도체, 옥사디아졸 유도체, 피라졸로퀴놀린 유도체, 디스티릴벤제 유도체, 디스티릴아릴렌 유도체, 시롤 유도체, 티오펜 사이클릭 화합물, 피리딘 사이클릭 화합물, 페리논 유도체, 페릴렌 유도체, 올리고티오펜 유도체, 트리푸마닐아민 유도체, 옥사디아졸 이분자체, 피라졸린 이분자체 등을 들 수 있다. 또한, 금속 착체계 재료로서는, 예컨대, 알루미퀴놀리놀 착체, 벤조퀴놀리놀 베릴리늄 착체, 벤조옥사졸 아연 착체, 벤조티아졸 아연 착체, 아조메틸 아연 착체, 포르피린 아연 착체, 유로퓸 착체 등을 들 수 있다. 금속 착체계 발광 재료로서는, 그 외에 중심금속으로서 Al, Zn, Be 또는 Tb, Eu, Dy 등의 희토류 금속 및 리간드(ligand)로서 옥사디아졸, 티아디아졸, 페닐피리딘, 페닐벤조이미다졸 또는 퀴놀린 구조 등을 갖는 금속 착체 등을 들 수 있다. 또한, 고분자계 발광 재료로서는, 예컨대, 폴라파라페닐렌 비닐렌 유도체, 폴리티오펜 유도체, 폴리파라페닐렌 유도체, 폴리실란 유도체, 폴리아세틸렌 유도체, 폴리비닐 카르보졸, 폴리풀로레논 유도체, 폴리풀루렌 유도체, 폴리퀴노옥살린 유도체 및 이 유도체의 공중합체 등을 들 수 있다.
발광층(11) 중에는 발광 효율의 향상이나 발광 파장을 변화시키는 등의 목적으로, 도핑제 등의 첨가제를 첨가하도록 해도 된다. 도핑제로서는, 예컨대, 페릴렌 유도체, 쿠마린 유도체, 루브렌 유도체, 퀴나크리돈 유도체, 스쿠아레움 유도체, 포르필린 유도체, 스티릴 색소, 테트라센 유도체, 피라졸린 유도체, 데카시클렌, 페녹사존, 퀴노옥살린 유도체, 카르바졸 유도체, 풀루렌 유도체 등을 들 수 있다.
전하 주입층(12)의 형성 재료로서는, 예컨대, 발광층(11)의 발광재료로서 예시한 화합물을 들 수가 있다. 그 외, 패닐아민, 스타버스트 아민, 프탈로시아닌, 폴리아센, 산화 바나듐, 산화 몰리브덴, 산화 루테늄, 산화 알루미늄 등의 산화물, 어모퍼스(amorphous) 카본, 폴리아닐린, 폴리티오펜 등의 유도체 등을 들 수가 있다. 특히, 전하 주입층(12)의 형성재료는, 유동성이 있는 도포형 재료인 것이 바람직하다. 유동성이 있는 도포형 재료로는, 고분자 재료, 저분자 재료, 덴드리머(dendrimer) 등 도포할 수가 있는 재료라면 특히 한정되지 않으나, 성막시에 전하 주입 억제층(5)의 엣지부 보다 안쪽에 위치하는 제1 전극(4)의 엣지부(4a)에 까지 용이하게 도달하는 재료로인 것이 바람직하다. (그 결과로서, 제1 전극(4)의 엣지부(4a)에서 발생한 전하는 해당 엣지부(4a)에 접하는 전하 주입층(12)에 효율적 으로 주입될 수 있다.)
또한, 제2 전극(7)의 발광층(11) 측에는 제2 전극용의 전하 주입층(14)(도 6 참조)이 설치되어도 된다. 예컨대, 제2 전극(7)을 음극으로 한 경우에 있어서의 전하(전자)주입층(14)의 형성 재료로서는 발광층(11)의 발광재료로서 예시한 화합물 외에, 알루미늄, 불화 리튬, 스트론튬, 산화 마그네슘, 불화 마그네슘, 불화 스트론튬, 불화 칼슘, 불화 바륨, 산화 알루미늄, 산화 스트론튬, 칼슘, 폴리메틸 메타크릴레이트 폴리스티렌 술폰산 나트륨, 리튬, 세슘, 불화 세슘 등의 알칼리 금속류, 알칼리 금속류의 할로겐화물, 알칼리 금속의 유기착체 등을 들 수가 있다.
제1 전극(4)을 양극으로 한 경우에 있어서의 전하(정공) 수송층(13)(도 7 참조)의 형성 재료로서는, 프탈로시아닌, 나프탈로시아닌, 포르피린, 옥사디아졸, 트리페닐아민, 트리아졸, 이미다졸, 이미다졸, 이미다졸론, 피라졸린, 테트라하이드로이미다졸, 히드라존, 스틸벤, 펜타센, 폴리티오펜, 부타디엔, 이러한 유도체 등, 정공 수송 재료로서 통상 사용되는 것을 이용할 수가 있다. 또한, 전하 수송층(13)의 형성 재료로서 시판되고 있는 예컨대 폴리(3, 4)에틸렌디옥시티오펜/폴리스티렌 술포네이트(약칭 PEDOT/PSS, 바이엘(BAYER) 사제, 상품명: Baytron P AI4083 , 수용액으로서 시판) 등도 사용할 수가 있다. 전하 수송층(13)은 이러한 화합물을 함유한 전하 수송층 형성용 도액을 이용해 형성된다. 또한 이러한 전하 수송 재료는, 상기의 발광층(11) 내에 혼합해도 되고, 상기의 전하 주입층(12) 내에 혼합해도 된다.
또한, 도시하고 있지 않지만, 전하 수송층을 발광층(11)의 제2 전극(7) 측에 설치해도 된다. 예컨대, 제2 전극(7)을 음극으로 한 경우에 있어서의 해당 전하(전자) 수송층의 형성 재료로서는, 안트라퀴노디메탄, 풀루오레닐리덴 메탄, 테트라시아노에틸렌, 풀루오레논, 디페노퀴논 옥사디아졸, 안트론, 티오피란 디옥사이드, 디페노퀴논, 벤조퀴논, 마로노니트릴, 디니트로벤젠, 니트로안트라퀴논, 무수 말레산, 페릴렌테트라카르복실산, 이러한 유도체 등 전자 수송 재료로서 통상 사용되는 것을 이용할 수가 있다. 해당 전하(전자) 수송층은 이러한 화합물을 함유한 전하 수송층 형성용 도액을 이용해서 형성된다. 또한 이들 전하 수송 재료는 상기의 발광층(11) 내에 혼합해도 되고, 상기의 전자 주입층(12) 내에 혼합해도 된다.
또한 상술한 발광층(11), 전하 주입층(12), 전하 수송층(13) 등으로 이루어진 유기층 중에는, 필요에 따라, 올리고머 재료 또는 덴드리머 재료 등의 발광재료 또는 전하 수송 주입 재료가 함유될 수 있다. 또한, 유기층을 구성하는 각 층은, 진공 증착법에 의해 성막되든가, 또는 각각의 형성 재료가 톨루엔, 클로로포름, 디클로로 메탄, 테트라하이드로푸란, 디옥산 등의 용매에 용해 또는 분산되어 도포액이 조정되어 그 도포액이 도포 장치 등을 이용해서 도포 또는 인쇄 등 되는 것에 의해 형성된다.
유기층(6)은, 상기한 바와 같이, 각종의 적층 태양에 따라, 발광층 형성 재료, 전하 주입층 형성 재료, 전하 수송층 형성 재료 등에 의해 형성된다. 여기서, 유기층(6)은 격벽(도시되지 않았음)에 의해 구분되어, 소정 위치마다 형성된다. 격벽(도시되지 않았음)은 유기 발광 트랜지스터 소자의 평면에 있어서, 발광색 마다 구분된 영역을 형성한다. 격벽의 재료로서는, 종래부터 격벽 재료로서 사용되고 있 는 각종의 재료, 예컨대 감광성 수지, 활성 에너지선 경화성 수지, 열경화성 수지, 열가소성 수지 등이 이용될 수 있다. 격벽의 형성 수단으로서는, 채용되는 격벽 재료에 적절한 수단이 채용된다. 예컨대, 격벽은 후막인쇄법이나, 감광성 레지스트를 이용한 패터닝에 의해 형성될 수 있다.
도 3c에 도시된 실시 형태에서는, 전하 주입 억제층(5)이 제2 전극(7)에 접촉하도록 두껍게 한 구성이 채용되어 있다. 이 경우에는, 제1 전극(4)과 전하 주입 억제층(5)으로 이루어진 적층 구조체가 격벽으로서 작용한다. 그 이외의 실시 형태에 있어서는, 제1 전극(4)과 전하 주입 억제층(5)으로 이루어진 적층 구조체에 있어서, 예컨대 도 3a에 도시된 바와 같이, 전하 주입 억제층(5)의 두께가 얇게 형성되어 있다. 따라서, 격벽(도시되지 않았음)으로 에워싸인(분리된) 범위마다, 각 색의 유기 EL 발광층을 설치함으로써 발광부가 형성된다. 또한, 도 3c의 구성으로 에워싸인 장소의 내측에 도 3a의 구성을 배치하는 것도 가능하다. 그 경우도, 도 3c의 적층 구조체(8')가 격벽으로서 작용하는 한편, 다른 격벽(도시되지 않았음)에 의해 에워싸인(분리된) 범위마다 각 색의 유기 EL 발광층을 설치함으로써 발광부가 형성된다.
<유기 발광 트랜지스터 소자의 제조 방법>
다음에, 본 발명에 따른 유기 발광 트랜지스터 소자의 제조 방법의 실시 형태에 대해 설명한다. 도 9a 내지 도 9f는 본 발명의 1실시의 형태에 따른 유기 발광 트랜지스터 소자의 제조 방법을 도시한 공정도이다.
본 실시 형태의 유기 발광 트랜지스터 소자의 제조방법은, 보조 전극(2)과 절연막(3)이 해당 순서로 형성된 기판(1)을 준비하는 단계(도 9a 참조)와, 평면에서 보아 소정 크기보다 더 큰 영역을 덮도록 상기 절연막(3) 상에 국소적으로 제1 전극(4')을 설치하는 단계(도 9b 참조)와, 제1 전극(4') 상에 소정 크기의(제1 전극(4)의 소정 크기 보다 평면에서 보아 큰 형상의) 전하 주입 억제층(5)을 설치하는 단계(도 9c 내지 도 9d 참조)와, 제1 전극(4)의 엣지부(4a)가 전하 주입 억제층(5)의 엣지부 보다 안쪽에 위치하도록 되기까지 상기 제1 전극(4')의 엣지부를 에칭해서 제1 전극(4)을 소정의 크기로 하는 단계(도 9e 참조)와, 제1 전극(4) 또는 전하 주입 억제층(5)이 존재하지 않는 절연막(3) 상에 도포형의 전하 주입 재료를 도포해서 전하 주입층(12)을 설치함과 더불어 전하 주입 억제층(5) 상에도 전하 주입층(12)을 설치하는 단계(도 9f 참조)와, 전하 주입층(12) 상에 발광층(11)을 설치하는 단계(도 9f 참조)와, 발광층(11) 상에 제2 전극층(7)을 설치하는 단계 (도 9f 참조)를 적어도 갖추고 있다.
본 실시예의 제조방법에 의하면, 제1 전극(4)의 엣지부(4a)가 전하 주입 억제층(5)의 엣지부 보다 안쪽에 위치하는 형태가, 소정의 크기로 이루어진 전하 주입 억제층(5)을 형성한 후에, 층 형상의 제1 전극(4')을 오버에칭(overetching) 함으로써 형성(실현)된다. 그리고, 제1 전극(4)이 설치되어 있지 않은(존재하지 않는) 절연막(3) 상에 도포형의 전하 주입 재료가 도포되어, 전하 주입층(12)이 형성된다. 본 실시 형태의 제조방법에 의하면, 제1 전극(4)의 엣지부(4a)가 전하 주입 억제층(5)의 엣지부 보다 안쪽에 위치하는 형태(제1 전극(4) 상에 해당 제1 전 극(4) 보다 평면에서 보아 큰 형상으로 된 전하 주입 억제층(5)이 설치된 형태의 하나)를 용이하게 실현할 수 있다. 특히, 전하 주입 억제층(5)의 엣지부 보다 안쪽에 위치하는 절연막(3) 상의 공간에, 유동성을 가진 도포형의 전하 주입 재료가 용이하게 충전될 수 있다는 것은 주목되어야 한다.
한편, 도포형의 전하 주입 재료는, 잉크젯법 등의 도포법에 의해 도포할 수가 있다. 이 때문에, 종래의 저분자 전하 주입 재료의 경우에 실행되는 증착법에 비해, 전하 주입층(12)을 용이하면서 저비용으로 형성할 수 있다. 또한, 층 형상의 제1 전극(4')의 오버에칭은 제1 전극(4)의 재질에 대응한 에칭액(습식 처리) 또는 에칭가스(건식 처리)를 이용해서 실행될 수 있다.
또한, 상기의 각 단계 중, 도 9b에 도시된 제1 전극(4') 상에 전하 주입 억제층(5)을 형성하는 단계로에서는, 전하 주입 억제층(5)의 형성재료로서, 앞에서 설명한 것과 같은 각종의 형성재료를 바람직하게 사용할 수 있다. 예컨대, 전하 주입 억제층(5)의 형성재료로서, 감광성 레지스트도 사용될 수 있다. 이 경우, 통상적인 노광, 현상 등에 의해 소정 크기의 전하 주입 억제층(5)을 용이하면서 정밀도 좋게 형성할 수가 있다.
도 9a 내지 도 9f는 도 1에 도시된 유기 발광 트랜지스터 소자(10)의 제조 방법에 대응하지만, 도 3a 내지 도 3c에 도시된 유기 발광 트랜지스터 소자에 대해서도 마찬가지로 제조할 수가 있다.
도 3a에 도시된 유기 발광 트랜지스터 소자(20A)를 제조할 때는, 전하 주입층(12)이, 그 두께 T3가 제1 전극(4)의 두께 T1 이상이면서 제1 전극(4)의 두께 T1 과 거의 같게 되도록 형성된다. 그 후에, 전하 주입층(12) 상 및 전하 주입 억제층(5) 상을 균일하게 덮도록 발광층(11)이 형성된다.
또한, 도 3b에 도시된 유기 발광 트랜지스터 소자(20B)를 제조할 때 는, 전하 주입층(12)이, 그 두께 T3가 제1 전극(4)과 전하 주입 억제층(5)의 합계 두께 T2와 거의 같게 되도록 형성된다. 그 후에, 전하 주입층(12) 상 및 전하 주입 억제층(5) 상을 균일하게 덮도록 발광층(11)이 형성된다.
또한, 도 3c에 도시된 유기 발광 트랜지스터 소자(20C)를 제조할 때 는, 전하 주입층(12)이, 그 두께 T3가 제1 전극(4)의 두께 T1과 거의 같도록 형성된다. 그 후에, 발광층(11)이, 전하 주입층(12)과 발광층(11)의 합계 두께가 제1 전극(4)과 전하 주입 억제층(5)의 합계 두께를 넘지 않으면서 거의 같게 될 때까지 형성된다.
도 3a 내지 도 3c에 도시된 유기 발광 트랜지스터 소자를 제조하는 방법에서 는, 전하 주입 재료와 발광층 형성재료 양쪽을, 잉크젯법 등의 도포법에 의해 형성하는 것이 생산성 면에서 바람직하다. 이와 같은 방법에 의해, 전하 주입층(12)이 서로 이웃하는 제1 전극(4, 4) 사이에 형성될 수 있어서, 소자화가 가능해진다. 또한, 예컨대 도 3c에 도시된 바와 같이, 제1 전극(4)과 전하 주입 억제층(5)으로 이루어진 서로 이웃하는 적층구조체끼리의 사이에 발광층을 형성시켜, 매트릭스 형상으로 소자화하는 것도 가능해진다.
도 1Oa 내지 도 10f는, 도 4에 도시된 유기 발광 트랜지스터 소자의 제조방법의 일례를 나타낸 공정도이다. 이 제조방법에서는, 도 1Oa 내지 도 10f에 도시된 바와 같이, 보조 전극(2)과 절연막(3)이 해당 순서로 형성된 기판(1)을 준비하는 단계(도 1Oa 참조)와, 절연막(3) 상에 전하 주입층(12')을 설치하는 단계(도 1Ob 참조)와, 소정 크기의 영역을 덮도록 상기 절연막(3)의 상면측에 상기 전하 주입층(12') 상에 국소적으로 제1 전극(4)을 설치하는 단계(도 1Ob 참조)와, 제1 전극(4)이 설치되지 않은 절연막(3) 상에 전하 주입층(12)을 설치하는 단계(도 10c 참조)와, 제1 전극(4)의 전 상면 상 및 전하 주입층(12)의 단부 상면 상에 제1 전극(4) 보다 평면에서 보아 큰 형상으로 된 전하 주입 억제층(5)을 설치하는 단계(도 10d 내지 도 10e 참조)와, 전하 주입 억제층(5)이 설치되지 않은 전하 주입층(12) 상에 또 다른 전하 주입층(12")을 설치함과 더불어 전하 주입 억제층(5) 상에도 전하 주입층(12")을 설치하는 단계(도 10f 참조)와, 전하 주입층(12") 상에 발광층(11)을 설치하는 단계와, 발광층(11) 상에 제2 전극층(7)을 설치하는 단계를 적어도 갖추고 있다.
절연막(3) 상에 설치되는 전하 주입층(12')은, 전하 주입층(12)과 같은 재료이어도 되고, 다른 재료이어도 된다. 또한, 전하 주입층(12")에 있어서도, 전하 주입층(12)과 같은 재료이어도 되고, 다른 재료이어도 된다. 단일의 전하 주입층은, 통상적으로는 단일의 재료로 형성되지만, 다른 재료가 적층된 것이어도 된다.
도 1Oa 내지 도 10f에 도시된 제조방법에 의하면, 제1 전극(4)의 엣지부(4a)가 전하 주입 억제층(5)의 엣지부 보다 안쪽에 위치하는 형태는, 소정 형상으로 형성된 제1 전극(4) 사이에 전하 주입층(12)을 설치한 후에 제1 전극(4) 상 및 전하 주입층(12)의 단부 상에 해당 제1 전극(4) 보다 평면에서 보아 큰 형상의 전하 주 입 억제층(5)을 설치함으로써 형성(실현)된다. 한편, 도 1Oa 내지 도 10f에 도시된 제조방법에서도, 전하 주입 재료는 유동성이 있는 도포형 재료인 것이 바람직하다.
또한, 도 5 내지 도 7의 유기 발광 트랜지스터 소자 및 도 8의 유기 트랜지스터 소자도, 상기와 거의 같은 단계를 거쳐 제조할 수가 있다.
<유기 발광 트랜지스터 및 발광 표시장치>
다음에, 본 발명의 유기 발광 트랜지스터 및 발광 표시장치의 실시 형태에 대해 설명 하지만, 본 발명은 이하의 설명에 의해 한정되지 않는다.
본 실시 형태의 유기 발광 트랜지스터는 유기 발광 트랜지스터 소자가 시트 형상 기판 상에 매트릭스 배치된 것이다. 본 실시 형태의 유기 발광 트랜지스터는, 유기 발광 트랜지스터 소자와, 해당 유기 발광 트랜지스터 소자의 제1 전극(4)과 제2 전극(7) 사이에 일정 전압(드레인 전압 VD)을 인가하는 제1 전압 공급 수단 및, 해당 유기발광트랜지스터 소자의 제1 전극(4)과 보조 전극(2) 사이에 가변 전압(게이트 전압 VG)을 인가하는 제2 전압 공급 수단을 갖추고 있다.
도 11 및 도 12는, 본 실시 형태의 유기 발광 트랜지스터에 포함되는 유기 발광 트랜지스터 소자의 전극 배치의 예를 도시한 평면도이다. 도 11은, 제1 전극(4)과 전하 주입 억제층(5)으로 이루어진 적층 구조체(8)를 빗 형태로 형성했을 경우의 배치도이며, 도 12는 해당 적층 구조체를 격자모양으로 형성했을 경우의 배치도이다. 도 11에 도시된 전극 배치는, 평면에서 보아 상하 방향으로 뻗는 보조 전극(2)과, 해당 보조 전극(2)에 직교하도록 한쪽으로부터 뻗는 빗 형태의 적층 구조체(8)(제1 전극(4))와, 보조 전극(2)에 직교함과 더불어 적층 구조체(8)와 겹치도록 다른 쪽으로부터 뻗는 제2 전극(7)으로 구성되어 있다. 도 12에 도시된 전극 배치에서는, 도 11의 빗 형태의 적층 구조체(8)로 바꾸어, 격자를 구성하는 X 방향의 적층 구조체(8x)와 Y 방향의 적층 구조체(8y)가 설치되어 있다. 또한, 도 11 및 도 12의 배치는 모두 일례이다.
또한, 본 실시 형태의 발광 표시장치에서는, 복수의 발광부가 매트릭스 형상으로 배치되어 있다. 그 복수의 발광부의 각각이 본 발명의 특징을 가지는 유기 발광 트랜지스터 소자를 갖추고 있다.
도 13은, 본 발명의 1실시 형태에 따른 유기 발광 트랜지스터 소자를 내장한 발광 표시장치의 일례를 도시한 개략도이다. 도 14는, 발광 표시장치 내의 각 화소(단위 소자)로서 설치된, 본 발명의 1실시 형태에 따른 유기 발광 트랜지스터 소자를 가지는 유기 발광 트랜지스터의 일례를 도시한 회로 개략도이다. 여기서 설명되는 발광 표시장치는 각 화소(단위 소자)(180)가 1 개의 스위칭 트랜지스터를 가지는 예이다.
도 13 및 도 14에 도시된 각 화소(180)는 종횡에 배열된 제1 스위칭 배선(187) 및 제2 스위칭 배선(188)에 접속되어 있다. 제1 스위칭 배선(187) 및 제2 스위칭 배선(188)은, 도 13에 도시된 바와 같이, 전압 제어 회로(164)에 접속되어 있다. 전압 제어 회로(164)는 화상 신호 공급원(163)에 접속되어 있다. 그 외, 도 13 및 도 14에 있어서, 부호(186)는 접지선이며, 부호(189)는 정전압 인가선이다.
도 14에 도시된 바와 같이, 제1 스위칭 트랜지스터(183)의 소스(193a)는 제2 스위칭 배선(188)에 접속되고, 제1 스위칭 트랜지스터(183)의 게이트(194a)는 제1 스위칭 배선(187)에 접속되며, 제1 스위칭 트랜지스터(183)의 드레인(195a)은 유기 발광 트랜지스터(140)의 보조 전극(2) 및 전압 유지용 캐패시터(185)의 한쪽 단자에 접속되어 있다. 전압 유지용 캐패시터(185)의 다른 쪽 단자는 상기 그라운드(186)에 접속되어 있다. 유기 발광 트랜지스터(140)의 제2 전극(7)도 그라운드(186)에 접속되어 있다. 유기 발광 트랜지스터(140)의 제1 전극(4)은 정전압 인가선(189)에 접속되어 있다.
다음에, 도 14에 도시된 회로의 동작에 대해 설명한다. 제1 스위칭 배선(187)에 전압이 인가되면, 제1 스위칭 트랜지스터(183)의 게이트(194a)에 전압이 인가된다. 이에 의해, 소스(193a)와 드레인(195a) 사이에 도통이 생긴다. 이 상태에 있어서, 제2 스위칭 배선(188)에 전압이 인가되면, 드레인(195a)에 전압이 인가되어 전압 유지용 캐패시터(185)에 전하가 축적된다. 이에 의해, 제1 스위칭 배선(187) 또는 제2 스위칭 배선(188)에 인가되는 전압이 오프(off)로 되어도, 유기 발광 트랜지스터(140)의 보조 전극(2)에는 전압 유지용 캐패시터(185)에 축적되었던 전하가 소멸할 때까지 전압이 계속 인가된다. 한편, 유기 발광 트랜지스터(140)의 제1 전극(4)에 전압이 인가되는 것에 의해, 제1 전극(4)과 제2 전극(7) 사이가 도통해서, 정전압 공급선(189)으로부터 유기 발광 트랜지스터(140)를 통과하여 그라운드(186)로 전류가 흘러 유기 발광 트랜지스터(140)가 발광한다.
도 15는, 발광 표시장치 내의 각 화소(단위 소자)로서 설치된, 본 발명의 1 실시 형태에 따른 유기 발광 트랜지스터 소자를 가지는 유기 발광 트랜지스터의 다른 예를 도시한 회로 개략도이다. 여기서 설명되는 발광 표시장치는 각 화소(단위 소자)(181)가 2 개의 스위칭 트랜지스터를 가지는 예이다.
도 15에 도시된 각 화소(181)는, 도 14의 경우와 같이, 종횡으로 배열된 제1 스위칭 배선(187) 및 제2 스위칭 배선(188)에 접속되어 있다. 제1 스위칭 배선(187) 및 제2 스위칭 배선(188)은, 도 13에 도시된 바와 같이, 전압 제어 회로(164)에 접속되어 있다. 전압 제어 회로(164)는 화상 신호 공급원(163)에 접속되어 있다. 그 외, 도 15에 있어서, 부호(186)는 그라운드 배선이고, 부호(209)는 전류 공급선이며, 부호(189)는 정전압 인가선이다.
도 15에 도시된 바와 같이, 제1 스위칭 트랜지스터(183)의 소스(193a)는 제2 스위칭 배선(188)에 접속되고, 제1 스위칭 트랜지스터(183)의 게이트(194a)는 제1 스위칭 배선(187)에 접속되며, 제1 스위칭 트랜지스터(183)의 드레인(195a)은 제2 스위칭 트랜지스터(184)의 게이트(194b) 및 전압 유지용 캐패시터(185)의 한쪽 단자에 접속되어 있다. 전압 유지용 캐패시터(185)의 다른 쪽 단자는 그라운드(186)에 접속되어 있다. 제2 스위칭 트랜지스터(184)의 소스(193b)는 전류원(209)에 접속되고, 제2 스위칭 트랜지스터(184)의 드레인(195b)은 유기 발광 트랜지스터(140)의 보조 전극(2)에 접속되어 있다. 유기 발광 트랜지스터(140)의 제2 전극(7)은 그라운드(186)에 접속되어 있다. 유기 발광 트랜지스터(140)의 제1 전극(4)은 정전압 인가선(189)에 접속되어 있다.
다음에, 도 15에 도시된 회로의 동작에 대해 설명한다. 제1 스위칭 배 선(187)에 전압이 인가되면, 제1 스위칭 트랜지스터(183)의 게이트(194a)에 전압이 인가된다. 이에 의해, 소스(193a)와 드레인(195a) 사이에 도통이 생긴다. 이 상태에 있어서, 제2 스위칭 배선(188)에 전압이 인가되면, 드레인(195a)에 전압이 인가되어 전압 유지용 캐패시터(185)에 전하를 축적할 수 있다. 이에 의해, 제1 스위칭 배선(187) 또는 제2 스위칭 배선(188)에 인가되는 전압이 오프로 되어도, 제2 스위칭 트랜지스터(184)의 게이트(194b)에는 전압 유지용 캐패시터(185)에 축적할 수 있었던 전하가 소멸할 때까지 전압 인가가 계속된다. 제2 트랜지스터(184)의 게이트(194b)에 전압이 인가되는 것에 의해, 소스(193b)와 드레인(195b) 사이가 도통해서, 정전압 공급선(189)으로부터 유기 발광 트랜지스터(140)를 통과하여 그라운드(186)로 전류가 흘러 유기 발광 트랜지스터(140)가 발광한다.
도 13에 도시된 화상 신호 공급원(163)에는, 화상 정보를 재생하는 장치나, 입력된 전기 자기적인 정보를 전기신호로 변환시키는 장치가 내장되어 있든가 또는 접속되어 있다. 화상 정보를 재생하는 장치로는, 예컨대 화상 정보가 기록된 화상 정보 미디어가 내장되어 있든가 또는 접속되어 있다. 그리고, 화상 신호 공급원(163)은 화상 정보를 재생하는 장치나 입력된 전기 자기적인 정보를 전기신호로 변환시키는 장치로부터의 전기신호를, 전압 제어장치(164)가 받아들이는 전기신호 형태로 변환해서, 전압 제어장치(164)에 보내도록 되어 있다. 전압 제어장치( 164)는 화상 신호 공급원(163)으로부터 받은 전기신호를 다시 변환시켜, 어느 화소(180,181)를 얼마나 오래 발광시키는지를 계산해서, 제1 스위칭 배선(187) 및 제2 스위칭 배선(188)에 인가하는 전압, 시간 및 타이밍을 결정한다. 이에 의해, 발 광 표시장치는 화상 정보를 기초로 원하는 화상을 표시할 수 있도록 된다.
또한 근접한 미소 화소마다, 적색을 기조로 하는 색, 녹색을 기조로 하는 색, 청색을 기조로 하는 색의 RGB 삼색을 발광할 수 있도록 하면, 칼라 표시의 화상 표시장치를 얻을 수 있다.
<실시예>
이하에, 실시예를 설명한다.
(실시예 1)
두께 100nm의 ITO 막을 보조 전극(2)으로서 갖는 유리 기판(1) 상에 절연막(3)으로서 PVP계의 레지스트(도쿄 오카 공업주식회사제, 상품명 : TMR-P10)가 스핀 코트법에 의해 300nm의 두께로 성막된다.
다음에, 진공증착법으로, 제1 전극(4)(양극)으로서의 Au가 균일하게 성막된다(두께 30nm). 그 후에, 상기와 같은 PVP계의 레지스트(토쿄 오카 공업 주식회사제, 상품명 : TMR-P10)가 스핀 코트법에 의해 도포되고, 마스크를 이용한 노광, 현상을 실시해서, 폭 d1이 50㎛, 두께 100nm인 전하(정공) 주입 억제층(5)이 형성되었다. 그리고, 에칭액으로서 금 에칭액(칸토 화학사제, AURUM101)을 이용해서, 제1 전극(4)의 엣지부(4a)가 전하 주입 억제층(5)의 엣지부 보다 안쪽에 위치하도록, 제1 전극(4)이 오버에칭된다. 이때, 제1 전극(4)의 폭 d2는 44㎛이고,도 2에 도시된 d3와 d4는 모두 3㎛이었다.
그 후에, 제1 전극(4)이 설치되어 있지 않은 절연막(3) 상에, 전하 주입 재료인 폴리(3-헥실티오펜)(알드리치(ALDRICH)사제, 상품명 : 폴리(3-헥실티오펜- 2,5-디일))이, 잉크젯법으로 도포되고, 제1 전극(4)과 전하 주입 억제층(5)의 합계 두께 이상인 150nm 두께의 전하 주입층(12)이 형성되었다.
그 후에, 전하 주입층(12) 및 전하 주입 억제층(5)을 덮도록 해서, 전하(정공) 수송층(13)으로서의 α-NPD(두께 40nm)가 진공증착에 의해 성막된다. 그리고, 발광층(11)으로서의 Alq3(두께 60nm)/전자주입층(14)으로서의 LiF(두께 1nm)/제2 전극(7)으로서의 Al(두께 100nm)이, 해당 순서로 진공증착에 의해 적층된다. 이에 따라, 도 16에 도시된 바와 같은 실시예 1의 유기 발광 트랜지스터 소자가 제작되었다.
(실시예 2)
절연막(3) 상에 층 형상의 제1 전극(4)이 균일하게 형성되기 전에, 전하(정공) 주입층(12')으로서 펜타센(두께 50nm)이 진공증착법에 의해 형성되는 것 외에는, 실시예 1과 동일한 방법으로, 도 17에 도시된 바와 같은 실시예 2의 유기 발광 트랜지스터 소자가 제작되었다
(실시예 3)
두께 100nm의 ITO막을 보조 전극(2)으로서 갖는 유리 기판(1) 상에 절연막(3)으로서 PVP계의 레지스트(도쿄 오카 공업주식회사 상품명 : TMR-P10)가 스핀 코트법에 의해 300nm의 두께로 성막되었다.
다음에, 마스크를 이용한 진공증착법으로, 폭 d1 = 100㎛를 갖는 제1 전극(4)(양극)으로서의 Au(두께 30 nm)가 성막되었다. 그 후에, 제1 전극(4)이 설치되어 있지 않은 절연막(3) 상에, 고분자 전하 주입 재료인 폴리(3-헥실티오펜)(알 드리치(ALDRICH)사제, 상품명 : 폴리(3-헥실티오펜-2,5-디일))이, 잉크젯법으로 도포되고, 제1 전극(4)의 두께와 같은 30nm 두께의 전하 주입층(12)이 형성되었다. 다음에, 제1 전극(4) 및 전하 주입층(12) 상에, 상기와 같은 PVP계의 레지스트(토쿄 오카 공업 주식회사제, 상품명 : TMR-P10)가 스핀 코트법에 의해 성막되었다. 그리고, 마스크를 이용한 노광, 현상을 실행해서, 폭 d1이 120㎛, 두께 50nm인 전하(정공) 주입 억제층(5)이 형성되었다. 이때, 도 2에 도시된 d3와 d4는 모두 10㎛이다. 그 후, 상기와 같은 고분자 전하 주입 재료가 더 도포되어, 100nm 두께가 되도록 전하 주입층(12)이 늘어난다(더욱 형성된다).
그 후에, 전하 주입층(12) 및 전하 주입 억제층(5)을 덮도록 해서, 전하(정공) 수송층(13)으로서, α-NPD(두께 40nm)가 진공증착에 의해 성막되었다. 그리고, 발광층(11)으로서의 Alq3(두께 60nm)/전자주입층(14)으로서의 LiF(두께 1nm)/제2 전극(7)으로서의 Al(두께 100nm)이, 해당 순서로 진공증착에 의해 적층되었다. 이에 따라, 실시예 3의 유기 발광 트랜지스터 소자가 제작되었다. 실시예 3의 단면 구성은, 도 16에 도시된 실시예 1의 단면 구성과 유사한 구성이다.
(실시예 4)
절연막(3) 상에 층 형상의 제1 전극(4)이 균일하게 형성되기 전에, 전하(정공) 주입층(12')으로서 펜타센(두께 50nm)이 진공증착법에 의해 형성되는 것 외에는, 실시예 3과 동일한 방법으로, 실시예 4의 유기 발광 트랜지스터 소자가 제작되었다. 실시예 4의 단면 구성은 도 17에 도시된 실시예 2의 단면 구성과 유사한 구성이다.
(실시예 5)
두께 100nm의 ITO막을 보조 전극(2)으로서 갖는 유리 기판(1)상에 절연막(3)으로서 PVP계의 레지스트(도쿄 오카 공업주식회사 상품명 : TMR-P10)가 스핀 코트법에 의해 300nm의 두께로 성막되었다.
다음에, 진공증착법으로, 제1 전극(4)(양극)으로서의 Au가 균일하게성막되었다(두께 30nm). 그 후, 상기와 같은 PVP계의 레지스트(토쿄 오카 공업 주식회사제, 상품명 : TMR-P10)가 스핀 코트법에 의해 도포되고, 마스크를 이용한 노광, 현상을 실시해서, 폭 d1이 50㎛, 두께 100nm인 전하(정공) 주입 억제층(5)이 형성되었다. 그리고, 에칭액으로 금 에칭액(칸토 화학사제, AURUM101)을 이용해서, 제1 전극(4)의 엣지부(4a)가 전하 주입 억제층(5)의 엣지부 보다 안쪽에 위치하도록 제1 전극(4)이 오버에칭되었다. 이때, 제1 전극(4)의 폭 d2는 44㎛이고, 도 2에 도시된 d3와 d4는 모두 3㎛이다.
그 후, 제1 전극(4)이 설치되어 있지 않은 절연막(3) 상에, 유기 반도체 재료인 폴리(3-헥실티오펜)(알드리치(ALDRICH)사제, 상품명 : 폴리(3-헥실티오펜-2,5-디일))이, 잉크젯법으로 도포되고, 제1 전극(4)과 전하 주입 억제층(5)의 합계 두께 이상인 150nm 두께의 유기 반도체층(15)이 형성되었다.
그 후, 제2 전극(7)으로서의 Al(두께 70nm)이 진공증착에 의해 적층되고, 실시예 5의 유기 트랜지스터 소자가 제작되었다. 실시예 5의 단면 구성은 도 8의 단면 구성과 유사한 구성이다.

Claims (24)

  1. 기판과,
    상기 기판의 상면 측에 설치된 보조 전극층,
    상기 보조 전극층의 상면 측에 설치된 절연막,
    상기 절연막의 상면 측에 국소적으로 설치된, 소정 크기의 영역을 덮고 있는 제1 전극,
    상기 제1 전극의 상면에, 해당 제1 전극 보다 평면에서 보아 큰 형상으로 설치된 전하 주입 억제층,
    상기 제1 전극 또는 상기 전하 주입 억제층이 설치되어 있지 않은 상기 절연막의 상면측과 상기 전하 주입 억제층의 상면에 설치된 전하 주입층,
    상기 전하 주입층의 상면에 설치된 발광층 및,
    상기 발광층의 상면측에 설치된 제2 전극층을 갖추어 이루어지고,
    상기 전하 주입 억제층은 정공과 전자 둘 다가 상기 전하 주입 억제층을 통과해서 흐르는 것을 억제하는 재료로 이루어진 것을 특징으로 하는 유기 발광 트랜지스터 소자.
  2. 기판과,
    상기 기판의 상면측에 설치된 보조 전극층,
    상기 보조 전극층의 상면측에 설치된 절연막,
    상기 절연막의 상면 측에 국소적으로 설치된, 소정 크기의 영역을 덮고 있는 제1 전극,
    상기 제1 전극의 상면에, 해당 제1 전극 보다 평면에서 보아 큰 형상으로 설치된 전하 주입 억제층,
    상기 제1 전극 또는 상기 전하 주입 억제층이 설치되어 있지 않은 상기 절연막의 상면측에 설치된 전하 주입층,
    상기 전하 주입 억제층의 상면 및 상기 전하 주입층의 상면에 설치된 발광층 및,
    상기 발광층의 상면측에 설치된 제2 전극층을 갖추어 이루어지고,
    상기 전하 주입 억제층은 정공과 전자 둘 다가 상기 전하 주입 억제층을 통과해서 흐르는 것을 억제하는 재료로 이루어진 것을 특징으로 하는 유기 발광 트랜지스터 소자.
  3. 기판과,
    상기 기판의 상면측에 설치된 보조 전극층,
    상기 보조 전극층의 상면측에 설치된 절연막,
    상기 절연막의 상면 측에 국소적으로 설치된, 소정 크기의 영역을 덮고 있는 제1 전극,
    상기 제1 전극이 설치되어 있지 않은 상기 절연막의 상면측에 설치된 전하 주입층,
    상기 제1 전극의 전 상면 및 상기 전하 주입층의 일부 상면에 해당 제1 전극 보다 평면에서 보아 큰 형상으로 설치된 전하 주입 억제층,
    상기 전하 주입 억제층이 설치되어 있지 않은 상기 전하 주입층의 상면에 설치된 발광층 및,
    상기 전하 주입 억제층의 상면측 및 상기 발광층의 상면측에 설치된 제2 전극층을 갖추어 이루어지고,
    상기 전하 주입 억제층은 정공과 전자 둘 다가 상기 전하 주입 억제층을 통과해서 흐르는 것을 억제하는 재료로 이루어진 것을 특징으로 하는 유기 발광 트랜지스터 소자.
  4. 제1항 또는 제2항에 있어서,
    상기 전하 주입층의 두께는, 상기 제1 전극의 두께보다 두꺼운 것을 특징으로 하는 유기 발광 트랜지스터 소자.
  5. 제1항 또는 제2항에 있어서,
    상기 전하 주입층은, 도포형의 전하 주입 재료로 형성되어 있는 것을 특징으로 하는 유기 발광 트랜지스터 소자.
  6. 제1항 또는 제2항에 있어서,
    상기 절연막과 상기 제1 전극 및 상기 전하 주입층 사이에, 상기 전하 주입층과 같은 재료 또는 다른 재료로 이루어진 제2 전하 주입층이 설치되어 있는 것을 특징으로 하는 유기 발광 트랜지스터 소자.
  7. 제1항 또는 제2항에 있어서,
    상기 발광층과 상기 제2 전극층 사이에, 해당 제2 전극층용의 제3 전하 주입층이 설치되어 있는 것을 특징으로 하는 유기 발광 트랜지스터 소자.
  8. 제7항에 있어서,
    상기 발광층과 상기 제3 전하 주입층 사이에, 전하 수송층이 설치되어 있는 것을 특징으로 하는 유기 발광 트랜지스터 소자.
  9. 제1항 또는 제2항에 있어서,
    상기 전하 주입 억제층은, 절연 재료로 구성되어 있는 것을 특징으로 하는 유기 발광 트랜지스터 소자.
  10. 제1항 또는 제2항에 있어서,
    상기 제1 전극은 양극으로서 기능하고, 상기 제2 전극은 음극으로서 기능하는 것을 특징으로 하는 유기 발광 트랜지스터 소자.
  11. 제1항 또는 제2항에 있어서,
    상기 제1 전극은 음극으로서 기능하고, 상기 제2 전극은 양극으로서 기능하는 것을 특징으로 하는 유기 발광 트랜지스터 소자.
  12. 제1항 또는 제2항에 따른 유기 발광 트랜지스터 소자와,
    상기 유기 발광 트랜지스터 소자의 제1 전극과 제2 전극 사이에 일정 전압을 인가하는 제1 전압 공급 수단 및,
    상기 유기 발광 트랜지스터 소자의 제1 전극과 보조 전극 사이에 가변 전압을 인가하는 제2 전압 공급 수단을 갖추어 이루어진 것을 특징으로 하는 유기 발광 트랜지스터.
  13. 매트릭스 형상으로 배치된 복수의 발광부를 구비하는 발광 표시장치로서,
    상기 복수의 발광부 각각은, 청구항 제1항 또는 제2항에 따른 유기 발광 트랜지스터 소자를 갖고 있는 것을 특징으로 하는 발광 표시장치.
  14. 청구항 1 에 기재된 유기 발광 트랜지스터 소자를 제조하는 방법에 있어서,
    상면에 보조 전극층과 절연막이 해당 순서로 형성된 기판을 준비하는 단계와,
    평면에서 보아 소정 크기보다 큰 영역을 덮도록 상기 절연막의 상면측에 국소적으로 제1 전극을 설치하는 단계,
    상기 제1 전극의 상면에 해당 제1 전극의 소정의 크기 보다 평면에서 보아 큰 형상으로 전하 주입 억제층을 설치하는 단계,
    상기 제1 전극의 엣지부가 상기 전하 주입 억제층의 엣지부 보다 안쪽에 위치하도록 될 때까지 상기 제1 전극의 엣지부를 에칭해서 상기 제1 전극을 소정의 크기로 하는 단계,
    상기 에칭단계 후에, 상기 제1 전극 또는 전하 주입 억제층이 존재하지 않는 상기 절연막의 상면측에 도포형의 전하 주입 재료를 도포해서 전하 주입층을 설치 하는 단계,
    상기 전하 주입 억제층의 상면에도 전하 주입층을 설치하는 단계,
    상기 전하 주입층의 상면에 발광층을 설치하는 단계 및,
    상기 발광층의 상면측에 제2 전극층을 설치하는 단계를 갖추어 이루어진 것을 특징으로 하는 유기 발광 트랜지스터 소자의 제조방법.
  15. 청구항 2에 기재된 유기 발광 트랜지스터 소자를 제조하는 방법에 있어서,
    상면에 보조 전극층과 절연막이 해당 순서로 형성된 기판을 준비하는 단계와,
    평면에서 보아 소정 크기보다 큰 영역을 덮도록 상기 절연막의 상면측에 국소적으로 제1 전극을 설치하는 단계,
    상기 제1 전극의 상면에 해당 제1 전극의 소정의 크기 보다 평면에서 보아 큰 형상으로 전하 주입 억제층을 설치하는 단계,
    상기 제1 전극의 엣지부가 상기 전하 주입 억제층의 엣지부 보다 안쪽에 위치하도록 되기까지, 상기 제1 전극의 엣지부를 에칭해서 상기 제1 전극을 소정의 크기로 하는 단계,
    상기 에칭단계 후에, 상기 제1 전극 또는 상기 전하 주입 억제층이 존재하지 않는 상기 절연막의 상면측에 도포형의 전하 주입 재료를 도포해서 전하 주입층을 설치하는 단계,
    상기 전하 주입 억제층의 상면 및 상기 전하 주입층의 상면에 발광층을 설치 하는 단계 및,
    해당 발광층의 상면측에 제2 전극층을 설치하는 단계를 갖추어 이루어진 것을 특징으로 하는 유기 발광 트랜지스터 소자의 제조방법.
  16. 청구항 3에 기재된 유기 발광 트랜지스터 소자를 제조하는 방법에 있어서,
    상면에 보조 전극층과 절연막이 해당 순서로 형성된 기판을 준비하는 단계와,
    평면에서 보아 소정 크기보다 큰 영역을 덮도록 상기 절연막의 상면측에 국소적으로 제1 전극을 설치하는 단계,
    상기 제1 전극의 상면에 해당 제1 전극의 소정의 크기 보다 평면에서 보아 큰 형상으로 전하 주입 억제층을 설치하는 단계,
    상기 제1 전극의 엣지부가 상기 전하 주입 억제층의 엣지부 보다 안쪽에 위치하도록 되기까지, 상기 제1 전극의 엣지부를 에칭해서 상기 제1 전극을 소정의 크기로 하는 단계,
    상기 에칭단계 후에, 상기 제1 전극이 존재하지 않는 상기 절연막의 상면측에 도포형의 전하 주입 재료를 도포해서 전하 주입층을 설치하는 단계,
    상기 전하 주입층의 상면에 발광층을 설치하는 단계 및,
    상기 전하 주입 억제층의 상면측 및 해당 발광층의 상면측에 제2 전극층을 설치하는 단계를 갖추어 이루어진 것을 특징으로 하는 유기 발광 트랜지스터 소자의 제조방법.
  17. 청구항 1에 기재된 유기 발광 트랜지스터 소자를 제조하는 방법에 있어서,
    상면에 보조 전극층과 절연막이 해당 순서로 형성된 기판을 준비하는 단계와,
    소정 크기의 영역을 덮도록 상기 절연막의 상면측에 국소적으로 제1 전극을 설치하는 단계,
    상기 제1 전극이 설치되어 있지 않은 상기 절연막의 상면측에 전하 주입층을 설치하는 단계,
    상기 제1 전극의 전 상면 및 상기 전하 주입층의 일부 상면에 해당 제1 전극 보다 평면에서 보아 큰 형상으로 전하 주입 억제층을 설치하는 단계,
    상기 전하 주입 억제층이 설치되어 있지 않은 상기 전하 주입층의 상면에 다른 전하 주입층을 설치하는 단계,
    상기 전하 주입 억제층의 상면에도 전하 주입층을 설치하는 단계,
    상기 전하 주입층의 상면에 발광층을 설치하는 단계 및,
    해당 발광층의 상면측에 제2 전극층을 설치하는 단계를 갖추어 이루어진 것을 특징으로 하는 유기 발광 트랜지스터 소자의 제조방법.
  18. 청구항 2에 기재된 유기 발광 트랜지스터 소자를 제조하는 방법에 있어서,
    상면에 보조 전극층과 절연막이 해당 순서로 형성된 기판을 준비하는 단계와,
    소정 크기의 영역을 덮도록 상기 절연막의 상면측에 국소적으로 제1 전극을 설치하는 단계,
    상기 제1 전극이 설치되어 있지 않은 상기 절연막의 상면측에 전하 주입층을 설치하는 단계,
    상기 제1 전극의 전 상면 및 상기 전하 주입층의 일부 상면에 해당 제1 전극 보다 평면에서 보아 큰 형상으로 전하 주입 억제층을 설치하는 단계,
    상기 전하 주입 억제층이 설치되어 있지 않은 상기 전하 주입층의 상면에 다른 전하 주입층을 설치하는 단계,
    상기 전하 주입 억제층의 상면 및 상기 전하 주입층의 상면에 발광층을 설치하는 단계 및,
    해당 발광층의 상면측에 제2 전극층을 설치하는 단계를 갖추어 이루어진 것을 특징으로 하는 유기 발광 트랜지스터 소자의 제조방법.
  19. 청구항 3에 기재된 유기 발광 트랜지스터 소자를 제조하는 방법에 있어서,
    상면에 보조 전극층과 절연막이 해당 순서로 형성된 기판을 준비하는 단계와,
    소정 크기의 영역을 덮도록 상기 절연막의 상면측에 국소적으로 제1 전극을 설치하는 단계,
    상기 제1 전극이 설치되어 있지 않은 상기 절연막의 상면측에 전하 주입층을 설치하는 단계,
    상기 제1 전극의 전 상면 및 상기 전하 주입층의 일부 상면에 해당 제1 전극 보다 평면에서 보아 큰 형상으로 전하 주입 억제층을 설치하는 단계,
    상기 전하 주입 억제층이 설치되어 있지 않은 상기 전하 주입층의 상면에 발광층을 설치하는 단계 및,
    상기 전하 주입 억제층의 상면측 및 해당 발광층의 상면측에 제2 전극층을 설치하는 단계를 갖추어 이루어진 것을 특징으로 하는 유기 발광 트랜지스터 소자의 제조방법.
  20. 제14항 내지 제19항 중 어느 한 항에 있어서,
    상기 제1 전극을 설치하는 단계 전에, 상기 절연막의 상면에 상기 전하 주입층과 같은 재료 또는 다른 재료로 이루어진 제2 전하 주입층을 설치하는 단계가 수행되는 것을 특징으로 하는, 유기 발광 트랜지스터 소자의 제조 방법.
  21. 기판과,
    상기 기판의 상면측에 설치된 보조 전극층,
    상기 보조 전극층의 상면측에 설치된 절연막,
    상기 절연막의 상면측에 국소적으로 설치된, 소정 크기의 영역을 덮고 있는 제1 전극,
    상기 제1 전극의 상면에, 해당 제1 전극 보다 평면에서 보아 큰 형상으로 설치된 전하 주입 억제층,
    상기 제1 전극 및 상기 전하 주입 억제층이 설치되어 있지 않은 상기 절연막의 상면측에 설치된 유기 반도체층 및,
    상기 유기 반도체층의 상면측에 설치된 제2 전극층을 갖추어 이루어지고,
    상기 전하 주입 억제층은 정공과 전자 둘 다가 상기 전하 주입 억제층을 통과해서 흐르는 것을 억제하는 재료로 이루어진 것을 특징으로 하는 유기 트랜지스터 소자.
  22. 기판과,
    상기 기판의 상면측에 설치된 보조 전극층,
    상기 보조 전극층의 상면측에 설치된 절연막,
    상기 절연막의 상면측에 국소적으로 설치된, 소정 크기의 영역을 덮고 있는 제1 전극,
    상기 제1 전극의 상면에, 해당 제1 전극 보다 평면에서 보아 큰 형상으로 설치된 전하 주입 억제층,
    상기 제1 전극 또는 상기 전하 주입 억제층이 설치되어 있지 않은 상기 절연막의 상면측과 상기 전하 주입 억제층의 상면에 설치된 발광층 및,
    상기 발광층의 상면측에 설치된 제2 전극층을 갖추어 이루어지고,
    상기 발광층은 전하 주입층 재료를 함유하고 있고,
    상기 전하 주입 억제층은 정공과 전자 둘 다가 상기 전하 주입 억제층을 통과해서 흐르는 것을 억제하는 재료로 이루어진 것을 특징으로 유기 발광 트랜지스터 소자.
  23. 기판과,
    상기 기판의 상면측에 설치된 보조 전극층,
    상기 보조 전극층의 상면측에 설치된 절연막,
    상기 절연막의 상면측에 국소적으로 설치된, 소정 크기의 영역을 덮고 있는 제1 전극,
    상기 제1 전극의 상면에, 해당 제1 전극 보다 평면에서 보아 큰 형상으로 설치된 전하 주입 억제층,
    상기 제1 전극 또는 상기 전하 주입 억제층이 설치되어 있지 않은 상기 절연막의 상면측에 설치된 발광층 및,
    상기 발광층의 상면측에 설치된 제2 전극층을 갖추어 이루어지고,
    상기 발광층은 전하 주입층 재료를 함유하고 있고,
    상기 전하 주입 억제층은 정공과 전자 둘 다가 상기 전하 주입 억제층을 통과해서 흐르는 것을 억제하는 재료로 이루어진 것을 특징으로 하는 유기 발광 트랜지스터 소자.
  24. 기판과,
    상기 기판의 상면측에 설치된 보조 전극층,
    상기 보조 전극층의 상면측에 설치된 절연막,
    상기 절연막의 상면측에 국소적으로 설치된, 소정 크기의 영역을 덮고 있는 제1 전극,
    상기 제1 전극의 상면에, 해당 제1 전극 보다 평면에서 보아 큰 형상으로 설치된 전하 주입 억제층,
    상기 제1 전극 또는 상기 전하 주입 억제층이 설치되어 있지 않은 상기 절연막의 상면측에 설치된 발광층 및,
    상기 전하 주입 억제층의 상면측 및 상기 발광층의 상면측에 설치된 제2 전극층을 갖추어 이루어지고,
    상기 발광층은 전하 주입층 재료를 함유하고 있고,
    상기 전하 주입 억제층은 정공과 전자 둘 다가 상기 전하 주입 억제층을 통과해서 흐르는 것을 억제하는 재료로 이루어진 것을 특징으로 하는 유기 발광 트랜지스터 소자.
KR1020087015760A 2005-12-02 2006-12-01 유기 발광 트랜지스터 소자 및 그 제조 방법 KR101284427B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JPJP-P-2005-00348754 2005-12-02
JP2005348754A JP4809670B2 (ja) 2005-12-02 2005-12-02 有機発光トランジスタ素子及びその製造方法並びに発光表示装置
PCT/JP2006/324107 WO2007063992A1 (ja) 2005-12-02 2006-12-01 有機発光トランジスタ素子及びその製造方法

Publications (2)

Publication Number Publication Date
KR20080105027A KR20080105027A (ko) 2008-12-03
KR101284427B1 true KR101284427B1 (ko) 2013-07-09

Family

ID=38092324

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020087015760A KR101284427B1 (ko) 2005-12-02 2006-12-01 유기 발광 트랜지스터 소자 및 그 제조 방법

Country Status (6)

Country Link
US (2) US8158970B2 (ko)
JP (1) JP4809670B2 (ko)
KR (1) KR101284427B1 (ko)
CN (1) CN101336491B (ko)
TW (1) TW200731850A (ko)
WO (1) WO2007063992A1 (ko)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200721478A (en) * 2005-10-14 2007-06-01 Pioneer Corp Light-emitting element and display apparatus using the same
KR100838088B1 (ko) 2007-07-03 2008-06-16 삼성에스디아이 주식회사 유기 발광 소자
JP5618458B2 (ja) * 2007-08-10 2014-11-05 住友化学株式会社 有機エレクトロルミネッセンス素子、製造方法及び塗布液
JP5386182B2 (ja) * 2008-01-29 2014-01-15 株式会社半導体エネルギー研究所 発光装置
EP2415072B1 (en) * 2009-03-29 2019-01-09 Technion Research & Development Foundation Ltd. Vertical organic field effect transistor and method of its manufacture
KR101994332B1 (ko) * 2012-10-30 2019-07-01 삼성디스플레이 주식회사 유기 발광 트랜지스터 및 이를 포함하는 표시 장치
KR102033097B1 (ko) * 2012-11-05 2019-10-17 삼성디스플레이 주식회사 유기 발광 트랜지스터 및 유기 발광 표시 장치
KR101427776B1 (ko) * 2013-01-23 2014-08-12 서울대학교산학협력단 준 면발광 수직형 유기발광 트랜지스터 및 그 제조 방법
KR101503175B1 (ko) 2013-11-22 2015-03-18 서강대학교산학협력단 나노사이즈의 게이트 오프닝 홀을 구비하는 세로형 유기트랜지스터 및 그 제조방법
KR20150140504A (ko) 2014-06-05 2015-12-16 삼성디스플레이 주식회사 유기 발광 트랜지스터
KR102294724B1 (ko) * 2014-12-02 2021-08-31 삼성디스플레이 주식회사 유기 발광 트랜지스터 및 이를 포함하는 표시 장치
KR101730902B1 (ko) 2015-10-19 2017-04-27 서울대학교산학협력단 누설 전류가 저감된 수직형 유기 발광 트랜지스터 및 이의 제조 방법
KR101878187B1 (ko) * 2016-07-29 2018-07-13 엘지디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
CN106847668A (zh) * 2017-01-19 2017-06-13 北京科技大学 一种在Ga‑极性GaN模板上生长极性交替的GaN结构的方法
JP6844845B2 (ja) 2017-05-31 2021-03-17 三国電子有限会社 表示装置
JP7190729B2 (ja) * 2018-08-31 2022-12-16 三国電子有限会社 キャリア注入量制御電極を有する有機エレクトロルミネセンス素子
JP7246681B2 (ja) 2018-09-26 2023-03-28 三国電子有限会社 トランジスタ及びトランジスタの製造方法、並びにトランジスタを含む表示装置
KR102122445B1 (ko) * 2018-11-29 2020-06-15 동아대학교 산학협력단 저전압 구동형 발광 트랜지스터
JP7190740B2 (ja) 2019-02-22 2022-12-16 三国電子有限会社 エレクトロルミネセンス素子を有する表示装置
JP7444436B2 (ja) 2020-02-05 2024-03-06 三国電子有限会社 液晶表示装置
CN115868247A (zh) 2020-06-23 2023-03-28 三国电子有限会社 具有涂覆型无机透明氧化物半导体电子传输层的反向结构电致发光元件

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010001724A1 (en) * 1997-06-16 2001-05-24 Kwok Slang Ping Edge stress reduction by noncoincident layers
JP2002260843A (ja) * 2001-03-01 2002-09-13 Nec Corp 有機発光デバイス
US20020167280A1 (en) * 2001-05-10 2002-11-14 Kazuhiko Hayashi Light-emitting body, light emitting device and light-emitting display
KR20040111075A (ko) * 2003-06-17 2004-12-31 후다바 덴시 고교 가부시키가이샤 포수제와 유기 ｅｌ 소자

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100505376C (zh) * 2000-11-30 2009-06-24 佳能株式会社 发光器件和显示装置
JP4246949B2 (ja) * 2002-03-25 2009-04-02 株式会社半導体エネルギー研究所 有機薄膜発光トランジスタ
JP2003324203A (ja) 2002-04-30 2003-11-14 Sharp Corp 静電誘導型トランジスタ
JP4561122B2 (ja) * 2004-02-26 2010-10-13 日本電気株式会社 有機薄膜発光トランジスタの製造方法
JP2005327797A (ja) * 2004-05-12 2005-11-24 Matsushita Electric Ind Co Ltd 有機電界効果トランジスタおよびその製造方法
US7372070B2 (en) * 2004-05-12 2008-05-13 Matsushita Electric Industrial Co., Ltd. Organic field effect transistor and method of manufacturing the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010001724A1 (en) * 1997-06-16 2001-05-24 Kwok Slang Ping Edge stress reduction by noncoincident layers
JP2002260843A (ja) * 2001-03-01 2002-09-13 Nec Corp 有機発光デバイス
US20020167280A1 (en) * 2001-05-10 2002-11-14 Kazuhiko Hayashi Light-emitting body, light emitting device and light-emitting display
KR20040111075A (ko) * 2003-06-17 2004-12-31 후다바 덴시 고교 가부시키가이샤 포수제와 유기 ｅｌ 소자

Also Published As

Publication number Publication date
US8158970B2 (en) 2012-04-17
US20100176384A1 (en) 2010-07-15
JP4809670B2 (ja) 2011-11-09
US8309963B2 (en) 2012-11-13
WO2007063992A1 (ja) 2007-06-07
JP2007157871A (ja) 2007-06-21
CN101336491A (zh) 2008-12-31
TW200731850A (en) 2007-08-16
US20090179195A1 (en) 2009-07-16
CN101336491B (zh) 2010-12-08
KR20080105027A (ko) 2008-12-03

Similar Documents

Publication Publication Date Title
KR101284427B1 (ko) 유기 발광 트랜지스터 소자 및 그 제조 방법
JP4808479B2 (ja) 有機発光トランジスタ素子及びその製造方法並びに発光表示装置
JP4809682B2 (ja) 有機発光トランジスタ素子及びその製造方法並びに発光表示装置
JP5087927B2 (ja) 有機発光素子、有機発光トランジスタ及び発光表示装置
JP4962500B2 (ja) 有機トランジスタ素子、その製造方法、有機発光トランジスタ及び発光表示装置
TWI362229B (en) Organic light-emitting transistor and display device
KR101097330B1 (ko) 유기 발광 디스플레이 장치 및 이를 제조 하는 방법
US7923720B2 (en) Organic luminescence transistor device and manufacturing method thereof
JP4381206B2 (ja) 発光トランジスタ
KR20130085377A (ko) 디스플레이 및 그 제조 방법, 유닛, 전사 인쇄 방법, 유기 전계발광 유닛 및 그 제조 방법, 그리고 전자 장치
JP4900160B2 (ja) 発光素子及び発光表示装置
JP2010225403A (ja) 有機ｅｌパネル及びその製造方法
JP2013084554A (ja) 有機ｅｌ素子及び有機ｅｌ素子の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
AMND Amendment
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
B701 Decision to grant
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee