KR101503175B1 - 나노사이즈의 게이트 오프닝 홀을 구비하는 세로형 유기트랜지스터 및 그 제조방법 - Google Patents
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Abstract
본 발명은 블록공중합체의 자기조립 특성을 이용하여 게이트 전극의 오프닝 홀 사이즈를 현저하게 줄인 나노사이즈의 게이트 오프닝 홀을 구비하는 세로형 유기트랜지스터 및 그 제조방법에 관한 것이다.
본 발명에 따르면 게이트 전극에 나노 사이즈의 오프닝 공간을 복수개형성할 수 있으므로 작은 전압을 인가하여도 효과적으로 전류의 흐름을 차단할 수 있다. 즉, 본 발명의 세로형 트랜지스터는 오프닝 사이즈가 30~40nm인 게이트 전극을 구비하므로 종래 공지된 유무기 트랜지스터에 비해 점멸비가 60~수백 배 이상 향상되었다.
본 발명에 따르면 게이트 전극에 나노 사이즈의 오프닝 공간을 복수개형성할 수 있으므로 작은 전압을 인가하여도 효과적으로 전류의 흐름을 차단할 수 있다. 즉, 본 발명의 세로형 트랜지스터는 오프닝 사이즈가 30~40nm인 게이트 전극을 구비하므로 종래 공지된 유무기 트랜지스터에 비해 점멸비가 60~수백 배 이상 향상되었다.
Description
본 발명은 나노사이즈의 게이트 오프닝 홀을 구비하는 세로형 유기트랜지스터 및 그 제조방법에 관한 것으로, 더욱 상세하게는 블록공중합체의 자기조립 특성을 이용하여 게이트 전극의 오프닝 홀 사이즈를 현저하게 줄인 나노사이즈이 게이트 오프닝 홀을 구비하는 세로형 유기트랜지스터 및 그 제조방법에 관한 것이다.
트랜지스터(transistor)는 규소나 게르마늄으로 만들어진 반도체를 접합하여 만든 전자회로 구성요소로서 전류나 전압흐름을 조절하여 증폭, 스위칭 역할을 하는 전자소자이다. 가볍고 소비전력이 적어 진공관을 대체하여 대부분의 전자회로에 사용된다.
트랜지스터의 종류는 동작구조상의 차이에 따라 바이폴라(bipolar) 트랜지스터와 유니폴라(unipolar) 트랜지스터로 분류될 수 있다. 바이폴라 트랜지스터는 트랜지스터를 구성하는 반도체에 전자와 정공에 의해 전류가 흐르게 되는 양극성 트랜지스터라고 불리며, 유니폴라 트랜지스터는 전자 또는 정공의 한 쪽만이 주도적 역할을 한다는 의미에서 단극성 트랜지스터라고 불린다. 현재 전자기기 등에 가장 많이 적용되고 있는 전계 효과 트랜지스터(field effect transistor, FET)는 유니폴라 트랜지스터의 한 종류이다.
현재 전자기기 등에 가장 많이 적용되고 있는 전계 효과 트랜지스터(FET : field effect transistor)는 상기 유니폴라 트랜지스터의 한 종류로서, 접합형 FET와 MOS형 FET 및 GaAs형 FET의 세 가지 종류가 있다.
또한, 기존의 디스플레이에 사용되는 MOS형 FET와 같은 형태의 트랜지스터는 게이트 전극(2)을 절연층(3)으로 둘러싼 가로형의 트랜지스터로서(도 1), 소스(4)와 드레인 전극(5)이 수평으로 위치하며 그 사이에 게이트 전극이 상방 혹은 하방에 위치하는데, 이는 높은 에너지 비용과 많은 제작 공정을 필요로 하며, 고 전류를 직접 전달하지 못하는 단점이 있다.
더욱이, 종래의 가로형 유기 트랜지스터의 경우 동작 메커니즘상 제조 시 절연막 형성 공정이 필요한 바, 절연막을 형성시키기 위해서는 CVD나 스퍼터링과 같은 고가의 장비와 시간이 필요하고, 또한 형성된 산화막을 포토리소그래피 공정을 통해 패터닝하는 공정이 요구되며, 추가적으로 소스와 드레인 제작 시 두 전극간의 채널길이 형성을 위한 미세 패터닝 공정도 요구되는 단점이 있다.
이에 반해, 도 2를 참고하면, 세로형 트랜지스터는 소스전극(4')과 드레인 전극(5)으로 캐리어 이동이 수직방향으로 일어나고, 그 사이에 삽입된 게이트 전극(2')에 의해 전류의 흐름이 조절되는 소자이다. 소스 전극 및 드레인 전극 사이에는 광활성이(6)이 형성된다. 도 2를 참고하면, 소스 전극 및 드레인 전극 간의 전류 흐름이 게이트 전극 사이의 오프닝(opening)(7') 공간을 통하여 이루어진다. 게이트 전극에 인가한 전압에 따라 게이트 전극과 유기반도체 물질 사이에 형성되는 쇼트키 장벽이 감소하거나 증가하는데, 그 결과 전류가 통과할 수 있는 오프닝(7') 공간이 확대 또는 축소되므로 전류 흐름이 통제된다.
즉, 세로형 트랜지스터에서는 사이즈가 작은 오프닝(7') 공간을 형성하는 것이 효과적으로 전류의 흐름을 제어할 수 있다.
최근에 세로형 트랜지스터에서 오프닝 사이즈를 200nm로 축소시킨 세로형 트랜지스터 제조방법이 공개되었다(High-mobility polymer spacecharge-limited transistor with grid-induced crystallinity. Organic Electronics 12 (2011) 7882). 상기 논문에는 폴리스티렌 나노파티클(Polystyrne nano particles (PS NPs))를 이용한 방법을 개시한다(도 3).
도 3을 참고하면, 기판(10)을 지름이 200nm인 PS NPs(30)가 들어있는 액상으로 처리를 하면 기판에 PS NPs가 달라붙게 되고, 그 위에 알루미늄 금속(40)을 증착한 후 테이프를 이용하여 PS NPs를 떼어내면, PS NPs가 있던 자리를 제외한 부분만 알루미늄이 남게 되고 이 부분이 gate 전극의 역할을 한다. 그리고 유기반도체 물질(50)과 음극 전극(60)을 차례로 깔면 PS NPs가 있던 구멍(200nm 크기의)을 통하여 전류가 흐르는 트랜지스터를 제조한다. 상기 공지된 방법은 전류가 흐르는 오프닝 공간의 사이즈가 200nm로서 종래 무기물 트랜지스터에 비해 사이즈가 현저히 줄였으나 여전히 더 작은 오프닝 사이즈를 구현할 필요성이 제기된다.
본 발명은 저전력의 세로형 유기트랜지스터 소자를 제공하는 것이다.
본 발명은 게이트 전극의 오프닝 사이즈를 종래 기술보다 현저히 줄일 수 있는 방법을 제공하는 것이다.
본 발명은 on-current, off-current 및 점멸비가 개선된 세로형 유기 트랜지스터를 제공하는 것이다.
본 발명의 하나의 양상은
소스전극, 게이트 전극, 유기 활성층 및 드레인 전극을 포함하고, 소스 전극에서 드레인 전극으로 캐리어가 수직방향으로 이동하는 세로형 유기트랜지스터로서,
상기 게이트 전극은 소스 전극 위에 형성된 절연층 상에 위치하고, 상기 유기 활성층은 상기 게이트 전극 상에 위치하되,
상기 게이트 전극에는 캐리어가 이동 가능한 유기 활성 물질로 채워진 오프닝(opening) 홀이 형성된 세로형 유기 트랜지스터에 관계한다.
본 발명의 유기트랜지스터는 직경이 10~50nm인 오프닝 홀을 제공한다.
다른 양상에서, 본 발명은
기판 상에 소스 전극 및 절연층을 순차로 형성하는 단계 ;
상기 절연층 상에 블록공중합체층을 형성하는 단계 ;
상기 블록공중합체층을 열처리하여 매트릭스를 형성하는 고분자와 로드(rod)를 형성하는 고분자로 자기 정렬시키는 단계 ;
상기 매트릭스를 형성하는 고분자를 제거하는 단계 ;
게이트 전극 물질을 증착하는 단계 ;
상기 로드를 형성하는 고분자 및 그 아래의 절연층을 제거하는 단계 ; 및
유기활성층과 드레인 전극을 순차로 형성하는 단계를 포함하는 수직형 트랜지스터의 제조방법에 관계한다.
상기 유기활성층을 형성하는 단계는
유기활성 물질이 상기 로드 및 절연층이 제거된 공간에 삽입되어 상기 게이트 전극에 캐리어가 이동 가능한 오프닝(opening) 홀을 형성하는 단계이다.
본 발명에 따르면 게이트 전극에 나노 사이즈의 오프닝 공간을 복수개형성할 수 있으므로 작은 전압을 인가하여도 효과적으로 전류의 흐름을 차단할 수 있다. 즉, 본 발명의 세로형 트랜지스터는 오프닝 홀의 사이즈가 30~40nm인 게이트 전극을 구비하므로 종래 공지된 유무기 트랜지스터에 비해 점멸비가 60~수백 배 이상 향상되었다.
본 발명은 종래 가로형 유기트랜스터에 비해 더 작은 게이트 전압으로 제어될 수 있는 트랜지스터를 제조할 수 있음을 보여준다.
또한, 본 발명의 세로형 트랜지스터는 무기산화물층을 구비하여 on-current, off-current 성능이 향상되었다.
도 1은 종래 가로형 트랜지스터의 구조를 나타낸다.
도 2는 종래 세로형 트랜지스터의 구조를 나타낸다.
도 3은 종래 공지된 폴리 스티렌 나노파티클을 이용하여 200nm 사이즈의 오프닝 공간을 형성하는 방법을 나타낸 것이다.
도 4는 본 발명의 세로형 트랜지스터를 나타낸다.
도 5는 본 발명의 세로형 트랜지스터를 사시도 형태로 도시한 것이다.
도 6은 본 발명의 세로형 트랜지스터를 제조하는 방법을 도시한 것이다.
도 7은 도 6의 방법을 사시도 형태로 도시한 것이다.
도 2는 종래 세로형 트랜지스터의 구조를 나타낸다.
도 3은 종래 공지된 폴리 스티렌 나노파티클을 이용하여 200nm 사이즈의 오프닝 공간을 형성하는 방법을 나타낸 것이다.
도 4는 본 발명의 세로형 트랜지스터를 나타낸다.
도 5는 본 발명의 세로형 트랜지스터를 사시도 형태로 도시한 것이다.
도 6은 본 발명의 세로형 트랜지스터를 제조하는 방법을 도시한 것이다.
도 7은 도 6의 방법을 사시도 형태로 도시한 것이다.
도 4는 본 발명의 세로형 트랜지스터를 나타낸다. 도 5는 본 발명의 세로형 트랜지스터를 사시도 형태로 도시한 것이다. 도 6은 본 발명의 세로형 트랜지스터를 제조하는 방법을 도시한 것이다.도 7은 도 6의 방법을 사시도 형태로 도시한 것이다.
도 4 내지 도 7을 참고하면, 본 발명의 세로형 유기 트랜지스터는 소스전극(110), 절연층(120), 게이트 전극(140), 유기활성층(150) 및 드레인 전극(160)을 포함한다.
상기 게이트 전극(140)은 소스 전극 위에 형성된(110) 절연층(120) 상에 위치한다.
상기 유기활성층(150)은 상기 게이트 전극(140) 상에 위치한다.
도 4 및 도 5를 참고하면, 상기 게이트 전극(140)에는 캐리어가 이동 가능한 유기 활성 물질로 채워진 오프닝(opening) 영역(A)이 형성된다.
상기 오프닝 홀(A)은 후술하는 바와 같이 블록공중합체의 자기조립 특성을 이용하여 형성된 로드 형상(또는 실린더 형상)의 고분자를 제거한 후 그 홀에 유기활성물질을 코팅 및 주입하여 형성될 수 있다.
즉, 상기 오프닝 홀(A)은 상기 게이트 전극(140)과 절연층 내부(120)를 관통하는 홀에 유기활성 물질로 채워진 영역이다. 즉, 상기 오프닝 홀(A)은 상기 게이트 전극과 절연층 내부를 관통하여 전류가 흐를 수 있는 미세 채널이다.
상기 오프닝 홀(A)은 직경이 200nm 미만, 바람직하게는 10~50nm, 가장 바람직하게는 20~40nm일 수 있다. 본 발명의 오프닝 홀은, 후술하는 바와 같이, 블록공중합체를 열처리하여 매트릭스를 형성하는 고분자와 로드(rod)를 형성하는 고분자로 자기 정렬시키고, 상기 로드를 제거한 영역에 상기 유기활성물질을 채워 형성한다. 상기 오프닝 홀의 직경은 블록공중합체를 구성하는 고분자들의 종류나 함량비에 따라 달라질 수 있으며, 50nm 이하의 직경으로도 형성할 수 있다.
상기 오프닝 홀은 로드 형상일 수 있다.
상기 오프닝 홀(A)의 직경이 50nm 이하의 매우 작은 사이즈를 가지게 되는데, 그 결과, 본 발명의 트랜지스터는 상기 게이트 전극에 종래 트랜지스터에 비해 낮은 전압을 인가하여도 상기 오프닝 홀을 통과하는 전류의 흐름을 오히려 더 효율적으로 차단할 수 있게 되므로 점멸비가 향상된다.
상기 다수 개의 로드로 형성된 오프닝 홀(A)은 게이트 전극과 절연층 내부를 관통하여 형성될 수 있다.
상기 오프닝 홀은 높이가 20~50nm일 수 있다.
상기 소스 전극은 ITO(INdium Tin Oxide), SnO2, IZO(In2O3-ZnO), AZO(aluminum doped ZnO), GZO(gallium doped ZnO) 등이 사용될 수 있고, 바람직하게는 높은 일함수를 갖는 ITO(INdium Tin Oxide)를 이용하면 좋다. 일예로 소스 전극(10)은 ITO로 코팅된 글라스 위에 사각형 등의 형태로 패터닝을 하고, 그 패턴된 ITO를 에칭, 세척한 후, 건조시켜 형성할 수 있다.
상기 절연층(120)은 deep UV(220~250 nm)에 감광성을 가지는 PMMA(Poly Methyl Meth Acrylate) 또는 암모늄 중크롬산염(ammonium dichromate)이 첨가된 PVA(PolyVinylAlchol)이거나 PVP(Poly-4-Vinyl Phenol), 폴리아미드(polyimide) 또는 파릴렌(parylene)으로 코팅될 수 있다. 상기 절연층으로 PVP(Poly-4-Vinyl Phenol)가 바람직하다.
상기 절연층의 두께는 일예로서 40~80nm일 수 있다
상기 게이트 전극(140)은 금속, 금속 합금, 반금속(semimetal) 또는 광 투과성 투명 산화물로 이루어질 수 있다. 상기 금속 예로는 베릴륨(Be), 마그네슘(Mg) 등의 알칼리 토금속; 알루미늄(Al); 은(Ag), 금(Au),팔라듐(Pd), 백금(Pt) 등의 전이금속; 희토류 원소; 셀렌(Se) 등의 반금속 등이 있다. 상기 금속 합금의 예로는 나트륨-칼륨 합금, 마그네슘-인듐 합금, 알루미늄-리튬 합금 등이 있다.
상기 유기활성층(150)은 전도성 고분자, 저분자 유기반도체 등이 사용될 수 있다. 다시 말해, PPV(poly(para-phenylene vinylene)계열의 물질, 폴리티오핀(polythiophene)유도체 및 프탈로시아닌(pthalocyanine)계 물질로 이루어진 군에서 선택할 수 있다. 구체적으로 폴리아닐린, 폴리피롤, 폴리티오펜, 폴리(p-페닐렌비닐렌), MEH-PPV(poly[2-methoxy-5-(2'-ethylhexyloxy)-
1,4-phenylene vinylene), DMO-PPV(poly(2-methoxy-5-(3,7-dimethyloctyloxy)-1,4-phenylenevinylene), 펜타센, 폴리(3,4-에틸렌디옥시티오펜)(PEDOT), 폴리(3-알킬티오펜), 일례로, 폴리(3-헥실티오펜)(P3HT) 등을 이용하여 형성할 수 있다.
상기 유기 활성층의 두께는 20~200nm, 바람직하게는 40~120nm 정도가 좋다. 활성층의 두께가 너무 두꺼우면 소자 전체의 저항이 증가하여 전기적 특성이 떨어지고, 두께가 너무 얇으면 과전류가 흘러 소자의 수명이 줄어들거나 성능이 저하될 수 있다.
상기 드레인 전극(160)은 금속, 금속 합금, 반금속(semimetal) 또는 광 투과성 투명 산화물로 이루어질 수 있다. 상기 금속의 예로는 마그네슘(Mg) 칼슘(Ca) 등의 알칼리 토금속; 알루미늄(Al); 은(Ag), 금(Au), 백금(Pt) 등의 전이금속; 희토류 원소; 셀렌(Se) 등의 반금속 등이 있다. 상기 금속 합금의 예로는 나트륨-칼륨 합금, 마그네슘-인듐 합금, 알루미늄-리튬 합금 등이 있다. 바람직하게는 Al, LiAl을 사용할 수 있다.
본 발명의 세로형 트랜지스터는 상기 소스 전극으로 ITO, 유기활성층으로 P3HT, 게이트 전극과 드레인 전극으로는 Al을 사용하였으나 반드시 이에 제한되는 것은 아니다.
본 발명은 상기 광활성층과 상기 드레인 전극 사이에 텅스텐 산화물층을 버퍼층으로 포함한다.
상기 텅스텐 산화물층(WOx)은 p-type 무기산화물 버퍼층으로서 광활성층(P3HT)와 드레인(Al) 전극 사이의 저항을 감소시켜 더 낮은 전압에서 구동할 수 있다(on-current 증가).
다른 양상에서, 본 발명은 세로형 트랜지스터의 제조방법에 관계한다. 상기 방법은 기판 상에 소스 전극 및 절연층을 순차로 형성하는 단계 ;
상기 절연층 상에 블록공중합체층을 형성하는 단계 ;
상기 블록공중합체층을 열처리하여 매트릭스를 형성하는 고분자와 로드(rod)를 형성하는 고분자로 자기 정렬시키는 단계 ;
상기 매트릭스를 형성하는 고분자를 제거하는 단계 ;
게이트 전극 물질을 증착하는 단계 ;
상기 로드를 형성하는 고분자 및 그 아래의 절연층을 제거하는 단계 ; 및
유기활성층과 드레인 전극을 순차로 형성하는 단계를 포함한다.
도 6 및 7을 참고하여, 본 발명의 제조방법을 상술한다.
먼저 기판 상에 소스전극(11), 절연층(120) 및 블록공중합체(130)층을 순차로 형성한다(130)(도 6의a, 도 7의 a). 상기 절연층(120)이나 블록공중합체는 스핀코팅하여 형성할 수 있다.
상기 방법은 상기 블록공중합체 형성 전에 유기층을 절연층(120) 상에 코팅할 수 있다. 상기 유기층으로 폴리스티렌-폴리메틸메타크릴레이트 랜덤 공중합체[polystyrenerandom-poly(methylmethacrylate): PS-r-PMMA]를 사용할 수 있다. 상기 유기층은 절연층(120) 상에 코팅할 수 있다. 상기 유기층은 상기 블록공중합체(130)의 수직배향을 용이하게 한다.
상기 블록공중합체는 폴리스틸렌(polystyrene)과 폴리스틸렌 이 외의 고분자가 공유결합한 형태의 블록공중합체이다.
상기 블록공중합체는 폴리스티렌-블록-폴리(메틸메타크릴레이트) [polystyrene-block-poly(methylmethacrylate): PS-b-PMMA], 폴리스티렌-블록-폴리(에틸렌 옥사이드) [polystyrene-block-poly(ethylene oxide): PS-b-PEO], 폴리스티렌-블록-폴리(비닐 피리딘) [polystyrene-block-poly(vinyl pyridine): PS-b-PVP], 폴리스티렌-블록-폴리(에틸렌-아트-프로필렌) [Polystyrene-block-poly(ethylene-alt-propylene): PS-b-PEP] 및 폴리스티렌-블록-폴리이소프렌[polystyrene-block-polyisoprene: PS-b-PI]로 구성된 군에서 선택될 수 있으며, 바람직하게는 폴리스티렌-블록-폴리(메틸메타크릴레이트) [polystyrene-block-poly(methylmethacrylate): PS-b-PMMA]이다.
상기 블록공중합체는 폴리스티렌(polystyrene)과 폴리스티렌 이 외의 고분자가 부피비로 0.2~0.4 : 0.8~0.6, 바람직하게는 0.30~0.35:0.70~0.65일 수 있다.
본 발명은 상기 블록공중합체층을 열처리하여 매트릭스(131)를 형성하는 고분자와 로드(rod)(132)를 형성하는 고분자로 자기 정렬시키는 단계를 포함한다(도 6의 b, 도 7의 b).
상기 블록공중합체층을 열처리하면, 공중합체를 형성하는 고분자, 예를들면 폴리스티렌과 PMMA가 각각 자기조립되어 수직배향한다. 바람직하게는, 상기 폴리스티렌의 부피비가 상기 범위인 경우 폴리스티렌은 실린더 형상의 로드로 수직배향하고, PMMA 등 그 이외의 고분자는 블록공중합체층의 매트릭스로 자기조립된다.
상기 블록공중합체를 구성하는 두 종류의 고분자, 예를 들면 폴리스티렌과 PMMA 중에서 부피 함량이 많은 PMMA가 매트릭스가 되고, 함량이 상대적으로 적은 폴리스티렌은 상기 PMMA 매트릭스 내에서 로드(또는 실린더) 형상으로 수직배향되어 분포하게 된다.
상기 열처리는 200~300에서 12~60시간 동안 가열하여 수행될 수 있다.
다음으로 본 발명은 상기 매트릭스를 형성하는 고분자를 제거하는 단계를 포함한다(도 6의 c, 도 7의 c).
상기 방법은 상기 매트릭스를 진공조건에서 UV에 노출시키고 아세트산과 물로 세척하여 제거한다. 결과적으로 도 6의 c, 도 7의 c에서와 같이 로드(132)만이 잔존하게 된다.
본 발명은 게이트 전극을 형성하는 단계를 포함한다(도 6의 d, 도 7의). 상기 게이트 전극은 앞에서 상술한 물질을 사용할 수 있다. 예를 들면, 게이트 전극으로 알루미늄을 20~30nm 두께로 증착할 수 있으며, 그 결과 알루미늄은 매트릭스가 제거된 영역을 채우게 된다.
본 발명은 상기 로드(132)를 형성하는 고분자 및 그 아래의 절연층(120) 일부를 제거하는 단계이다(도 6의 e, f, 도 7의 e, f).
도 6 및 도 7의 e에서와 같이, 본 발명은 로드를 형성하는 고분자를 제거할 수 있다. 상기 로드는 초음파 처리하여 제거할 수 있다.
도 6 및 도 7의 f에서와 같이, 본 발명은 로드(132)가 위치하였던 절연층(120)을 산소 플라즈마 처리로 제거할 수 있다. 그 결과 게이트 전극(140) 및 절연층(120) 내부를 관통하는 다수 개의 홀(133)이 형성된다.
본 발명은 유기활성층을 형성하고, 드레인 전극을 형성하는 단계를 포함한다(도 6 및 도 7의 g).
상기 유기활성층은 게이트 전극 상에 20~200nm 두께로 형상될 수 있다.
상기 유기활성층은 전도성 고분자, 저분자 유기반도체 등의 유기활성 물질을 증착하거나 스핀 코팅하여 형성할 수 있다.
유기활성 물질을 상기 게이트 전극(140) 위에 코팅하면 상기 유기활성물질이 상기 홀(133)을 채운다.
즉, 유기활성 물질이 상기 로드 및 절연층이 제거된 홀(133)에 삽입되어 상기 게이트 전극에 캐리어가 이동 가능한 오프닝(opening) 영역(A)을 형성한다.
상기 오프닝 홀(A)은 상기 게이트 전극과 절연층 내부를 관통하는 홀에 유기활성 물질로 채워진 영역이다. 즉, 상기 오프닝 홀(A)은 상기 게이트 전극과 절연층 내부를 관통하여 전류가 흐를 수 있는 미세 채널이다.
상기 드레인 전극은 공지된 방법으로 형성할 수 있으며, 예를 들면, 알루미늄을 증착기로 100nm로 증착할 수 있다.
본 발명은 상기 광활성층과 상기 드레인 전극 사이에 텅스텐 산화물층을 버퍼층으로 형성할 수 있다. 상기 텅스텐 산화물을 증착하여 5~10nm 두께로 형성할 수 있다.
본 발명에서는 소스전극, 절연층, 블록공중합체, 게이트 전극, 유기활성층 및 드레인 전극을 증착 또는 스핀코팅법으로 형성할 수 있음을 개시하였으나 상기 방법 이외에도 당업자에게 알려진 공지 방법으로도 형성될 수 있음은 자명하다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하지만, 본 발명이 이들 예로만 한정되는 것은 아니다.
비교예
1
모든 층(layer)들은 패턴한 ITO(20 sheet resistance) 유리기판 위에 형성하였다.
ITO위에 PVP (poly(1-vinyl phenol) (PVP, Aldrich))을 60nm두께로 스핀 코팅하였다. 200 , 진공조건에서 1시간 동안 경화하였다. 이어서, UV오존처리를 하여 PVP 표면을 친수성화하였다. 에탄올 용액(폴리스티렌 나노파티클(Merck, K6-020)은 200nm로 +극으로 charge됨, 8wt% 함유)에 상기 기판을 1시간 동안 침지한 후 이소프로판 용액으로 옮겼다.
상기 기판을 건조시킨 후 Al을 30nm 두께로 증착하였다. 이어서, PS 나노파티클을 접착테이프로 제거하였다. 다음으로, Al 커버가 없는 PVP 층(PS 나노파티클 아래의 PVP 층)도 산소 플라즈마 처리로 제거하였다. 그 결과 200nm 오프닝 홀이 형성되며, 계속해서 poly(3-hexylthiophene-2,5-diyl) (P3HT, Aldrich)를 스핀 코팅으로 130nm 두께로 형성하였다. 다음으로 Al 전극 층을 100nm로 증착하였다.
실시예
1
모든 층(layer)들은 패턴한 ITO(20 sheet resistance) 유리기판 위에 형성하였다.
ITO위에 PVP (poly(1-vinyl phenol) (PVP, Aldrich))을 60nm두께로 스핀 코팅하였다. 200 , 진공조건에서 1시간 동안 경화하였다.
이어서, poly(styrene-r-methyl methacrylate) (P(S-r-MMA), Polymer Source)(58vol % 스티렌) (톨루엔 용액에 0.3wt% 용해)를 PVP 위에 스핀 코팅하고 200 , 진공조건에서 1시간 동안 경화하였다.
다음으로, poly(styrene-b-methyl methacrylate) diblock copolymer (P(S-b-MMA), R&S Materials)(30vol % 스티렌)(톨루엔 용액에 2wt% 용해)를 P(S-r-MMA) 층 위에 40nm 두께로 스핀코팅하였다. 그리고, 250 , 진공조건에서 1시간 동안 경화하였다. 상기 열처리로 PMMA 매트릭스에 PS 로드가 다수개 형성된다.
이어서, 30분동안 진공조건에서 UV조사하고 아세트산과 물로 세척하여 PMMA 매트릭스를 제거하였다. 결과적으로 30nm의 PS 로드가 잔존하게 된다. 계속해서, 알루미늄을 30nm 두께로 증착하고, 상기 샘플을 초음파처리하여 PS로드를 제거하였다.
Al 커버가 없는 PVP 층(PS 로드 아래의 PVP 층)도 산소 플라즈마 처리로 제거하였다. 그 결과 30nm 직경의 오프닝 홀이 형성되었다. poly(3-hexylthiophene-2,5-diyl) (P3HT, Aldrich)를 스핀 코팅으로 130nm 두께로 형성하고, 이어서, Al 전극 층을 100nm로 증착하였다.
실시예
2
P3HT층을 형성한 후 텅스텐 산화물층을 5~10nm 두께로 증착하는 것을 제외하고 실시예 1과 동일하게 트랜지스터를 제작하였다.
하기 표 1은 실시예 1, 실시예 2 및 비교예 1의 누설전류, 온전류, 점멸비를 나타낸다.
| 구분 | 비교예 1 | 실시예 1 | 실시예 2 |
| On current (mA/cm2) |
3.45 X 10-1 | 1.10 | 1.18 |
| Off current (mA/cm2) |
4.33 X 10-5 | 2.13 X 10-6 | 1.48 X 10-6 |
| On-off ratio (VG=-3V~VG=3V) |
7.98 X 103 | 5.18 x 105 | 8.03 X 105 |
도 8 내지 도 10은 비교예 1, 실시예 1 및 실시예 2의 전류-전압 특성을 나타낸다. 도 8 및 도 9를 참고하면, 비교예 1의 누설전류가 실시예 1의 누설전류보다 더 크며, 특히 높은 드레인-소스 전압의 경우에 그 차이가 더 큼을 알 수 있다. 드레인-소스 전압이 3V로 일정한 경우 비교예 1 및 실시예 1의 누설전류는 각각 4.33 X 10-5mA/cm2과 2.13X10-6mA/cm2이다.
비교예 1 및 실시예 1의 온 전류(on current)값은 드레인-소스 전압이 -3V로 일정한 경우 각각 3.45 X 10-1mA/cm2, 1.10mA/cm2이고, 이로 이해 실시예 1이 더 높은 필 팩터 값을 가지게 된다. 실시예 1의 소자가 비교예 1에 비해 더 작은 사이즈의 오프닝 홀을 다수 개 가지고 있기 때문이다.
또한, 실시예 1이 비교예 1에 비해 더 작은 게이트 전압으로 제어될 수 있는 트랜지스터를 제조할 수 있음을 보여준다.
또한, 실시예 1이 비교예 1에 비해 60배 정도의 점멸비(on-off ratio)를 보여준다.
도 9 및 도 10을 참고하면, 실시예 2의 온 전류값이 실시예 1보다 다소 높고, 또한, 실시예 2의 소자가 더 낮은 드레인-소스 전압에서 구동될 수 있다. 이것은 버퍼층의 삽입으로 옴 접촉(ohmic contact)이 활성층과 드레인 전극간에 형성되고, 그 결과 소스 전극에서 드레인 전극으로 에너지 손실을 최소화면서 캐리어를 이동시킬 수 있기 때문이다.
지금까지 본 발명의 구체적인 실시예들을 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본질적인 특성에 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
110 : 소스전극 120 : 절연층
130 : 블록공중합체 140 : 게이트 전극
150 : 유기활성층 160 : 드레인전극
A : 오프닝 홀
130 : 블록공중합체 140 : 게이트 전극
150 : 유기활성층 160 : 드레인전극
A : 오프닝 홀
Claims (15)
- 소스전극, 게이트 전극, 유기 활성층 및 드레인 전극을 포함하고, 소스 전극에서 드레인 전극으로 캐리어가 수직방향으로 이동하는 세로형 유기트랜지스터로서,
상기 게이트 전극은 소스 전극 위에 형성된 절연층 상에 위치하고, 상기 유기 활성층은 상기 게이트 전극 상에 위치하되,
상기 게이트 전극과 절연층에 캐리어가 이동 가능한 유기 활성 물질로 채워진 오프닝(opening) 홀이 형성된 것을 특징으로 하는 세로형 유기 트랜지스터. - 제 1항에 있어서, 상기 오프닝 홀은 직경이 200nm 미만인 것을 특징으로 하는 세로형 유기 트랜지스터.
- 제 1항에 있어서, 상기 오프닝 홀은 로드 형상인 것을 특징으로 하는 세로형 유기 트랜지스터.
- 제 1항에 있어서, 상기 오프닝 홀은 다수 개가 패턴화되어 게이트 전극과 절연층 내부를 관통하여 형성된 것을 특징으로 하는 세로형 유기 트랜지스터.
- 제 4항에 있어서, 상기 오프닝 홀은 높이가 20~50nm인 것을 특징으로 하는 세로형 유기 트랜지스터.
- 제 1항에 있어서, 상기 유기 활성층과 상기 드레인 전극 사이에 텅스텐 산화물층을 버퍼층으로 포함하는 것을 특징으로 하는 세로형 유기 트랜지스터.
- 기판 상에 소스 전극 및 절연층을 순차로 형성하는 단계 ;
상기 절연층 상에 블록공중합체층을 형성하는 단계 ;
상기 블록공중합체층을 열처리하여 매트릭스를 형성하는 고분자와 로드(rod)를 형성하는 고분자로 자기 정렬시키는 단계 ;
상기 매트릭스를 형성하는 고분자를 제거하는 단계 ;
게이트 전극을 형성하는 단계 ;
상기 로드를 형성하는 고분자 및 그 아래의 절연층을 제거하는 단계 ; 및
유기활성층과 드레인 전극을 순차로 형성하는 단계를 포함하는 것을 특징으로 하는 세로형 트랜지스터 제조방법. - 제 7항에 있어서, 상기 유기활성층을 형성하는 단계는
유기활성 물질이 상기 로드 및 절연층이 제거된 홀에 삽입되어 상기 게이트 전극에 캐리어가 이동 가능한 오프닝(opening) 홀을 형성하는 단계를 포함하는 것을 특징으로 하는 세로형 트랜지스터 제조방법. - 제 7항에 있어서, 상기 방법은 블록공중합체층 형성 전에 폴리스티렌-폴리메틸메타크릴레이트 랜덤 공중합체[polystyrenerandom-poly(methylmethacrylate): PS-r-PMMA]인 유기단분자층을 코팅하는 것을 특징으로 하는 세로형 트랜지스터 제조방법.
- 제 7항에 있어서, 상기 유기 활성층과 상기 드레인 전극 사이에 텅스텐 산화물층을 버퍼층으로 형성하는 것을 특징으로 하는 세로형 트랜지스터 제조방법.
- 제 7항에 있어서, 상기 열처리에 의해 자기정렬된 상기 로드 형성 고분자는 직경이 200nm 미만인 고분자 기둥인 것을 특징으로 하는 세로형 트랜지스터 제조방법.
- 제 7항에 있어서, 상기 블록공중합체는 폴리스틸렌(polystyrene)과 폴리스틸렌 이 외의 고분자가 공유결합한 형태의 블록공중합체인 것을 특징으로 하는 특징으로 하는 세로형 트랜지스터 제조방법.
- 제 7항에 있어서, 상기 블록공중합체는 폴리스티렌-블록-폴리(메틸메타크릴레이트) [polystyrene-block-poly(methylmethacrylate): PS-b-PMMA], 폴리스티렌-블록-폴리(에틸렌 옥사이드) [polystyrene-block-poly(ethylene oxide): PS-b-PEO], 폴리스티렌-블록-폴리(비닐 피리딘) [polystyrene-block-poly(vinyl pyridine): PS-b-PVP], 폴리스티렌-블록-폴리(에틸렌-아트-프로필렌) [Polystyrene-block-poly(ethylene-alt-propylene): PS-b-PEP] 및 폴리스티렌-블록-폴리이소프렌[polystyrene-block-polyisoprene: PS-b-PI]로 구성된 군에서 선택되는 것을 특징으로 하는 세로형 트랜지스터 제조방법.
- 제 7항에 있어서, 상기 로드(rod) 형성 고분자는 폴리스티렌인 것을 특징으로 하는 세로형 트랜지스터 제조방법.
- 제 12항에 있어서, 상기 블록공중합체는 폴리스티렌(polystyrene)과 폴리스틸렌 이 외의 고분자가 부피비로 0.1 : 0.9 ~ 0.4 : 0.6인 것을 특징으로 하는 세로형 트랜지스터 제조방법.
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| KR20130142569A KR101503175B1 (ko) | 2013-11-22 | 2013-11-22 | 나노사이즈의 게이트 오프닝 홀을 구비하는 세로형 유기트랜지스터 및 그 제조방법 |
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| KR (1) | KR101503175B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP3346515A4 (en) * | 2015-09-02 | 2018-10-17 | FUJIFILM Corporation | Organic thin-film transistor, organic thin-film transistor manufacturing method, organic semiconductor composition, organic semiconductor film, and organic semiconductor film manufacturing method |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007157871A (ja) | 2005-12-02 | 2007-06-21 | Dainippon Printing Co Ltd | 有機発光トランジスタ素子及びその製造方法並びに発光表示装置 |
| KR20070099883A (ko) * | 2006-04-06 | 2007-10-10 | 서강대학교산학협력단 | 세로형 유기 박막 트랜지스터 및 이의 제조방법 |
| KR101239398B1 (ko) | 2012-09-25 | 2013-03-04 | 한국과학기술원 | 전도성 고분자 조성물, 그로부터 제조된 전도성 박막 및 이를 포함하는 전자 소자 |
-
2013
- 2013-11-22 KR KR20130142569A patent/KR101503175B1/ko active IP Right Grant
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