KR100772662B1 - 전계 효과 전하 이동도를 증가시킬 수 있는 유기 박막트랜지스터 및 그 제조방법 - Google Patents
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Abstract
본 발명은 기판 상부에 형성된 유기 반도체층, 게이트 절연층을 통하여 상기 유기 반도체층에 전압을 인가하는 게이트 전극, 상기 유기 반도체층에 접하면서 상기 유기 반도체층에 전압을 인가하고 서로 일정 거리 이격되어 있는 소스 전극 및 드레인 전극으로 구성된 유기 박막 트랜지스터를 제공한다. 상기 소스 전극 및 드레인 전극은 금층 또는 금 합금층과, 상기 금층 또는 금 합금층 상에 형성된 금 산화층을 포함하여 이루어지고, 상기 금 산화층은 상기 유기 반도체층과 접하여 전계 효과 전하 이동도를 증가시킨다.
Description
도 1은 본 발명의 제1 실시예에 의한 유기 박막 트랜지스터를 도시한 단면도이다.
도 2는 본 발명의 제2 실시예에 의한 유기 박막 트랜지스터를 도시한 단면도이다.
도 3 내지 도 6은 도 1에 도시한 유기 박막 트랜지스터의 제조방법을 설명하기 위한 단면도들이다.
도 7 내지 도 9는 도 2에 도시한 유기 박막 트랜지스터의 제조방법을 설명하기 위한 단면도들이다.
도 10은 본 발명의 유기 박막 트랜지스터의 제조시 산소 플라즈마 시간에 따른 물의 접촉각 및 금층의 표면에너지 변화를 도시한 도면이다.
도 11은 도 10의 데이터를 정리한 도면이다.
도 12는 본 발명의 유기 박막 트랜지스터의 제조시 산소 플라즈마 처리 전후의 금층 표면의 결합 구조를 나타낸 도면이다.
도 13은 본 발명의 유기 박막 트랜지스터의 제조시 산소 플라즈마 처리 전후 의 펜타센의 결정 특성을 x-레이(ray) 회절 분석을 통해 측정한 도면이다.
도 14는 본 발명의 유기 박막 트랜지스터의 제조시 산소 플라즈마 처리 전후의 방사광 가속기의 이차 전자 방출 특성을 통한 일함수 변화를 보여주는 도면이다.
도 15는 본 발명의 유기 박막 트랜지스터의 산소 플라즈마 처리 유무에 따른 전류-전압 특성을 나타낸 도면이다.
본 발명은 유기 박막 트랜지스터 및 그 제조방법에 관한 것으로, 보다 상세하게는 전계 효과 전하 이동도(field-effect charge mobility, 이하, "전하 이동도"라 칭함)를 증가시킬 수 있는 유기 박막 트랜지스터 및 그 제조방법에 관한 것이다.
21세기 정보 통신 기술이 발달함에 따라 통신 기기, 특히 개인 휴대용 통신기기는 작고, 가볍고, 얇으면서도 편리함을 추구하고 있다. 이러한 통신 기기를 가능하게 하기 위하여 초미세 가공, 초고집적회로를 제작할 수 있는 고성능 전기전자재료, 신개념의 디스플레이를 가능케 하는 새로운 전자 통신 재료를 필요로 하고 있다.
그 중에서도, 유기 반도체를 이용한 유기 박막 트랜지스터(Organic Thin Film Transistor, OTFT)는 휴대용 컴퓨터, 유기 EL 소자, 스마트 카드, 전자 태그, 호출기, 휴대 전화 등의 디스플레이 구동기나, 현금거래기, 인식표 등의 메모리 소자 등의 플라스틱 회로부의 능동 소자로 사용될 수 있는 가능성으로 인하여 많은 연구의 대상이 되고 있다.
상기 유기 박막 트랜지스터는 지금까지의 비정질 실리콘 및 폴리실리콘을 이용한 박막 트랜지스터에 비하여 제조 공정이 간단하고, 저비용으로 생산할 수 있다는 장점을 가지고 있다. 특히, 유기 박막 트랜지스터는 유기물의 특성상 휨(구부러짐)이 가능하여 플렉시블(flexible) 디스플레이나, 전자 소자의 구현을 위한 플라스틱 기판들과도 호환성이 뛰어나다.
상기 유기 박막 트랜지스터의 성능 중 가장 중요한 것이 전하 이동도와 점별비(on-off ratio)이다. 상기 전하 이동도와 점별비는 유기 반도체의 종류, 소스/드레인 전극의 종류, 형성 방법, 구동 전압 등에 따라 다르게 나타난다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 전하 이동도 및 점별비를 증가시킬 수 있는 유기 박막 트랜지스터를 제공하는 데 있다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 상기 유기 박막 트랜지스터의 적합한 제조방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 기판 상부에 형성된 유기 반도체층, 게이트 절연층을 통하여 상기 유기 반도체층에 전압을 인가하는 게이트 전극, 상기 유기 반도체층에 접하면서 상기 유기 반도체층에 전압을 인가하고 서로 일정 거리 이격되어 있는 소스 전극 및 드레인 전극으로 구성된 유기 박막 트랜지스터를 제공한다. 상기 소스 전극 및 드레인 전극은 금층 또는 금 합금층과, 상기 금층 또는 금 합금층 상에 형성된 금 산화층을 포함하여 이루어지고, 상기 금 산화층은 상기 유기 반도체층과 접하여 상기 금 산화층과 상기 유기 반도체층의 계면의 접합 특성을 향상시키고 전하 이동도를 증가시키는 것을 특징으로 한다.
상기 금 합금층은 금(Au)에 Al, Ca, Ce, Co, Cr, Cu, Fe, Ga, Gd, Ge, In, La, Li, Mg, Mo, Mn, Na, Ni, Pb, Pd, Pt, Sb, Se, Sc, Si, Sn, Te, Ti, Y, Er, Th, Lu, Hf, Eu 및 Zn으로 이루어진 일군에서 선택된 적어도 어느 하나의 원소가 첨가되어 이루어질 수 있다. 상기 소스 및 드레인 전극은 상기 금층 또는 금 합금층의 하부에 Al, Ca, Ce, Co, Cr, Cu, Fe, Ga, Gd, Ge, In, La, Li, Mg, Mn, Mo, Na, Ni, Pb, Pd, Pt, Sb, Se, Sc, Si, Sn, Te, Ti, Y, Er, Th, Lu, Hf, Eu 및 Zn으로 이루어진 일군에서 선택된 적어도 어느 하나로 이루어진 접촉층이 더 형성되어 있을 수 있다. 상기 소스 및 드레인 전극을 구성하는 금 산화층은 상기 금층을 산소 플라즈마 처리에 의하여 형성된 물질층일 수 있다.
상기 다른 기술적 과제를 해결하기 위하여, 본 발명은 기판 상부에 형성된 유기 반도체층, 게이트 절연층을 통하여 상기 유기 반도체층에 전압을 인가하는 게이트 전극, 상기 유기 반도체층에 접하면서 상기 유기 반도체층에 전압을 인가하고 서로 일정 거리 이격되어 있는 소스 전극 및 드레인 전극으로 구성된 유기 박막 트랜지스터의 제조방법을 제공한다.
상기 소스 전극 및 드레인 전극은 금층 또는 금 합금층을 형성하고, 상기 금층 또는 금 합금층 상에 상기 유기 반도체층과 접하여 계면의 접합 특성을 향상시키고 전하 이동도를 증가시킬 수 있는 금 산화층을 형성하는 것을 포함하여 이루어진다.
상기 소스 및 드레인 전극을 구성하는 금 산화층은 상기 금층을 산소 플라즈마 처리에 의하여 형성할 수 있다.
또한, 본 발명의 유기 박막 트랜지스터 제조방법은 기판 상부에 서로 이격된 소스 및 드레인 전극을 형성하고, 상기 소스 및 드레인 전극의 전면에 상기 소스 및 드레인 전극 사이를 메우면서 유기 반도체층을 형성하고, 상기 유기 반도체층에 게이트 절연층을 통하여 전압을 인가하는 게이트 전극을 형성하는 것을 포함한다. 상기 소스 및 드레인 전극은 상기 기판 상부에 금 또는 금 합금층을 형성하고, 상기 금 또는 금 합금층 상에 상기 유기 반도체층과 접하여 계면의 접합 특성을 향상시키고 전하 이동도를 증가시킬 수 있는 금 산화층을 형성하여 얻어진다. 상기 게이트 절연층은 상기 게이트 전극 역할을 수행하는 상기 기판 상에 형성되거나, 상기 게이트 절연층은 상기 유기 반도체층 상에 형성될 수 있다.
이하, 첨부도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다.
본 발명의 유기 박막 트랜지스터는 유기 반도체층과, 게이트 절연층을 통하 여 상기 유기 반도체층에 전압을 인가할 수 있는 게이트 전극과, 상기 유기 반도체층에 접하면서 상기 유기 반도체층에 전압을 인가할 수 있는 소스 전극 및 드레인 전극을 포함한다. 상기 유기 반도체층의 예로는 높은 전하 이동도를 나타내는 펜타센(pentacene, C22H14)이나 싸이오펜 등의 반도체 특성을 나타내는 재료들을 이용하여 구성한다. 본 실시예에서는 편의상 펜타센을 이용하여 구성한다. 상기 펜타센은 벤젠링 5개의 결합 형태를 이루는 방향족 고리화합물로 p형의 반도체층이다.
전하 이동도는 앞서 설명한 바와 같이 유기 박막 트랜지스터의 특성을 나타내는 척도이다. 상기 유기 박막 트랜지스터는 전하 이동도가 높아야 빠른 스위칭 동작이 가능하고, 낮은 전압에서도 높은 온(on) 전류를 얻을 수 있어 점별비를 증가시킬 수 있다. 일반적으로, 유기 박막 트랜지스터의 소스/드레인 전극은 금(Au)층을 많이 이용하는 것으로 알려져 있다. 상기 소스/드레인 전극용 금층은 대략 5.1eV의 높은 일함수를 가지는 재료로 알려져 있고, 유기 반도체층을 구성하는 펜타센의 경우 이온화 포텐샬이 5.0eV 정도이다. 이에 따라, 상기 소스/드레인 전극용 금층과 유기 반도체용 펜타센은 일함수가 서로 유사하므로 홀의 주입이 용이한 것으로 알려져 있다.
그러나, 상기 소스/드레인 전극용 금층과 유기 반도체용 펜타센의 계면에는 약 1eV의 계면 쌍극자가 생성됨으로써 약 1eV의 홀 주입 장벽이 존재하는 것으로 알려져 있다. 이러한 홀 주입 장벽은 소스 전극으로부터 유기 반도체층으로의 홀 주입을 방해하므로 전하 이동도를 떨어뜨리게 된다. 따라서, 높은 전하 이동도를 가지는 유기 박막 트랜지스터를 구성(제작)하기 위해서는 상기 소스/드레인 전극용 금층과 유기 반도체용 펜타센 사이의 홀 주입 장벽을 낮추어야 한다. 홀 주입 장벽을 낮추기 위해서는 보다 높은 일함수를 가지는 소스/드레인 전극이 필요하고, 소스/드레인 전극용 금층과 유기 반도체층 사이의 계면 쌍극자의 크기가 작은 접합구조를 만드는 것이 중요하다.
이를 위해, 본 발명은 금층 (또는 금 합금층)과 상기 금층 상에 형성되면서 일함수를 증가시킬 수 있는 금 산화층으로 유기 박막 트랜지스터의 소스 및 드레인 전극을 구성한다. 다시 말해, 본 발명은 금층(또는 금 합금층)과 유기 반도체층과 접하면서 높은 일함수를 갖는 금 산화층으로 소스/드레인 전극을 구성한 유기 박막 트랜지스터를 구성한다.
상기 금 산화층은 예컨대 상기 금층을 산소 플라즈마 처리하여 형성할 수 있다. 상기 산소 플라즈마 처리는 진공 중에서 산소를 일정량 주입한 후 플라즈마를 형성시킴으로써 금층(또는 금 합금층)의 표면을 높은 에너지를 가지는 산소 이온이나 산소 라디칼로 처리하여 표면을 개질(처리)하는 기술이다. 이와 같은 산소 플라즈마 처리는 비교적 공정이 간단하고, 대면적의 기판에 대해서도 재현성 있는 결과를 얻을 수 있는 방법이다.
후에 자세히 설명하겠지만 본 발명자들이 방사광 가속기를 이용하여 일함수를 측정하여 본 결과, 금층(또는 금 합금층)과 금 산화층을 포함하는 소스/드레인 전극의 경우 금층 자체만으로 이루어진 소스/드레인 전극에 비해 일함수가 증가함을 알 수 있었다. 또한, 본 발명자들은 표면 조성 분석을 통해서 상기 일함수의 증 가가 금 산화층의 형성에 의한 현상임을 확인하였다. 결과적으로, 본 발명과 같이 금층(또는 금 합금층) 및 금 산화층을 소스/드레인 전극으로 구성할 경우, 금 산화층에 의한 일함수가 증가로 인해 홀 주입 장벽 및 접촉 저항이 작아 전하 이동도가 증가된 유기 박막 트랜지스터를 얻을 수 있다. 또한, 본 발명의 유기 박막 트랜지스터는 전하 이동도가 증가되어 온 전류를 증가시킬 수 있으므로 점별비도 증가시킬 수 있다.
이하에서는 본 발명에 의한 유기 박막 트랜지스터의 실시예를 보다 상세하게 설명한다. 이하 설명하는 유기 박막 트랜지스터의 구조는 일 예를 도시한 것이고, 본 발명의 소스 및 드레인 전극이 채용될 수 있는 구조라면 어떠한 유기 박막 트랜지스터의 구조라도 무방하다.
도 1은 본 발명의 제1 실시예에 의한 유기 박막 트랜지스터를 도시한 단면도이다.
구체적으로, 본 발명의 제1 실시예에 의한 유기 박막 트랜지스터는 게이트 전극이 하부에 위치하는 하부 게이트용 유기 박막 트랜지스터이다. 즉, 본 발명의 제1 실시예에 의한 유기 박막 트랜지스터는 기판(10), 예컨대 n형 실리콘 기판 상에 게이트 절연층(12)이 형성되어 있다. 상기 기판(10)은 게이트 전극 역할을 수행한다. 상기 게이트 절연층(12)은 실리콘 산화층, 질화 실리콘, 폴리비닐페놀(PVP)등 다양한 절연특성을 가지는 유기 또는 무기의 재료로 구성 가능하다. 본 실시예에서는 편의상 실리콘 산화층을 이용하여 설명한다. 본 실시예에서, 상기 게이트 절연층(12)은 약 300nm의 두께의 실리콘 산화층으로 구성한다.
상기 게이트 절연층(12) 상의 양측에 서로 이격되어 소스 전극(S, 24) 및 드레인 전극(D, 24)이 형성되어 있다. 상기 소스 전극(S, 24) 및 드레인 전극(D, 24)은 접촉층(18), 금(Au)층(또는 금 합금층, 20)) 및 금 산화층(22)으로 구성한다. 상기 금층(또는 금 합금층)은 50nm의 두께로 구성한다.
상기 금층(또는 금 합금층, 20)의 하부에 형성되는 접촉층(18)은 Al, Ca, Ce, Co, Cr, Cu, Fe, Ga, Gd, Ge, In, La, Li, Mg, Mn, Mo, Na, Ni, Pb, Pd, Pt, Sb, Se, Sc, Si, Sn, Te, Ti, Y, Er, Th, Lu, Hf, Eu 및 Zn으로 이루어진 일군에서 선택된 적어도 어느 하나로 이루어진다. 상기 접촉층(28)은 3nm의 두께로 구성한다. 상기 접촉층(18)은 선택적으로 형성하는 것으로 형성하지 않아도 무방하다. 상기 금 합금층(20)은 금(Au)에 Al, Ca, Ce, Co, Cr, Cu, Fe, Ga, Gd, Ge, In, La, Li, Mg, Mo, Mn, Na, Ni, Pb, Pd, Pt, Sb, Se, Sc, Si, Sn, Te, Ti, Y, Er, Th, Lu, Hf, Eu 및 Zn으로 이루어진 일군에서 선택된 적어도 어느 하나의 원소가 첨가되어 구성된다.
상기 게이트 절연층(12) 상의 상기 소스 전극(S, 24) 및 드레인 전극(D, 24) 사이에는 유기 반도체층(26), 예컨대 펜타센이 형성되어 있다. 이에 따라, 상기 유기 반도체층(26)은 상기 소스/드레인 전극(24)과 접촉한다. 특히, 상기 유기 반도체층(26)은 소스/드레인 전극(24)의 금 산화층(22)과 접촉한다. 따라서, 앞서 설명한 바와 같이, 상기 소스/드레인 전극(24)으로 이용되는 금 산화층(22)은 일함수가 커서 금층(20)과 유기 반도체층(26) 사이의 전하주입 장벽을 낮추어 접촉 저항을 낮추는 역할을 수행한다. 이에 따라, 본 발명의 제1 실시예에 의한 유기 박막 트랜 지스터는 전하 이동도가 증가되어 점멸비를 증가시킬 수 있다.
도 2는 본 발명의 제2 실시예에 의한 유기 박막 트랜지스터를 도시한 단면도이다.
구체적으로, 도 2의 제2 실시예는 제1 실시예와 비교하여 게이트 전극(30) 및 게이트 절연막(28)이 상부에 형성되는 것을 제외하고는 모두 동일하다. 도 2의 실시예는 상부 게이트용 유기 박막 트랜지스터이다. 도 2에서, 도 1과 동일한 참조번호는 동일한 부재를 나타낸다. 본 발명의 제2 실시예에 의한 유기 박막 트랜지스터는 기판(40), 예컨대 유기 기판 상의 양측에 서로 이격되어 소스 전극(S, 24) 및 드레인 전극(D, 24)이 형성되어 있다.
상기 소스 전극(S, 24) 및 드레인 전극(D, 24)은 접촉층(18), 금(Au)층(또는 금 합금층, 20)) 및 금 산화층(22)으로 구성한다. 상기 접촉층 및 금 합금층을 구성하는 물질은 앞서 제1 실시예에서 설명하였으므로 생략한다. 상기 접촉층(18)은 선택적으로 형성하는 것으로 형성하지 않아도 무방하다. 상기 기판(40) 상의 상기 소스 전극(S, 24) 및 드레인 전극(D, 24) 사이에는 유기 반도체층(26)이 형성되어 있다. 이에 따라, 상기 유기 반도체층(26)은 상기 소스/드레인 전극(24)과 접촉한다. 특히, 상기 유기 반도체층(26)은 소스/드레인 전극(24)의 금 산화층(22)과 접촉한다.
상기 유기 반도체층 상에는 게이트 절연층(28) 및 게이트 전극(30)이 형성되어 있다. 상기 게이트 절연층(28)은 앞서 제1 실시예에서 설명한 바와 같이 다양한 절연층으로 구성이 가능하나, 본 실시예에서는 편의상 실리콘 산화층을 이용한다. 상기 게이트 절연층(28)은 약 300nm의 두께의 실리콘 산화층으로 구성한다. 앞서 설명한 바와 같이, 상기 소스/드레인 전극(24)으로 이용되는 금 산화층(22)은 일함수가 커서 금층(20)과 유기 반도체층(26) 사이의 전하 주입 장벽을 낮추어 접촉 저항을 낮추는 역할을 수행한다. 이에 따라, 본 발명의 제2 실시예에 의한 유기 박막 트랜지스터는 전하 이동도가 증가되어 점멸비를 증가시킬 수 있다.
여기서, 대표적으로 도 1에 도시한 유기 박막 트랜지스터의 구동 원리를 p형 유기물 반도체의 예를 들어 간단하게 설명한다. 우선, 소스 전극(S, 24), 드레인 전극(D, 24), 게이트 전극(10, 기판)에 전압을 인가하지 않으면 유기 반도체층(26) 내의 전하들은 모두 유기 반도체층(26) 내에 고루 퍼져 있게 된다. 이때, 소스 전극(S, 24)과 드레인 전극(D, 24) 사이에 전류를 흘리면 낮은 전압 하에서는 전압에 비례하는 전류가 흐르게 된다. 여기에 만약 게이트 전극(10, 기판)에 양의 전압을 인가하면 이 인가된 전압에 의한 전기장에 의하여 양의 전하인 정공들은 모두 유기 반도체층(26)의 상부로 밀려 올라가게 된다. 따라서, 게이트 절연층(12)에 가까운 부분은 전도 전하가 없는 공핍층(depletion layer)이 생기게 되고, 이런 상황에서는 소스 전극(S, 24)과 드레인 전극(D, 24)에 전압을 인가해도 전도 가능한 운반자(캐리어)가 줄어들기 때문에 낮은 전류의 양이 흐른다.
반대로, 게이트 전극(10, 기판)에 음의 전압을 인가하면 이 인가된 전압에 의한 전기장 효과로 게이트 절연층(12)의 가까운 부분에 양의 전하가 유도된 축적층(accumulation layer)이 형성된다. 이때, 소스 전극(S, 24)과 드레인 전극(D, 24) 사이에 전도 가능한 운반자가 많이 존재하기 때문에 더 많은 전류를 흘릴 수 가 있다. 따라서, 소스 전극(S, 24)과 드레인 전극(D, 24) 사이에 전압을 인가한 상태에서 게이트 전극(10)의 양의 전압과 음의 전압을 교대로 인가하여 줌으로써 소스 전극(S)과 드레인 전극(D) 사이에 흐르는 전류를 제어할 수 있다.
도 3 내지 도 6은 도 1에 도시한 유기 박막 트랜지스터의 제조방법을 설명하기 위한 단면도들이다.
도 3을 참조하면, 기판(10), 예컨대 n형 실리콘 기판을 준비한다. 기판을 아세톤, 이소프로필 알코올, 탈이온수로 세척한 후 질소를 이용하여 건조한다. 이어서, 상기 기판 상에 게이트 절연층(12)을 형성한다. 상기 기판(10)은 게이트 전극 역할을 수행한다. 상기 게이트 절연층(12)은 실리콘 산화층으로 형성한다. 상기 게이트 절연층(12)은 약 300nm의 두께의 실리콘 산화층으로 형성한다.
도 4를 참조하면, 상기 게이트 절연층(12) 상에 홀(16)을 갖는 포토레지스트 패턴(14)을 형성한다. 상기 홀(16) 내에서는 후공정에서 접촉층과 소스/드레인 전극용 물질층이 형성될 부분이다. 상기 포토레지스트 패턴(14)은 후에 소스/드레인 전극이 형성될 위치를 제외한 부분에 노광 및 현상 공정을 통해 형성한다.
상기 홀(16)을 갖는 포토레지스트 패턴(14)을 형성하는 이유는 후공정의 소스/드레인 전극용 금 산화층을 형성할 때 상기 게이트 절연층(12)이 노출되지 않게 하기 위함이다. 만약, 게이트 절연층(12)이 소스/드레인 전극용 금 산화층을 형성할 때 노출되어 손상되면 점별비가 나빠진다.
도 5를 참조하면, 상기 홀(16) 내에 전자선 증착 장치를 이용하여 접촉층(18)을 형성한다. 상기 접촉층(18)은 기판(10)과 후에 형성되는 금층(20)과의 결 합력을 증가시키기 위하여 형성한다. 상기 접촉층(18)은 앞서 설명한 바와 같은 다양한 물질로 형성할 수 있으나, 대표적으로 크롬(Cr)을 3nm의 두께로 형성한다.
이어서, 상기 홀(16) 내의 접촉층(18) 상부 및 포토레지스트 패턴(18) 상부에서 상기 홀(16)을 충분한 두께로 매립하는 금층(20, 또는 금 합금층)을 50nm의 두께로 형성한다. 상기 금층(20, 또는 금 합금층)은 전자선 증착 장치를 이용하여 형성한다. 상기 금층(20)은 앞서 설명한 바와 같이 금 합금층으로 형성할 수 있으나, 이하에서는 편의상 금층으로 설명한다.
다음에, 상기 금 산화층(도 5에서는 미도시)을 형성하기 위하여 금층(20) 표면 처리(21)를 수행한다. 상기 금층의 표면 처리(21)는 산소 플라즈마 처리를 이용한다. 상기 산소 플라즈마 처리는 상기 기판(10)을 플라즈마 처리용 챔버에서 산소를 불어넣으면서 13.56 MHz의 주파수를 가지는 RF(radio frequency) 플라즈마를 생성시켜 금층(20) 표면에 플라즈마를 조사하는 것이다.
도 6을 참조하면, 아세톤 용액을 이용하여 포토레지스트 패턴(14) 및 포토레지스트 패턴(14) 상부에 증착된 금층(20)을 제거하여 소스 전극(S, 24) 및 드레인 전극(D, 24)을 분리해내는 리프트 오프(lift-off) 공정을 수행한다. 이렇게 되면, 접촉층(18), 금층(20) 및 금층(20)의 표면 처리에 의하여 형성되는 금 산화층(22)으로 이루어지는 소스 전극(S, 24) 및 드레인 전극(D, 24)이 형성된다. 상기 리프트 오프 공정시 기판(10) 표면의 아세톤 잔류물은 이소프로필 알코올 및 탈이온수로 세척한 후 질소로 건조한다.
다음에, 쉐도우 마스크를 이용하여 유기 반도체층이 형성될 위치를 제외한 부분을 가린 후, 도 1에 도시한 바와 같이 진공중에서 유기 반도체층(26), 예컨대 펜타센을 50nm의 두께로 증착한다. 다시 말해, 소스 전극(S, 24) 및 드레인 전극(D, 24)의 전면에 상기 소스 전극(S, 24) 및 드레인 전극(D, 24) 사이를 메우면서 유기 반도층(26)을 형성한다.
이에 따라, 앞서 설명한 바와 같이 상기 유기 반도체층(26)은 상기 소스/드레인 전극(24)의 금 산화층(22)과 접촉한다. 따라서, 상기 소스/드레인 전극(24)으로 이용되는 금 산화층(22)은 일함수가 커서 금층(20)과 유기 반도체층(26) 사이의 전하주입 장벽을 낮추어 접촉 저항을 낮춘다. 이에 따라, 본 발명은 전하 이동도를 증가시켜 점멸비를 증가시킬 수 있다.
도 7 내지 도 9는 도 2에 도시한 유기 박막 트랜지스터의 제조방법을 설명하기 위한 단면도들이다. 도 7 내지 도 9에서, 도 3 내지 도 6과 동일한 참조번호는 동일한 부재를 나타낸다.
도 7을 참조하면, 기판(40), 예컨대 유기 기판을 준비한다. 기판(40)을 아세톤, 이소프로필 알코올, 탈이온수로 세척한 후 질소를 이용하여 건조한다. 이어서, 상기 기판(10) 상에 홀(16)을 갖는 포토레지스트 패턴(14)을 형성한다. 상기 포토레지스트 패턴(14)의 역할 및 기능은 도 4와 동일하다.
도 8을 참조하면, 상기 홀(16) 내에 전자선 증착 장치를 이용하여 접촉층(18)을 형성한다. 상기 홀(16) 내의 접촉층(18) 상부 및 포토레지스트 패턴(18) 상부에서 상기 홀(16)을 충분한 두께로 매립하는 금층(20, 또는 금 합금층)을 형성한다. 다음에, 상기 금 산화층(도 5에서는 미도시)을 형성하기 위하여 금층(20) 표 면 처리(21)를 수행한다. 상기 접촉층(18), 금층(20) 및 표면 처리(21)의 역할이나 기능은 도 5와 동일하다.
도 9를 참조하면, 도 6과 같이 접촉층(18), 금층(20) 및 금층(20)의 표면 처리에 의하여 형성되는 금 산화층(22)으로 이루어지는 소스 전극(S, 24) 및 드레인 전극(D, 24)을 형성한다. 이어서, 도 9와 같이 소스 전극(S, 24) 및 드레인 전극(D, 24)의 전면에 상기 소스 전극(S, 24) 및 드레인 전극(D, 24) 사이를 메우면서 유기 반도층(26)을 형성한다.
이에 따라, 상기 유기 반도체층(26)은 상기 소스/드레인 전극(24)의 금 산화층(22)과 접촉한다. 따라서, 상기 소스/드레인 전극(24)으로 이용되는 금 산화층(22)은 일함수가 커서 금층(20)과 유기 반도체층(26) 사이의 전하주입 장벽을 낮추어 접촉 저항을 낮춘다. 이에 따라, 본 발명은 전하 이동도를 증가시켜 점멸비를 증가시킬 수 있다.
계속하여, 상기 유기 반도체층(26) 상에 게이트 절연층(28)을 형성한다. 상기 게이트 절연층(28)은 실리콘 산화층으로 형성한다. 상기 게이트 절연층(28)은 약 300nm의 두께의 실리콘 산화층으로 형성한다. 이어서, 도 2에 도시한 바와 같이 상기 게이트 절연층(28) 상에 게이트 전극(30)을 형성하여 박막 트랜지스터를 완성한다.
이하에서는, 본 발명의 유기 박막 트랜지스터의 소스/드레인 전극을 금층 및 금층의 표면처리, 예컨대 산소 플라즈마 처리에 형성된 금 산화층으로 구성된 것을 예로 들어, 제조 과정이나 구성에 따른 유기 박막 트랜지스터의 소자 특성을 실험 적인 결과를 참고하여 보다 상세하게 설명한다.
도 10은 본 발명의 유기 박막 트랜지스터의 제조시 산소 플라즈마 시간에 따른 물의 접촉각 및 금층의 표면에너지 변화를 도시한 도면이고, 도 11은 도 10의 데이터를 정리한 도면이다.
구체적으로, 도 11에 보듯이 금층이 형성된 기판을 산소 플라즈마 시간(산소 플라즈마 처리 시간)을 0, 10, 30, 60, 120, 240 및 480초로 처리하여 금 산화층을 형성할 때, 물(3차 증류수)과 디이오도메탄(diiodomethane) 용액의 접촉각을 측정하였다. 이를 통해 산소 플라즈마 시간에 따른 금층의 표면 에너지의 변화를 계산하였다. 전체 표면 에너지(
)는 극성을 가지는 표면 에너지(
, polar surface energy)와 분산(dispersion)에 의한 표면 에너지(
, dispersion surface energy)의 합으로 이루어진다.
도 10 및 도 11에 보듯이, 산소 플라즈마 시간을 120초 처리한 경우 전체 표면 에너지(
)가 가장 높은 값을 나타내었다. 더하여, 산소 플라즈마 처리 전후에 극성을 나타내는 표면에너지(
)의 급격한 증가가 나타나며, 극성의 표면에너지(
)의 증가가 전체 표면 에너지(
)의 증가의 원인임을 알 수 있다. 이와 같이 본 발명에서 산소 플라즈마 처리로 금 산화층을 형성할 경우, 극성의 표면 에너지 증가로 기판과 분자간의 상호 작용의 변화로 인해 분자 배열의 변화가 발생함을 미루어 알 수 있다.
도 12는 본 발명의 유기 박막 트랜지스터의 제조시 산소 플라즈마 처리 전후 의 금층 표면의 결합 구조를 나타낸 도면이다.
구체적으로, 도 12에서, X축은 결합 에너지(binding energy)이며, Y축은 강도로 임의 단위(arbitrary units)이다. 도 12는 금층 표면의 원자 조성과 함께 각 원소의 결합 상태를 XPS (x-ray photoelectron spectroscopy) 분석을 통해서 확인한 결과이다. 산소 플라즈마 처리하지 않은 금층의 경우, 도 12의 위 도면과 같이 금-금(Au-Au) 결합만이 존재함을 알 수 있다. 반면에 산소 플라즈마 처리, 예컨대 120초 산소 플라즈마 처리를 한 경우, 도 12의 아래 도면에 같이 금-금(Au-Au)의 결합뿐만이 아니라, 금-산소(Au-O)의 결합이 존재함을 알 수 있다. 이것은 산소 플라즈마 처리에 의해서 금층 표면이 금 산화층으로 변화한다는 것을 의미한다. 따라서, 도 10 및 도 11에 설명한 산소 플라즈마 처리에 의한 표면 에너지 증가 및 접촉각 감소가 극성을 갖는 금-산소(Au-O)의 생성에 의한 현상임을 알 수 있다.
도 13은 본 발명의 유기 박막 트랜지스터의 제조시 산소 플라즈마 처리 전후의 펜타센의 결정 특성을 x-레이(ray) 회절 분석을 통해 측정한 도면이다.
구체적으로, 도 13에서, X축은 2θ(도, degrees)를 나타내며, Y축은 임의 단위의 강도를 나타낸다. 유기 반도체층인 펜타센과 같은 비극성 분자는 극성의 표면 위에서 기판과 분자간의 반발력에 의해서 수직하게 배열되는 반면, 비극성 표면 위에서는 기판과의 강한 상호작용으로 인해 눕게(평행하게) 배열되는 것으로 알려져 있다. 분자가 이루는 결정 구조의 특성상 기판에 평행하게 눕는 경우에 비해 수직으로 배열된 경우가 결정성이 증가하며, 이것은 (00l) 면으로의 결정 성장이 나타나는 x-레이 회절분석을 통해 확인 가능하다.
도 13의 아래 도면에 보는 바와 같이 산소 플라즈마 처리되지 않은 금층 위에 증착된 펜타센의 경우 (001)와 (001)'의 두개의 서로 다른 격자상수를 가지는 결정이 혼재함을 알 수 있다. 이것은 기판 상에 평행한 방향으로 펜타센 분자가 배열됨을 나타낸다. 이렇게, 기판 상에 평행한 방향으로 펜타센 분자가 배열되면, 2차원 평면상에서 기판과의 강한 인력에 의해 펜타센 분자들이 임의의 각도를 가지고 흡착되기 때문에 3차원으로의 결정성장이 방해를 받게 된다. 또한 결정으로 성장되지 못하는 펜타센 분자의 경우 금층과의 접합특성이 좋지 못하므로 계면 및 결정 사이에 많은 양의 결함이 생성된다.
이에 반하여, 도 13의 위 도면에 보는 바와 같이 산소 플라즈마 처리, 예컨대 120초 산소 플라즈마 처리를 수행한 경우, (001)면만이 나타나 펜타센의 결정성이 향상됨을 알 수 있다. 더하여, 금층을 산소 플라즈마 처리하고 펜타센을 증착할 경우 펜타센 분자의 배열성이 증가되고 결함을 감소시킬 수 있어 계면의 접합 특성을 향상시킬 수 있다.
도 14는 본 발명의 유기 박막 트랜지스터의 제조시 산소 플라즈마 처리 전후의 방사광 가속기의 이차 전자 방출 특성을 통한 일함수 변화를 보여주는 도면이다.
구체적으로, 도 14에서, X 축은 운동 에너지(kinetic energy)이고, Y축은 임의 단위의 강도이다. 유기 반도체층인 펜타센의 증착전 산소 플라즈마 처리, 예컨대 10초 산소 플라즈마 처리를 행한 경우(점선으로 표시), 산소 플라즈마 처리를 하지 않은 경우(실선으로 표시)와 비교해 보았을 때 금층에서 이차 전자가 방출되 는 운동에너지가 0.5 eV 만큼 큰 것을 알 수 있다. 이것은 산소 플라즈마 처리한 경우 산소 플라즈마 처리하지 않은 경우에 비해 0.5eV 만큼 높은 일함수를 지니고 있다는 것을 의미한다. 따라서, 본 발명의 유기 박막 트랜지스터는 산소 플라즈마 처리를 통해 높은 일함수를 가지는 소스 및 드레인 전극을 구비함으로써 홀 주입 장벽을 낮추어 홀 주입 특성을 향상시킬 수 있다.
도 15는 본 발명의 유기 박막 트랜지스터의 산소 플라즈마 처리 유무에 따른 전류-전압 특성을 나타낸 도면이다.
구체적으로, 도 15에서, X축은 드레인-소스간 전압(Vds)이고, Y축은 드레인 소스간 전류(Ids)를 나타낸다. 동일한 게이트 전압(Vg, -50V)에서 산소 플라즈마 처리, 예컨대 120초 산소 플라즈마 처리를 한 경우(점선으로 표시)가 산소 플라즈마 처리하지 않은 것(실선으로 표시)에 비해 높은 포화 전류값을 나타내었다. 이것은 소스 전극으로부터의 홀 주입특성이 향상된 때문으로 이해될 수 있다. 도 15를 통하여, 포화 전하 이동도를 계산하면 산소 플라즈마 처리하지 않는 경우 0.038 cm2/Vs이였으며, 산소 플라즈마 처리한 경우 0.062 cm2/Vs로 약 2배의 증가를 나타내었다.
그리고, 본 발명자들이 게이트 전압(Vg)이 -20V, 드레인-소스간 전압(Vds)이 -10V에서 다양한 크기의 소스 및 드레인 전극 간격을 가지는 유기 박막 트랜지스터의 접촉 저항을 측정하였다. 그 결과, 산소 플라즈마 처리하지 않은 경우 접촉 저항은 3.29 MΩcm 정도로 매우 큰 값을 나타내었으며, 본 발명과 같이 산소 플라즈 마 처리한 경우 0.09 MΩcm로 작아졌다. 결과적으로, 본 발명과 같이 금층을 산소 플라즈마 처리하여 금 산화층을 형성할 경우 접촉 저항을 작게 함을 알 수 있다.
상술한 바와 같이, 본 발명의 유기 박막 트랜지스터는 금층(또는 금 합금층) 및 일함수가 증가된 금 산화층을 소스/드레인 전극으로 구성한다. 이에 따라, 본 발명의 유기 박막 트랜지스터는 접촉 저항이나 홀 주입 장벽을 낮추어 줌으로써 전하 주입 특성 향상에 의한 전하 이동도를 증가시키고, 온(on)전류를 증가시켜 점멸비를 증가시킬 수 있다.
Claims (11)
- 기판 상부에 형성된 유기 반도체층, 게이트 절연층을 통하여 상기 유기 반도체층에 전압을 인가하는 게이트 전극, 상기 유기 반도체층에 접하면서 상기 유기 반도체층에 전압을 인가하고 서로 일정 거리 이격되어 있는 소스 전극 및 드레인 전극으로 구성된 유기 박막 트랜지스터에 있어서,상기 소스 전극 및 드레인 전극은 금층 또는 금 합금층과, 상기 금층 또는 금 합금층 상에 형성된 금 산화층을 포함하여 이루어지고, 상기 금 산화층은 상기 유기 반도체층과 접하여 상기 금 산화층과 상기 유기 반도체층의 계면의 접합 특성을 향상시키고 전하 이동도를 증가시키는 것을 특징으로 하는 유기 박막 트랜지스터.
- 제1항에 있어서, 상기 금 합금층은 금(Au)에 Al, Ca, Ce, Co, Cr, Cu, Fe, Ga, Gd, Ge, In, La, Li, Mg, Mo, Mn, Na, Ni, Pb, Pd, Pt, Sb, Se, Sc, Si, Sn, Te, Ti, Y, Er, Th, Lu, Hf, Eu 및 Zn으로 이루어진 일군에서 선택된 적어도 어느 하나의 원소가 첨가되어 이루어지는 것을 특징으로 하는 유기 박막 트랜지스터.
- 제1항에 있어서, 상기 소스 및 드레인 전극은, 상기 금층 또는 금 합금층의 하부에 Al, Ca, Ce, Co, Cr, Cu, Fe, Ga, Gd, Ge, In, La, Li, Mg, Mn, Mo, Na, Ni, Pb, Pd, Pt, Sb, Se, Sc, Si, Sn, Te, Ti, Y, Er, Th, Lu, Hf, Eu 및 Zn으로 이루어진 일군에서 선택된 적어도 어느 하나로 이루어진 접촉층이 더 형성되어 이루어지는 것을 특징으로 하는 유기 박막 트랜지스터.
- 제1항에 있어서, 상기 소스 및 드레인 전극을 구성하는 금 산화층은 상기 금층을 산소 플라즈마 처리에 의하여 형성된 물질층인 것을 특징으로 하는 유기 박막 트랜지스터.
- 기판 상부에 형성된 유기 반도체층, 게이트 절연층을 통하여 상기 유기 반도체층에 전압을 인가하는 게이트 전극, 상기 유기 반도체층에 접하면서 상기 유기 반도체층에 전압을 인가하고 서로 일정 거리 이격되어 있는 소스 전극 및 드레인 전극으로 구성된 유기 박막 트랜지스터의 제조방법에 있어서,상기 소스 전극 및 드레인 전극은 금층 또는 금 합금층을 형성하는 단계와, 상기 금층 또는 금 합금층 상에 상기 유기 반도체층과 접하여 계면의 접합 특성을 향상시키고 전하 이동도를 증가시키는 금 산화층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 유기 박막 트랜지스터의 제조방법.
- 제5항에 있어서, 상기 소스 및 드레인 전극을 구성하는 금 산화층은 상기 금층을 산소 플라즈마 처리에 의하여 형성하는 것을 특징으로 하는 유기 박막 트랜지스터의 제조방법.
- 제5항에 있어서, 상기 금 합금층은 금(Au)에 Al, Ca, Ce, Co, Cr, Cu, Fe, Ga, Gd, Ge, In, La, Li, Mg, Mo, Mn, Na, Ni, Pb, Pd, Pt, Sb, Se, Sc, Si, Sn, Te, Ti, Y, Er, Th, Lu, Hf, Eu 및 Zn으로 이루어진 일군에서 선택된 적어도 어느 하나의 원소를 첨가하여 형성되는 것을 특징으로 하는 유기 박막 트랜지스터의 제조방법.
- 제5항에 있어서, 상기 소스 및 드레인 전극을 구성하는 금층 또는 금 합금층의 하부에 Al, Ca, Ce, Co, Cr, Cu, Fe, Ga, Gd, Ge, In, La, Li, Mg, Mn, Mo, Na, Ni, Pb, Pd, Pt, Sb, Se, Sc, Si, Sn, Te, Ti, Y, Er, Th, Lu, Hf, Eu 및 Zn으로 이루어진 일군에서 선택된 적어도 어느 하나로 이루어진 접촉층을 더 형성하는 것을 특징으로 하는 유기 박막 트랜지스터의 제조방법.
- 기판 상부에 서로 이격된 소스 및 드레인 전극을 형성하는 단계;상기 소스 및 드레인 전극의 전면에 상기 소스 및 드레인 전극 사이를 메우면서 유기 반도체층을 형성하는 단계; 및상기 유기 반도체층에 게이트 절연층을 통하여 전압을 인가하는 게이트 전극을 형성하되,상기 소스 및 드레인 전극은 상기 기판 상부에 금 또는 금 합금층을 형성하는 단계와, 상기 금 또는 금 합금층 상에 상기 유기 반도체층과 접하여 계면의 접합 특성을 향상시키고 전하 이동도를 증가시키는 금 산화층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 유기 박막 트랜지스터의 제조방법.
- 제9항에 있어서, 상기 게이트 절연층은 상기 게이트 전극 역할을 수행하는 상기 기판 상에 형성되거나, 상기 게이트 절연층은 상기 유기 반도체층 상에 형성되는 것을 특징으로 하는 유기 박막 트랜지스터의 제조방법.
- 제5항 또는 제9항에 있어서, 상기 소스 및 드레인 전극은, 상기 금층 또는 금 합금층의 하부에 Al, Ca, Ce, Co, Cr, Cu, Fe, Ga, Gd, Ge, In, La, Li, Mg, Mn, Mo, Na, Ni, Pb, Pd, Pt, Sb, Se, Sc, Si, Sn, Te, Ti, Y, Er, Th, Lu, Hf, Eu 및 Zn으로 이루어진 일군에서 선택된 적어도 어느 하나로 이루어진 접촉층을 더 형성하여 이루어지는 것을 특징으로 하는 유기 박막 트랜지스터의 제조방법.
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| US6621099B2 (en) | 2002-01-11 | 2003-09-16 | Xerox Corporation | Polythiophenes and devices thereof |
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