KR20150140504A - 유기 발광 트랜지스터 - Google Patents
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Abstract
다양한 실시예들에 따른 유기 발광 트랜지스터가 제공된다. 상기 유기 발광 트랜지스터는 기판; 상기 기판 상의 적어도 하나의 제1 전극; 상기 제1 전극 상의 제1 도전형을 갖는 제1 반도체층; 상기 제1 반도체층 상의 제2 도전형을 갖는 제2 반도체층; 상기 제2 반도체층의 일 측면에 배치되는 게이트 전극; 상기 게이트 전극과 상기 반도체층 사이에 배치되는 게이트 절연막; 상기 반도체층 상의 유기 발광층; 및 상기 유기 발광층 상의 제2 전극;을 포함한다.
Description
본 발명의 실시예들은 유기 발광 트랜지스터에 관한 것이다.
유기 발광 소자(Organic Light-Emitting Device, OLED)는 정공 주입 전극과 전자 주입 전극 그리고 이들 사이에 형성되어 있는 유기발광층을 포함하며, 정공 주입 전극에서 주입되는 정공과 전자 주입 전극에서 주입되는 전자가 유기발광층에서 결합하여 생성된 엑시톤(exiton)이 여기 상태(exited state)로부터 기저 상태(ground state)로 떨어지면서 빛을 발생시키는 자발광형 소자이다. 이러한 유기 발광 소자(OLED)는 표시 장치 등 다양한 분야에 적용되고 있으며, 유기 발광 소자를 구동하기 위한 트랜지스터와 결합하여 사용되고 있다.
유기 발광 트랜지스터(Organic Light-Emitting Transistors, OLET)란 OLED와 트랜지스터의 기능을 동시에 갖춘 소자를 말한다. OLET는 일반적으로 트랜지스터의 전도 채널 구조를 채용하고, OLED와 동일한 전자와 정공의 재결합에 의한 발광 메커니즘을 기반으로 함으로써, 유기 전자 재료 및 소자의 기초적 연구와 기술적 어플리케이션 개발에서 모두 유용할 수 있다. OLET는 발광현상을 제어할 수 있는 고집적화된 소자이므로 능동형 매트릭스 디스플레이 개발이나 가변형 유기 레이저 소자의 개발에도 접목될 수 있다.
본 발명의 실시예들은 유기 발광 트랜지스터를 제공하고자 한다.
일 측면에 따른 유기 발광 트랜지스터는,
기판;
상기 기판 상의 적어도 하나의 제1 전극;
상기 제1 전극 상의 제1 도전형을 갖는 제1 반도체층;
상기 제1 반도체층 상의 제2 도전형을 갖는 제2 반도체층;
상기 제2 반도체층의 일 측면에 배치되는 게이트 전극;
상기 게이트 전극과 상기 반도체층 사이에 배치되는 게이트 절연막;
상기 반도체층 상의 유기 발광층; 및
상기 유기 발광층 상의 제2 전극;을 포함한다.
상기 제2 반도체층 상의 제1 도전형을 갖는 제3 반도체층;을 더 포함할 수 있다.
상기 게이트 절연막은 상기 게이트 전극의 상면 및 측면에 배치되며, 상기 제3 반도체층은 상기 게이트 절연막 상면으로 연장되어, 상기 게이트 전극과 중첩되어 배치될 수 있다.
상기 유기 발광층은 상기 제3 반도체층의 일부분과 중첩되며, 상기 제2 전극은 상기 유기 발광층의 상면으로부터 연장되어 상기 제3 반도체층의 상면과 접촉될 수 있다.
상기 제1 반도체층은 상기 제3 반도체층의 도전형보다 고농도 도전형일 수 있다.
상기 유기 발광층은 상기 제1 전극 및 상기 게이트 전극과 중첩되어 배치될 수 있다.
상기 게이트 절연막은 상기 게이트 전극의 상면 및 측면에 배치되며, 상기 유기 발광층은 상기 게이트 절연막 상에서 상기 게이트 전극의 적어도 일부와 중첩되어 배치될 수 있다.
상기 제2 반도체층 상에 제1 도전형을 갖는 정공 주입층 및 제1 도전형을 갖는 정공 주입층 중 적어도 하나;를 더 포함할 수 있다.
상기 제1 전극은 복수이며, 상기 게이트 전극을 사이에 두고 배치될 수 있다.
상기 게이트 전극의 전위에 따라 상기 제1 반도체층 및 상기 제2 반도체층에 채널이 형성될 수 있다.
상기 제1 반도체층 및 제2 반도체층 중 적어도 하나는 무기 반도체를 포함할 수 있다.
상기 제1 반도체층 및 제2 반도체층 중 적어도 하나는 유기 반도체를 포함할 수 있다.
일 측면에 따른 유기 발광 트랜지스터는,
상기 기판 상의 게이트 전극;
상기 게이트 전극의 상면 및 측면에 형성되는 게이트 절연막;
상기 기판 상에 배치되며, 상기 게이트 전극과 이격되어 형성되는 적어도 하나의 제1 전극;
상기 제1 전극 상에 순차적으로 적층된 제1 반도체층 및 제2 반도체층;
상기 게이트 전극과 중첩되며, 게이트 절연막 및 상기 제2 반도체층 상에 배치되는 유기 발광층; 및
상기 유기 발광층 상의 제2 전극;을 포함하며,
상기 게이트 전극은 상기 제1 반도체층 및 상기 제2 반도체층의 측면에 배치될 수 있다.
상기 제2 반도체층 상에 배치되는 제3 반도체층;을 더 포함하며, 상기 제1 반도체층 및 제3 반도체층은 제1 도전형 반도체를 포함하며, 상기 제2 반도체층은 제2 도전형 반도체를 포함할 수 있다.
상기 제3 반도체층은 무기 반도체 또는 무기 반도체일 수 있다.
상술한 바와 같이, 본 발명의 실시예들에 따른 유기 발광 트랜지스터는 게이트 전극의 전위에 따라 유기 발광층을 포함하는 중간층의 발광 제어가 가능하여, 고집적화에 유리할 수 있다.
도 1은 본 발명의 일 실시예에 따른 유기 발광 트랜지스터를 개략적으로 나타내는 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 유기 발광 트랜지스터를 개략적으로 나타내는 단면도이다.
도 3은 본 발명의 또 다른 실시예에 따른 유기 발광 트랜지스터를 개략적으로 나타내는 단면도이다.
도 4은 본 발명의 또 다른 실시예에 따른 유기 발광 트랜지스터를 개략적으로 나타내는 단면도이다.
도 5는 본 발명의 실시예들에 포함되는 중간층의 구조를 개략적으로 나타내는 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 유기 발광 트랜지스터를 개략적으로 나타내는 단면도이다.
도 3은 본 발명의 또 다른 실시예에 따른 유기 발광 트랜지스터를 개략적으로 나타내는 단면도이다.
도 4은 본 발명의 또 다른 실시예에 따른 유기 발광 트랜지스터를 개략적으로 나타내는 단면도이다.
도 5는 본 발명의 실시예들에 포함되는 중간층의 구조를 개략적으로 나타내는 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용된다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 "위"에 또는 "상"에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
도 1은 본 발명의 일 실시예에 따른 유기 발광 트랜지스터(10)를 개략적으로 나타내는 단면도이다.
도 1을 참조하면, 유기 발광 트랜지스터(10)는 기판(110), 제1 전극(121), 제2 전극(125), 게이트 전극(123), 게이트 절연막(130), 제1 반도체층(141), 제2 반도체층(143), 및 유기 발광층을 포함하는 중간층(150)을 포함한다. 유기 발광 트랜지스터(10)는 제3 반도체층(145)를 더 포함할 수 있다.
적어도 하나의 제1 전극(121)은 기판(110) 상에 배치되며, 제2 전극(125)은 제1 반도체층(141), 제2 반도체층(143), 제3 반도체층(145), 및 중간층(150)을 사이에 두고 제1 전극(121)과 대향하여 배치된다.
제1 반도체층(141)은 제1 도전형 반도체를 포함한다. 제1 도전형 반도체는 n형 반도체 또는 p형 반도체일 수 있다. 제2 반도체층(143)은 제1 도전형과는 다른 제2 도전형 반도체를 포함한다. 즉, 제1 반도체층(141)이 p형 반도체를 포함하는 경우, 제2 반도체층(143)은 n형 반도체를 포함한다. 제3 반도체층(145)은 제1 도전형 반도체를 포함한다.
이에 따라, 제1 반도체층(141), 제2 반도체층(143), 및 제3 반도체층(145)은 n-p-n 연결 구조, 또는 p-n-p 연결 구조를 형성하게 된다. 이는 제1 반도체층(141), 제2 반도체층(143), 및 제3 반도체층(145)의 연결 구조는 순방향(forward) 접합 구조 및 역방향(reverse) 접합 구조가 공존하는 구조가 됨을 의미한다.
게이트 전극(123)은 게이트 절연막(130)을 사이에 두고 제2 반도체층(143)의 일 측면에 배치된다. 이는 게이트 전극(123)의 전위를 조절하여, 제2 반도체층(143)의 캐리어(carrier)를 이동하게 하기 위한 것일 수 있다.
중간층(150)은 유기 발광층(EML: organic emission layer)을 포함하며, 그 외에 정공 주입층(HIL: Hole Injection Layer), 정공 수송층(HTL: Hole Transport Layer), 전자 수송층(ETL: Electron Transport Layer),및 전자 주입층(EIL: Electron Injection Layer) 중 적어도 하나를 더 구비할 수 있다. 본 실시예는 이에 한정되지 아니하고, 중간층(150)은 유기 발광층을 구비하고, 기타 다양한 기능층을 더 구비할 수 있다.
유기 발광 트랜지스터(10)의 동작에 대해서, 제2 반도체층(143)이 n형 반도체를 포함하고 있는 경우를 예시로 설명하면 다음과 같다.
이 경우, 제1 반도체층(141), 제2 반도체층(143), 및 제3 반도체층(145)은 p-n-p 연결 구조로 순방향 접합 구조 및 역방향 접합 구조를 갖게 되어, 제1 전극(121)과 제2 전극(125) 사이에 전압을 인가하여도 오프(off)인 상태를 유지하게 된다.
이 때, 게이트 전극(123)에 (-) 전압을 인가하게 되면, 제2 반도체층(143)의 소수 캐리어(minority carrier)인 정공이 게이트 전극(123) 쪽으로 끌려오게 된다. 이에 따라, 제1 반도체층(141), 제2 반도체층(143), 및 제3 반도체층(145)에 채널이 형성될 수 있다. 이에 따라, 정공이 캐리어 이동 경로(CP)를 따라 중간층(150)으로 주입되게 된다.
중간층(150)에 포함된 유기 발광층에서는 상기 채널 형성으로 주입받은 정공과 제2 전극(125)으로부터 주입받은 전자가 결합하여 생성된 엑시톤(exiton)이 여기 상태(exited state)로부터 기저 상태(ground state)로 떨어지면서 빛이 발생하게 된다. 이와 같이, 게이트 전극(123)의 전위에 따라 유기 발광 트랜지스터(10)의 온(on) 상태를 제어할 수 있게 된다.
이하, 유기 발광 트랜지스터(10)의 보다 구체적인 구성에 대해서 살펴본다.
기판(110)은 글래스재, 플라스틱재, 또는 금속재로 형성될 수 있다. 기판(110)은 가요성 기판일 수 있다.
기판(110) 상에는 버퍼층(미도시)이 형성될 수 있다. 버퍼층(미도시)은 기판(110) 상부에 평탄면을 제공하고, 기판(110)방향으로 수분 및 이물이 침투하는 것을 방지하도록 절연물을 함유할 수 있다. 버퍼층(미도시)은 경우에 따라서 생략될 수 있다.
제1 전극(121)은 상기 기판(110) 상에 적어도 하나가 배치될 수 있다. 제1 전극(121)은 복수로 구성되며, 게이트 전극(123)을 사이에 두고 배치될 수 있다. 제1 전극(121)은 소스 전극 또는 드레인 전극의 역할을 할 수 있다.
제2 전극(125)은 제1 반도체층(141), 제2 반도체층(143), 제3 반도체층(145) 및 중간층(150)을 사이에 두고 제1 전극(121)과 대향하며 배치된다. 제1 전극(121) 및 제2 전극(125) 중 하나는 소스 전극, 나머지 하나는 드레인 전극의 역할을 할 수 있다.
제1 전극(121) 및 제2 전극(125)은 다양한 도전성 물질로 이루어질 수 있다. 예를 들어, 제1 전극(121) 및/또는 제2 전극(125)은 금속 또는 투명 도전성 산화물로 이루어질 수 있다. 일부 실시예에서, 제1 전극(121) 및/또는 제2 전극(125)은 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 니켈(Ni), 크롬(Cr), 몰리브덴(Mo), 티타늄(Ti), 백금(Pt), 탄탈(Ta), 인듐-주석 산화물(ITO), 인듐-아연 산화물(IZO) 및 이들의 조합으로 이루어질 수 있다. 제1 전극(121) 및/또는 제2 전극(125)은 단층 또는 다층 구조로 이루어질 수 있다. 일부 실시예에서, 제1 전극(121) 및/또는 제2 전극(125)은 Ti/Au, Ni/Ag, Ni/Au, Ti/Cu, Mo/Al/Mo, Ti/Al/Ti의 적층구조를 가질 수 있다.
제1 전극(121) 및/또는 제2 전극(125)은 투명 전극 또는 반사형 전극으로 구비될 수 있다. 투명 전극으로 구비될 때에는 ITO, IZO, ZnO 또는 In2O3로 구비될 수 있고, 반사형 전극으로 구비될 때에는 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 또는 이들의 화합물 등으로 형성된 반사막과, ITO, IZO, ZnO 또는 In2O3로 형성된 투명막을 포함할 수 있다.
제1 반도체층(141), 제2 반도체층(143), 및 제3 반도체층(145)은 상기 제1 전극(121) 상에 순차적으로 적층될 수 있다. 제1 반도체층(141) 및 제3 반도체층(145)은 제1 도전형 반도체를 포함하며, 제2 반도체층(143)은 제1 도전형과는 다른 제2 도전형 반도체를 포함한다. 예를 들어, 제1 반도체층(141) 및 제3 반도체층(145)가 p형 반도체인 경우, 제2 반도체층(143)은 n형 반도체일 수 있다.
제1 반도체층(141)은 제3 반도체층(145)에 비해 고농도 도전형 반도체일 수 있다. 예를 들어, 제1 반도체층(141)은 p+ 형 반도체, 제3 반도체층(145)는 p 형 반도체일 수 있다. 이는 정공의 이동도를 조절하여 소자의 효율을 높이는 방안이 될 수 있다.
여기서, 제3 반도체층(145)는 필수 구성요소는 아니며, 중간층(150)에 포함되는 물질에 따라 생략될 수 있다. 예를 들어, 중간층(150)에 제1 반도체층(141)과 같이 제1 도전형 반도체의 성질을 갖는 물질이 포함된 경우, 제3 반도체층(145)는 생략될 수 있다.
제1 반도체층(141), 제2 반도체층(143), 또는 제3 반도체층(145)은 무기 반도체, 유기 반도체 또는 유무기 복합 반도체를 포함한 것일 수 있다.
일부 실시예에서, 제1 반도체층(141), 제2 반도체층(143), 또는 제3 반도체층(145)이 무기 반도체를 포함하는 경우, 실리콘(Si), 게르마늄(Ge) 등에 3가 또는 5가 불순물이 도핑된 반도체를 포함할 수 있다.
일부 실시예에서, 제1 반도체층(141), 제2 반도체층(143), 또는 제3 반도체층(145)가 p형 유기 반도체를 포함하는 경우, Tetracene, Pentacene, DNTT, BTBT, DATT, ADT, C8-BTBT, FTTF, DH-FTTF, BEDT-TTF, RUBRENE, TES-ADT 등을 포함할 수 있다.
일부 실시예에서, 제1 반도체층(141), 제2 반도체층(143), 또는 제3 반도체층(145)가 n형 유기 반도체를 포함하는 경우, DBP, FULLERENE, NTCDA, PEPTC, N,N′-Bis(2,5-di-tert-butylphenyl)-3,4,9,10-perylenedicarboximide 등을 포함할 수 있다.
게이트 전극(123)은 게이트 절연막(130)을 사이에 두고 제2 반도체층(143)의 일 측면에 배치된다. 게이트 전극(123)의 측면에는 제1 반도체층(141) 및/또는 제3 반도체층(145)이 배치될 수 있다. 게이트 전극(123)은 도면에서처럼 기판(110) 상에 배치될 수 있으나, 이에 한정되지 않는다. 예를 들어, 게이트 전극(123)과 기판(110) 사이에는 버퍼층 등 다른 층이 존재할 수 있다.
게이트 전극(123)은 다양한 도전성 물질로 이루어질 수 있다. 예를 들어, 게이트 전극(123)은 금속 또는 투명 도전성 산화물로 이루어질 수 있다. 일부 실시예에서, 게이트 전극(123)은 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 니켈(Ni), 크롬(Cr), 몰리브덴(Mo), 티타늄(Ti), 백금(Pt), 탄탈(Ta), 인듐-주석 산화물(ITO), 인듐-아연 산화물(IZO) 및 이들의 조합으로 이루어질 수 있다. 게이트 전극(123)은 단층 또는 다층 구조로 이루어질 수 있다. 일부 실시예에서, 게이트 전극(123)은 Ti/Au, Ni/Ag, Ni/Au, Ti/Cu, Mo/Al/Mo, Ti/Al/Ti의 적층구조를 가질 수 있다. 게이트 전극(123)은 제1 전극(121)과 동일한 물질로 형성될 수 있다.
게이트 절연막(130)은 게이트 전극(123)과 제2 반도체층(143) 사이에 배치된다. 게이트 절연막(130)은 게이트 전극(123)의 측면 및 상면에 배치되는 구조를 가질 수 있다.
게이트 절연막(130)은 절연체로 구비되어, 게이트 전극(123)과 제2 반도체층(143)을 전기적으로 분리시킬 수 있다. 일부 실시예에서, 게이트 절연막(130)은 무기물, 유기물의 단층 또는 이들의 적층 구조로 형성될 수 있다. 일부 실시예에서, 게이트 절연막(130)은 실리콘 질화물(SiNx) 및/또는 실리콘 산화물(SiOx)을 포함할 수 있다.
중간층(150)은 게이트 전극(123)의 전위에 따라 상기 제1 내지 제3 반도체층(141, 143, 145)에 형성되는 채널 영역 상에 구비될 수 있다. 도면에서는 중간층(150)은 상기 제1 전극(121), 게이트 전극(123)과 중첩되며 기판 전면(全面)에 배치되고 있으나, 이에 한정되지 않는다. 중간층(150)은 채널 영역이 형성되는 제1 내지 제3 반도체층(141, 143, 145)의 일부하고만 중첩되어 형성될 수 있다. 채널 영역은 게이트 전극(123)과 인접한 제1 내지 제3 반도체층(141, 143, 145) 내에서 캐리어가 이동하는 경로 상에 형성될 수 있다.
중간층(150)은 저분자 또는 고분자 유기물로 구비될 수 있다. 저분자 유기물을 사용할 경우 유기 발광층을 사이에 두고, 정공 주입층(HIL: hole injection layer), 정공 수송층(HTL: hole transport layer), 전자 수송층(ETL: electron transport layer), 전자 주입층(EIL: electron injection layer) 등이 단일 혹은 복합의 구조로 적층되어 형성될 수 있으며, 사용 가능한 유기 재료도 구리 프탈로시아닌(CuPc: copper phthalocyanine), N, N-디(나프탈렌-1-일)-N, N'-디페닐-벤지딘 (N, N'-di(naphthalene-1-yl)-N, N'-diphenyl-benzidine: NPB), 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 비롯해 다양하게 적용 가능하다. 이들 저분자 유기물은 마스크들을 이용하여 진공증착의 방법으로 형성될 수 있다.
중간층(150)이 고분자 유기물의 경우, 정공 수송층(HTL)이 더 구비된 구조를 가질 수 있으며, 이때, 정공 수송층으로 PEDOT를 사용하고, 발광층으로 PPV(Poly-Phenylenevinylene)계 및 폴리플루오렌(Polyfluorene)계 등 고분자 유기물질이 사용될 수 있다.
상술한 바와 같이, 유기 발광 트랜지스터(10)는 게이트 전극(123)의 전위에 따라 유기 발광층을 포함하는 중간층(150)의 발광 제어가 가능하여, 고집적화에 유리할 수 있다.
도 2는 본 발명의 다른 실시예에 따른 유기 발광 트랜지스터(20)의 개략적으로 나타내는 단면도이다. 도 2에 있어서, 도 1에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들의 중복 설명은 생략한다.
유기 발광 트랜지스터(20)는 기판(110), 제1 전극(121), 제2 전극(125), 게이트 전극(123), 게이트 절연막(130), 제1 반도체층(141), 제2 반도체층(143), 제3 반도체층(145) 및 유기 발광층을 포함하는 중간층(150)을 포함한다.
제3 반도체층(145)은 게이트 절연막(130)을 사이에 두고 게이트 전극(123)의 상에 배치되어 있다. 게이트 절연막(130)은 게이트 전극(123)의 상면 및 측면에 배치되어, 게이트 전극(123)이 상기 제1 내지 제3 반도체층(141, 143, 145)과 전기적으로 분리될 수 있도록 한다.
제3 반도체층(145)은 상기 제2 반도체층(143)의 상에 배치되며, 상기 게이트 절연막(130)의 상면으로 연장되어 게이트 전극(123)와 중첩되어 배치된다.
이와 같이, 제3 반도체층(145)이 상기 게이트 전극(123)에 배치되는 경우, 게이트 전극(123)의 상부의 제3 반도체층(145)에도 채널이 형성되게 된다. 이에 따라, 캐리어 이동 경로(CP)는 게이트 전극(123)의 상부를 통해서 중간층(150)으로 이동하는 경로를 가질 수 있다. 이와 같은 캐리어 경로에 따라서, 전하 확산이 증가하게 되고 발광 효율이 증가할 수 있다. 또한, 발광 면적이 넓어질 수 있다.
도 3은 본 발명의 또 다른 실시예에 따른 유기 발광 트랜지스터(30)의 개략적으로 나타내는 단면도이다. 도 3에 있어서, 도 1에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들의 중복 설명은 생략한다.
유기 발광 트랜지스터(30)는 기판(110), 제1 전극(121), 제2 전극(125), 게이트 전극(123), 게이트 절연막(130), 제1 반도체층(141), 제2 반도체층(143), 제3 반도체층(145) 및 유기 발광층을 포함하는 중간층(150)을 포함한다.
중간층(150)은 기판(110) 전면(全面)에 배치되지 않고, 기판(110)의 일부 영역에만 배치되어 있다. 중간층(150)은 제1 내지 제3 반도체층(141, 143, 145)에 형성되는 채널 영역과 중첩하여 배치된다. 채널 영역은 게이트 전극(123)과 인접한 제1 내지 제3 반도체층(141, 143, 145) 내에서 캐리어가 이동하는 경로 상에 형성될 수 있다. 중간층(150)은 게이트 전극(123)의 일부와 중첩되어 배치될 수 있다. 중간층(150)은 제1 전극(121)의 일부와 중첩되어 배치될 수 있다.
제2 전극(125)은 상기 중간층(150)의 상면에서 연장되어 중간층(150)이 배치되지 않은 제3 반도체층(145)의 상면에 배치될 수 있다. 이 경우, 제1 반도체층(141), 제2 반도체층(143), 및 제3 반도체층(145)는 순방향 접합 및 역방향 접합이 공존하고 있어, 게이트 전극(123)에 전압이 인가되지 않는 경우에는 제1 전극(121)과 제2 전극(125) 사이에는 전류가 흐르지 않을 수 있다.
게이트 전극(123)에 전압이 인가되면, 제2 반도체층(143)의 소수 캐리어가 게이트 전극(123) 근처로 이동하게 되어 채널이 형성되며, 이에 따라 유기 발광 트랜지스터(30)가 발광할 수 있다.
이와 같이, 유기 발광 트랜지스터(30)는 게이트 전극(123)의 전위에 따라 유기 발광층을 포함하는 중간층(150)의 발광 제어가 가능하여, 고집적화에 유리할 수 있다. 또한, 중간층(150)이 기판(110)의 일부에만 형성되는 경우, 발광 영역을 조절할 수 있다.
도 4은 본 발명의 또 다른 실시예에 따른 유기 발광 트랜지스터(40)를 개략적으로 나타내는 단면도이다. 도 5는 본 발명의 실시예들에 포함되는 중간층(150)의 구조를 개략적으로 나타내는 단면도이다. 도 4에 있어서, 도 1에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들의 중복 설명은 생략한다.
도 4를 참조하면, 유기 발광 트랜지스터(40)는 기판(110), 제1 전극(121), 제2 전극(125), 게이트 전극(123), 게이트 절연막(130), 제1 반도체층(141), 제2 반도체층(143), 및 유기 발광층을 포함하는 중간층(150)을 포함한다.
도 5를 참조하면, 중간층(150)은 유기 발광층(EML: organic emission layer)을 포함하며, 그 외에 정공 주입층(HIL: Hole Injection Layer), 정공 수송층(HTL: Hole Transport Layer), 전자 수송층(ETL: Electron Transport Layer),및 전자 주입층(EIL: Electron Injection Layer) 중 적어도 하나를 더 구비할 수 있다. 본 실시예는 이에 한정되지 아니하고, 중간층(150)은 유기 발광층을 구비하고, 기타 다양한 기능층을 더 구비할 수 있다. 중간층(150)의 적층 순서는 도면에 한정되지 않는다. 예를 들어, 중간층(150)은 하부에서부터 전자 주입층(EIL)-전자 수송층(ETL)-유기 발광층(EML)-정공 수송층(HTL)-정공 주입층(HIL)의 순서로 적층될 수 있다. 또한, 상기 층들 중 일부는 생략될 수 있다. 이와 같은 적층 순서는 제1 전극(121) 및 제2 전극(125)에 인가되는 전압에 따라 다르게 설계될 수 있다.
중간층(150)이 정공 주입층(HIL) 또는 정공 수송층(HTL)을 포함하고 있는 경우, 정공 주입층(HIL) 또는 정공 수송층(HTL)은 제1 반도체층(141)의 도전형과 같은 제1 도전형을 가진 물질로 형성될 수 있다.
즉, 제2 반도체층(143)과 유기 발광층(EML) 사이에 제1 도전형을 갖는 정공 주입층(HIL) 및 제1 도전형을 갖는 정공 수송층(HTL) 중 적어도 하나가 포함된다. 이 경우, 제3 반도체층(145, 도 1 참조)는 생략될 수 있다.
일부 실시예에서, 제1 반도체층(141)이 p형 반도체인 경우, 정공 주입층 또는 정공 수송층은 제2 반도체층(143)과 유기 발광층(EML) 사이에 배치되며, p형 유기 반도체를 포함할 수 있다. 예를 들어, 정공 주입층 또는 정공 수송층은 Tetracene, Pentacene, DNTT, BTBT, DATT,HMTPD,NPD,NPB,TPD,TAPC 등을 포함할 수 있다. 그러나, 이에 한정되지 않는다. 제1 반도체층(141)이 n형 반도체인 경우, 전자 주입층 또는 전자 수송층은 제2 반도체층(143)과 유기 발광층(EML) 사이에 배치되며, n형 유기 반도체를 포함할 수 있다.
게이트 전극(123)에 전압을 인가하는 경우, 제2 반도체층(143)의 캐리어가 게이트 전극(123) 근처로 이동하게 되며, 상기 정공 주입층(HIL) 또는 정공 수송층(HTL)에 채널이 형성될 수 있다. 이에 따라, 유기 발광층(EML)에 전자 또는 정공의 주입이 가능하게 된다.
이와 같이, 유기 발광 트랜지스터(40)는 게이트 전극(123)의 전위에 따라 유기 발광층을 포함하는 중간층(150)의 발광 제어가 가능하여, 고집적화에 유리할 수 있다.
상술한 유기 발광 트랜지스터(10, 20, 30, 40)는 복수 개가 어레이(array)로 배치되어 구성될 수 있으며, 이 경우 표시 장치에 적용될 수 있다.
이와 같이 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
10, 20, 30, 40: 유기 발광 트랜지스터
110: 기판
121: 제1 전극
125: 제2 전극
123: 게이트 전극
130: 게이트 절연막
141: 제1 반도체층
143: 제2 반도체층
145: 제3 반도체층
150: 중간층
110: 기판
121: 제1 전극
125: 제2 전극
123: 게이트 전극
130: 게이트 절연막
141: 제1 반도체층
143: 제2 반도체층
145: 제3 반도체층
150: 중간층
Claims (15)
- 기판;
상기 기판 상의 적어도 하나의 제1 전극;
상기 제1 전극 상의 제1 도전형을 갖는 제1 반도체층;
상기 제1 반도체층 상의 제2 도전형을 갖는 제2 반도체층;
상기 제2 반도체층의 일 측면에 배치되는 게이트 전극;
상기 게이트 전극과 상기 반도체층 사이에 배치되는 게이트 절연막;
상기 반도체층 상의 유기 발광층; 및
상기 유기 발광층 상의 제2 전극;을 포함하는 유기 발광 트랜지스터. - 제1항에 있어서,
상기 제2 반도체층 상의 제1 도전형을 갖는 제3 반도체층;을 더 포함하는 유기 발광 트랜지스터. - 제2항에 있어서,
상기 게이트 절연막은 상기 게이트 전극의 상면 및 측면에 배치되며,
상기 제3 반도체층은 상기 게이트 절연막 상면으로 연장되어, 상기 게이트 전극과 중첩되어 배치되는 유기 발광 트랜지스터. - 제2항에 있어서,
상기 유기 발광층은 상기 제3 반도체층의 일부분과 중첩되며,
상기 제2 전극은 상기 유기 발광층의 상면으로부터 연장되어 상기 제3 반도체층의 상면과 접촉되는 유기 발광 트랜지스터. - 제2항에 있어서,
상기 제1 반도체층은 상기 제3 반도체층의 도전형보다 고농도 도전형인 유기 발광 트랜지스터. - 제1항에 있어서,
상기 유기 발광층은 상기 제1 전극 및 상기 게이트 전극과 중첩되어 배치되는 유기 발광 트랜지스터. - 제1항에 있어서,
상기 게이트 절연막은 상기 게이트 전극의 상면 및 측면에 배치되며,
상기 유기 발광층은 상기 게이트 절연막 상에서 상기 게이트 전극의 적어도 일부와 중첩되어 배치되는 유기 발광 트랜지스터. - 제1항에 있어서,
상기 제2 반도체층 상에 제1 도전형을 갖는 정공 주입층 및 제1 도전형을 갖는 정공 주입층 중 적어도 하나;를 더 포함하는 유기 발광 트랜지스터. - 제1항에 있어서,
상기 제1 전극은 복수이며,
상기 게이트 전극을 사이에 두고 배치되는 유기 발광 트랜지스터. - 제1항에 있어서,
상기 게이트 전극의 전위에 따라 상기 제1 반도체층 및 상기 제2 반도체층에 채널이 형성되는 유기 발광 트랜지스터. - 제1항에 있어서,
상기 제1 반도체층 및 제2 반도체층 중 적어도 하나는 무기 반도체를 포함하는 유기 발광 트랜지스터. - 제1항에 있어서,
상기 제1 반도체층 및 제2 반도체층 중 적어도 하나는 유기 반도체를 포함하는 유기 발광 트랜지스터. - 상기 기판 상의 게이트 전극;
상기 게이트 전극의 상면 및 측면에 형성되는 게이트 절연막;
상기 기판 상에 배치되며, 상기 게이트 전극과 이격되어 형성되는 적어도 하나의 제1 전극;
상기 제1 전극 상에 순차적으로 적층된 제1 반도체층 및 제2 반도체층;
상기 게이트 전극과 중첩되며, 게이트 절연막 및 상기 제2 반도체층 상에 배치되는 유기 발광층; 및
상기 유기 발광층 상의 제2 전극;을 포함하며,
상기 게이트 전극은 상기 제1 반도체층 및 상기 제2 반도체층의 측면에 배치되는 유기 발광 트랜지스터. - 제13항에 있어서,
상기 제2 반도체층 상에 배치되는 제3 반도체층;을 더 포함하며,
상기 제1 반도체층 및 제3 반도체층은 제1 도전형 반도체를 포함하며,
상기 제2 반도체층은 제2 도전형 반도체를 포함하는 유기 발광 트랜지스터. - 제14항에 있어서,
상기 제3 반도체층은 무기 반도체 또는 무기 반도체인 유기 발광 트랜지스터.
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