KR101272769B1 - 패턴형성방법, 유기 전계 효과형 트랜지스터의 제조 방법및 플렉시블 프린트 회로기판의 제조 방법 - Google Patents

패턴형성방법, 유기 전계 효과형 트랜지스터의 제조 방법및 플렉시블 프린트 회로기판의 제조 방법 Download PDF

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Abstract

원래, 도포액이 존재해서는 안 되는 영역에까지, 중력의 영향으로, 도포액이 존재하거나, 도포액이 고인 결과, 원하는 패턴을 얻는 것이 곤란하게 되는 문제점을 확실하게 해결할 수 있는 패턴형성방법을 제공한다. 도포액을 도포하기 위한 노즐(12)을 서브스트레이트(30)의 아래쪽에 배치하고, 습윤성이 제어된 서브스트레이트(30)의 면을 하측을 향하게 한 상태에서, 노즐(12)과 서브스트레이트(30)를 상대적으로 이동시킴으로써 서브스트레이트(30)의 원하는 영역에 도포액(21)을 입힌 후, 도포액(21)을 건조시켜서, 도포액 건조 층으로 이루어진 패턴을 얻는다.
도포액, 패턴, 노즐, 건조

Description

패턴형성방법, 유기 전계 효과형 트랜지스터의 제조 방법 및 플렉시블 프린트 회로기판의 제조 방법{PATTERNING METHOD, METHOD FOR MANUFACTURING ORGANIC FIELD EFFECT TRANSISTOR, AND METHOD OF MANUFACTURING FLEXIBLE PRINTED CIRCUIT BOARD}
도 1의 a 및 b는, 캐필러리 코터의 개요를 나타내는 도면으로, 캐필러리 코터를 이용하여 서브스트레이트 위에 도포액을 도포하고 있는 상태를 모식적으로 도시한 도면이다.
도 2의 a 및 b는, 도 1의 b에 이어, 캐필러리 코터의 개요를 나타내는 도면으로, 캐필러리 코터를 이용하여 서브스트레이트 위에 도포액을 도포하고 있는 상태를 모식적으로 도시한 도면이다.
도 3의 a 및 b는, 도 2의 b에 이어, 캐필러리 코터의 개요를 나타내는 도면으로, 캐필러리 코터를 이용하여 서브스트레이트 위에 도포액을 도포하고 있는 상태를 모식적으로 도시한 도면이다.
도 4의 a∼d는, 실시예1의 패턴형성방법 및 실시예1의 유기 전계 효과형 트랜지스터의 제조 방법을 설명하기 위한, 서브스트레이트 등의 모식적인 일부 단면도이다.
도 5의 a∼d는, 도 4의 d에 이어, 실시예1의 패턴형성방법 및 실시예1의 유기 전계 효과형 트랜지스터의 제조 방법을 설명하기 위한, 서브스트레이트 등의 모식적인 일부 단면도이다.
도 6의 a∼d는, 실시예2의 패턴형성방법 및 실시예2의 유기 전계 효과형 트랜지스터의 제조 방법을 설명하기 위한, 서브스트레이트 등의 모식적인 일부 단면도이다.
도 7의 a∼d는, 실시예3의 패턴형성방법 및 실시예3의 유기 전계 효과형 트랜지스터의 제조 방법을 설명하기 위한, 서브스트레이트 등의 모식적인 일부 단면도이다.
도 8의 a∼b는, 도 7의 d에 이어, 실시예3의 패턴형성방법 및 실시예3의 유기 전계 효과형 트랜지스터의 제조 방법을 설명하기 위한, 서브스트레이트 등의 모식적인 일부 단면도이다.
도 9의 a∼d는, 실시예4의 패턴형성방법 및 실시예4의 유기 전계 효과형 트랜지스터의 제조 방법을 설명하기 위한, 서브스트레이트 등의 모식적인 일부 단면도이다.
도 10의 a∼b는, 도 9의 d에 이어, 실시예4의 패턴형성방법 및 실시예4의 유기 전계 효과형 트랜지스터의 제조 방법을 설명하기 위한, 서브스트레이트 등의 모식적인 일부 단면도이다.
도 11의 a∼b는, 실시예5의 패턴형성방법을 설명하기 위한, 서브스트레이트 등의 모식적인 일부 단면도이다.
도 12의 a∼d는, 실시예6의 패턴형성방법을 설명하기 위한, 서브스트레이트 등의 모식적인 일부 단면도이다.
[도면의 주요부분에 대한 부호의 간단한 설명]
10: 캐필러리 코터 11: 탱크
12: 노즐 20, 21: 도포액
30: 서브스트레이트 31: 글래스 기판
32: 절연막 33, 37: 피복층
34: 게이트 전극 34A, 44A, 54A: 도포액
35: 게이트 절연층 36: 소스/드레인 전극
38: 채널 형성 영역 38A: 유기반도체 재료 도포액(도포액)
39: 채널 형성 영역 연장부 41, 51: 글래스 기판
42: 오목부 43: 볼록부
44, 54: 패턴 52: 레지스터 층
본 발명은, 패턴형성방법, 유기 전계 효과형 트랜지스터의 제조 방법 및 플렉시블 프린트 회로기판의 제조 방법에 관한 것이다.
현재, 많은 전자기기에 이용되는 박막 트랜지스터(Thin Film Transistor, TFT)를 포함하는 전계 효과형 트랜지스터(FET)는, 예를 들면 실리콘 반도체기판 혹 은 실리콘 반도체 층에 형성된 채널 형성 영역 및 소스/드레인 영역, 실리콘 반도체기판 표면 혹은 실리콘 반도체 층 표면에 형성된 SiO2로 이루어진 게이트 절연층 및 게이트 절연층을 사이에 두고 채널 형성 영역과 서로 마주 보도록 설치된 게이트 전극으로 구성된다. 혹은 또한, 지지체 위에 형성된 게이트 전극, 게이트 전극 위를 포함하는 지지체 위에 형성된 게이트 절연층 및 게이트 절연층 위에 형성된 채널 형성 영역 및 소스/드레인 전극으로 구성된다. 그리고, 이들 구조를 가지는 전계 효과형 트랜지스터의 제작에는, 상당히 고가의 반도체장치를 제조하기 위한 제조 장치가 사용되고 있어, 제조 원가의 저감이 많이 요구되고 있다.
그래서, 최근, 인쇄법에 예시되는 진공기술을 사용하지 않는 방법에 기초하여 제조할 수 있는 유기반도체 재료를 사용한 FET의 연구, 개발에 관심이 모이고 있어, 그 성능도 실용화 단계까지 한걸음 더 나아가고 있다.
종래, 친수성 영역과 소수성 영역으로 구성된 패턴을 기판의 표면에 형성하고, 이것을 판으로서 패터닝 하는 방법이, 오프셋 인쇄법으로서 잘 알려져 있다. 오프셋 인쇄법에 있어서 사용되는 잉크는, 일반적으로 점도가 높지만, 점도가 낮은 액상물질을 사용한 패터닝의 예도 보고된 바 있다.
또한 Michael L. Chabinyc, et al.，"organic polymeric thin-film transistors fabricated by selective dewetting”, APPL. PHYS. Lett 81. 4260-4262(2002)(이하, 문헌 1이라고 부르는 경우가 있다)에는, 기판상에 왁스를 인쇄하고, 왁스로 피복되지 않은 기판의 영역에 SAM(Self-Assembled Monolayer)을 퇴적시 킨 후, 왁스를 제거하고, 왁스로 덮였던 영역(이 영역에는 SAM이 형성되어 있지 않다)에 유기반도체 재료를 퇴적시키는 기술이 개시되어 있다. 유기반도체 재료의 퇴적은, 유기반도체 재료의 용액 안에 기판을 담그고, 기판을 수직으로 끌어올려서 실행된다.
때로는 또한, 유기반도체 재료의 도포액을 다이 코팅법이나 딥 코팅법, 스핀 코팅법에 기초하여 기판에 도포하는 방법도 널리 알려져 있다.
[비특허문헌 1] Michael L. Chablnyc, et al., ”organlc polymeric thin-film transistors fabricated by selective dewetting”, APPL. PHYS. Lett 81. 4260-4262(2002)
그러나, 문헌 1에 개시된 기술, 혹은, 전술한 종래의 코팅법에서는, 원래, 도포액이 존재해서는 안 되는 영역에까지, 중력의 영향에 의해, 도포액이 존재하거나, 도포액이 고여서, 원하는 패턴을 얻는 것이 곤란한 경우가 있다. 또한 딥 코팅법에서는, 기판의 양면이 도포액으로 젖어버리는 문제나, 도포액의 성막 속도가 느리다는 문제가 있고, 스핀 코팅법에서는, 도포액의 대부분이 쓸모없어져 버린다는 문제가 있다.
따라서, 본 발명의 목적은, 특히, 원래, 도포액이 존재해서는 안 되는 영역에까지, 중력의 영향에 의해, 도포액이 존재하거나, 도포액이 고인 결과, 원하는 패턴을 얻는 것이 곤란했던 종래의 코팅법에 있어서의 문제점을 확실하게 해결할 수 있는 패턴형성방법, 또한 이러한 패턴형성방법을 응용한 유기 전계 효과형 트랜 지스터의 제조 방법 및 플렉시블 프린트 회로기판의 제조 방법을 제공하는 것에 있다.
[발명을 해결하기 위한 수단]
상기 목적을 달성하기 위한 본 발명의 패턴형성방법은, 도포액을 도포하기 위한 노즐을 서브스트레이트의 아래쪽에 배치하고, 습윤성이 제어된 서브스트레이트 면을 하측을 향하게 한 상태에서, 노즐과 서브스트레이트를 상대적으로 이동시킴으로써 서브스트레이트의 원하는 영역에 도포액을 입힌 후, 도포액을 건조시켜서, 도포액 건조 층으로 이루어진 패턴을 얻는 것을 특징으로 한다.
본 발명의 패턴형성방법에 있어서는, 한정하는 것은 아니지만, 원하는 영역으로서의 오목부 및 볼록부를 가지는 요철구조를 서브스트레이트에 형성함으로써 서브스트레이트 면의 습윤성을 제어하고, 오목부에 도포액을 입히는 구성으로할 수 있다.
또한 본 발명의 패턴형성방법에 있어서는, 서브스트레이트의 원하는 영역과 도포액과의 접촉 각을 θ, 서브스트레이트의 원하는 영역 이외의 영역과 도포액과의 접촉 각을 θ′로 했을 때, θ < θ′의 관계를 만족하는 것이 바람직하다. 즉, 서브스트레이트의 원하는 영역을 친액성으로 할 경우, 서브스트레이트의 원하는 영역 이외의 영역을 소액성 혹은 발액성으로 하는 것이 바람직하고, 혹은 또한, 서브스트레이트의 원하는 영역을 소액성으로 할 경우, 서브스트레이트의 원하는 영역 이외의 영역을 발액성으로 하는 것이 바람직하다. 여기에서는, 친액성이라는 것은, 도포액과의 접촉 각이 90도 미만인 것이라고 정의하고, 소액성이라는 것은, 도포액과의 접촉 각이 90도 이상, 110도 미만인 것이라고 정의하고, 발액성이라는 것은, 도포액과의 접촉 각이 110도 이상인 것이라고 정의한다. 사용하는 서브스트레이트 및 도포액의 성상(性狀)에도 의존하지만, θ > θ′의 관계를 만족하는 경우도 있을 수 있다.
본 발명의 패턴형성방법에 있어서는, 서브스트레이트에 원하는 패턴을 형성하지만, 경우에 따라서는, 도포액 건조 층으로 이루어진 패턴을 얻은 후, 이 패턴을 제2의 서브스트레이트에 전사(轉寫)함으로써, 제2의 서브스트레이트에 원하는 패턴을 형성해도 된다. 패턴의 제2의 서브스트레이트로의 전사의 구체적인 방법으로서, 요철이 있는 스탬프(불소계 수지로 제작된 스탬프, 혹은, 불소계 수지로 표면처리된 기판으로 제작된 스탬프, 혹은, 10 밀리 몰의 OTS로 처리된 스탬프)의 볼록부에, 예를 들면 폴리-3-헥실티오펜(P3HP)을 잉크로서 얹고, 그 후, 전체 면이 평탄한 PDMS(실리콘 고무)에 스탬프의 볼록 면에 얹혀진 P3HP를 전사하고, 다음으로, PDMS에 전사된 P3HP를 원하는 제2의 서브스트레이트에 전사한다는 방법을 예시할 수 있다.
상기 목적을 달성하기 위한 본 발명의 제1의 태양에 관계되는 유기 전계 효과형 트랜지스터의 제조 방법은, 소위 바텀 게이트/바텀 콘택트형 유기 전계 효과형 트랜지스터의 제조 방법이며,
(A) 서브스트레이트 위에 게이트 전극을 형성한 후,
(B) 전체 면에 게이트 절연층을 형성하고, 다음으로,
(C) 게이트 절연층 위에 소스/드레인 전극을 형성한 후,
(D) 소스/드레인 전극과 소스/드레인 전극 사이의 게이트 절연층의 부분에 채널 형성 영역을 형성하는 각 공정으로 이루어지는 유기 전계 효과형 트랜지스터의 제조 방법이며, 상기 공정 (D)에 있어서, 유기 반도체 재료 도포액을 도포하기 위한 노즐을 서브스트레이트의 아래쪽에 배치하고, 게이트 절연층 및 소스/드레인 전극이 형성되고, 습윤성이 제어된 서브스트레이트 면을 아래쪽을 향하게 한 상태로, 노즐과 서브스트레이트를 상대적으로 이동시킴으로써, 소스/드레인 전극과 소스/드레인 전극 사이의 게이트 절연층의 부분에 유기반도체 재료 도포액을 입힌 후, 유기 반도체 재료 도포액을 건조시킴으로써, 유기 반도체 재료로 이루어진 채널 형성 영역을 얻는 것을 특징으로 한다.
한편, 이렇게 해서 얻어진 바텀 게이트/바텀 콘택트형 유기 전계 효과형 트랜지스터는,
(A) 서브스트레이트 위에 형성된 게이트 전극,
(B) 게이트 전극에 형성된 게이트 절연층,
(C) 게이트 절연층 위에 형성된 소스/드레인 전극 및
(D) 소스/드레인 전극 사이의 게이트 절연층의 부분 위에 형성된 채널 형성 영역을 구비한다.
또한, 상기 목적을 달성하기 위한 본 발명의 제2의 태양에 관련되는 유기 전계 효과형 트랜지스터의 제조 방법은, 소위 바텀 게이트/톱 콘택트형 유기 전계 효과형 트랜지스터의 제조 방법이며,
(A) 서브스트레이트 위에 게이트 전극을 형성한 후,
(B) 전체 면에 게이트 절연층을 형성하고, 다음으로,
(C) 게이트 절연층 위에 채널 형성 영역 및 채널 형성 영역 연장부를 형성한 후,
(D) 채널 형성 영역 연장부 위에 소스/드레인 전극을 형성하는, 각 공정으로 이루어지는 유기 전계 효과형 트랜지스터의 제조 방법이며, 상기 공정 (C)에 있어서, 유기 반도체 재료 도포액을 도포하기 위한 노즐을 서브스트레이트의 아래쪽에 배치하고, 게이트 절연층이 형성되고, 습윤성이 제어된 서브스트레이트 면을 하측을 향하게 한 상태에서, 노즐과 서브스트레이트를 상대적으로 이동시킴으로써, 게이트 절연층에 유기 반도체 재료 도포액을 입힌 후, 유기 반도체 재료 도포액을 건조시킴으로써, 유기 반도체 재료로 이루어진 채널 형성 영역 및 채널 형성 영역 연장부를 얻는 것을 특징으로 한다.
한편, 이렇게 해서 얻어진 바텀 게이트/톱 콘택트형 유기 전계 효과형 트랜지스터는,
(A) 서브스트레이트 위에 형성된 게이트 전극,
(B) 게이트 전극 위에 형성된 게이트 절연층,
(C) 게이트 절연층 위에 형성된 채널 형성 영역 및 채널 형성 영역 연장부, 및
(D) 채널 형성 영역 연장부 위에 형성된 소스/드레인 전극을 구비한다.
또한, 상기 목적을 달성하기 위한 본 발명의 제3의 태양에 관련되는 유기 전 계 효과형 트랜지스터의 제조 방법은, 소위 톱 게이트/바텀 콘택트형 유기 전계 효과형 트랜지스터의 제조 방법이며,
(A) 서브스트레이트 위에 소스/드레인 전극을 형성한 후,
(B) 소스/드레인 전극과 소스/드레인 전극 사이의 서브스트레이트의 부분에 채널 형성 영역을 형성하고, 다음으로,
(C) 전체 면에 게이트 절연층을 형성한 후,
(D) 게이트 절연층 위에 게이트 전극을 형성하는, 각 공정으로 이루어지는 유기 전계 효과형 트랜지스터의 제조 방법이며, 상기 공정 (B)에 있어서, 유기 반도체 재료 도포액을 도포하기 위한 노즐을 서브스트레이트의 아래쪽에 배치하고, 소스/드레인 전극이 형성되고, 습윤성이 제어된 서브스트레이트 면을 아래쪽을 향하게 한 상태로, 노즐과 서브스트레이트를 상대적으로 이동시킴으로써, 소스/드레인 전극과 소스/드레인 전극 사이의 서브스트레이트의 부분에 유기 반도체 재료 도포액을 입힌 후, 유기 반도체 재료 도포액을 건조시킴으로써, 유기 반도체 재료로 이루어진 채널 형성 영역을 얻는 것을 특징으로 한다.
한편, 이렇게 해서 얻어진 톱 게이트/바텀 콘택트형 유기 전계 효과형 트랜지스터는,
(A) 서브스트레이트 위에 형성된 소스/드레인 전극,
(B) 소스/드레인 전극 사이의 서브스트레이트의 부분 위에 형성된 채널 형성 영역,
(C) 채널 형성 영역 위에 형성된 게이트 절연층 및
(D) 게이트 절연층 위에 형성된 게이트 전극을 구비한다.
또한, 상기 목적을 달성하기 위한 본 발명의 제4의 태양에 관련되는 유기 전계 효과형 트랜지스터의 제조 방법은, 소위 톱 게이트/톱 콘택트형 유기 전계 효과형 트랜지스터의 제조 방법이며,
(A) 서브스트레이트 위에 채널 형성 영역 및 채널 형성 영역 연장부를 형성한 후,
(B) 채널 형성 영역 연장부 위에 소스/드레인 전극을 형성하고, 다음으로,
(C) 전체 면에 게이트 절연층을 형성한 후,
(D) 게이트 절연층 위에 게이트 전극을 형성하는, 각 공정으로 이루어지는 유기 전계 효과형 트랜지스터의 제조 방법이며, 상기 공정 (A)에 있어서, 유기 반도체 재료 도포액을 도포하기 위한 노즐을 서브스트레이트의 아래쪽에 배치하고, 습윤성이 제어된 서브스트레이트 면을 하측을 향하게 한 상태에서, 노즐과 서브스트레이트를 상대적으로 이동시킴으로써, 서브스트레이트에 유기 반도체 재료 도포액을 입힌 후, 유기 반도체 재료 도포액을 건조시킴으로써, 유기 반도체 재료로 이루어진 채널 형성 영역 및 채널 형성 영역 연장부를 얻는 것을 특징으로 한다.
한편, 이렇게 해서 얻어진 톱 게이트/톱 콘택트형 유기 전계 효과형 트랜지스터는,
(A) 서브스트레이트 위에 형성된 채널 형성 영역 및 채널 형성 영역 연장부,
(B) 채널 형성 영역 연장부 위에 형성된 소스/드레인 전극,
(C) 소스/드레인 전극 및 채널 형성 영역 위에 형성된 게이트 절연층 및
(D) 게이트 절연층 위에 형성된 게이트 전극을 구비한다.
상기 목적을 달성하기 위한 본 발명의 플렉시블 프린트 회로기판의 제조 방법은, 도전재료 도포액을 도포하기 위한 노즐을 서브스트레이트의 아래쪽에 배치하고, 습윤성이 제어된 서브스트레이트 면을 하측을 향하게 한 상태에서, 노즐과 서브스트레이트를 상대적으로 이동시킴으로써, 서브스트레이트에 도전재료 도포액을 입힌 후, 도전재료 도포액을 건조시킴으로써, 도전재료 도포액 건조 층으로 이루어진 회로 패턴을 얻는 것을 특징으로 한다.
본 발명의 패턴형성방법, 유기 전계 효과형 트랜지스터의 제조 방법, 혹은, 플렉시블 프린트 회로기판의 제조 방법(이하, 이것들을 총칭해서, 간단히, 본 발명이라고 부르는 경우가 있다)에 있어서의 노즐을 포함하는 도포 장치로서, 소위 캐필러리 코터를 들 수 있다. 노즐과 서브스트레이트와의 상대적인 이동은, 노즐을 고정하고 서브스트레이트를 이동시켜도 되고, 서브스트레이트를 고정하고 노즐을 이동시켜도 되고, 노즐 및 서브스트레이트를 이동시켜도 된다.
본 발명의 패턴형성방법에 있어서의 도포액으로서, 유기 반도체 재료를 용매에 용해한 도포액을 들 수 있고, 더 구체적으로는, [유기 반도체 재료, 용매]의 조합으로서, [폴리 - 3 - 헥실티오펜, 톨루엔], [폴리 - 3- 헥실티오펜, 클로로포름], [폴리 - 3 - 헥실티오펜, 키실렌], [폴리 - 3 - 헥실티오펜, 테트라히드로퓨란(THF)], [폴리 - 3 - 헥실티오펜, 클로로벤젠]을 들 수 있다.
혹은 또한, 본 발명의 패턴형성방법에 있어서의 도포액으로서, 도전 재료를 용매에 용해한 도포액을 들 수 있고, 더 구체적으로는, [도전 재료, 용매]의 조합 으로서, [폴리(3, 4 - 에틸렌디옥시티오펜)/폴리스틸렌설폰산[PEDOT/PSS], 물], [PEDOT/PSS, 이소프로필 알코올과 물의 혼합액], [PEDOT/PSS, 물과 계면활성제의 혼합액], [PEDOT/PSS, 물과 에틸렌글리콜의 혼합액], [은 나노 입자, 초산에틸], [은 나노 입자, 물], [은 나노 입자, 톨루엔], [금 나노 입자, 톨루엔], [금 나노 입자, 클로로포름], [금 나노 입자, 헥산]을 들 수 있다.
혹은 또한, 본 발명의 패턴형성방법에 있어서의 도포액으로서, 유기 EL 발광 재료를 용매에 용해한 도포액을 들 수 있고, 더 구체적으로는, [유기 EL 발광 재료, 용매]의 조합으로서, [MEH - PPV, 클로로벤젠]을 들 수 있다.
또한 본 발명의 제1의 태양∼제4의 태양에 관련되는 유기 전계 효과형 트랜지스터의 제조 방법(이하, 이것들을 총칭하여, 간단히, 본 발명의 유기 전계 효과형 트랜지스터의 제조 방법이라고 부르는 경우가 있다)에 있어서의 유기 반도체 재료 도포액으로서, 유기 반도체 재료를 용매에 용해한 도포액을 들 수 있고, 더 구체적으로는, [유기 반도체 재료, 용매]의 조합으로서, 전술한 본 발명의 패턴형성방법에 있어서의 [유기 반도체 재료, 용매]의 조합과 동일한 조합을 들 수 있다.
또한, 본 발명의 플렉시블 프린트 회로기판의 제조 방법에 있어서의 도전재료 도포액으로서, 도전 재료를 용매에 용해한 도포액을 들 수 있고, 더 구체적으로는, [도전 재료, 용매]의 조합으로서, 본 발명의 패턴형성방법에 있어서의 [도전 재료, 용매]의 조합과 동일한 조합을 들 수 있다.
본 발명의 패턴형성방법, 혹은, 본 발명의 플렉시블 프린트 회로기판의 제조 방법에 있어서, 습윤성이 제어된 서브스트레이트 면을 얻기 위해서는, 예를 들면 서브스트레이트의 원하는 영역과 도포액과의 접촉 각을 θ, 서브스트레이트의 원하는 영역 이외의 영역과 도포액과의 접촉 각을 θ′로 했을 때, θくθ′의 관계를 만족하도록, 서브스트레이트의 원하는 영역의 표면에 처리를 실시하고, 혹은 또한, 서브스트레이트의 원하는 영역 이외의 영역의 표면에 처리를 실시하면 좋다. 이러한 처리로서, 예를 들면 서브스트레이트의 원하는 영역 이외의 영역을, 도포액과의 접촉 각이 큰 재료로 피복하는 방법을 들 수 있다. 여기에서, 이러한 재료로서, 옥타데실트리메톡시실란(OTS)이나 헥사메틸렌디실라잔(HMDS)을 예시할 수 있다. 혹은 또한, 서브스트레이트의 원하는 영역의 표면을 아미노트리클로로실란으로 처리함으로써 친액성으로 하고, 서브스트레이트의 원하는 영역 이외의 영역을 퍼플루오로옥틸트리클로로실란으로 처리함으로써 발액성으로 하는 방법을 들 수 있다. 혹은 또한, 서브스트레이트의 표면을 산소 플라스마 처리함으로써 친액성으로 하는 방법을 들 수 있고, 건식 간접 정전복사기를 이용하여 토너 입자를 서브스트레이트의 표면에 전사·정착시킴으로써 토너 입자로 이루어진 발액성 영역 혹은 소액성 영역을 서브스트레이트의 표면에 형성하는 방법을 들 수도 있다.
또한 본 발명의 제1의 태양에 관련되는 유기 전계 효과형 트랜지스터의 제조 방법에 있어서, 게이트 절연층 및 소스/드레인 전극이 형성되고, 습윤성이 제어된 서브스트레이트 면을 얻기 위해서는, 게이트 절연층 및 소스/드레인 전극이 형성된 면에 있어서, 유기 반도체 재료 도포액을 입혀야 하는 영역 이외의 영역을, 도포액과의 접촉 각이 큰 재료로 피복하는 방법을 들 수 있다. 또한 본 발명의 제2의 태양에 관련되는 유기 전계 효과형 트랜지스터의 제조 방법에 있어서, 게이트 절연층 이 형성되고, 습윤성이 제어된 서브스트레이트 면을 얻기 위해서는, 게이트 절연층이 형성된 면에 있어서, 유기 반도체 재료 도포액을 입혀야 하는 영역 이외의 영역을, 도포액과의 접촉 각이 큰 재료로 피복하는 방법을 들 수 있다. 또한, 본 발명의 제3의 태양에 관련되는 유기 전계 효과형 트랜지스터의 제조 방법에 있어서, 소스/드레인 전극이 형성되고, 습윤성이 제어된 서브스트레이트 면을 얻기 위해서는, 소스/드레인 전극이 형성된 면에 있어서, 유기 반도체 재료 도포액을 입혀야 하는 영역 이외의 영역을, 도포액과의 접촉 각이 큰 재료로 피복하는 방법을 들 수 있다. 또한, 본 발명의 제4의 태양에 관련되는 유기 전계 효과형 트랜지스터의 제조 방법에 있어서, 습윤성이 제어된 서브스트레이트 면을 얻기 위해서는, 이러한 서브스트레이트 면에 있어서, 유기 반도체 재료 도포액을 입혀야 하는 영역 이외의 영역을, 도포액과의 접촉 각이 큰 재료로 피복하는 방법을 들 수 있다. 여기에서, 관련되는 재료로서, 옥타데실트리메톡시실란(OTS), 퍼플루오로옥틸트리클로로실란을 예시할 수 있다.
본 발명의 유기 전계 효과형 트랜지스터의 제조 방법에 있어서, 게이트 절연층을 구성하는 재료로서, 산화 규소계 재료, 질화 규소(SiNY), Al2O3, 금속산화물 고유전 절연막으로 예시되는 무기계 절연재료뿐만 아니라, 폴리메틸메타크릴레이트(PMMA)나 폴리비닐페놀(PVP), 폴리에틸렌테레프탈레이트(PET), 폴리옥시메틸렌(POM), 폴리염화비닐, 폴리불화비닐리덴, 폴리설폰, 폴리카보네이트(PC), 폴리이미드로 예시되는 유기계 절연재료를 들 수 있고, 이것들의 조합을 사용할 수도 있다. 한편, 산화 규소계 재료로서, 이산화실리콘(SiO2), BPSG, PSG, BSG, AsSG, PbSG, 산화 질화 실리콘(SiON), SOG(스핀 온 글래스), 저유전율 SiOX계 재료(예를 들면, 폴리아릴에테르, 시클로퍼플루오로카본 폴리머 및 벤조시클로부텐, 환형불소수지, 폴리테트라플루오로에틸렌, 불화아릴에테르, 불화폴리이미드, 아모르포스 카본, 유기SOG)를 예시할 수 있다.
게이트 절연층의 형성 방법으로서, 스크린 인쇄법이나 잉크젯 인쇄법, 오프셋 인쇄법, 그라비아 인쇄법과 같은 각종 인쇄법; 에어 독터 코터법, 블레이트 코터법, 로드 코터법, 나이프 코터법, 스퀴즈 코터법, 리버스 롤 코터법, 트랜스퍼 롤 코터법, 그라비아 코터법, 키스 코터법, 캐스트 코터법, 스프레이 코터법, 슬릿 오리피스 코터법, 캘린더 코터법과 같은 각종 코팅법; 침지법; 캐스팅법; 스핀 코트법; 스프레이법; 각종 CVD법; 및 각종 PVD법 중 어느 하나를 들 수 있다. 여기에서, PVD법으로서, (A) 전자빔 가열법, 저항 가열법, 플래시 증착 등의 각종 진공증착법, (B) 플라스마 증착법, (C) 2극 스퍼터링법, 직류 스퍼터링법, 직류 마그네트론 스퍼터링법, 고주파 스퍼터링법, 마그네트론 스퍼터링법, 이온빔 스퍼터링법, 바이어스 스퍼터링법 등의 각종 스퍼터링법,입힌다D) DC(direct current)법, RF법, 다음극법, 활성화 반응법, 전계 증착법, 고주파 이온 플레이팅법, 반응성 이온 플레이팅법 등의 각종 이온 플레이팅법을 들 수 있다.
혹은 또한, 게이트 절연층은, 게이트 전극의 표면을 산화 혹은 질화 함으로써 형성할 수 있고, 게이트 전극의 표면에 산화막이나 질화막을 성막함으로써 얻을 수도 있다. 게이트 전극의 표면을 산화하는 방법으로서, 게이트 전극을 구성하는 재료에도 의존하지만, 열산화법, O2 플라즈마를 사용한 산화법, 양극산화법을 예시할 수 있다. 또한 게이트 전극의 표면을 질화하는 방법으로서, 게이트 전극을 구성하는 재료에도 의존하지만, N2 플라즈마를 사용한 질화법을 예시할 수 있다. 혹은 또한, 예를 들면 금(Au)으로 게이트 전극을 구성할 경우, 일단을 메르캅토기로 수식된 직쇄형 탄화수소와 같이, 게이트 전극과 화학적으로 결합을 형성할 수 있는 관능기를 가지는 절연성 분자에 의해, 침지법 등의 방법으로 자기조직적으로 게이트 전극표면을 피복함으로써, 게이트 전극의 표면에 게이트 절연층을 형성할 수도할 수 있다.
혹은 또한, 게이트 절연층의 형성에, 본 발명의 패턴형성방법을 적용할 수도 있다.
또한, 본 발명의 유기 전계 효과형 트랜지스터에 있어서, 게이트 전극이나 소스/드레인 전극, 각종 배선을 구성하는 재료로서, 백금(Pt), 금(Au), 파라듐(Pd), 크롬(Cr), 니켈(Ni), 몰리브덴(Mo), 니오브(Nb), 네오듐(Nd), 알루미늄(Al), 은(Ag), 탄탈(Ta), 텅스텐(W), 동(Cu), 루비듐(Rb), 로듐(Rh), 티탄(Ti), 인듐(In), 주석(Sn) 등의 금속, 혹은, 이들 금속원소를 포함하는 합금, 이들 금속으로 이루어진 도전성 입자, 이들 금속을 포함하는 합금의 도전성 입자, 폴리실리콘, 아모르포스 실리콘, 주석 산화물, 산화 인듐, 인듐ㆍ주석 산화물(ITO)을 들 수 있고, 이들 원소를 포함하는 층의 적층구조로 할 수도 있다.
소스/드레인 전극이나 게이트 전극의 형성 방법으로서, 이것들을 구성하는 재료에도 의존하지만, 스핀 코트법; 각종 도전성 페이스트나 각종 도전성 고분자용액을 사용한 상기 각종 인쇄법; 전술한 각종 코팅법; 리프트 오프법; 섀도우 마스크법; 전해 도금법이나 무전해 도금법 혹은 이것들의 조합과 같은 도금법; 스프레이법; 전술한 각종 PVD법; 및, MOCVD법을 포함하는 각종 CVD법 중 어느 것이나, 혹은, 또한 필요에 따라 패터닝 기술과의 조합을 들 수 있다.
또한, 게이트 전극이나 소스/드레인 전극을 구성하는 재료로서, PEDOT/PSS와 같은 유기재료를 들 수도 있다. 그리고, 이 경우에는, 게이트 전극의 형성에, 본 발명의 패턴형성방법을 적용할 수도 있다.
본 발명의 패턴형성방법, 혹은, 본 발명의 유기 전계 효과형 트랜지스터의 제조 방법에 있어서, 서브스트레이트 혹은 제2의 서브스트레이트로서, 각종 글래스 기판이나, 표면에 절연층이 형성된 각종 글래스 기판, 석영기판, 표면에 절연층이 형성된 석영기판, 표면에 절연층이 형성된 실리콘 기판을 들 수 있다. 또한, 본 발명의 패턴형성방법, 혹은, 본 발명의 유기 전계 효과형 트랜지스터의 제조 방법에 있어서, 서브스트레이트 혹은 제2의 서브스트레이트로서, 폴리에테르설폰(PES)이나 폴리이미드, 폴리카보네이트(PC), 폴리에틸렌 테레프탈레이트(PET), 폴리메틸 메타크릴레이트(폴리메타크릴산 메틸, PMMA)나 폴리비닐알코올(PVA), 폴리비닐페놀(PVP)로 예시되는 고분자재료로 구성된 플라스틱 필름이나 플라스틱 시트, 플라스틱 기판을 들 수 있고, 이러한 가뇨성을 가지는 고분자재료로 구성된 서브스트레이트나 제2의 서브스트레이트를 사용하면, 예를 들면 곡면형상을 가지는 디스플레이 장치나 전자기기로의 유기 전계 효과형 트랜지스터의 편입 혹은 일체화가 가능해진다.
서브스트레이트 혹은 제2의 서브스트레이트로서, 기타, 도전성 기판(금 등의 금속, 고배향성 그래파이트로 이루어진 기판)을 들 수 있다. 또한, 본 발명의 유기 전계 효과형 트랜지스터의 제조 방법에 있어서, 유기 전계 효과형 트랜지스터의 구성, 구조에 따라서는, 유기 전계 효과형 트랜지스터가 지지 부재 상에 설치된 경우도 있지만, 이러한 경우에 있어서의 지지 부재도 전술한 재료로 구성할 수 있다. 또한 본 발명의 플렉시블 프린트 회로기판의 제조 방법에 있어서, 서브스트레이트 혹은 제2의 서브스트레이트로서, 폴리에테르 설폰(PES)이나 폴리이미드, 폴리카보네이트(PC), 폴리에틸렌 테레프탈레이트(PET), 폴리메틸 메타크릴레이트(폴리메타크릴산 메틸, PMMA)나 폴리비닐알코올(PVA), 폴리비닐페놀(PVP)로 예시되는 고분자재료로 구성된 가뇨성을 가지는 플라스틱 필름을 들 수 있다.
본 발명의 유기 전계 효과형 트랜지스터의 제조 방법에 의해 얻어지는 유기 전계 효과형 트랜지스터를, 디스플레이장치나 각종 전자기기에 적용하거나 사용할 경우, 서브스트레이트에 다수의 유기 전계 효과형 트랜지스터를 집적한 모노리식 집적회로로 해도 되고, 각 유기 전계 효과형 트랜지스터를 절단해서 개별화하고, 디스크리트 부품으로서 사용해도 된다. 또한, 유기 전계 효과형 트랜지스터를 수지로 봉하여 막아도 된다.
[실시예]
이하, 도면을 참조하고, 실시예에 근거하여 본 발명을 설명하지만, 우선, 실 시예의 실행에 알맞은 캐필러리 코터의 개요를, 도 1의 a, b, 도 2의 a, b 및 도 3의 a, b를 참조해서 설명한다.
본 캐필러리 코터(10)는, 도 1의 a에 개념도를 나타낸 바와 같이, 도포액(20)을 모아 두는 탱크(11) 및 탱크(11) 내에 배치되고, 도면에 나타내지 않은 승강 장치에 의해 오르내리는 노즐(12)로 구성된다. 노즐(12)의 선단부에는 슬릿이 설치되고, 도 1의 b에 개념도를 나타낸 바와 같이, 도면에 나타내지 않은 승강 장치의 작동에 의해 노즐(12)을 상승 위치에 위치시켰을 때, 모세관현상에 의해 노즐(12)의 선단부의 슬릿으로부터 도포액(20)이 돌출한 상태가 된다. 한편, 슬릿은 도면의 지면수직방향으로 연장되어 있다.
도 2의 a에 개념도를 나타낸 바와 같이, 이 상태로 서브스트레이트(30)를 도면의 오른쪽으로부터 왼쪽 방향을 향하고, 도면에 나타내지 않은 이동 장치에 의해 이동시키면, 도 2의 b에 개념도를 나타낸 바와 같이, 모세관현상에 의해 노즐(12)의 선단부의 슬릿으로부터 돌출한 상태의 도포액(20)이 서브스트레이트(30)에 착액(도포)된다. 노즐(12)의 선단부와 서브스트레이트(30) 사이의 거리(갭)를 예를 들면 0.2mm로 유지하고, 서브스트레이트(30)의 이동 속도를 0.7m/분으로 한다. 한편, 서브스트레이트(30)에 착액(도포)된 도포액을 도포액(21)으로 나타낸다. 동시에, 탱크(11) 내의 도포액(20)이 모세관현상에 의해, 노즐(12)의 선단부의 슬릿으로 계속 공급된다. 도포액(20)의 서브스트레이트(30)로의 착액(도포)이 완료되면(도 3의 a의 개념도를 참조), 도면에 나타내지 않은 승강 장치의 작동에 의해 노즐(12)을 하강 위치에 위치시킨다(도 3의 b의 개념도를 참조). 이렇게 해서, 1매의 서브스트 레이트의 원하는 영역으로의 도포액의 착액이 완료된다.
[실시예1]
실시예1은, 본 발명의 패턴형성방법 및 본 발명의 제1의 태양에 관련되는 유기 전계 효과형 트랜지스터의 제조 방법에 관한 것이다. 이하, 서브스트레이트 등의 모식적인 일부 단면도인 도 4의 a∼d, 도 5의 a∼d를 참조해서, 실시예1의 패턴형성방법 및 실시예1의 유기 전계 효과형 트랜지스터의 제조 방법을 설명한다. 한편, 실시예1에 있어서는, 패턴형성방법을, 유기 전계 효과형 트랜지스터의 게이트 전극의 형성 및 채널 형성 영역의 형성에 적용한다.
또한 실시예1 혹은, 후술하는 실시예2∼실시예4에 있어서는, 채널 형성 영역(38)을 폴리-3-헥실티오펜(P3HP)의 톨루엔 용액에 기초하여 형성하고, 게이트 전극(34)을 PEDOT/PSS 수용액에 기초하여 형성한다. 여기에서, 이들 용액의 접촉 각 θ, θ′을, 이하의 표1에 나타낸다. 한편, 표1 중, 「OTS」는 옥타데실트리메톡시실란을 의미하고, 농도는 1 밀리 몰이다.
[표 1]
액체 고체 접촉 각
P3HP의 톨루엔 용액 SiO2 θ = 약 30도 이하
P3HP의 톨루엔 용액 Au θ = 약 30도 이하
P3HP의 톨루엔 용액 OTS θ′= 약 40도
PEDOT/PSS 수용액 SiO2 θ = 약 34도
PEDOT/PSS 수용액 OTS θ′= 약 110도
[공정-100]
우선, 글래스 기판(31) 및 그 표면에 SiO2로 이루어진 절연막(32)이 형성되어 이루어진 서브스트레이트(30) 위에 게이트 전극(34)을 형성한다. 구체적으로는, 절연막(32) 위에, 게이트 전극(34)을 형성해야 하는 부분이 제거된 옥타데실트리메톡시실란(OTS)으로 이루어진 피복층(33)을, 예를 들면 PDMS 스탬프법을 이용하여 형성한다. 이 상태를, 도 4의 a의 모식적인 일부 단면도에 나타낸다.
다음으로, 본 발명의 패턴형성방법을 적용한다. 구체적으로는, 도포액인 PEDOT/PSS 수용액을 도포하기 위한 노즐(12)을 서브스트레이트(30)의 아래쪽에 배치하고(도 1의 a, b 및 도 2의 a 참조), 습윤성이 제어된 서브스트레이트(30)의 면(즉, 피복층(33)이 형성된 서브스트레이트(30)의 면)을 하측을 향하게 한 상태에서, 노즐(12)과 서브스트레이트(30)를 상대적으로 이동시킴으로써(도 2의 a, b 및 도 3의 a 참조), 서브스트레이트(30)의 원하는 영역(구체적으로는, 게이트 전극(34)을 형성해야 하는 절연막(32)의 영역)에 도포액(34A)를 입힌다. 이 상태를, 도 4의 b의 모식적인 일부 단면도에 나타낸다. 그 후, 도포액(34A)을 건조시킴으로써, 도포액 건조 층으로 이루어진 패턴, 즉, PEDOT/PSS로 이루어진 게이트 전극(34)을 얻을 수 있다(도 4의 c의 모식적인 일부 단면도를 참조).
[공정-110]
다음으로, 전체 면에 게이트 절연층(35)을 형성한다. 구체적으로는, SiO2로 이루어진 게이트 절연층(35)을, 스퍼터링법에 기초해 전체 면에(구체적으로는, 게이트 전극(34) 및 피복층(33) 위에) 형성한다(도 4의 d의 모식적인 일부 단면도를 참조). 게이트 절연층(35)의 성막을 행할 때, 게이트 전극(34)의 일부를 하드 마스크로 덮음으로써, 게이트 전극(34)의 추출부(도면에는 나타내지 않는다)를 포토리소그래피 프로세스 없이 형성할 수 있다.
[공정-120]
그 후, 게이트 절연층(35) 위에, 소스/드레인 전극(36)을 형성한다. 구체적으로는, 밀착층으로서의 티탄(Ti) 층(도면에는 나타내지 않는다) 및 소스/드레인 전극(36)로서의 금(Au) 층을, 차례로, 진공증착법에 기초해 형성한다. 이렇게 해서, 도 5의 a에 나타낸 구조를 얻을 수 있다. 밀착층 및 소스/드레인 전극(36)의 성막을 행할 때, 채널 형성 영역(38)을 형성해야 하는 영역을 하드 마스크로 덮음으로써, 소스/드레인 전극(36)을 포토리소그래피 프로세스 없이 형성할 수 있다.
[공정-130]
다음으로, 소스/드레인 전극(36)과 소스/드레인 전극(36) 사이의 게이트 절연층(35)의 부분에 채널 형성 영역(38)을 형성한다.
그를 위해, 우선, 채널 형성 영역(38)을 형성해야 하는 부분이 제거된 옥타데실트리메톡시실란(OTS)으로 이루어진 피복층(37)을, 예를 들면 PDMS 스탬프법을 이용하여 형성한다. 이 상태를, 도 5의 b의 모식적인 일부 단면도에 나타낸다.
그리고, P3HP의 톨루엔 용액(5 그램/리터)으로 이루어진 유기 반도체 재료 도포액을 도포하기 위한 노즐(12)을 서브스트레이트(30)의 아래쪽에 배치하고(도 1 의 a, b 및 도 2의 a 참조), 게이트 절연층(35) 및 소스/드레인 전극(36)이 형성되고, 습윤성이 제어된 서브스트레이트 면(즉, 피복층(37)이 형성된 서브스트레이트(30)의 면)을 하측을 향하게 한 상태에서, 노즐(12)과 서브스트레이트(30)를 상대적으로 이동시킴으로써(도 2의 a, b 및 도 3의 a 참조), 소스/드레인 전극(36)과 소스/드레인 전극(36) 사이의 게이트 절연층(35)의 부분에 유기 반도체 재료 도포액(38A)을 입힌다. 이 상태를, 도 5의 c의 모식적인 일부 단면도에 나타낸다. 그 후, 유기 반도체 재료 도포액(38A)을 건조시킴으로써, 유기반도체 재료인 P3HP로 이루어진 채널 형성 영역(38)을 얻을 수 있다(도 5의 d의 모식적인 일부 단면도를 참조).
혹은 또한, 말해 바꾸면, 도포액인 P3HP의 톨루엔 용액을 도포하기 위한 노즐(12)을 서브스트레이트(30)의 아래쪽에 배치하고(도 1의 a, b 및 도 2의 a 참조), 습윤성이 제어된 서브스트레이트(30)의 면(즉, 피복층(37)이 형성된 서브스트레이트(30)의 면)을 하측을 향하게 한 상태에서, 노즐(12)과 서브스트레이트(30)를 상대적으로 이동시킴으로써(도 2의 a, b 및 도 3의 a 참조), 서브스트레이트(30)의 원하는 영역(구체적으로는, 채널 형성 영역(38)을 형성해야 하는 게이트 절연층(35))에 도포액(38A)을 입힌다(도 5의 c의 모식적인 일부 단면도를 참조). 그 후, 도포액(38A)을 건조시킴으로써, 도포액 건조 층으로 이루어진 패턴, 즉, P3HP로 이루어진 채널 형성 영역(38)을 얻을 수 있다(도 5의 d의 모식적인 일부 단면도를 참조).
[공정-140]
마지막으로, 전체 면에 패시베이션 막인 절연층(도면에는 나타내지 않는다)을 형성하고, 소스/드레인 전극(36)의 윗 쪽의 절연층에 개구부를 형성하고, 개구부 내를 포함하는 전체 면에 배선 재료층을 형성한 후, 배선 재료층을 패터닝 함으로써, 소스/드레인 전극(36)에 접속된 배선(도면에는 나타내지 않는다)이 절연층 위에 형성된, 바텀 게이트/바텀 콘택트형 유기 전계 효과형 트랜지스터를 얻을 수 있다.
즉, 이 바텀 게이트/바텀 콘택트형 유기 전계 효과형 트랜지스터는,
(A) 서브스트레이트(30) 위에 형성된 게이트 전극(34),
(B) 게이트 전극(34) 위에 형성된 게이트 절연층(35),
(c) 게이트 절연층(35) 위에 형성된 소스/드레인 전극(36) 및
(D) 소스/드레인 전극(36) 사이의 게이트 절연층(35)의 부분 위에 형성된 채널 형성 영역(38)을 구비한다.
[실시예2]
실시예2는, 본 발명의 패턴형성방법 및 본 발명의 제2의 태양에 관련되는 유기 전계 효과형 트랜지스터의 제조 방법에 관한 것이다. 이하, 서브스트레이트 등의 모식적인 일부 단면도인 도 6의 a∼d을 참조하여, 실시예2의 패턴형성방법 및 실시예2의 유기 전계 효과형 트랜지스터의 제조 방법을 설명한다. 한편, 실시예2에 있어서도, 패턴형성방법을, 유기 전계 효과형 트랜지스터의 게이트 전극의 형성 및 채널 형성 영역의 형성에 적용한다.
[공정-200]
우선, 실시예1의 [공정-100]과 동일한 공정을 실행하고, 서브스트레이트(30) 위에 게이트 전극(34)을 형성한 후, 실시예1의 [공정-110]과 동일한 공정을 실행하여, 전체 면에 게이트 절연층(35)을 형성한다.
[공정-210]
다음으로, 게이트 절연층(35) 위에 채널 형성 영역(38) 및 채널 형성 영역 연장부(39)를 형성한다. 구체적으로는, 실시예1의 [공정-130]과 동일한 공정을 실행한다. 즉, 우선, 채널 형성 영역(38) 및 채널 형성 영역 연장부(39)를 형성해야 하는 부분이 제거된 옥타데실트리메톡시실란(OTS)으로 이루어진 피복층(37)을, 예를 들면 PDMS 스탬프법을 이용하여 형성한다. 이 상태를, 도 6의 a의 모식적인 일부 단면도에 나타낸다.
그리고, P3HP의 톨루엔 용액(5 그램/리터)으로 이루어진 유기 반도체 재료 도포액을 도포하기 위한 노즐(12)을 서브스트레이트(30)의 아래쪽에 배치하고(도 1의 a, b 및 도 2의 a 참조), 게이트 절연층(35)이 형성되고, 습윤성이 제어된 서브스트레이트(30)의 면(즉, 피복층(37)이 형성된 서브스트레이트(30)의 면)을 하측을 향하게 한 상태에서, 노즐(12)과 서브스트레이트(30)를 상대적으로 이동시킴으로써(도 2의 a, b 및 도 3의 a 참조), 게이트 절연층(35)에 유기 반도체 재료 도포액(38A)을 입힌다. 이 상태를, 도 6의 b의 모식적인 일부 단면도에 나타낸다. 그 후, 유기 반도체 재료 도포액(38A)을 건조시킴으로써, 유기반도체 재료인 P3HP로 이루어진 채널 형성 영역(38)을 얻을 수 있다(도 6의 c의 모식적인 일부 단면도를 참조).
혹은 또한, 말해 바꾸면, 도포액인 P3HP의 톨루엔 용액을 도포하기 위한 노즐(12)을 서브스트레이트(30)의 아래쪽에 배치하고(도 1의 a, b 및 도 2의 a 참조), 습윤성이 제어된 서브스트레이트(30)의 면(즉, 피복층(37)이 형성된 서브스트레이트(30)의 면)을 하측을 향하게 한 상태에서, 노즐(12)과 서브스트레이트(30)를 상대적으로 이동시킴으로써(도 2의 a, b 및 도 3의 a 참조), 서브스트레이트(30)의 원하는 영역(구체적으로는, 채널 형성 영역(38)을 형성해야 하는 게이트 절연층(35)의 영역)에 도포액(38A)을 입힌다(도 6의 b의 모식적인 일부 단면도를 참조). 그 후, 도포액(38A)을 건조시킴으로써, 도포액 건조 층으로 이루어진 패턴, 즉, P3HP로 이루어진 채널 형성 영역(38)을 얻을 수 있다(도 6의 c의 모식적인 일부 단면도를 참조).
[공정-220]
그 후, 실시예1의 [공정-120]과 동일한 공정을 실행하고, 채널 형성 영역 연장부(39) 위에, 소스/드레인 전극(36)을 형성한다. 구체적으로는, 밀착층으로서의 티탄(Ti)층(도면에는 나타내지 않는다) 및 소스/드레인 전극(36)로서의 금(Au)층을, 차례로, 진공증착법에 기초해 형성한다. 이렇게 해서, 도 6의 d에 나타낸 구조를 얻을 수 있다. 밀착층 및 소스/드레인 전극(36)의 성막을 행할 때, 채널 형성 영역(38)을 하드 마스크로 덮음으로써, 소스/드레인 전극(36)을 포토리소그래피 프로세스 없이 형성할 수 있다.
[공정-230]
마지막으로, 실시예1의 [공정-140]과 동일한 공정을 실행함으로써, 바텀 게 이트/톱 콘택트형 유기 전계 효과형 트랜지스터를 얻을 수 있다.
즉, 이 바텀 게이트/톱 콘택트형 유기 전계 효과형 트랜지스터는,
(A) 서브스트레이트(30) 위에 형성된 게이트 전극(34),
(B) 게이트 전극(34) 위에 형성된 게이트 절연층(35),
(C) 게이트 절연층(35) 위에 형성된 채널 형성 영역(38) 및 채널 형성 영역 연장부(39) 및,
(D) 채널 형성 영역 연장부(39) 위에 형성된 소스/드레인 전극(36)을 구비한다.
[실시예3]
실시예3은, 본 발명의 패턴형성방법 및 본 발명의 제3의 태양에 관련되는 유기 전계 효과형 트랜지스터의 제조 방법에 관한 것이다. 이하, 서브스트레이트 등의 모식적인 일부 단면도인 도 7의 a∼d 및 도 8의 a∼b을 참조해서, 실시예3의 패턴형성방법 및 실시예3의 유기 전계 효과형 트랜지스터의 제조 방법을 설명한다. 한편, 실시예3에서도, 패턴형성방법을, 유기 전계 효과형 트랜지스터의 게이트 전극의 형성 및 채널 형성 영역의 형성에 적용한다.
[공정-300]
우선, 글래스 기판(31) 및 그 표면에 SiO2로 이루어진 절연막(32)이 형성되어 이루어진 서브스트레이트(30) 위에 소스/드레인 전극(36)을, 예를 들면 리프트 오프법에 기초해 형성한다. 구체적으로는, 절연막(32) 위에, 소스/드레인 전극(36) 을 형성해야 하는 부분이 제거된 레지스트층을 포토리소그래피 기술에 기초해 형성하고, 다음으로, 밀착층으로서의 티탄(Ti)층(도면에는 나타내지 않는다) 및 소스/드레인 전극(36)으로서의 금(Au)층을, 차례로, 진공증착법에 기초해 형성한 후, 레지스트층을 제거한다. 이렇게 해서, 도 7의 a에 나타낸 구조를 얻을 수 있다.
[공정-310]
다음으로, 소스/드레인 전극(36)과 소스/드레인 전극(36) 사이의 서브스트레이트(30) (더 구체적으로는 절연막(32))의 부분에 채널 형성 영역(38)을 형성한다.
이를 위해, 우선, 채널 형성 영역(38)을 형성해야 하는 부분이 제거된 옥타데실트리메톡시실란(OTS)으로 이루어진 피복층(33)을, 예를 들면 PDMS 스탬프법을 이용하여 형성한다. 이 상태를, 도 7의 b의 모식적인 일부 단면도에 나타낸다.
그리고, P3HP의 톨루엔 용액(5 그램/리터)으로 이루어진 유기 반도체 재료 도포액을 도포하기 위한 노즐(12)을 서브스트레이트(30)의 아래쪽에 배치하고(도 1의 a, b 및 도 2의 a 참조), 소스/드레인 전극(36)이 형성되고, 습윤성이 제어된 서브스트레이트 면(즉, 피복층(33)이 형성된 서브스트레이트(30)의 면)을 하측을 향하게 한 상태에서, 노즐(12)과 서브스트레이트(30)를 상대적으로 이동시킴으로써(도 2의 a, b 및 도 3의 a 참조), 소스/드레인 전극(36)과 소스/드레인 전극(36) 사이의 서브스트레이트(30)의 부분에 유기 반도체 재료 도포액(38A)을 입힌다. 이 상태를, 도 7의 c의 모식적인 일부 단면도에 나타낸다. 그 후, 유기 반도체 재료 도포액(38A)을 건조시킴으로써, 유기반도체 재료인 P3HP로 이루어진 채널 형성 영역(38)을 얻을 수 있다(도 7의 d의 모식적인 일부 단면도를 참조).
혹은 또한, 말해 바꾸면, 도포액인 P3HP의 톨루엔 용액을 도포하기 위한 노즐(12)을 서브스트레이트(30)의 아래쪽에 배치하고(도 1의 a, b 및 도 2의 a 참조), 습윤성이 제어된 서브스트레이트(30)의 면(즉, 피복층(33)이 형성된 서브스트레이트(30)의 면)을 하측을 향하게 한 상태에서, 노즐(12)과 서브스트레이트(30)를 상대적으로 이동시킴으로써(도 2의 a, b 및 도 3의 a 참조), 서브스트레이트(30)의 원하는 영역(구체적으로는, 채널 형성 영역(38)을 형성해야 하는 절연막(32)의 영역)에 도포액(38A)을 입힌다(도 7의 (C)의 모식적인 일부 단면도를 참조). 그 후, 도포액(38A)을 건조시킴으로써, 도포액 건조 층으로 이루어진 패턴, 즉, P3HP로 이루어진 채널 형성 영역(38)을 얻을 수 있다(도 7의 d의 모식적인 일부 단면도를 참조).
[공정-320]
다음으로, 전체 면에 게이트 절연층(35)을 형성한다. 구체적으로는, SiO2로 이루어진 게이트 절연층(35)을, 스퍼터링법에 기초해 전체 면에(구체적으로는, 채널 형성 영역(38) 및 피복층(33) 위에) 형성한다(도 8의 a의 모식적인 일부 단면도를 참조).
[공정-330]
그 후, 게이트 절연층(35) 위에, 게이트 전극(34)을 형성한다. 구체적으로는, 실시예1의 [공정-100]과 동일한 공정을 실행한다. 즉, 우선, 게이트 절연층(35) 위에, 게이트 전극(34)을 형성해야 하는 부분이 제거된 옥타데실트리메톡시실 란(OTS)으로 이루어진 피복층(37)을, 예를 들면 PDMS 스탬프법을 이용하여 형성한다. 다음으로, 본 발명의 패턴형성방법을 적용한다. 구체적으로는, 도포액인 PEDOT/PSS 수용액을 도포하기 위한 노즐(12)을 서브스트레이트(30)의 아래쪽에 배치하고(도 1의 a, b 및 도 2의 a 참조), 습윤성이 제어된 서브스트레이트(30)의 면(즉, 피복층(37)이 형성된 서브스트레이트(30)의 면)을 하측을 향하게 한 상태에서, 노즐(12)과 서브스트레이트(30)를 상대적으로 이동시킴으로써(도 2의 a, b 및 도 3의 a 참조), 서브스트레이트(30)의 원하는 영역(구체적으로는, 게이트 전극(34)을 형성해야 하는 게이트 절연층(35)의 영역)에 도포액을 입힌다. 그 후, 도포액을 건조시킴으로써, 도포액 건조층으로 이루어진 패턴, 즉, PEDOT/PSS로 이루어진 게이트 전극(34)을 얻을 수 있다(도 8의 b의 모식적인 일부 단면도를 참조).
[공정-340]
마지막으로, 실시예1의 [공정-140]과 동일한 공정을 실행함으로써, 톱 게이트/바텀 콘택트형 유기 전계 효과형 트랜지스터를 얻을 수 있다.
즉, 이 톱 게이트/바텀 콘택트형 유기 전계 효과형 트랜지스터는,
(A) 서브스트레이트(30) 위에 형성된 소스/드레인 전극(36),
(B) 소스/드레인 전극(36) 사이의 서브스트레이트(30)의 부분 위에 형성된 채널 형성 영역(38),
(C) 채널 형성 영역(38) 위에 형성된 게이트 절연층(35) 및,
(D) 게이트 절연층(35) 위에 형성된 게이트 전극(34)을 구비한다.
[실시예4]
실시예4는, 본 발명의 패턴형성방법 및 본 발명의 제4의 태양에 관련되는 유기 전계 효과형 트랜지스터의 제조 방법에 관한 것이다. 이하, 서브스트레이트 등의 모식적인 일부 단면도인 도 9의 a∼d 및 도 10의 a∼b를 참조해서, 실시예4의 패턴형성방법 및 실시예4의 유기 전계 효과형 트랜지스터의 제조 방법을 설명한다. 한편, 실시예4에서도, 패턴형성방법을, 유기 전계 효과형 트랜지스터의 게이트 전극의 형성 및 채널 형성 영역의 형성에 적용한다.
[공정-400]
우선, 서브스트레이트(30) 위에 채널 형성 영역(38) 및 채널 형성 영역 연장부(39)를 형성한다.
이를 위해, 우선, 채널 형성 영역(38)을 형성해야 하는 부분이 제거된 옥타데실트리메톡시실란(OTS)으로 이루어진 피복층(33)을, 예를 들면 PDMS 스탬프법을 이용하여 형성한다. 이 상태를, 도 9의 a의 모식적인 일부 단면도에 나타낸다.
그리고, P3HP의 톨루엔 용액(5 그램/리터)으로 이루어진 유기반도체 재료 도포액을 도포하기 위한 노즐(12)을 서브스트레이트(30)의 아래쪽에 배치하고(도 1의 a, b 및 도 2의 a 참조), 습윤성이 제어된 서브스트레이트 면(즉, 피복층(33)이 형성된 서브스트레이트(30)의 면)을 하측을 향하게 한 상태에서, 노즐(12)과 서브스트레이트(30)를 상대적으로 이동시킴으로써(도 2의 a, b 및 도 3의 a 참조), 서브스트레이트(30)의 부분에 유기 반도체 재료 도포액(38A)을 입힌다. 이 상태를, 도 9의 b의 모식적인 일부 단면도에 나타낸다. 그 후, 유기 반도체 재료 도포액(38A)을 건조시킴으로써, 유기반도체 재료인 P3HP로 이루어진 채널 형성 영역(38) 및 채 널 형성 영역 연장부(39)를 얻을 수 있다(도 9의 c의 모식적인 일부 단면도를 참조).
혹은 또한, 말해 바꾸면, 도포액인 P3HP의 톨루엔 용액을 도포하기 위한 노즐(12)을 서브스트레이트(30)의 아래쪽에 배치하고(도 1의 a, b 및 도 2의 a 참조), 습윤성이 제어된 서브스트레이트(30)의 면(즉, 피복층(33)이 형성된 서브스트레이트(30)의 면)을 하측을 향하게 한 상태에서, 노즐(12)과 서브스트레이트(30)를 상대적으로 이동시킴으로써(도 2의 a, b 및 도 3의 a 참조), 서브스트레이트(30)의 원하는 영역(구체적으로는, 채널 형성 영역(38)을 형성해야 하는 절연막(32)의 영역)에 도포액(38A)을 입힌다(도 9의 b의 모식적인 일부 단면도를 참조). 그 후, 도포액(38A)을 건조시킴으로써, 도포액 건조 층으로 이루어진 패턴, 즉, P3HP로 이루어진 채널 형성 영역(38) 및 채널 형성 영역 연장부(39)를 얻을 수 있다(도 9의 c의 모식적인 일부 단면도를 참조).
[공정-410]
그 후, 채널 형성 영역 연장부(39) 위에, 소스/드레인 전극(36)을 형성한다. 구체적으로는, 밀착층으로서의 티탄(Ti)층(도면에는 나타내지 않는다) 및 소스/드레인 전극(36)로서의 금(Au)층을, 차례로, 진공증착법에 기초해 형성한다. 이렇게 해서, 도 9의 d에 나타낸 구조를 얻을 수 있다. 소스/드레인 전극(36)의 성막을 행할 때, 채널 형성 영역(38)을 형성해야 하는 영역을 하드 마스크로 덮음으로써, 소스/드레인 전극(36)을 포토리소그래피 프로세스 없이 형성할 수 있다.
[공정-420]
다음으로, 전체 면에 게이트 절연층(35)을 형성한다. 구체적으로는, SiO2로 이루어진 게이트 절연층(35)을, 스퍼터링법에 기초해 전체 면에(구체적으로는, 채널 형성 영역(38) 및 소스/드레인 전극(36) 위에) 형성한다(도 10의 a의 모식적인 일부 단면도를 참조).
[공정-430]
그 후, 실시예3의 [공정-330]과 동일한 공정을 실행한다. 즉, 게이트 절연층(35) 위에, 게이트 전극(34)을 형성한다. 이를 위해, 우선, 게이트 절연층(35) 위에, 게이트 전극(34)을 형성해야 하는 부분이 제거된 옥타데실트리메톡시실란(OTS)으로 이루어진 피복층(37)을, 예를 들면 PDMS 스탬프법을 이용하여 형성한다. 다음으로, 본 발명의 패턴형성방법을 적용한다. 구체적으로는, 도포액인 PEDOT/PSS 수용액을 도포하기 위한 노즐(12)을 서브스트레이트(30)의 아래쪽에 배치하고(도 1의 a, b 및 도 2의 a 참조), 습윤성이 제어된 서브스트레이트(30)의 면(즉, 피복층(37)이 형성된 서브스트레이트(30)의 면)을 하측을 향하게 한 상태에서, 노즐(12)과 서브스트레이트(30)를 상대적으로 이동시킴으로써(도 2의 a, b 및 도 3의 a 참조), 서브스트레이트(30)의 원하는 영역(구체적으로는, 게이트 전극(34)을 형성해야 하는 게이트 절연층(35)의 영역)에 도포액을 입힌다. 그 후, 도포액을 건조시킴으로써, 도포액 건조 층으로 이루어진 패턴, 즉, PEDOT/PSS로 이루어진 게이트 전극(34)을 얻을 수 있다(도 10의 b의 모식적인 일부 단면도를 참조).
[공정-440]
마지막으로, 실시예1의 [공정-140]과 동일한 공정을 실행함으로써, 톱 게이트/톱 콘택트형 유기 전계 효과형 트랜지스터를 얻을 수 있다.
즉, 이 톱 게이트/톱 콘택트형 유기 전계 효과형 트랜지스터는,
(A) 서브스트레이트(30) 위에 형성된 채널 형성 영역(38) 및 채널 형성 영역 연장부(39),
(B) 채널 형성 영역 연장부(39) 위에 형성된 소스/드레인 전극(36),
(C) 소스/드레인 전극(36) 및 채널 형성 영역(38) 위에 형성된 게이트 절연층(35) 및,
(D) 게이트 절연층(35) 위에 형성된 게이트 전극(34)을 구비한다.
[실시예5]
실시예5는, 본 발명의 패턴형성방법에 관한 것이다. 실시예5에 있어서는, 원하는 영역으로서의 오목부 및 볼록부를 가지는 요철구조를 서브스트레이트(30)에 형성함으로써 서브스트레이트(30)의 면의 습윤성을 제어한다. 그리고, 오목부에 도포액을 입힌다. 또한, 도포액 건조 층으로 이루어진 패턴을 얻은 후, 이 패턴을 제2의 서브스트레이트에 전사한다.
구체적으로는, 도 11의 a에 모식적인 일부 단면도를 나타낸 바와 같이, 글래스 기판(41)으로 이루어진 서브스트레이트(30)에, 원하는 영역으로서의 오목부(42) 및 볼록부(43)를 가지는 요철구조를 형성한다. 한편, 볼록부(43)는, 두께 수 nm의 퍼플루오로옥틸트리클로로실란으로 구성되고, 예를 들면 리프트 오프법을 이용하여 형성할 수 있다.
이 상태에서, 본 발명의 패턴형성방법을 실행한다. 즉, 도포액인 P3HP의 톨루엔 용액을 도포하기 위한 노즐(12)을 서브스트레이트(30)의 아래쪽에 배치하고(도 1의 a, b 및 도 2의 a 참조), 습윤성이 제어된 서브스트레이트(30)의 면(즉, 요철구조가 형성된 서브스트레이트(30)의 면)을 하측을 향하게 한 상태에서, 노즐(12)과 서브스트레이트(30)를 상대적으로 이동시킴으로써(도 2의 a, b 및 도 3의 a 참조), 서브스트레이트(30)의 원하는 영역(구체적으로는, 오목부(42))에 도포액(44A)을 입힌다(도 11의 b의 모식적인 일부 단면도를 참조). 그 후, 도포액(44A)을 건조시킴으로써, 도포액 건조 층으로 이루어진 패턴(44), 즉, 예를 들면 P3HP로 이루어진 채널 형성 영역을 구성하는 층을 얻을 수 있다.
그 후, 그 패턴인 채널 형성 영역을 구성하는 층을, 예를 들면 도 5의 a에 나타낸 상태의 제2의 서브스트레이트, 도 6의 a에 나타낸 상태의 제2의 서브스트레이트(단, 피복층(37)의 형성은 불필요), 도 7의 a에 나타낸 상태의 제2의 서브스트레이트, 도 9의 a에 나타낸 상태의 제2의 서브스트레이트(단, 피복층(33)의 형성은 불필요)에 전사함으로써, 제2의 서브스트레이트에 원하는 패턴인 채널 형성 영역(38)을 형성해도 된다.
혹은 또한, 서브스트레이트(30)의 원하는 영역(구체적으로는, 오목부(42))에 도포액(44A)을 입히고, 다음으로, 도포액(44A)을 건조시킴으로써, 도포액 건조 층으로 이루어진 패턴(44), 즉, 예를 들면 PEDOT/PSS로 이루어진 게이트 전극을 구성하는 층을 얻을 수 있다. 그 후, 이 패턴인 게이트 전극을 구성하는 층을, 예를 들면 도 4의 a에 나타낸 상태의 제2의 서브스트레이트(단, 피복층(33)의 형성은 불필 요), 도 8의 a에 나타낸 상태의 제2의 서브스트레이트에 전사함으로써, 제2의 서브스트레이트에 원하는 패턴인 게이트 전극(34)을 형성해도 된다.
혹은 또한, 서브스트레이트(30)의 원하는 영역(구체적으로는, 오목부(42))에 도포액(44A)을 입히고, 다음으로, 도포액(44A)을 건조시킴으로써, 도포액 건조 층으로 이루어진 패턴(44), 즉, 예를 들면 PEDOT/PSS로 이루어진 소스/드레인 전극을 구성하는 층을 얻을 수 있다. 그 후, 이 패턴인 소스/드레인 전극을 구성하는 층을, 예를 들면 도 4의 d에 나타낸 상태의 제2의 서브스트레이트, 도 7의 a에 나타낸 소스/드레인 전극(36)을 형성하기 전의 상태의 제2의 서브스트레이트, 도 9의 c에 나타낸 상태의 제2의 서브스트레이트에 전사함으로써, 제2의 서브스트레이트에 원하는 패턴인 소스/드레인 전극(36)을 형성해도 된다.
패턴의 제2의 서브스트레이트로의 전사의 구체적인 방법으로서, 요철이 있는 스탬프(불소계 수지로 제작된 스탬프, 혹은, 불소계 수지로 표면처리된 기판으로 제작된 스탬프, 혹은, 10 밀리 몰의 OTS처리가 되어 있는 스탬프)의 볼록부에, 예를 들면 폴리-3-헥실티오펜(P3HP)을 잉크로서 얹고, 그 후, 전체 면이 평탄한 PDMS(실리콘 고무)에 스탬프의 볼록 면에 얹혀진 P3HP을 전사하고, 다음으로, PDMS에 전사된 P3HP을 원하는 제2의 서브스트레이트에 전사하는 방법을 예시할 수 있다.
[실시예6]
실시예6은, 실시예5의 변형이다. 이하, 서브스트레이트 등의 모식적인 일부 단면도인 도 12의 a∼d을 참조해서, 실시예6의 패턴형성방법을 설명한다.
실시예6에 있어서는, 우선, 글래스 기판(51)으로 이루어진 서브스트레이트(30)의 표면에, 널리 알려진 포토리소그래피 기술에 기초하여, 레지스트 층(52)을 형성한다(도 12의 a 참조).
다음으로, 발액성 표면 처리제인 퍼플루오로옥틸트리클로로실란의 메타키실렌헥사플로라이드 용액(글래스 기판(51)에 대한 접촉 각 θ' = 약 120도) 안에 서브스트레이트 전체를 담금으로써 혹은, 이 용액의 증기에 노출시킴으로써 레지스트 층(52)에 의해 덮어져 있지 않은 서브스트레이트(30)의 부분에 발수 처리를 실시한다(도 12의 b 참조).
다음으로, 레지스트 층(52)을 제거한 후, 친액성의 표면 처리제인 아미노트리클로로실란의 무수 에탄올 용액(글래스 기판(51)에 대한 접촉 각 θ = 약 30도 이하) 안에 서브스트레이트 전체를 담금으로써, 레지스트 층(52)에 의해 덮였던 서브스트레이트(30)의 부분에 친수 처리를 실시한다(도 12의 c 참조). 한편, 발수 처리 표면에는 아미노트리클로로실란이 붙는 경우는 없다.
이 상태에서, 본 발명의 패턴형성방법을 실행한다. 즉, 도포액인 PEDOT/PSS의 수용액을 도포하기 위한 노즐(12)을 서브스트레이트(30)의 아래쪽에 배치하고(도 1의 a, b 및 도 2의 a 참조), 습윤성이 제어된 서브스트레이트(30)의 면(즉, 친수 처리 표면 및 발수 처리 표면을 가지는 서브스트레이트(30)의 면)을 하측을 향하게 한 상태에서, 노즐(12)과 서브스트레이트(30)를 상대적으로 이동시킴으로써(도 2의 a, b 및 도 3의 a 참조), 서브스트레이트(30)의 원하는 영역(구체적으로는, 친수 처리 표면)에 도포액(54A)을 입힌다(도 12의 d의 모식적인 일부 단면도를 참 조). 그 후, 도포액(54A)을 건조시킴으로써, 도포액 건조 층으로 이루어진 패턴(54)을 얻을 수 있다. 그 후, 이 패턴을, 실시예5에서 설명한 것과 동일한 방법으로 제2의 서브스트레이트로의 전사를 하면 좋다.
[실시예7]
실시예7은, 본 발명의 플렉시블 프린트 회로기판의 제조 방법에 관한 것이다.
실시예7의 플렉시블 프린트 회로기판의 제조 방법에 있어서는, 우선, 예를 들면 두께 100 μm의 PES필름으로 이루어진 서브스트레이트(30)의 표면에 산소 플라스마처리를 실행하고, 서브스트레이트(30)의 표면을 친수 처리 표면으로 한다. 다음으로, 건식간접정전복사기를 이용하여 토너 입자를 이러한 서브스트레이트(30)의 표면에 전사, 정착시킴으로써, 토너 입자로 이루어지고, 패터닝 된 발액성 영역을 서브스트레이트(30)의 표면에 형성한다. 한편, 서브스트레이트(30)는 가뇨성을 가지고 있으므로, 이상의 조작은, 롤 모양의 서브스트레이트(30)에 대하여, 소위 롤 투 롤로 행할 수 있다.
다음으로, 예를 들면 PEDOT/PSS수용액으로 이루어진 도전재료 도포액을 도포하기 위한 노즐(12)을 서브스트레이트(30)의 아래쪽에 배치하고(도 1의 a, b 및 도 2의 a 참조), 습윤성이 제어된 서브스트레이트 면(토너 입자로 이루어지고, 패터닝 된 발액성 영역이 표면에 형성되고, 그 밖의 영역은 친수 처리 표면인 서브스트레이트(30)의 면)을 하측을 향하게 한 상태에서, 노즐(12)과 서브스트레이트(30)를 상대적으로 이동시킴으로써(도 2의 a, b 및 도 3의 a 참조), 서브스트레이트(30)에 도전재료 도포액을 입힌 후, 도전재료 도포액을 건조시킴으로써, 도전재료 도포액 건조 층(구체적으로는, PEDOT/PSS층)으로 이루어진 회로 패턴(플렉시블 프린트 회로기판)을 얻을 수 있다. 한편, 경우에 따라서는, 이렇게 해서 얻어진 회로 패턴을 제2의 서브스트레이트로 전사해도 된다.
이상, 본 발명을 바람직한 실시예에 근거해 설명했지만, 본 발명은 이들 실시예에 한정되지는 않는다. 유기 전계 효과형 트랜지스터나 플렉시블 프린트 회로기판의 구조나 구성, 제조 조건, 제조 방법은 예시이며, 적당하게 변경할 수 있다. 본 발명에 의해 얻어진 유기 전계 효과형 트랜지스터(TFT)를, 디스플레이장치나 각종의 전자기기에 적용, 사용할 경우, 지지체나 지지 부재에 다수의 TFT를 집적한 모노리식 집적회로로서도 가능하고, 각 TFT를 절단해서 개별화하고, 디스크리트 부품으로서 사용해도 된다. 또한, 본 발명의 패턴형성방법을, 예를 들면 유기 일렉트로 루미네센스 표시장치, 유기 태양 전지, 각종 센서, 컬러 필터의 제조에 적용할 수 있다.
본 발명에서는, 도포액 등을 도포하기 위한 노즐을 서브스트레이트 등의 아래쪽에 배치하고, 습윤성이 제어된 서브스트레이트 등의 면을 하측을 향하게 한 상태에서, 노즐과 서브스트레이트 등을 상대적으로 이동시킴으로써, 서브스트레이트 등의 원하는 영역에 도포액 등을 입히기 때문에, 원래, 도포액이 존재해서는 안 되는 영역에까지, 중력의 영향에 의해, 도포액 등이 존재하거나, 도포액 등이 고이고, 원하는 패턴을 얻는 것이 곤란하게 되는 종래의 코팅법에 있어서의 문제점을 확실하게 해결할 수 있다. 그리고, 도포액 등을 대면적의 서브스트레이트 등에 비교적 용이하게, 게다가, 높은 정밀도로 착액, 도포할 수 있고, 도포액 등의 낭비도 없다. 또한, 낮은 점도의 도포액을 사용하는 것이 가능해지고, 패턴 등의 형성 정밀도의 향상을 꾀할 수 있다.

Claims (9)

  1. 도포액을 도포하기 위한 노즐을 서브스트레이트의 아래쪽에 배치하고, 습윤성이 제어된 서브스트레이트 면을 하측을 향하게 한 상태에서, 노즐과 서브스트레이트를 상대적으로 이동시킴으로써, 서브스트레이트의 원하는 영역에 도포액을 입힌 후, 도포액을 건조시킴으로써, 도포액 건조 층으로 이루어진 패턴을 얻는 것이고,
    원하는 영역으로서의 오목부 및 볼록부를 가지는 요철구조를 서브스트레이트에 형성함으로써, 서브스트레이트 면의 습윤성을 제어하고,
    오목부에 도포액을 입히는 것을 특징으로 하는 패턴형성방법.
  2. 도포액을 도포하기 위한 노즐을 서브스트레이트의 아래쪽에 배치하고, 습윤성이 제어된 서브스트레이트 면을 하측을 향하게 한 상태에서, 노즐과 서브스트레이트를 상대적으로 이동시킴으로써, 서브스트레이트의 원하는 영역에 도포액을 입힌 후, 도포액을 건조시킴으로써, 도포액 건조 층으로 이루어진 패턴을 얻는 것이고,
    상기 서브스트레이트의 원하는 영역을 친액성으로 할 경우, 상기 서브스트레이트의 원하는 영역 이외의 영역을 소액성 혹은 발액성으로 하거나, 상기 서브스트레이트의 원하는 영역을 소액성으로 할 경우, 상기 서브스트레이트의 원하는 영역 이외의 영역을 발액성으로 하는 것을 특징으로 하는 패턴형성방법.
  3. 도포액을 도포하기 위한 노즐을 서브스트레이트의 아래쪽에 배치하고, 습윤성이 제어된 서브스트레이트 면을 하측을 향하게 한 상태에서, 노즐과 서브스트레이트를 상대적으로 이동시킴으로써, 서브스트레이트의 원하는 영역에 도포액을 입힌 후, 도포액을 건조시킴으로써, 도포액 건조 층으로 이루어진 패턴을 얻는 것이고,
    도포액 건조 층으로 이루어진 패턴을 얻은 후, 상기 패턴을 제2의 서브스트레이트에 전사하고, 상기 패턴의 제2의 서브스트레이트로의 전사는, 요철이 있는 스탬프의 볼록부에, 잉크를 얹은 후, 전체 면이 평탄한 실리콘 고무에, 상기 스탬프의 볼록 면에 얹혀진 상기 잉크를 전사하며, 이후, 상기 실리콘 고무에 전사된 상기 잉크를 원하는 제2의 서브스트레이트에 전사하는 방법을 통해 이루어지는 것을 특징으로 하는 패턴형성방법.
  4. 삭제
  5. (A) 서브스트레이트 위에 게이트 전극을 형성한 후,
    (B) 전체 면에 게이트 절연층을 형성하고, 다음으로,
    (C) 게이트 절연층 위에 소스/드레인 전극을 형성한 후,
    (D) 소스/드레인 전극과 소스/드레인 전극 사이의 게이트 절연층의 부분에 채널 형성 영역을 형성하는, 각 공정으로 이루어지는 유기 전계 효과형 트랜지스터의 제조 방법이며,
    상기 공정 (D)에 있어서, 유기 반도체 재료 도포액을 도포하기 위한 노즐을 서브스트레이트의 아래쪽에 배치하고, 게이트 절연층 및 소스/드레인 전극이 형성되고, 습윤성이 제어된 서브스트레이트 면을 하측을 향하게 한 상태에서, 노즐과 서브스트레이트를 상대적으로 이동시킴으로써, 소스/드레인 전극과 소스/드레인 전극 사이의 게이트 절연층의 부분에 유기 반도체 재료 도포액을 입힌 후, 유기 반도체 재료 도포액을 건조시킴으로써, 유기 반도체 재료로 이루어진 채널 형성 영역을 얻는 것을 특징으로 하는 유기 전계 효과형 트랜지스터의 제조 방법.
  6. (A) 서브스트레이트 위에 게이트 전극을 형성한 후,
    (B) 전체 면에 게이트 절연층을 형성하고, 다음으로,
    (C) 게이트 절연층 위에 채널 형성 영역 및 채널 형성 영역 연장부를 형성한 후,
    (D) 채널 형성 영역 연장부 위에 소스/드레인 전극을 형성하는, 각 공정으로 이루어지는 유기 전계 효과형 트랜지스터의 제조 방법이며,
    상기 공정(C)에 있어서, 유기 반도체 재료 도포액을 도포하기 위한 노즐을 서브스트레이트의 아래쪽에 배치하고, 게이트 절연층이 형성되고, 습윤성이 제어된 서브스트레이트 면을 하측을 향하게 한 상태에서, 노즐과 서브스트레이트를 상대적으로 이동시킴으로써, 게이트 절연층에 유기 반도체 재료 도포액을 입힌 후, 유기 반도체 재료 도포액을 건조시킴으로써, 유기 반도체 재료로 이루어진 채널 형성 영역 및 채널 형성 영역 연장부를 얻는 것을 특징으로 하는 유기 전계 효과형 트랜지스터의 제조 방법.
  7. (A) 서브스트레이트 위에 소스/드레인 전극을 형성한 후,
    (B) 소스/드레인 전극과 소스/드레인 전극 사이의 서브스트레이트의 부분에 채널 형성 영역을 형성하고, 다음으로,
    (C) 전체 면에 게이트 절연층을 형성한 후,
    (D) 게이트 절연층 위에 게이트 전극을 형성하는, 각 공정으로 이루어지는 유기 전계 효과형 트랜지스터의 제조 방법이며,
    상기 공정 (B)에 있어서, 유기 반도체 재료 도포액을 도포하기 위한 노즐을 서브스트레이트의 아래쪽에 배치하고, 소스/드레인 전극이 형성되고, 습윤성이 제어된 서브스트레이트 면을 하측을 향하게 한 상태에서, 노즐과 서브스트레이트를 상대적으로 이동시킴으로써, 소스/드레인 전극과 소스/드레인 전극 사이의 서브스트레이트의 부분에 유기 반도체 재료 도포액을 입힌 후, 유기 반도체 재료 도포액을 건조시킴으로써, 유기 반도체 재료로 이루어진 채널 형성 영역을 얻는 것을 특징으로 하는 유기 전계 효과형 트랜지스터의 제조 방법.
  8. (A) 서브스트레이트 위에 채널 형성 영역 및 채널 형성 영역 연장부를 형성한 후,
    (B) 채널 형성 영역 연장부 위에 소스/드레인 전극을 형성하고, 다음으로,
    (C) 전체 면에 게이트 절연층을 형성한 후,
    (D) 게이트 절연층 위에 게이트 전극을 형성하는, 각 공정으로 이루어지는 유기 전계 효과형 트랜지스터의 제조 방법이며,
    상기 공정 (A)에 있어서, 유기 반도체 재료 도포액을 도포하기 위한 노즐을 서브스트레이트의 아래쪽에 배치하고, 습윤성이 제어된 서브스트레이트 면을 하측을 향하게 한 상태에서, 노즐과 서브스트레이트를 상대적으로 이동시킴으로써, 서 브스트레이트에 유기 반도체 재료 도포액을 입힌 후, 유기 반도체 재료 도포액을 건조시킴으로써, 유기 반도체 재료로 이루어진 채널 형성 영역 및 채널 형성 영역 연장부를 얻는 것을 특징으로 하는 유기 전계 효과형 트랜지스터의 제조 방법.
  9. 삭제
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