KR101176741B1 - 반도체 장치에 대한 플라즈마 처리 - Google Patents

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Abstract

폴리머층을 가진 반도체 장치 및 그 제조 방법이 제공된다. 상기 폴리머층의 표면에 대한 투-스텝 플라즈마 처리는 상기 폴리머층의 표면을 거칠게 만들며 오염물질들을 느슨해지도록 하는 제1 플라즈마 공정 및 상기 폴리머층을 보다 매끄럽게 만들거나 상기 폴리머층을 덜 거칠게 만드는 제2 플라즈마 공정을 포함한다. 상기 제1 플라즈마 공정에 의해 느슨해진 상기 오염물질들을 제거하기 위해 상기 제1 플라즈마 공정과 상기 제2 플라즈마 공정 사이에 식각 공정이 사용될 수 있다. 일 실시예에서, 상기 폴리머층은, AFM(Atomic Force Microscopy)에 의해 표면적 차이 백분율(SDAP) 지표로 측정시 약 1% 내지 약 8% 사이의 표면 거칠기를 나타내며, 그리고/또는, 약 1% 이하의 Ti, 약 1% 이하의 F, 약 1.5% 이하의 Sn, 및 약 0.4% 이하의 Pb에 해당하는 표면 오염물질들을 갖는다.

Description

반도체 장치에 대한 플라즈마 처리{Plasma Treatment for Semiconductor Devices}
본 발명은 일반적으로 반도체 장치들(semiconductor devices)에 관한 것으로서, 보다 특정적으로는, 오염물질들을 감소 또는 방지하기 위한 목적의, 반도체 장치들을 위한 플라즈마-처리 표면들(plasma-treated surfaces)에 관한 것이다.
집적 회로(IC)의 발명 이래로, 반도체 산업은 다양한 전자 부품들(예로써, 트랜지스터, 다이오드, 저항, 커패시터, 등)의 집적도의 계속적인 향상에 기해 계속적인 고속 성장을 겪어 왔다. 무엇보다도, 이러한 집적도 향상은 최소 피처 사이즈(feature size)의 반복적인 감소의 결과이며, 이는 정해진 영역에 더 많은 부품들이 통합되는 것을 가능하게 한다.
지난 수 십년 간, 반도체 산업 전체에 영향을 미치는 반도체 패키징(packaging)에 대한 많은 변화들이 또한 있었다. 다양한 IC 장치들에 대한 높은 처리량의 조립을 위해 표면-실장 기술(surface-mount technology : SMT) 및 볼 그리드 어레이(ball grid array: BGA) 패키지의 도입은 일반적으로 중요한 단계들이 되었으며, 동시에 인쇄회로보드 상의 패드 피치(pad pitch)가 감소될 수 있었다. 통상적으로 패키지된 IC들은 다이(die) 상의 금속 패드들 및 몰딩된 레진 패키지들(molded resin packages) 사이에서 가는 금 와이어(fine gold wire)에 의해 기본적으로 상호연결된 구조를 갖는다. 반면, 일부 CSP 또는 BGA 패키지들은 다이 상의 접촉부들과 기판 상의 접촉부들 간의 전기적 연결을 제공하기 위한 솔더 범프들(solder bump)에 의존하며, 여기서 상기 기판은 예로써 패키징 기판, 인쇄회로보드(PCB), 다른 다이/웨이퍼, 등이 해당된다. 다른 CSP 또는 BGA 패키지들은 도전성 필라(pillar) 상에 배치된 솔더 볼(ball) 또는 범프(bump)를 사용하며, 구조적 통합성을 위한 솔더링된 조인트(soldered joint)에 의존한다. 이러한 경우들에 있어서, 기판 표면을 보호하기 위해 솔더 볼들 또는 범프들 주변의 기판을 폴리머(polymer) 물질로 덮는 것이 전형적이다. 기계적 강도를 제공하고 주변 오염물질로부터 보호하기 위해, IC와 하측 기판(예로써, 패키징 기판) 사이에 언더필(underfill) 물질이 또한 전형적으로 배치된다.
일부 장치들에 있어서, 폴리머 표면이 의도적으로 거칠게 되어짐으로써, 산호(coral) 같은 표면이 생성된다. 이러한 거친 표면은 폴리머 물질과 언더필 물질 사이에서 더 강한 결합을 생성하며, 그 결과 상기 언더필 물질과 상기 폴리머 표면 사이의 박리(delamination)가 감소되는 것으로 믿어졌다. 하지만, 이러한 거친 표면은 공정 중에 추가적인 오염물질들을 또한 유발한다는 것이 발견되었다. 예를 들어, 상기 거친 표면들은 후면 박형화 공정(backside thinning process) 중에, 적용된 테이프로부터 생기는 테이프 잔류물(residue)의 양을 증가시키는 것으로 보인다.
보다 적은 오염물질들 및 보다 작은 거칠기를 지니는 표면을 가진 폴리머층을 제공하기 위한 투-스텝 플라즈마 처리 공정이 제공된다. 상기 폴리머층 위에 언더-범프 금속배선(UBM: under-bump metallization) 구조를 형성하는 식각 공정을 수행한 이후, 제1 플라즈마 처리 공정이 수행된다. 상기 제1 플라즈마 처리 공정은 상기 폴리머층의 표면을 거칠게 만들며 오염물질들을 느슨해지게 한다. 그 느슨해진 오염물질들을 제거하기 위해 식각 공정이 수행될 수 있다. 이후, 상기 폴리머층을 보다 매끄럽게 하기 위해 또는 상기 폴리머층의 표면을 덜 거칠게 만들기 위해 제2 플라즈마 처리 공정이 수행될 수 있다. 일 실시예에서, 상기 폴리머층은, AFM(Atomic Force Microscopy)에 의해 표면적 차이 백분율(SDAP) 지표로 측정시 약 1% 내지 약 8% 사이의 표면 거칠기를 나타내며, 그리고/또는, 약 1% 미만의 Ti, 약 1% 미만의 F, 약 1.5% 미만의 Sn, 및 약 0.4% 미만의 Pb에 해당하는 표면 오염물질들을 갖는다.
다른 실시예들이 개시된다.
실시예들 및 그것들의 이점들을 보다 완전하게 이해하기 위해, 이하에서는 첨부된 도면들과 연계된 이하의 설명들이 참조된다.
도 1-7은 일 실시예에 따른 반도체 장치 형성 방법의 여러 중간 단계들을 도시한다.
도 8은 단일-스텝 플라즈마 공정 및 투-스텝 플라즈마 공정을 사용하여 제조된 표면들의 사진들을 포함한다.
도 9는 단일-스텝 플라즈마 공정 및 투-스텝 플라즈마 공정을 사용하여 제조된 샘플들의 표면 거칠기를 비교한 그래프이다.
도 10은 단일-스텝 플라즈마 공정 및 투-스텝 플라즈마 공정을 사용한 샘플들에서 발견되는 오염물질들을 비교한 표들이다.
이하에서는 본 발명의 실시예들에 대한 제조 및 사용이 설명된다. 하지만, 그 실시예들은 폭넓은 특정 항목들로 구체화될 수 있는 많은 응용 가능한 발명적 개념들을 제공한다. 설명되는 특정 실시예들은 단지 본 발명을 제조하고 사용하는 특정 방법들에 대한 예시적인 것에 불과하며 본 발명의 범위를 제한하는 것은 아님을 이해해야 한다.
여기에 개시되는 실시예들은 반도체 장치들에 사용되기 위해 오염물질들이 없는 표면을 제공하는 폴리머 표면(polymer surface)들을 위한 투-스텝 플라즈마 처리(two-step plasma treatment)의 사용에 관한 것이다. 이하에서 설명되는 바와 같이, 기판 표면으로부터 오염물질들을 우선 제거하기 위한 제1 플라즈마 처리 공정 및 그 표면을 보다 매끄럽게 하기 위한 제2 플라즈마 처리 공정을 사용하는 실시예들이 개시되며, 여기서 기판은 다이, 웨이퍼, 인쇄회로보드, 패키징 기판 등일 수 있다. 여기에서 설명되는 공정은 실질적으로 오염물질이 없는 표면을 가능하게 할 뿐만 아니라 보다 매끄러운 표면을 제공하는 것을 가능하게 하는 것으로 믿어지고 있으며, 상기 매끄러운 표면 상에서는 예로써 테이핑(taping) 공정으로부터 생기는 추가적인 오염이 감소 및/또는 방지될 수 있다. 다양한 도면들 및 예시적 실시예들에 걸쳐, 동일한 요소들을 가리키기 위해 동일한 참조 번호들이 사용된다.
도 1-7은 일 실시예에 따라 반도체 장치 형성 방법의 여러 중간 단계들을 도시한다. 먼저 도 1을 참조하면, 일 실시예에 따른 기판(102)의 일부분이 도시되어 있으며, 상기 기판(102)은 그 위에 형성된 선택적 전기 회로(104)를 갖는다. 기판(102)은 예로써 도핑된(doped) 또는 비도핑된(undoped) 벌크 실리콘(bulk silicon), 또는 SOI(semiconductor-on-insulator) 기판의 활성층(active layer)을 포함할 수 있다. 일반적으로, SOI 기판은 절연체층(insulator layer) 상에 형성된 반도체 물질(예로써 실리콘) 층을 포함한다. 상기 절연체층은 예로써 매립 옥사이드(buried oxide: BOX) 층 또는 실리콘 옥사이드(silicon oxide) 층일 수 있다. 상기 절연체층은 기판(전형적으로 실리콘 또는 글래스 기판) 상에 구비된다. 멀티층(multi-layered) 기판 또는 그레디언트(gradient) 기판이 사용될 수도 있다.
상기 기판(102) 상에 형성된 상기 선택적 전기 회로(104)는 특정적 적용에 적합한 전기 회로의 어떤 유형일 수 있다. 일 실시예에서, 상기 전기 회로(104)는 기판(102) 상에 형성된 전기 장치들을 포함하며 그 전기 장치들 위에는 하나 이상의 유전체층들(dielectrical layers)이 구비된다. 상기 전기 장치들 간의 전기 신호들을 루팅(routing)하기 위해 유전체층들 사이에 금속층이 형성될 수 있다. 전기 장치들은 하나 이상의 유전체 층들 내에 형성될 수도 있다.
예를 들어, 상기 전기 회로(104)는 하나 이상의 기능들을 형성하기 위해 상호 연결된, 트랜지스터들, 커패시터들, 저항들, 다이오드들, 포토-다이오드들, 퓨즈(fuse)들 등과 같은 다양한 N-타입 메탈-옥사이드 반도체(NMOS) 장치들 및/또는 P-타입 메탈-옥사이드 반도체(PMOS) 장치들을 포함할 수 있다. 상기 기능들은 메모리 구조들, 프로세싱 구조들, 센서들, 증폭기들(amplifiers), 파워 분배기(power distribution), 입출력 회로 등을 포함할 수 있다. 상기 예들은 일부 예시적 실시예들의 적용들을 단지 추가적으로 설명하기 위한 예시 목적으로 제공된 것이지 본 발명을 어떤 방식으로 제한하기 위해 의도된 것이 아님을 당업자라면 이해할 것이다. 특정 적용에 적합한 다른 회로가 사용될 수 있다.
도 1에서는 중간 유전체(ILD: inter-layer dielectric) 층(108)이 또한 보여진다. ILD 층(108)은, 스피닝(spinning), 화학기상증착(CVD), 및 플라즈마-촉진(plasma-enhanced) CVD(PECVD)와 같은 종래에 공지된 적절한 방법에 의해, 예로써 로우(low)-K 유전체 물질로 형성될 수 있으며, 이때 상기 로우-K 유전체 물질은 예로써 PSG(phosphosilicate glass), BPSG(borophosphosilicate glass), FSG(fluorinated silicate glass), SiOxCy, 스핀-온-글래스(Spin-On-Glass), 스핀-온-폴리머(Spin-On-Polymer), 실리콘 카본 물질(silicon carbon material), 이들의 화합물들, 이들의 혼합물들, 이들의 조합들 등이 해당된다. 상기 ILD 층(108)은 복수의 유전체 층들을 포함할 수 있음을 또한 유의해야 한다.
상기 전기 회로(104)에 전기적 접촉을 제공하기 위해 ILD 층(108)을 통하도록 접촉부들(110)과 같은 접촉부들이 형성된다. 상기 접촉부들(110)은 예로써, ILD 층(108) 상에 포토레지스트(photoresist) 물질을 증착하고 패터닝하여 접촉부들(110)이 될 ILD 층(108)의 일부분들을 노출시키는 포토리소그래피 기술들을 사용하여 형성될 수 있다. 상기 ILD 층(108)에 개구들을 생성하기 위해 이방성 건식 식각(anisotropic dry etch) 공정과 같은 식각 공정이 사용될 수 있다. 상기 개구들은 확산 베리어층(diffusion barrier layer) 및/또는 접착층(미도시)이 입혀지며(lined), 도전성 물질로 채워질 수 있다. 일 실시예에서, 상기 확산 베리어층은 TaN, Ta, TiN, Ti, CoW 등으로 이루어진 하나 이상의 층들을 포함하고, 상기 도전성 물질은 구리, 텅스텐, 알루미늄, 은, 및 이들의 조합들 등을 포함함으로써, 도 1에 도시된 바와 같은 접촉부들(110)을 형성할 수 있다.
상기 ILD 층(108) 위에는 하나 이상의 인터-메탈 유전체(IMD: inter-metal dielectric) 층들(112) 및 그와 관련된 금속배선 층들(metallization layers)(미도시)이 형성된다. 일반적으로, 하나 이상의 IMD 층들(112) 및 관련 금속배선 층들은 전기 회로(104)를 서로 상호연결하기 위해 그리고 외부 전기 연결부들을 제공하기 위해 사용된다. 상기 IMD 층들(112)은 PECVD 기술들 또는 고밀도 플라즈마 CVD(HDPCVD)에 의해 형성되는 FSG와 같은 로우-K 유전체 물질로 형성될 수 있으며, 중간 식각 차단층들(intermediate etch stop layers)을 포함할 수 있다. 외부 전기 연결부들을 제공하기 위해 최상부 IMD 층에 접촉부들(114)이 제공된다.
인접한 유전체층들(예로써, ILD 층 108과 IMD 층들 112) 사이에 하나 이상의 식각 차단층들(미도시)이 배치될 수 있음을 유의해야 한다. 일반적으로, 상기 식각 차단층들은 비아들(vias) 및/또는 접촉부들을 형성할 때 식각 공정을 차단하는 메카니즘을 제공한다. 상기 식각 차단층들은 인접층들(예로써, 하측의 반도체 기판 102, 상측의 ILD 층 108, 및 상측의 IMD 층들 112)과는 다른 식각 선택성을 가진 유전체 물질로 형성된다. 일 실시예에서, 식각 차단층들은 CVD 또는 PECVD 기술들에 의해 증착되는, SiN, SiCN, SiCO, CN, 이들의 조합들 등으로 형성될 수 있다.
보호층(116)은 SiN, 플라즈마-촉진 옥사이드(PEOX: plasma-enhance oxide), 플라즈마-촉진 SiN(PE-SiN: plasma-enhanced SiN), 비도핑 실리케이트 글래스(USG: undoped silicate glass), 플라즈마-촉진 USG(PE-USG: plasma-enhanced USG) 등과 같은 유전체 물질로 형성될 수 있으며, 상기 접촉부들(114) 위에 개구를 제공하고 여러 외부 오염물질들로부터 하측의 층들을 보호하기 위해 최상부 IMD 층(112)의 표면 위에서 패터닝될 수 있다. 이후, 상기 보호층(116) 위에 도전성 패드들(118)이 형성되고 패터닝된다. 상기 도전성 패드들(118)은 전기적 연결부를 제공하며, 이 전기적 연결부 상에는 외부 연결들을 위해 구리 필라 구조(copper pillar structure)와 같은 UBM 구조가 형성될 수 있다. 상기 도전성 패드들(118)은 구리, 텅스텐, 알루미늄, 은, 이들의 조합들 등과 같은 적합한 어떤 도전성 물질들로 형성될 수 있다.
도 1에 도시된 바와 같이 상기 도전성 패드들(118) 위에 제1 패시베이션 층(120)과 같은 하나 이상의 패시베이션 층들이 형성되고 패터닝된다. 제1 패시베이션 층(120)은 CVD, 물리적 기상 증착(physical vapor deposition: PVD) 등과 같은 적절한 방법에 의해 SiN, USG, PE-USG, PE-SiN, 이들의 조합들 등과 같은 유전체 물질로 형성될 수 있다. 일 실시예에서, 패시베이션 층(120)은 SiN 및 PE-USG로 이루어진 멀티층 구조를 포함한다.
당업자는 도전성 패드들의 단일 층 및 패시베이션 층이 단지 예시적 목적으로 보여진 것임을 이해할 것이다. 그리하여, 다른 실시예들은 어떤 개수의 도전성 층들 및/또는 패시베이션 층들을 포함할 수 있다. 또한, 하나 이상의 도전성 층들은 요망되는 핀(pin) 또는 볼(ball)/범프(bump) 레이아웃을 제공하는 재분배 층(redistribution layer: RDL)로서 작용할 수 있음이 이해되어야 한다.
이상 설명된 구조를 형성하기 위해 어떠한 것이든 적합한 공정이 사용될 수 있지만 여기에서 보다 상세하게 설명하지는 않는다. 위 설명은 실시예의 특징들에 대한 일반적인 설명을 제공하는 것이며 다른 많은 특징들이 존재할 수 있음을 당업자라면 이해할 것이다. 예를 들어, 다른 회로, 라이너들(liners), 베리어 층들, 언더-범프 금속배선(under-bump metallization) 구조들 등이 존재할 수 있다. 위 설명은 여기에서 논의된 실시예들에 대한 항목을 제공하기 위한 것에 지나지 않으며 특정 실시예들에 대한 어떤 청구항들의 명세(disclosure) 또는 범위(scope)를 제한하기 위한 것은 아니다.
전술한 실시예에서의 기판(102)은 그 기판(102)이 통합 회로 다이(integrated circuit die)의 일부분에 해당하는 실시예이다. 다른 실시예들에서, 상기 기판(102)은 삽입체(interposer)(그 위에 형성되는 능동적 및/또는 수동적 전기적 요소들을 갖거나 갖지 않음), 패키징 기판, 라미네이트(laminate) 기판, 고밀도 상호연결부(interconnect) 등일 수 있다. 이러한 다른 실시예들은 전술한 다양한 층들을 갖거나 갖지 않을 수 있으며 추가적인 층들을 가질 수 있다.
도 2는 제1 패시베이션층(120) 위에 형성되며 도전성 패드들(118)의 적어도 일부를 노출하도록 패터닝된 제2 패시베이션층(210)을 도시한다. 제2 패시베이션 층(210)은 예로써, 리소그래피 공정 등과 같은 적합한 어떤 공정에 의해 형성되는 폴리머(예로써, 폴리이미드(polyimide), 폴리벤조옥사졸(polybenzoxasole) 등)일 수 있다.
도 3은 제2 패시베이션 층(210)의 표면 상에 배치되는 UBM 시드층(under bump metallization seed layer)(310)을 도시한다. UBM 시드층(310)은 도전성 물질의 얇은 층으로서 후속 공정 단계들 도중 보다 두꺼운 층의 형성을 돕는다. 일 실시예에서, UBM 시드층(310)은 CVD 또는 PVD 기술들을 사용하여 Cu, Ti, Ta, TiN, TaN, 이들의 조합들 등으로 이루어진 얇은 층과 같은 하나 이상의 얇은 도전성 층을 증착함으로써 형성될 수 있다. 예를 들어, 일 실시예에서, 베리어 필름을 형성하기 위해 PVD 공정에 의해 Ti 층이 증착되며 상기 Ti 층 위에 PVD 공정에 의해 Cu 층이 증착된다. 상기 Ti 층은 Cu가 하측의 층들 안으로 확산되는 것을 방지 또는 감소하는 것을 돕는다. 다른 물질들, 두께들 및 공정들이 사용될 수 있다.
이후, 도 3에 도시된 바와 같이, 일 실시예에 따라 UBM 시드층(310) 위에 패턴 마스크(patterned mask: 312)가 형성되어 패터닝된다. 패턴 마스크(312)는, 아래에서 보다 상세히 설명되는 바와 같이 후속적으로 형성되는 도전성 필러(conductive pillar)의 측방 경계들을 정의한다. 패턴 마스크(312)는 패턴 포토레지스트 마스크(patterned photoresist mask), 하드 마스크(hard mask), 이들의 조합들 등일 수 있다.
도 4는 일 실시예에 따라 도전성 필러(410)의 형성을 도시한다. 도전성 필러(410)는 Cu, Ni, Pt, Al, 이들의 조합들 등을 포함하는 적합한 어떤 도전성 물질로 형성될 수 있으며, PVD, CVD, ECD(electrochemical deposition), MBE(molecular beam epitaxy), ALD(atomic layer deposition), 전해도금(electroplating) 등을 포함하는 적합한 기술들 몇 가지를 통해 형성될 수 있다. 웨이퍼 전체 표면 상에 컨포멀 층(conformal layer)을 증착(예로써, PVD 및 CVD)하는 것과 같은 일부 실시예들에서, 패턴 마스크(312)의 표면으로부터 과잉의 도전성 물질을 제거하기 위해 식각 또는 평탄화 공정(예로써, CMP(chemical mechanical polishing))을 수행하는 것이 바람직할 수 있다.
도전성 필러(410)는 단지 예시적 목적으로 얇은 층으로서 도시된 것임을 또한 유의해야 한다. 다른 실시예들에서, 도전성 필러(410)는 상당히 더 두꺼워질 수 있으며, 예로써 약 20 ㎛ 내지 약 50 ㎛ 사이의 두께를 가질 수 있다. 도전성 필러(410)는 요망되는 적용에 적합한 어떤 두께를 가질 수 있다. 도전성 필러(410)는 다양한 형상들을 가질 수도 있다.
도 4는 도전성 필러(410) 위에 형성된 선택적인 도전성 캡층(conductive cap layer: 412)의 형성을 또한 도시한다. 보다 자세히 후술되는 바와 같이, 도전성 필러(410) 위에 솔더(solder) 물질이 형성된다. 솔더링 공정 도중, 솔더 물질과 하측 표면 간의 접합부(joint)에는 IMC 층(inter-metallic compound layer)(미도시)이 자연적으로 형성될 수 있다. 어떤 물질들은 다른 것들에 비하여 보다 강하고 보다 내구성 있는 IMC 층을 생성할 수 있다는 것이 발견되었다. 그리하여, 보다 바람직한 특성들을 가진 IMC 층을 제공하기 위해 도전성 캡층(412)과 같은 캡층을 형성하는 것이 바람직할 수 있다. 예를 들어, 도전성 필러(410)가 구리로 형성되는 일 실시예에서, 니켈로 형성된 도전성 캡층(412)이 바람직할 수 있다. Pt, Au, Ag, 이들의 조합들 등 같은 다른 물질들이 사용될 수도 있다. PVD, CVD, ECD, MBE, ALD, 전해도금 등을 포함하는 적합한 기술들 몇 가지를 통해 상기 도전성 캡층(412)이 형성될 수 있다.
또한, 도 4는 솔더 물질(414)의 형성을 또한 도시한다. 일 실시예에서, 솔더 물질(414)은 SnPb, 고-납 물질(high-Pb material)(예로써, Pb95Sn5), Sn-베이스 솔더(Sn-based solder), 무연 솔더(lead-free solder), 공융 솔더(eutectic solder), 또는 적합한 다른 도전성 물질을 포함한다.
이후, 도 5에 도시된 바와 같이, 패턴 마스크(312)(도 4 참조)가 제거될 수 있다. 패턴 마스크(312)가 포토레지스트 물질들로 형성되는 실시예들에서, 포토레지스트는 예로써, 에틸 랙테이트(ethyl lactate), 애니졸(anisole), 에틸 부틸 아세테이트(methyl butyl acetate), 아밀 아세테이트(amyl acetate), 크레졸 노보락 레진(cresol novolak resin), 및 디아조 포토액티브 컴파운드(diazo photoactive compound)(SPR9로 지칭됨)의 혼합물과 같은 화학 용액에 의해 스트립되거나, 또는 다른 스트립 공정에 의해 스트립될 수 있다. 제2 패시베이션 층(210)의 표면으로부터 UBM 시드층(310)의 노출된 부분들을 제거하기 위해 제1 UBM 식각 공정이 수행될 수 있다. UBM 시드층(310)이 Ti 층 및 Cu 층을 포함하는 실시예에서는, 인산(H3PO4)과 과산화수소(H2O2)로 이루어진 화학 용액(DPP로 지칭됨)으로서 불산(hydrofluoric acid)이 1% 가미된 화학 용액에 의한 습식 침지(wet dip), 또는 다른 세정 공정이 사용될 수 있다.
도 5에 도시된 바와 같이, 전술한 클리닝 공정 이후에도, 제2 패시베이션 층(210)의 표면 상에 오염물질들(516)이 잔류할 수 있다. 이러한 오염물질들을 제거하기 위해, 하나 이상의 플라즈마 처리(plasma treatment)들이 수행된다. 일 실시예에서는, 제2 패시베이션 층(210)의 표면을 약간 거칠게 하기 위해 제1 플라즈마 처리가 수행됨으로써, 오염물질들(516)을 느슨해지게 한다. 제2 패시베이션 층(210)의 거칠기(roughness)를 감소시키기 위해(완전히 감소시키는 것은 아님), 후속으로 제2 플라즈마 처리가 수행된다.
일 실시예에서, 제1 플라즈마 처리는 약 500 내지 2000 와트(W)의 마이크로웨이브 파워 및 약 250 내지 약 500 와트의 RF 파워를 가지고 약 16 내지 약 100 Pa의 압력에서 약 100 내지 1000 sccm의 N2 유량을 사용하는 N2 플라즈마 처리를 포함한다. 이러한 N2 플라즈마 처리는 제2 패시베이션 층(210)이 충분히 거칠어지고 오염물질들(516)이 충분히 느슨해지도록 하기 위해 약 10 내지 90 초 동안 수행될 수 있다.
다른 실시예에서, 제1 플라즈마 처리는 약 500 내지 2000 와트(W)의 마이크로웨이브 파워 및 약 100 내지 약 400 와트의 RF 파워를 가지고 약 16 내지 약 100 Pa의 압력에서 약 50 내지 200 sccm의 CF4 유량 및 약 50 내지 200 sccm의 O2 유량을 사용하는 CF4/O2 플라즈마 처리를 포함한다. 이러한 CF4/O2 플라즈마 처리는 제2 패시베이션 층(210)이 충분히 거칠어지고 오염물질들(516)이 충분히 느슨해지도록 하기 위해 약 10 내지 90 초 동안 수행될 수 있다.
이후, 제2 UBM 식각 공정이 수행될 수 있다. 제1 플라즈마 처리에 의해 오염물질들이 느슨해진 후, 그 느슨해진 오염물질들을 제거하기 위해 제2 UBM 식각 공정이 사용될 수 있다. UBM 시드층(310)이 Ti 층 및 Cu 층을 포함하는 실시예에서, 제2 UBM 식각 공정은 1% HF 산(acid)에 의한 습식 침지를 포함할 수 있으며, 또는 다른 클리닝 공정이 사용될 수도 있다. UBM 시드층(310)이 Ti 층 및 Cu 층을 포함할 때 오염물질들(516)은 거의 Ti 오염물질들인 것으로 확인된다. 그리하여, 약 1% HF 산에 의한 습식 침지는 Ti 오염물질들을 주로 식각하도록 설계된다. 다른 오염물질들이 발견된다면, Cu 오염물질들을 제거하는 DPP 용액과 같은 다른 식각액(etchant)들이 사용될 수도 있다.
도 6은 제1 플라즈마 처리와 제2 UBM 식각 공정이 수행된 이후 제2 패시베이션 층(210)의 표면 거칠기 및 오염물질들(516)의 제거를 도시한다. 이 단계에서, 플라즈마 처리와 패시베이션 층(210) 물질(예로써, 폴리머) 간의 반응으로 인해 형성될 수 있는 어떤 부산물을 제거하기 위해 O2 플라즈마 처리가 수행될 수도 있다. 도 6은 솔더 리플로우(solder reflow) 공정을 또한 도시한다.
도 7은 일 실시예에 따른 제2 플라즈마 처리를 도시한다. 전술한 바와 같이, 다른 시스템들에서 사용되는 바와 같이, 후면 박형화(backside thinning)와 같은 후속 공정을 위한 테이프 또는 다른 접착제를 거친 표면에 적용하는 것은 보호층(210)의 거친 표면 상에 잔존하는 테이프 잔류물(residue)을 종종 발생시키며, 이는 제2 패시베이션 층(210)과 언더필 물질 사이의 박리를 일으킬 수 있다. 솔더 물질(414) 상의 테이프 잔류물은 콜드 조인트(cold joint)를 발생시킬 수도 있다. 이러한 상황들에서, 제2 패시베이션 층(210)의 표면을 보다 매끄럽게 하고 패시베이션 층(210)의 표면을 덜 거칠게 하기 위해 제2 플라즈마 처리를 수행하는 것이 바람직할 수 있다. 보다 매끄러운 이러한 표면은 테이프 잔류물을 덜 발생시킬 수 있다.
일 실시예에서, 상기 제2 플라즈마 처리는 약 500 내지 2000 와트(W)의 마이크로웨이브 파워 및 약 50 내지 약 250 와트의 RF 파워를 가지고 약 16 내지 약 100 Pa의 압력에서 약 100 내지 1000 sccm의 N2 유량을 사용하는 N2 플라즈마 처리를 포함한다. 이러한 N2 플라즈마 처리는 약 10 내지 90 초 동안 수행될 수 있다.
다른 실시예에서, 상기 제2 플라즈마 처리는 약 0 내지 1000 와트(W)의 마이크로웨이브 파워 및 약 50 내지 약 250 와트의 RF 파워를 가지고 약 16 내지 약 100 Pa의 압력에서 약 50 내지 200 sccm의 Ar 유량 및 약 50 내지 200 sccm의 O2 유량을 사용하는 Ar/O2 플라즈마 처리를 포함한다. 이러한 Ar/O2 플라즈마 처리는 약 10 내지 90 초 동안 수행될 수 있다.
도 8은 전술한 바와 같은 실시예들에 의해 얻어질 수 있는 결과물들을 도시한다. 도 8A-1 내지 도 8D-1은 전술한 바와 같은 투-스텝 플라즈마 공정을 거친 이후의 폴리머 표면에 대해 1000K SEM(Scanning Electron Microscope)에 의해 얻어진 이미지들을 도시한다. 도 8A-1 내지 도 8D-1의 표면 거칠기는, AFM(Atomic Force Microscopy)에 의해 표면적 차이 백분율(surface area difference percentage: SADP) 지표(index)로 측정시, 각각 2.84%, 2.92%, 2.2%, 및 3.9%의 표면 거칠기를 갖는 것으로 측정되었다. 일반적으로, SADP는 삼차원 표면의 거칠기를 측정하기 위해 사용될 수 있는 공식으로서, 표면 거칠기는 삼차원 면적과 이차원 면적 사이의 차이를 이차원 면적으로 나눈 후 100을 곱함으로써 산출된다. 즉, ((3D 면적 - 2D 면적)/(2D 면적)) * 100.
도 8A-2 내지 8D-2는 단일의 러프닝(roughning) 플라즈마 처리를 수행한 이후 폴리머 표면에 대해 1000K SEM에 의해 얻어진 이미지들을 도시한다. 이 표면들의 거칠기는 SAPD에 의해 측정시 각각 13.9%, 22.5%, 12.3%, 및 9.41%으로 측정되었다.
도 9는 투-스텝 플라즈마 공정 이후 제2 패시베이션 층(210)의 표면 거칠기를 단일-스텝 플라즈마 공정과 비교한 차이를 도시한다. 특히, 점선(900) 좌측의 샘플들은 전술한 바와 같은 투-스텝 공정을 사용한 이후 제2 패시베이션 층(210)의 표면 거칠기를 나타낸다. 점선(900) 우측의 샘플들은 단일 플라즈마 공정을 사용하는 이전 시스템들에서 보여지는 보호층의 표면 거칠기를 나타낸다. 도 9에 도시된 바와 같이, 투-스텝 플라즈마 공정시 표면 거칠기는 약 1% 내지 약 8%가 되는 반면, 단일-스텝 플라즈마 공정시 표면 거칠기는 8% 보다 크다.
도 10은 투-스텝 플라즈마 처리 및 단일-스텝 플라즈마 처리를 사용한 제2 패시베이션 층(210) 표면의 비교를 나타내는 두 개의 표들을 도시한다. 표 1004는 단일-스텝 플라즈마 처리 이후 보호층 표면 사에서 발견되는 Ti, F, Sn, 및 Pb의 양들을 나타내고, 표 1002는 투-스텝 플라즈마 처리 이후 상기 원소들의 양들을 나타내며, 그 양들은 XPS(X-ray Photoelectron Spectroscopy)에 의해 측정되었다. 도 10에서 보여지는 바와 같이, 상기 투-스텝 플라즈마 공정은 그 원소들 모두에 대해 그 양을 충분히 감소시킨다.
투-스텝 플라즈마 공정에 의해, UBM 시드층 잔류물이 효과적으로 제거되는 표면 거칠기가 얻어지면서도, 예로써 테이프로부터 나오는 접착제 오염물질을 감소 또는 방지하는 표면 거칠기가 얻어지는 것으로 확인된다.
실시예들 및 그것의 이점들이 상세하게 기술되었으나, 첨부된 청구항들에 의해 정의된 실시예들의 사상 및 범위를 벗어남 없이 여러 가지 수정들, 치환들 및 변경들이 가능함을 이해해야 할 것이다. 더욱이, 본 출원의 범위는 명세서에서 기술되어진 공정, 기계, 제조, 물질의 조합, 수단, 방법들 및 단계들에 관한 특정 실시예들에 제한되도록 하려는 것은 아니다. 해당 분야의 당업자는 본 발명이 개시하는 것으로부터, 현존하는 또는 이후 개발될, 앞서 기술된 대응하는 실시예들과 동일한 기능을 실질적으로 수행하거나 실질적으로 동일한 결과를 달성하는 공정, 기계, 제조, 물질의 조합, 수단들, 방법들, 또는 단계들이 본 명세서에 따라 유용될 수 있음을 이해할 것이다. 따라서, 첨부된 청구항들은 그 범위 내에서 그와 같은 공정들, 기계들, 제조, 물질의 조합, 수단들, 방법들, 또는 단계들을 포함하도록 의도되어진다. 추가적으로, 각각의 청구항은 개별 실시예를 구성하며, 여러 청구항들 및 실시예들의 조합은 본 명세서의 범위 내에 있다.

Claims (9)

  1. 접촉 패드를 가진 기판으로서, 상기 접촉패드는 상기 기판 위에 형성된 기판;
    AFM(Atomic Force Microscopy)에 의해 표면적 차이 백분율(SDAP) 지표로 측정시 1% 내지 8% 사이의 표면 거칠기를 가지며, 상기 접촉 패드의 적어도 일부분을 노출시키는 개구를 갖는, 상기 기판 위의 폴리머층; 및
    상기 개구를 통하도록 연장되며 상기 접촉 패드와 전기적인 접촉을 하는 언더범프 금속배선(UBM);을 포함하는 반도체 구조.
  2. 제1항에 있어서,
    상기 폴리머층은 폴리이미드 또는 폴리벤조옥사졸을 포함하는 반도체 구조.
  3. 제1항에 있어서,
    상기 폴리머층은 1% 미만의 Ti, 1% 미만의 F, 1.5% 미만의 Sn, 및 0.4% 미만의 Pb에 해당하는 표면 오염물질들을 갖는 반도체 구조.
  4. 제1항에 있어서,
    상기 반도체 구조는 상기 UBM 구조와 전기적인 접촉을 하는 도전성 범프를 더 포함하며, 상기 UBM 구조는 Ti 층 및 Cu 층을 포함하는 반도체 구조.
  5. 기판을 제공하는 단계;
    상기 기판 상에 접촉 패드를 형성하는 단계;
    상기 접촉 패드의 적어도 일부분이 노출되도록 상기 접촉 패드 위에 보호층을 형성하는 단계;
    상기 접촉 패드와 전기적인 접촉을 하는 언더범프 금속배선(UBM)을 형성하는 단계;
    상기 UBM 구조 상에 도전성 범프를 형성하는 단계;
    상기 보호층의 노출된 표면들 상에서, 상기 보호층의 표면을 거칠게 만드는 제1 플라즈마 공정을 수행하는 단계;
    상기 제1 플라즈마 공정을 수행한 이후 하나 이상의 공정 단계들을 수행하는 단계; 및
    상기 보호층의 노출된 표면들 상에서, 상기 보호층의 거칠기를 감소시키는 제2 플라즈마 공정을 수행하는 단계;를 포함하는 장치 형성 방법.
  6. 제5항에 있어서,
    상기 보호층은 폴리이미드 또는 폴리벤조옥사졸을 포함하는 장치 형성 방법.
  7. 제5항에 있어서,
    상기 하나 이상의 공정 단계들은 상기 보호층의 표면에 결합된 오염물질들을 제거하기 위한 식각 공정을 포함하고, 상기 오염물질들과 상기 보호층의 표면간의 결합력은 상기 제1 플라즈마 공정에 의해 느슨해지는 것인, 장치 형성 방법.
  8. 제5항에 있어서,
    상기 제1 플라즈마 공정은 N2 플라즈마 처리 또는 CF4/O2 플라즈마 처리를 포함하는 장치 형성 방법.
  9. 제5항에 있어서,
    상기 제2 플라즈마 공정은 N2 플라즈마 처리 또는 Ar/O2 플라즈마 처리를 포함하는 장치 형성 방법.
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