KR101174728B1 - 신호로 파워가 공급되는 집적 통신 회로 - Google Patents

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보리스 에이. 바크
브래드 엘. 그랜드
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제임스 디. 요더
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에이저 시스템즈 인크
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Abstract

일 실시예에서, 신호로 파워가 공급되는 집적 회로는 접지 노드, 공급 노드, 및 데이터 콘텐트 및 미리결정된 에너지를 갖는 입력 신호를 수신하기 위한 제 1 단자를 포함하는 집적 회로 다이를 포함한다. 제 1 단자에 접속되고, 입력 신호에 연관된 상기 데이터 콘텐트를 수신할 수 있는 수신 버퍼가 집적 회로 다이 상에 형성된다. 제 1 단자와 접지 노드 간에 접속된 제 1 다이오드, 및 제 1 단자와 공급 노드 간에 접속된 제 2 다이오드를 포함하는 정류기가 집적 회로 다이 상에 형성된다. 정류기는 입력 신호를 정류하여 입력 신호의 미리결정된 에너지의 적어도 일부를 공급 노드에 전달할 수 있고, 제 1 및 제 2 다이오드들 각각은 ESD 임펄스를 견딜 수 있다.

Description

신호로 파워가 공급되는 집적 통신 회로{SIGNAL-POWERED INTEGRATED COMMUNICATION CIRCUIT}
본원 발명은 일반적으로 신호로 파워가 공급되는 집적 통신 회로들에 관한 것이다.
전 세계에 걸쳐 감독 기관들(Regulatory agency)은 가입자 장비를 전화 네트워크들에 접속시키기 위한 표준들 및 규정들을 세웠다. 이들 규정들은 전화 네트워크에의 손상을 방지하고 네트워크에 또한 접속된 다른 장비와의 간섭을 완화시키기 위해 의도된 것이다. 그러나, 규정들은 종종 어려운 설계 과제들을 내놓았다.
예를 들면, 가입자 장비 혹은 데이터 모뎀과 같은 데이터 통신 장비는 일반적으로, 가입자 장비로부터 비롯되는 전압 서지들(voltages surges) 혹은 과도 현상들이 전화 네트워크에 유해한 영향을 미치는 것을 방지하기 위해 소정의 형태의 전기적 분리를 제공할 것이 요구된다. 또한, 전기적 분리는 전화 회선과 가입자 장비 간의 동작 전압들의 차이들에 연관된 잠재적 문제들을 제기한다. 특히, 전화 회선 전압들은 주어진 네트워크에 걸쳐 광범위하게 가변적일 수 있고, 종종 가입자 장비의 동작 전압을 초과할 수도 있다. 미국에서는, 1,500-볼트 분리가 현재 요구된다. 다른 나라들에서는, 미리정해진 분리가 3,000-4,000 볼트에 이를 수 있다.
전기적 분리의 필수 레벨을 제공하기 위한 많은 기술들이 이용되었다. 예를 들면, 적합한 레벨의 전기적 분리를 유지하면서 2-선 전화 회선과 모뎀 혹은 그외 다른 회로의 아날로그 프론트 엔드(front end) 간에 아날로그 신호들을 자기적으로 결합하기 위해 흔히 대형 아날로그 분리 트랜스포머들(transfomers)이 이용된다. 분리 트랜스포머는 잠재적으로 유해한 DC 성분들을 차단하여 데이터 접속의 양측들을 보호하는 기능을 한다.
분리 트랜스포머는 통상적으로 모뎀 기술 분야에서 데이터 액세스 장치(DAA)라고 불리는 것의 일부이다. DAA라는 용어는 일반적으로 중앙국에서 비롯되는 공중 전화 네트워크와 호스트 시스템 혹은 데이터 단말 장비의 디지털 데이터 버스간에 인터페이스를 제공하는 회로를 말한다. DAA는 전자기 간섭/무선 주파수 간섭(EMI/RFI)의 방사를 제어하기 위해 모뎀 혹은 유사 장치를 전화 회선으로부터 전기적으로 분리시킨다. 전기적 분리 외에도, DAA는 흔히 가입자 장비에 제공할 다수의 신호들(예를 들면, 링 신호)을 생성한다. DAA는 표준 전화들용으로 사용되는 이를테면 RJ11C 접속과 같은 전화 잭을 통해 전화 회선으로부터 신호들을 수신할 수도 있다.
전형적으로, 다수의 회로들은 전화 회선으로부터 정보를 얻어야 하며, 종종 호스트 시스템에 및 호스트 시스템으로부터 통신되는 각 신호에 대한 분리가 요구된다. 이러한 회로들은, 전송 및 수신 회로; 링 신호 검출 회로; 음성 및 데이터 전송간 스위칭(switching)을 위한 회로; 전화 번호들로 다이얼링(dialing)하기 위한 회로들; 회선 전류 검출 회로; 장비가 기능성 전화 회선에 결합됐음을 표시하기 위한 회로; 및 회선 단절 검출 회로를 포함할 수 있다. 종래의 DAA 설계들은 DAA의 각 기능을 위한 고 전압 분리 장벽에 걸친 별도의 신호 경로들 및 별도의 회선측 회로들을 이용한다. 이러한 종래의 설계는 바람직하지 못하게 과다한 분리 장벽들을 필요로 한다.
DAA에서 분리 장벽들의 수를 줄이기 위한 보다 최근의 해결책은 DAA 회로를 회선측 회로와 시스템측 회로로 분리하는 것이다. 회선측 회로는 전화 회선에 접속하는데 요구되는 아날로그 구성요소들을 포함하고, 시스템측 회로는 통상적으로 디지털 신호 처리 회로와, 호스트 시스템과 통신하기 위한 인터페이스 회로를 포함한다. 전화 회선으로부터 인입되는 아날로그 데이터 신호는 회선측 회로에서 아날로그-대-디지털 변환기(convert)를 통해 디지털화되고, "디지털" 분리 장벽을 거쳐 디지털 양방향 직렬 통신 링크를 통해 시스템측 회로에 전송된다. 이어서 디지털 데이터 신호는 시스템측 회로의 디지털 신호 처리 회로에 의해 처리될 수 있다. 반대로, 호스트 시스템으로부터의 디지털 데이터 신호들은 양방향 직렬 통신 링크를 통해 디지털 분리 장벽을 거쳐 회선측 회로에 전송될 수 있고, 여기서 디지털 데이터 신호들은 아날로그 신호들로 변환되어 전화 회선에 놓여진다.
그러나, 이러한 보다 최근의 DAA에서 일어나는 문제점은, 호스트 시스템 전력으로부터 분리된 별도의 DC 전원이 회선측 회로에 구비되어야 한다는 것이다. 분리된 전원을 제공하기 위한 2가지 주요 방법들이 제안되었다. 제 1의 방법에서, 전력은 디지털 펄스들의 스트림 형태로 별도의 전력 트랜스포머를 통해 호스트 시스템으로부터 회선측 회로에 전송된다. 펄스들은 회선측 회로 내의 정류기를 통해 DC 공급 전압으로 변환될 수 있는 AC 신호를 형성한다. 이러한 방법은 불리하게 디지털 데이터 신호들용 분리 장벽으로 동작하는 트랜스포머와, 회선측 회로에 전력을 제공하기 위한 다른 트랜스포머인 적어도 2개의 트랜스포머들을 요구한다.
제안된 제 2의 방법은 전화 회선 자체로부터 회선측 회로용 전력을 얻는 것이다. 그러나, 이 방법은, 독일 및 오스트리아를 포함한 어떤 나라들에서 전화 통신시스템들의 명세들이 DAA가 전화 회선으로부터 사용할 수 있는 전력량을 엄격하게 제한하기 때문에, 실제로는 구현하기 어렵다. 또한, 이 방법은, 가입자 장비와 전화 회사 중앙국 간에 거리가 증가함에 따라 전화 회선 상의 전압 강하가 증가하기 때문에, 가입자 장비가 전화 중앙국으로부터 위치되는 거리를 줄이는 경향이 있다.
데이터 신호들을 전달하고 전화 회선으로부터 전력을 드레인(drain)시키지 않으면서, 회선측 회로를 동작시키기에 충분한 전력을 전송할 수 있는 DAA 내 시스템측과 회선측 회로 간의 단일 디지털 통신 링크가 제공된다. 본 발명의 발명자들은 분리 트랜스포머를 사용하여 상당량의 전력이 시스템측 인터페이스 회로에서 회선측 인터페이스 회로로 전송될 수 있다는 것과, 단일 분리 트랜스포머를 통해 데이터 및 전력 모두를 전송함으로써 분리 장벽으로서 트랜스포머를 사용하는 비용이 크게 감소될 수 있다는 것을 알았다. 따라서, 통신 링크는 시스템측 인터페이스 회로, 회선측 인터페이스 회로, 및 데이터 및 전력 신호 모두가 전송될 수 있는 트랜스포머를 포함하는 분리 장벽을 포함한다. 각각의 인터페이스 회로는 업스트림(upstream) 통신 회로(회선측 혹은 시스템측)에 접속할 수 있고, 이 회로로부터 분리 장벽을 거쳐 다른 인터페이스 회로에 전송되는 순방향 데이터 신호들을 수신할 수 있고, 이 회로에 분리 장벽을 거쳐 다른 인터페이스 회로로부터 수신된 데이터 신호들을 전달할 수 있다.
각각의 인터페이스 회로는 바람직하게는 모드 스위치 및 3-상태 버퍼를 포함하며, 이들은 인터페이스 회로가 전송 모드 혹은 수신 모드에서 동작할 수 있게 한다. 전송 모드에서, 인터페이스 회로는 각각의 업스트림 통신 회로로부터 분리 장벽으로 신호들을 전달한다. 수신 모드에서, 인터페이스 회로는 분리 장벽을 거쳐 수신된 신호를 수신하여 래칭한다. 시스템측 인터페이스 회로에서, 이 래칭 동작은 회선측 인터페이스 회로가 시스템측 인터페이스 회로에 신호들을 전송하고 있을 때라도, 시스템측 인터페이스 회로가 회선측 인터페이스 회로에 전력을 전달하게 한다. 또한, 회선측 인터페이스 회로에서, 래칭 동작은 3-상태 버퍼가 정류기로서 동작할 수 있게 한다.
일 실시예에서, 본원 발명은 접지 노드, 공급 노드, 및 데이터 콘텐트 및 미리결정된 에너지를 갖는 입력 신호를 수신하기 위한 제 1 단자를 포함하는 집적 회로 다이를 포함하는 신호로 파워가 공급되는 집적 회로이다. 제 1 단자에 접속되고, 입력 신호에 연관된 상기 데이터 콘텐트를 수신할 수 있는 수신 버퍼가 집적 회로 다이 상에 형성된다. 제 1 단자와 접지 노드 간에 접속된 제 1 다이오드, 및 제 1 단자와 공급 노드 간에 접속된 제 2 다이오드를 포함하는 정류기가 또한 집적 회로 다이 상에 형성된다. 정류기는 입력 신호를 정류하여 입력 신호의 미리결정된 에너지의 적어도 일부를 공급 노드에 전달할 수 있고, 제 1 및 제 2 다이오드들 각각은 ESD 임펄스를 견딜 수 있다.
또 다른 실시예에서, 본원 발명은 집적 회로에 파워를 공급하는 방법이다. 집적 회로의 제 1 단자에서 데이터 콘텐트 및 미리결정된 에너지를 갖는 제 1 입력 신호가 수신된다. 집적 회로의 제 1 단자와 접지 노드 간에 접속된 제 1 다이오드, 집적 회로의 제 1 단자와 공급 노드 간에 접속된 제 2 다이오드를 통해 제 1 입력 신호의 일부가 정류된다. 제 1 입력 신호의 미리결정된 에너지의 적어도 일부가 공급 노드에 저장된다. 제 1 및 제 2 다이오드들 각각은 ESD 임펄스를 견딜 수 있다.
본 발명의 여러 실시예들이 첨부된 도면들과 함께 상세히 기술될 것이다.
본원 발명은, 데이터 신호들 및 전력 신호들 모두를 수송할 수 있는, DAA 내 시스템측 회로와 회선측 회로간에 디지털 통신 링크를 제공합니다.
도 1은 디지털 통신 링크를 도시한 블록도.
도 2는 디지털 통신 링크의 동작을 도시한 타이밍도.
도 3은 디지털 통신 링크에서 사용하기에 적합한 프레임의 구성을 도시한 프레이밍도.
도 4는 디지털 통신 링크에서 사용하기에 적합한, 기수 개의 사이클들을 갖는 프레임의 구성을 도시한 또 다른 프레이밍도.
도 5는 도 1의 디지털 통신 링크를 도시한 또 다른 회로도.
도 6은 도 1의 디지털 통신 링크에서 전력의 전송을 도시한 개념도.
도 7은 디지털 통신 링크의 싱글-엔디드(single-ended) 실시예를 도시한 회로도.
도 8은 디지털 통신 링크에서 전력 전송과 순방향-대-역방향 전송비 간의 관계를 도시한 차트.
DAA에서 회선측 회로와 시스템측 회로 간에, 분리된 디지털 통신 링크가 제공된다. 분리 장벽으로서 단일 트랜스포머가 사용된다. 단일 트랜스포머 분리 장벽("STIB")을 사용하여, 주요 전력원으로서 전화 회선에 의지하지 않고, 회선측 인터페이스 회로("LSIC")를 동작시키기 위해, 충분히 큰 량의 전력이 시스템측 인터페이스 회로("SSIC")로부터 전송될 수 있다. STIB는 양방향 데이터, 클럭, 및 전력 신호들을 전달할 수 있다.
도 1은 디지털 통신 링크(100)를 도시하며, 이 디지털 통신 링크(100)는 STIB(136)에 의해 분리된, 시스템측 인터페이스 회로("SSIC")(180)와 회선측 인터페이스 회로("LSIC")(182)를 포함한다. 바람직하게, SSIC(180) 및 LSIC(182) 각각은 각각 단일 집적 회로에 집적된다. STIB(136)은 바람직하게는, 고 전력 용량 및 저 임피던스를 갖는 표면-장착되는 구성요소이다. SSIC(180) 및 LSIC(182) 각각은 STIB(136)을 거쳐 신호들을 전송하기 위해 STIB(136)에 접속된(노드들(126, 138)에서) 적어도 하나의 3-상태 버퍼(108, 156)를 포함한다. SSIC(180) 및 LSIC(182) 각각은 다른 인터페이스 회로에 의해 전송되는 신호들을 수신하기 위해, STIB(136)에 접속된 수신 버퍼(133, 176)를 더 포함한다. 버퍼들(108, 156, 133, 176) 각각은 바람직하게는, STIB(136)을 거쳐 전송되는 신호 혹은 STIB(136)을 통해 수신되는 수신된 신호를 각각 증폭시키는 증폭형 버퍼들이다.
SSIC(180) 및 LSIC(182)는 3-상태 버퍼들(108, 156)과 함께 푸시-풀 증폭기(pull-push amplifier)를 형성할 수 있는, 추가의 3-상태 버퍼들(114, 172) 및 연관된 인버터들(inverter)(106, 168)을 포함할 수도 있다. 푸시-풀(혹은 "더블-엔디드(double-ended)") 구성은 STIB(136)의 1차 및/또는 2차 권선들에 걸친 큰 전압 스윙 및 고 전력 용량을 제공한다.
디지털 통신 링크(100)에서, 전력 및 데이터 모두는 프레임 기반 TDM(시분할 멀티플렉싱되는) 통신 프로토콜을 통해, STIB(136)을 거쳐 SSIC(180)과 LSIC(182) 간에 통신될 수 있다. 미리결정된 기간을 나타내는 각 프레임에서, 선택 제어 논리(도시생략)에 의해 제공되는 제어 신호들(Se1F, Se1R)에 의해 결정되는 것으로서, SSIC(180) 및 LSIC(182)가 전송과 수신 간에 교번한다. 예를 들면, 프레임의 제 1 기간 동안, 핀(104)에의 미리결정된 선택 제어 신호(Se1F)는 시스템측 상의 3-상태 버퍼들(108, 114)을 활성화시키고, 핀(166)에서 입력되는 상보적 제어 신호(Se1R)는 회선측 상의 3-상태 버퍼들(156, 172)을 비활성화시킨다. 결국, 핀(102)에서 수신된 순방향 데이터 신호(TxF)(순방향 펄스 스트림)는 증폭되어 시스템측 3-상태 버퍼들(108, 114)을 통해 트랜스포머(T1)의 시스템측 권선에 전송되고 이어서 트랜스포머(T1)의 회선측 권선을 통해 회선측 수신 버퍼(176)에 전달된다. 이어서 순방향 데이터 신호는 핀(178)에서 순방향 데이터 신호(RxF)로서 출력된다. 유사하게, 회선측에서 시스템측으로의 역방향 전송에 있어서, 3-상태 버퍼들(156, 172)을 활성화시키고 3-상태 버퍼들(108, 114)을 비활성화시키기 위해 제어 신호들(Se1F 및 Se1R)이 제공된다. 이에 따라 데이터 신호(TxR)(역방향 펄스 스트림)가 증폭되어 트랜스포머를 거쳐 전송되고 수신 버퍼(133)에서 수신되고 역방향 데이터 신호(RxR)로서 출력된다.
LSIC(182)는 바람직하게, STIB(136)을 거쳐 SSIC(180)로부터 전력을 수신하기 위한 전력 회로를 포함한다. 보다 구체적으로, 정류기(144) 및 공급 커패시터(154)와 같은 저장 장치가 STIB(136)의 2차 권선을 거쳐 접속된다(노드들(138, 140)에서). 정류기(144)는 도시된 바와 같이 다이오드들(146, 148, 150, 152)을 포함하는 다이오드 브리지 정류기일 수 있다. 다이오드들(146, 148, 150, 152)은 바람직하게는 낮은 턴-온 전압을 갖는 쇼트키(schottky) 다이오드들이다. 정류기(144) 및 공급 커패시터(154)를 통해, 트랜스포머(T1)의 회선측 권선에 나타내는 신호(TxF)를 포함하는 순방향 데이터 펄스 스트림(사실상 AC 신호를 나타내는)은 노드(162)에서 DC 전압(VddL)으로 변환될 수 있다. 이어서 이 DC 전압(VddL)은 회선측 회로를 위한 공급 전압을 제공하는데 사용될 수 있다.
정류기(144)는 LSIC(182)와 동일한 집적 회로 다이에 집적되어 트랜스포머의 회선측에 LSIC(182)를 접속시키는 한 쌍의 단자들에 접속되는 4개의 다이오드들로 구현될 수 있다. 이 구현에서, 각 패드(노드들(138, 140)에서)에는 양의 전압 공급 장치(VddL)에 "업" 접속된 다이오드와 접지에 "다운" 접속된 다이오드가 제공되어 정류 브리지를 형성한다. 이에 따라, 다이오드 쌍(146, 148) 및 다이오드 쌍(150, 152)은 각각 노드들(142, 174)에서 입력 신호들에 대한 반파 정류기들을 형성하고, 함께 노드(142)와 노드(174) 간에 차동 신호에 대한 전파 정류기를 형성한다. 이 실시예에서, 입력 신호는 바람직하게는 다이오드 정류기(144)를 동작시키는데(즉, 다이오드들의 컷-인 전압들보다 큰 진폭을 갖는) 충분히 큰 평균 에너지를 갖는다.
바람직하게, 다이오드들(146, 148, 150, 152)은 약 1000볼트 내지 약 2000볼트의 과도 ESD 임펄스를 견딜 수 있고 정전기 방전들로부터 집적 회로 다이를 보호하는데 충분한 전류-수송 용량을 갖는다. ESD 이벤트가 일어났을 때, 과도 전압은 적합한 공급 레일(supply rail)(접지 혹은 공급 전압(VddL))에 간단히 션트된다(shunted). 이 실시예에서, 다이오드들(146, 148, 150, 152)은 정류 다이오드들로서뿐만 아니라 LSIC(182)에 대한 입력 핀들에 대한 주요 ESD 보호 다이오드들로서 동작하고, 실제로 이들 핀들을 위한 단독 ESD 보호 장치들로서 동작할 수 있다.
위에 기술된 다이오드 브리지 정류기에 대한 대안으로서 혹은 그와 함께, 동기식 정류기도 사용될 수 있다. 다이오드 브리지 및 동기식 정류기 모두가 있으면, 다이오드 브리지는 LSIC(182)가 초기에 기동하는 동안의 (예를 들면, 동기식 정류기에 대한 제어 논리가 동작하는데 충분한 전압이 없을 때) 동작에 필요로 되는 초기 시작 전압을 발생시키는데 사용될 수 있다. 이어서 동기식 정류기는 시작 정류기가 동기식 전압이 동작하는데 충분히 높은 레벨에 도달한 후에 정류를 위해 사용될 수 있다. 다른 실시예에서, 다이오드들(146, 148, 150, 152)은 후술하는 바와 같이, 동기식 정류기 내 트랜지스터들 내 여러 반도체 접합들에 의해 형성되는 기생 다이오드들일 수 있다.
디지털 통신 링크(100)의 동작, 및 여기에서의 여러 신호들은 도 2에 도시된 타이밍도를 참조하여 보다 완벽하게 이해될 수 있다. 적합한 TDM 프로토콜은 비트 기간들(202 내지 207)로서 도시된, 반복적인 프레임(200)에 기초할 수 있다. 비트 기간(201) 동안(프레임(200)의 시작 전에 비트 기간), 제어 신호(Se1F)가 활성화되고(210에서) 제어 신호(Se1R)가 비활성화되며(222에서), 비트 기간(202, 203) 내내 및 비트 기간(204)의 초반부에 이들 각각의 상태들이 계속된다. 결국, 비트 기간들(202, 203, 204) 동안에, 신호(TxF)(순방향 펄스 스트림)는 TxF 및 RxF 라인들에서, 단선 빗금으로 나타낸 바와 같이, 트랜스포머(T1)를 거쳐 3-상태 버퍼들(108, 114)을 통해 전송되고 신호(RxF)로서 수신된다.
LSIC(182)는 프레임(200)의 후반부 동안, 즉 비트 기간들(205-207)에 전송한다. 비트 기간(204) 동안, 제어 신호들(Se1F, Se1R)은 극성이 반대로 되어, 회선측 3-상태 버퍼들(156, 172)은 활성화되고 시스템측 3-상태 버퍼들(108, 114)은 비활성화된다. 따라서, 비트 기간들(205-207) 동안에, 신호(TxR)(역방향 펄스 스트림)가 비트 기간들(205-207) 동안 TxR 및 RxR 라인들에서, ×자 교차로 나타낸 바와 같이, 트랜스포머(T1)를 거쳐 회선측 3-상태 버퍼들(156, 172)을 통해 전송되고 신호(RxR)로서 수신된다.
수신 버퍼들(133, 176)은 프레임(200) 내내 활성화되어 있을 수 있다. 이에 따라, 시스템측에서 신호(TxF)는 버퍼(133) 및 버퍼(176) 모두에 의해 수신되어 프레임(200)의 제 1 부 동안 핀들(132, 178) 각각에서 출력될 수 있다. 대응하여, 프레임(200)의 제 2 부 동안, 회선측에 신호(TxR)는 두 버퍼들(133, 176)에 의해 수신된다. 이러한 이유로, 도 2에서 RxF 및 RxR 신호들은 RxF/RxR로 나타낸, 단지 하나의 신호 라인으로 나타내었다. 도 2에서 신호들(EnF, EnR)은 전력 전송을 향상시키는데 사용되고, 더욱 후술될 것이다.
트랜스포머를 포화시키는 것을 피하기 위해서, STIB(136)을 거친 통신 신호들은 플럭스가 밸런싱되는 것이 바람직하다. 예로서, 최근의 모뎀 시스템에서 사용하기에 적합한 트랜스포머의 플럭스-턴 누적 한계(flux-turns product limit)는 3.6 볼트에서 2.35 마이크로볼트-초, 혹은 652.5 나노초일 수도 있다. 따라서, 전송 프로토콜은 예를 들면 2개의 데이터 프레임들 동안 DC 밸런스 코드를 제공할 것이다. 예로서, 맨체스터 엔코딩 혹은 AMI(alternate mark inversion)이 용이하게 이용될 수 있다.
도 3은 디지털 통신 링크(100)에 사용하기에 적합한 통신 프로토콜을 도시한 것으로, STIB(136)의 플럭스는 맨체스터형 엔코딩 방식을 사용함으로써(즉, 0비트를 2비트 시퀀스 01으로 엔코딩하고, 1비트를 2비트 시퀀스 10으로 엔코딩함으로써) 밸런싱된다. 위에 도 2의 프로토콜과는 반대로, 도 3의 프로토콜은 시분할 멀티플렉싱을 이용하나, 프레이밍 시퀀스의 순방향 전송이 될 수 있게, SSIC(180) 및 LSIC(182)에 서로 다른 량의 시간을 할당한다.
특히, 도 3의 프로토콜에서, SSIC(180)는 시간 슬롯들(301-308) 동안 전송하며, LSIC(182)는 시간 슬롯들(309-312) 동안 전송한다. 도 3에서 기본 프레임(322)은 다음을 포함할 수 있다.
(1) 시간 슬롯들(301, 302) 동안 순방향 데이터 비트(DF, 및 이에 이은 NOT DF으로서 맨체스터 엔코딩된 것으로 도시되었음);
(2) 시간 슬롯들(303, 304) 동안 순방향 제어 비트(CD, NOT CF로서 도시되었음);
(3) 시간 슬롯들(305-308) 동안 미리결정된 순방향 프레이밍 시퀀스(326)(NOT CF, NOT CF, CF, CF로서 도시되었음);
(4) 시간 슬롯들(309, 310) 동안 역방향 데이터 비트(DR, NOT DR로서 도시되었음); 및
(5) 시간 슬롯들(311, 312) 동안 역방향 제어 비트(CR, NOT CR로서 도시되었음).
도 3의 프로토콜은 프레임 크기를 조정하기 위해 추가되거나 제거될 수 있는 더미 혹은 패딩 비트들(330)을 포함할 수도 있다. 따라서, SSIC(180) 및 LSIC(182)의 클럭 레이트를 변경시키지 않으면서 매우 다양한 데이터 레이트들이 수용될 수 있다. 예로서, 플럭스 밸런스를 달성하기 위해서 교번하는 값들의 6개의 패딩 비트들(예를 들면, 0, 1, 0, 1, 0, 1)이 시간 슬롯들(313-318)에 도시되었다. 도 4에 도시된 바와 같이, 기수개의 패딩 비트들은 2개의 연속한 프레임들로서 프레임 k 및 프레임 k+1에 걸쳐 패딩 비트들의 플럭스가 밸런싱되게 함으로써 수용될 수 있다. 예를 들면, 프레임 k가 패딩 비트 시퀀스 [01010]을 내포한다면, 프레임 k+1은 시퀀스 [10101]를 내포할 수 있다.
순방향 프레이밍 시퀀스는 프레임이 어디에서 시작하고 및/또는 끝나는지를 식별하는데 사용될 수 있는 임의의 고유한 시퀀스의 비트 값들일 수 있다. 예를 들면, 도 3에 도시된 프로토콜에서, 시간 슬롯(304)에서 반전 제어 비트(NOT CF)가 그후에 시간 슬롯들(305, 306)에서 2회 반복된다. 맨체스터 엔코딩된 신호들(01, 10)에 의해 결코 동일 값들의 3개의 시간 슬롯 시퀀스로 되지 않는 한, 이러한 3번 반복된 값은 쉽게 확인될 수 있는 고유 동기화("sync") 패턴을 제공한다. 이러한 sync 패턴을 위한 적합한 검출 회로는, 예를 들면, 3번 반복되는 값이 검출될 때 신호를 출력하는 3-입력 AND 게이트에 레지스터 내 각 비트가 제공되는, 3-비트 시프트 레지스터를 통해 구현될 수 있다. 위에 기술된 sync 패턴 대신에 그외 다른 프레임 검출 기술들이 사용될 수도 있다. 예를 들면, 인입 데이터를 저장하기 위해 큰 버퍼가 사용될 수도 있고, 이어서 버퍼링된 데이터는 이 기술 분야에 공지된 기술들에 따라, 프레이밍을 판정하기 위해서 마이크로프로세서에 의해 통계적으로 분석될 수 있다.
도 5 및 도 6은, 도 1에 도시된 LSIC(182)의 정류기 및 3-상태 버퍼 기능들이 신규의 "정류 버퍼"에 의해 제공되고, 인터페이스 회로들이 SSIC(180)에서부터 LSIC(182)로의 전력의 전송을 향상시키는 피드백 경로들을 포함하는, 디지털 통신 링크(100)의 또 다른 실시예를 도시한 것이다. 도 5를 참조하여, 정류 버퍼(504)는 공급 커패시터에 그리고 인터페이스 단자(Vs+)를 통해 STIB(136)에 접속된 3-상태 버퍼(156), 3-상태 버퍼에 접속된 모드 스위치(MX1L), 및 STIB(136)와 모드 스위치(MX1L) 간의 피드백 경로(508)를 포함한다. 정류 버퍼(504)는 또한 신호(RxF+)를 출력하기 위한 "수신 출력 단자" 및 신호(TxR+)를 수신하기 위한 전송 입력 단자를 구비한다. 그러면, 3-상태 버퍼(156)는 상보적 트랜지스터 쌍(M1L)(P-채널 MOSFET) 및 M2L(N-채널 MOSFET), 상기 쌍(M1L) 내의 하나의 트랜지스터에 접속된 NAND 논리 게이트(ND1L), 쌍(M2L) 내의 다른 트랜지스터에 접속된 NAND 논리 게이트(NR2L), 및 NAND의 ENABLE 입력들과 NOR 게이트들 간에 접속된 인버터(IN1L)를 포함한다.
일 실시예에서, 3-상태 버퍼 내 상보적 트랜지스터 쌍(156, 172)은 모두 신호들을 SSIC(180)에 전송하기 위한 출력 드라이버로서 그리고 SSIC(180)로부터 수신된 신호들을 정류하기 위한 동기식 정류기로서 동작한다. 정류 버퍼(504)는 사실상 2가지 모드들로서, 모드 스위치(MX1L)의 상태에 따라, 전송 모드와 정류 모드를 갖는다. 그러면 모드 스위치(MX1L)는 회선측 인터페이스 제어 논리(도시생략)에 의해 제어된다.
LSIC(182) 및 SSIC(180)는 도 2-4에 도시된 것과 같은 TDM 프로토콜에 따라 통신하도록 구성되는 것이 바람직하다. 특히, SSIC(180)는 TDM 프레임의 미리결정된 시간 슬롯 동안("순방향 전송 기간") 전송하며, LSIC(182)는 프레임의 다른 시간 슬롯 동안("역방향 전송 기간") 전송한다. 순방향 전송 기간 동안, SSIC(180)이 STIB(136)를 거쳐 전송하는 동안, 회선측 인터페이스 제어 논리(도시생략)는 정류 버퍼를 정류 모드에 놓기 위해 적합한 Se1R 신호(예를 들면, 0(제로) 볼트 신호)를 제공하며, 여기서 SSIC(180)에 의해 전송되는 순방향 데이터에 에너지의 상당 부분은 전환되어(diverted) 공급 커패시터(CL)에 저장된다. 역방향 전송 기간 동안, LSIC(182)가 STIB(136)을 통해 역방향 데이터를 전송하도록 스케줄링되어 있으면, 적합한 Se1R 신호(예를 들면, 3.5볼트 신호)가 제공되며, 이것은 정류 버퍼가 통상의 3-상태 버퍼로서 동작하게 한다(즉, SLIC에서부터 STIB(136)을 SSIC(180)에 통해 데이터 신호들을 전달한다).
STIB(136)을 거쳐 전송된 신호는 바람직하게는 차동 신호이기 때문에(더블-엔디드 혹은 접지되지 않은 것이라고 함), 제 2 정류 버퍼(506)가 LSIC(182)에 제공될 수도 있다. 제 2 정류 버퍼(506)는 유사하게 3-상태 버퍼(172), 모드 스위치(MX2L), 및 피드백 경로(510)를 포함한다. 3-상태 버퍼(172)는 상보적 트랜지스터들(M3L, M4L), NAND 논리 게이트(ND3L), NOR 논리 게이트(NR4L), 및 인버터(IN3L)를 포함한다. 함께, 정류 버퍼(156) 및 정류 버퍼(172)는 차동 정류 버퍼(512)를 형성한다.
도 6은 LSIC(182) 내의 공급 커패시터(CL)에 전력을 제공하기 위해서 STIB(136)를 거쳐 SSIC(180)에 의해 전송되는 차동 신호를 정류하기 위해 차동 정류 버퍼(512)가 어떻게 동작할 수 있는가를 도시한 것이다. 도 6은 STIB(136)을 거쳐 차동 정류 버퍼(연관된 내부 저항들을 가진 스위치들(M1L, M2L, M3L, M4L)로 나타내어진) 및 공급 커패시터(CL)에 접속된 차동 푸시-풀 전송기(연관된 내부 저항들을 가진 스위치들(M1S, M2S, M3S, M4S)로 나타내어진)의 간이화된 회로도의 몇몇 상태들을 도시한다. 값 "1"에서(도식 610) 값 "0"으로(도식 630) 전송하는 전송기 천이에 대한, 회로의 3가지 연속된 상태들이 다이어그램 610, 620, 630에 도시되었다. 차동 전송기는 통상적으로 푸시-풀 구성의 2세트들의 상보적 트랜지스터들을 통해 구현되기 때문에, 스위치들(M1S, M2S)은 차동 전송기의 상측 레그(upper leg)에 2개의 상보적 트랜지스터들을 나타내며, 스위치들(M3S, M4S)은 하측 레그(lower leg)에 2개의 상보적 트랜지스터들을 나타낸다.
차동 정류 버퍼(512)를 포함하는 스위치들은 동기식 정류기로서 동작한다. 다이어그램 610은 스위치들(M1S, M4S)을 닫고 스위치들(M2S, M3S)을 개방함으로써 "1" 전송 비트가 SSIC(180)에서부터 LSIC(182)에 전송되는, 회로의 예시적인 상태를 도시한 것이다. 공급원(Vsply)으로부터 스위치(M1S)를 통해, STIB(136)의 1차 권선을 거쳐, 마지막으로 스위치(M4S)를 통해 접지로(내부 저항들을 무시한다)의 순방향 전류 루프가 생성된다. 회선측에서, 스위치들(MIL, M4L)은 닫히고, 스위치들(M2L, M3L)은 개방된다. 결국, STIB(136)의 2차 권선에 부과되는 전류는 스위치(M1L)를 통해, 부하 임피던스(RL)을 거쳐, 마지막으로 스위치(M4L)를 통해 흐르며, 동시에 공급 커패시터(CL)를 충전한다.
다이어그램 620에서, STIB(136)의 2차 권선을 통한 전류의 흐름을 차단하기 위해서 차동 정류 버퍼 내 모든 스위치들이 개방된다. 이 기간 동안, LSIC(182) 부하들은 공급 커패시터(CL)에 의해서만 공급된다. 트랜스포머의 2차측을 통해 회선측에 어떠한 부하 전류도 없기 때문에, 트랜스포머 1차측의 극성은 스위치들(M2S, M3S)을 닫고 스위치들(M1S, M4S)을 개방함으로써 쉽게 변경될 수 있다. 따라서, 다이어그램 620에서 전송기 내 전류 경로는 공급원(Vsply)에서부터 스위치(M3S)를 거쳐 트랜스포머 1차측(반대 극성을 가진)을 통한 후 스위치(M2S)를 거쳐 접지에의 경로이다.
마지막으로, 다이어그램 630에서, 회선측에 스위치들(M1L, M4L)은 개방되고, 스위치들(M2L, M3L)은 닫힌다. 트랜스포머의 극성이 반대로 되었기 때문에, 트랜스포머 2차측은 이제 올바른 극성으로 부하에 다시 접속된다. 전류는 여전히 커패시터(CL)의 양의 단자에 흐르고, 이에 따라 전력은 "0(제로)" 값이 SSIC(180)에 의해 전송되는 비트 기간 동안 SSIC(180)에서부터 LSIC(182)에 계속 전송된다. 이에 따라, SSIC(180)로부터 신호는 이 신호와 실질적으로 동기하여 스위치들(M1L, M2L, M3L, M4L)을 동작시킴으로써 차동 정류 버퍼에 의해 정류되었다.
다이어그램 620에 도시된 "접속전 차단(break before make)" 단계는 선택적이다. 그러나, 이것이 생략되면, 트랜스포머 2차측을 통한 전류의 흐름을 오버라이딩(override)하기 위해서, 시스템측 전송기는 회선측 스위치들보다 더 현저하게 강력해야 할 것이다(그러므로 더 커야 한다). 반대로, 위에 기술된 "접속전 차단" 구현에서, 회선측 스위치들은 시스템측 스위치들과 크기가 대략 동일할 수 있다. 접속전 차단 시간 간격은 2차측에서의 전류의 흐름을 차단 혹은 상당히 감소시킬 만큼 충분히 긴 것이 바람직하다. 어떤 애플리케이션들에서, 예를 들면 고속 모뎀 애플리케이션들에서, 수 나노초의 시간 간격은 이 목적에 충분하다.
다시 도 5를 참조하면, 도 5에 도시된 실시예에서의 여러 신호들이 아래 표에 보여진다. 모든 신호들은 선택 신호들 및 활성화 신호들을 제외하고, 차동 혹은 상보적이 된다.
Figure 112011016581344-pat00001
RxF+ 신호는 트랜스포머 2차측의 음의 단자(Vs-)로부터 유도되어 인버터(IN2L)에 의해 반전(invert)되며, RxF- 신호는 트랜스포머 2차측의 양의 단자(Vs+)로부터 유도되어 인버터(IN4L)에 의해 반전된다. 결국, RxF+에서의 신호는 단자(Vs+)에서의 신호 값을 추적하며, RxF-에서의 신호는 단자(Vs-)에서의 신호 값을 추적한다.
위에 언급된 바와 같이, Se1R 신호는 차동 정류 버퍼의 모드를 제어한다. 모드 스위치(MX1S)는 모드 스위치(MX1S)의 핀(SD)에 입력된 Se1R 신호의 값에 따라, 핀(D0)에서의 RxF+ 신호나 핀(D1)에서의 TxR+ 신호를 선택하기 위해 멀티플렉서로서 동작한다.
신호(Se1F)가 로우(예를 들면, "정류" 모드에 대해서)이면, RxF+ 신호가 선택되어 모드 스위치(MX1S)의 Z 출력 핀에 전달된다. 그러면 모드 스위치(MX1S)로부터 출력된 신호는 3-상태 버퍼(156)에 입력되고, 3-상태 버퍼(156) 내의 상보적 트랜지스터들(MIL, M2L)은 RxF+ 값을 취한다. 예를 들면, RxF+ 신호가 "하이"일 때, 트랜지스터(M2L)가 개방되고(즉, 실질적으로 비도통 상태에 들어간다) 트랜지스터(M1L)는 닫혀(즉, 실질적으로 도통 상태에 들어간다), 사실상 트랜스포머 2차측의 양의 단자가 공급 커패시터(CL)에 접속되고 그럼으로써 공급 커패시터를 공급 전압(VddL)에 충전한다. 동시에, 대응하는 RxF- 신호는 RxF+ 신호의 반전이기 때문에, 로우가 될 것이다. 모드 스위치(MX2L)는 로우 RxF- 신호를 3-상태 버퍼(172)에 전달하며, 이에 따라 트랜지스터(M3L)가 개방되고 트랜지스터(M4L)가 닫힌다. 이에 따라 트랜스포머 2차측의 음의 단자(Vs-)는 회선측의 분리된 접지에 사실상 접속된다. 이에 따라, (a) 트랜스포머 2차측의 양의 단자(Vs+), (b) 트랜지스터(M1L), (c) 공급 커패시터(CL), (d) 분리된 접지 노드, 및 (e) 트랜스포머 2차측의 음의 단자(Vs-)를 통해 형성되는 전류 루프가 완성되고, 이에 따라 전력이 SSIC(180)에서부터 LSIC(182)에 전송된다.
일단 RxF+ 및 RxF- 신호들에 대해 주어진 값이 확립되고, Se1R 신호가 로우이고, 또한 3-상태 버퍼가 적합한 EnR 신호에 의해 "활성화"되면, 사실상 값들을 래치하는 양의 피드백 루프가 생성된다. 이러한 래칭 효과는, SSIC(180)의 트랜지스터들이 LSIC(182)의 트랜지스터들을 "오버드라이빙(overdrive)"할 만큼 충분히 크지 않다면, 현저한 문제가 될 수 있다. 따라서, 래치를 중단시켜 새로운 전송 값들이 트랜스포머에 부과되게 하는, 도 6을 참조로 위에 기술된 바와 같은, "접속전 차단" 스위칭 방식이 제공된다. 특히, EnR 신호는 짧은 시간 동안 3-상태 버퍼들을 비활성화시키는데 사용될 수 있고, 그럼으로써 래치를 중단시켜 전송 회로가 보다 쉽게 트랜스포머를 다음 데이터 상태로(하이 혹은 로우로) 가게 할 수 있다. 대안적으로, 선택 라인들(Se1F, Se1R)은 래치를 비활성화 혹은 중단시키는데 사용될 수도 있다.
차동 정류 버퍼를 "전송 모드"에 놓기 위해서, "하이" Se1R 신호가 모드 스위치들(MX1L, MX2L)에 제공된다. 그러므로 인입 데이터(TxR+, TxR-)는 모드 스위치들(MX1L, MX2L)을 통해 3-상태 버퍼들(156, 172)에 전달된다. 따라서, 상보적 트랜지스터들(M1L, M2L, M3L, M4L)은 트랜스포머의 2차측에 TxR 값들을 부과하고, 그럼으로써 역방향 데이터를 SSIC(180)에 전송한다.
위에 기술된 차동 정류 버퍼 구성은 도 5에 도시된 바와 같이, SSIC(180)에도 적용될 수 있다. SSIC(180)가 전송이 아니라 수신할 때인 TDM 시간 간격 동안에, 3-상태 버퍼들(108, 114)은, 모드 스위치들(MX1S, MX2S) 및 3-상태 버퍼들(108, 114)을 통한 양의 피드백의 결과로서, LSIC(182)에 의해 전송되는 순방향 펄스 스트림을 래링 및 미러링(mirror)하게 된다. 각각의 TDM 비트 기간의 끝에서, LSIC(182)에 의해 새로운 값이 전송되기 직전에, SSIC(180) 스위치들은 위에 기술된 동일한 "접속전 차단" 방식으로 짧은 기간 동안 잠시 비활성화된다(예를 들면, 하이-임피던스 상태에 놓여진다). 이에 따라 LSIC(182)는 SSIC 드라이버들로부터 간섭 없이 트랜스포머에 새로운 데이터 값들을 부과할 기회를 갖는다. SSIC(180) 스위치들이 다시 활성화될 때, SSIC(180)은 새로운 값에 래칭하여 증폭한다. 사실상, 전송 회로와 수신 회로 간에 마스터-슬레이브(master-slave) 관계가 생성되고, 슬레이브 회로는 마스터에 의해 전송되는 값을 래칭한다.
의미있게, 일단 SSIC(180) 내 3-상태 버퍼들(108, 114)이 주어진 값에 래칭하면, 증폭된 구동 전류가 공급원(Vsply)으로부터 트랜지스터들(M1S, M2S, M3S, M4S)을 통해 흐른다. 이 증폭된 전류는 트랜스포머 1차측의 전류에 더해지고, 이에 따라 대응하게 보다 큰 전류가 트랜스포머 2차측을 통해 흐르게 되어 사실상 LSIC(182)의 정류기에 전송되는 보충 펄스 스트림을 생성한다. 보다 구체적으로, 트랜스포머 2차측에서 발생하는 추가의 전류는 시스템측의 공급원(Vsply)에서 생성되어 회선측의 공급 커패시터(CL)에 전송되었던 전력 및 에너지를 나타낸다. 이에 따라, 래칭된 상태에서, LSIC(182)가 전송중이라 할지라도, 전력이 실제로 STIB(136)에서 LSIC(182)로 순방향 전송될 수 있다. 결국, 공급 커패시터(CL)에서의 전압의 안정성은, SSIC(180)이 전송할 때 및 LSIC(182)이 전송할 때 LSIC(182)에 전력이 전송되기 때문에, 극적으로 향상된다.
LSIC(182) 및 SSIC(180)의 동작은 도 5와 함께 도 2에 타이밍도를 참조로 더욱 이해될 수 있다. SSIC(180)이 LSIC(182)에 전송하려는 것으로 가정하면, 신호(Se1F)는 "하이"로 천이하고(210) Se1R 신호는 로우로 천이하게 된다(222). 이에 따라, 모드 스위치들(MX1S, MX2S)은 TxF (+/-) 신호들을 선택하고 출력하도록 설정된다. 이에 따라 "하이" TxF+ 신호(비트 기간(210)에서 212)는 "하이" 신호로서 노드(VinS+)에 전달될 것이며, 대응하는 차동 "로우" TxF- 신호는 노드(VinS-)에 전달될 것이다. 이어서 노드들(VinS+, VinS-)에서의 신호들은 논리 게이트들(ND1S, ND3S) 및 NOR 게이트들(NR2S, NR4S)에 입력된다.
또한, EnF 신호가 논리 게이트들(NDlS, ND3S)에 입력되며 이의 반전(인버터들(IN1S, IN3S) 후에)은 논리 게이트들(NR2S, NR4S)에 입력된다. EnF 신호가 하이이고(214에서) VinS+ 신호(하이 TxF 신호(212)에 대응하는)도 하이이기 때문에, 논리 게이트(ND1S)는 이의 출력에서 "로우" 신호를 생성하여, p형 트랜지스터(M1S)가 "닫혀"지게 함으로써, 사실상 트랜스포머(T1)의 Vp+ 단자를 공급 전압(VddS)에 접속시킨다. 동시에, EnF 신호의 반전이 "로우" 신호이고 VinS+ 신호가 "하이"이기 때문에, NOR 게이트(NR2S)는 이의 출력에 "로우" 신호를 생성하여 n형 트랜지스터(M2S)가 개방되게 하여 트랜스포머(T1)의 Vp+ 단자와 접지간에 경로를 차단한다.
반대로, "하이" EnF 신호 및 이의 "로우" 반전과 함께, VinS-에서의 "로우" 신호의 결과로서, 논리 게이트(ND3S)는 p형 트랜지스터(M3S)에 "하이" 신호를 출력하여, 이를 개방시키고, 논리 게이트(NR4S)는 트랜지스터(M4S)에 "로우" 신호를 출력하여 이를 닫는다. 결국, 트랜스포머(T1)의 단자(Vp-)는 사실상 접지에 접속된다. 이에 따라, TxF에 "하이" 신호 입력은 트랜스포머 2차측에 "하이" 신호를 야기시켜, 단자(Vp+)는 사실상 공급 전압(VddS)에 접속되고, 단자(Vp-)는 사실상 접지에 접속됨을 알 수 있다. 이 기간 동안, 바람직하게 단자(Vp+)의 전압은 공급 전압(VddS) 이상이고, 단자(Vp-)의 전압은 접지에서의 전압 이하이므로, 원하는 방향으로 전류가 흐를 경향이 있음을 알 것이다.
"하이" 신호가 트랜스포머의 1차 권선(Vp)에 놓이기 직전에, LSIC(182)에 수신 래치들, 3-상태 버퍼들, 및 연관된 트랜지스터들은 "로우" EnR 신호에 의해 비활성화될 수 있다(도 2에 시간 218에서). 결국, 트랜지스터들(M1L, M2L, M3L, M4L)은 모두가 비도통 상태에 놓이므로, 트랜스포머(T1)의 1차 권선 및 2차 권선에 "하이" Vp 신호의 인가를 저지하는 경향이 있는 반대되는 전압 혹은 전류가 없게 된다. 이에 따라, "로우" EnR 신호는 3-상태 버퍼들을 비활성화시키고 래칭된 신호의 보강을 중단시킨다.
트랜스포머(T1)에서의 값의 변화를 저지시키는 경향이 있는 2차측에 전류가 없기 때문에, Vp+에의 "하이" 신호를 Vs+에의 "하이" 신호로, 및 Vp-에의 "로우" 신호를 Vs-에의 "로우" 신호로 보다 쉽게 변환시킬 수 있다. Vs+ 및 Vs-의 "하이" 및 "로우" 신호들은 각각 인버터들(IN4L, IN2L)에 의해 반전되어 각각 RxF- 및 RxF+에 "로우" 및 "하이" 수신된 신호들을 생성한다.
바람직하게 LSIC(182)는 222에서, 모드 스위치들(MX1L, MX2L)이 역방향 전송 신호(TxR) 대신 수신된 신호들(RxF-, RxF+)을 선택하여 출력하게 하는, "로우" Se1R 신호에 의해 "수신" 혹은 "래치" 모드에 놓여진다. 이에 따라, 모드 스위치(MX1L)는 "로우" 신호를 VinL+에 출력하고, 모드 스위치(MX2L)는 "하이" 신호를 VinL-에 출력한다.
한편, EnR 신호는 "하이" 상태로 복귀되고(도 2의 220에서), 이에 따라 NAND 및 NOR 게이트들을 동작 상태들에 놓이게 한다. 이 때 논리 게이트(ND1L)는 입력들로서 VinL+에 "하이" 신호 및 "하이" EnR 신호를 갖기 때문에, "로우" 신호를 출력하고, 이에 따라 p형 트랜지스터(M1L)가 닫힌다. 논리 게이트(NR2L)는 입력들로서 VinL+에 "하이" 신호와 인버터(IN1L)의 출력에 "로우" 입력을(즉, 반전된 EnR 신호) 갖는 것으로서, "로우" 출력 신호를 생성하고, 이에 따라 n형 트랜지스터(M1L)을 생성한다. 이에 따라 전류는 Vs+에서 M1L을 통해 VddL로 흘러, 커패시터(CL)를 충전시킨다. 이에 따라, 전력은, SSIC(180)에서 LSIC(182)로의 순방향 전송 동안 SSIC(180)에서부터 LSIC(182) 전원(일부 CL로 형성된)에 전송된다.
반대로, 논리 게이트(ND3L)는 입력들로서 VinL-에 "로우" 신호와 "하이" EnR 신호를 갖는 것으로서, "하이" 신호를 p형 트랜지스터(M3L)에 출력하여, 이를 개방시킨다. 그리고, 논리 게이트(NR4L)는 입력들로서 VinL-에 "로우" 신호와 "로우" 반전된 EnR 신호를 갖는 것으로서, "하이" 신호를 n형 트랜지스터(M4L)에 출력하여, 이를 닫는다. 트랜지스터(M4L)를 닫는 것은 전력 공급 커패시터(CL) 및 부하 저항(RL)을 통해 흐르는 전류에 대한 회로 경로를 완성시켜, 트랜스포머(T1)에 Vs-로 리턴시킨다.
이에 따라, Vs+가 VddL에 전기적으로 접속되고 Vs-가 분리된 접지에 전기적으로 접속되기 때문에, 그리고 인버터들(IN2L, IN4L), 모드 스위치들(Mx1L, Mx2L), 및 3-상태 버퍼들(BUF1S, BUF2S)을 통한 양의 피드백이 비트 기간(202) 내내 래칭된 상태를 유지하기 때문에, "래칭된" 상태가 LSIC(182)에서 발생한다.
DAA가 초기에 기동될 때 시작 전력을 제공하기 위해서 LSIC에 추가 정류기가 제공될 수도 있다. 공급 커패시터(CL)가 완전히 고갈된다면, 차동 정류 버퍼가 동작하는데 필요로 되는 활성화 및 선택 신호들을 제어 논리가 공급하기에 전압이 충분하지 않을 것이다. 따라서, 소형 "부트-스트랩" 정류기(예를 들면, 다이오드 정류기 혹은 동기형 정류기)가 제공될 수 있다. SSIC가 전송을 시작할 때, 추가 정류기는 SSIC(180) 신호에 따르게 되고, 그럼으로써 커패시터(CL)를 충전하는 소량의 전력을 전송한다. 일단 회선측 공급 전압(VddL)이 LSIC 논리가 동작하기에 충분히 높은 레벨에 도달하면, 클럭 검출, 동기화, 및 초기화를 포함한, 장벽을 거치는 TDM 프로토콜이 수립될 수 있다. LSIC(182)는 장벽의 양측이 마스터/슬레이브 구성에 완벽히 관련되는 표준 전력 모드에 진입할 수 있다.
유리하게, 위에 기술된 차동 정류 버퍼 내 트랜지스터들(M1L, M2L, M3L, M4L) 내에 존재하는 기생 다이오드들은 원하는 추가 혹은 부트-스트랩 정류기로서 사용될 수 있다. 보다 구체적으로, 트랜지스터들(M1L, M3L)은 바람직하게는 p채널 MOSFET들이고, 그 각각은 그것의 드레인(트랜스포머 단자들(Vs+ 및 Vs-)에 각각 접속된)에서부터 그것의 소스(양의 공급 전압(VddL)에 접속된)에의 기생 p-n 다이오드 접합을 갖는다. 유사하게, 트랜지스터들(M2L, M4L)은 바람직하게는 N채널 MOSFET들이며, 그 각각은 그것의 소스(접지에 접속된)에서부터 그것의 드레인(각각 트랜스포머 단자들(Vs+, Vs-)에 접속된)에의 기생 p-n 다이오드 접합을 갖는다. 이들 기생 다이오드들은 LSIC(182)를 기동시키는데 필요한 초기 시작 전압을 발생시키기 위해 이용될 수 있는 다이오드 브리지를 형성한다.
또한, 트랜지스터들(M1L, M2L, M3L, M4L) 내 기생 다이오드들은 다이오드들(146, 148, 150, 152)에 관련하여 상기 기술된 바와 같이, SSIC를 위한 ESD 보호를 제공하는 데에도 사용될 수 있다. 이 실시예에서, 트랜지스터들(M1L, M2L, M3L, M4L)은 예상되는 ESD 임펄스 전압들 및 전류들을 견디도록 설계되어야 한다.
디지털 통신 링크(100)는 차동 구성이 아니라, 싱글-엔디드 구성으로 구현될 수도 있다. 도 7은 예시적인 싱글-엔디드 실시예를 도시한 것이다. 이 실시예는, 트랜스포머의 1차 및 2차 권선들의 음의 단자들(Vp-, Vs-)이 접지에 접속되고 주요 단자들(Vp+, Vs+)이 직접 RxR+ 및 RxF+에 각각 접속되는 것을 제외하고, 도 5의 더블-엔디드 실시예와 유사하다. 도 7에 도시된 싱글-엔디드 실시예는 도 5의 더블-엔디드 실시예와 동일한 방식으로 동작한다.
도 8의 차트는 디지털 통신 링크(100)를 사용하여 시스템측 회로와 회선측 회로간에 전력 전달의 예기되는 유효성을 도시한 것이다. 보다 구체적으로, y축은 위에 기술된 차동 정류 버퍼 실시예에서 커패시터(CL)에 걸쳐 생성된 회선측 공급 전압(VddL)을 나타낸다. x축은 0 내지 1.0(혹은 0% 내지 100%)의 범위인 순방향 전송비를 나타낸다. 회선측 공급 전압은 순방향 전송비에 무관하게 놀랍게도 안정한 상태에 있음을(2.75V 내지 2.79V 사이) 알 수 있다.
이에 따라 디지털 통신 링크(100)는 종래의 DAA들에 비해 몇 가지 현저한 잇점들을 갖는다. 먼저, 트랜스포머는 1차 권선과 2차 권선간에 우수한 고-전압 분리를 제공한다. 두 번째로, 인터페이스에 걸친 차동 시그널링 및 STIB(136)의 사용에 의해 공통-모드 잡음 제거가 크게 향상된다. 위에 기술된 래칭 기술은, 표준 비트 기간의 매우 작은 부분 동안만 3-상태 버퍼들이 비활성화된 상태에 놓여져, 공통-모드 잡음이 장벽을 건너 전송되더라도, 스위치들이 비접속되는 동안(즉, 3-상태에)만 증가할 것이기 때문에, 공통-모드 잡음을 더욱 감소시킨다. 세 번째로, 데이터 및 전력 신호 모두에 대한 분리 장벽으로서 단일 트랜스포머가 사용되기 때문에, 복수-구성요소 분리 장벽들을 사용하는 종래 기술의 시스템들과 비교했을 때 구성요소 비용들에 현저한 절약이 있다.
마지막으로, STIB(136)의 사용은 SSIC에서 LSIC로 상당한 량의 전력이 전송되게 하므로, LSIC를 위해 전화 회선으로부터의, 있다고 해도, 전력을 거의 필요로 하지 않는다. 예를 들면, 전형적인 모뎀에서, 회선측 DAA 및 연관된 회로는 전력의 약 25 내지 약 50 밀리와트의 범위에서 요구할 수 있다. 디지털 통신 링크(100)를 사용하여, 이러한 양의 전력(약 25 내지 약 50 밀리와트)은 전화 회선으로부터 전력을 태핑(tapping)하지 않으면서 회선측 회로를 동작시키기에 충분하게, 시스템측 회로에서 회선측 회로로 쉽게 전송될 수 있다. 일반적으로, 전송될 수 있는 전력 량은 STIB(136)의 전력-전송 용량이 아니라 3-상태 버퍼에 상보적 트랜지스터들의 전류-수송 용량에 의해 주로 제한된다. 이에 따라, 50밀리와트 이상 혹은 약 100 밀리와트 이상의 전력이 STIB(136)을 거쳐 전달될 수 있게, 회선측 및 시스템측 회로 내에 큰 상보적 트랜지스터들을 제공하는 것이 가능하다.
디지털 통신 링크(100)는, 호가 진행중인 동안(즉, 오프-후크 상태에서) 전화 회선으로부터 전력을 태핑하는 종래 기술의 회선측 회로들과 함께 사용될 수도 있음을 알 것이다. 그러하다면, 회선측 전력의 일부는 전화 회선으로부터 얻어질 수 있고, 나머지 부분은 위에 기술된 방식으로 시스템측 회로에 의해 공급될 수 있다. 이러한 변환에서, 회선측 회로에 의해 필요로 되는 전력의 임의의 원하는 퍼센트(0% 내지 100%)가 시스템측 회로로부터 공급될 수 있다. 바람직하게, 호 동안에 회선측 회로에 의해 필요로 되는 전력의 적어도 상당 부분(예를 들면, 약 30%)이 STIB(136)을 거쳐 시스템측 회로에 의해 공급된다. 보다 바람직하게, STIB(136)을 거쳐 시스템측 회로에 의해 공급되는 전력량은 회선측 회로에 의해 필요로 되는 전력의 대부분, 적어도 거의 대부분, 혹은 대략 그 전체이다.
시스템측 인터페이스 회로들, 회선측 인터페이스 회로들, 정류 버퍼들, 및 전송 프로토콜들이 STIB(136)에 관련하여 위에 기술되었지만, 이들은 트랜스포머 분리 장벽에 사용하는 것으로 제한되지 않음을 알아야 할 것이다. 그보다는, 이들은 예를 들면 2-커패시터 인터페이스 혹은 2-선 트위스티드 페어(two-wire twisted pair)와 같은 4-포트 인터페이스를 포함한 임의의 전송 매체에 사용될 수 있다.
이에 따라, 데이터 신호들 및 전력 신호들 모두를 수송할 수 있는, DAA 내 시스템측 회로와 회선측 회로간에 디지털 통신 링크를 기술하였다. 그러나, 전술한 바는 단지 예이고, 첨부된 청구항들에 개시된 발명의 범위 내에서 당업자들에게 변형들이 명백할 것임을 알 것이다.
100: 디지털 통신 링크
108: 3-상태 버퍼
126: 노드
180: 시스템측 인터페이스 회로
182: 회선측 인터페이스 회로

Claims (12)

  1. 신호로 파워가 공급되는 집적 회로로서,
    접지 노드, 공급 노드, 및 데이터 콘텐트 및 미리결정된 에너지를 갖는 입력 신호를 수신하기 위한 제 1 단자를 포함하는 집적 회로 다이;
    상기 집적 회로 다이 상에 형성되고, 상기 제 1 단자에 접속되고, 상기 입력 신호에 연관된 상기 데이터 콘텐트를 수신할 수 있는 수신 버퍼; 및
    상기 집적 회로 다이 상에 형성된 정류기를 포함하고,
    상기 정류기는,
    상기 제 1 단자와 상기 접지 노드 간에 접속된 제 1 다이오드; 및
    상기 제 1 단자와 상기 공급 노드 간에 접속된 제 2 다이오드를 포함하고,
    상기 정류기는 상기 입력 신호를 정류하여 상기 입력 신호의 미리결정된 에너지의 적어도 일부를 상기 공급 노드에 전달할 수 있고,
    상기 제 1 및 제 2 다이오드들 각각은 ESD 임펄스를 견딜 수 있고,
    상기 입력 신호는 제 1 신호 및 상기 제 1 신호에 상보가 되는 제 2 신호에 의해 형성되는 차동 입력 신호이고, 상기 제 1 단자는 상기 제 1 신호를 수신할 수 있고,
    상기 집적 회로 다이는 상기 제 2 신호를 수신할 수 있는 제 2 단자를 더 포함하고,
    상기 정류기는,
    상기 제 2 단자와 상기 접지 노드 간에 접속된 제 3 다이오드; 및
    상기 제 2 단자와 상기 공급 노드 간에 접속된 제 4 다이오드를 더 포함하고,
    상기 제 1, 제 2, 제 3, 및 제 4 다이오드들은 함께, 상기 차동 입력 신호에 대해 전파(full-wave) 정류를 제공하고,
    상기 제 3 및 제 4 다이오드들 각각은 ESD 임펄스를 견딜 수 있는, 신호로 파워가 공급되는 집적 회로.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 다이오드들은 각각 제 1 트랜지스터 및 제 2 트랜지스터 내 기생 다이오드들인, 신호로 파워가 공급되는 집적 회로.
  3. 제 1 항에 있어서,
    상기 입력 신호의 평균 에너지는 상기 제 1 및 제 2 다이오드들이 정류기로서 동작하게 하는데 충분히 큰, 신호로 파워가 공급되는 집적 회로.
  4. 제 1 항에 있어서,
    상기 제 1 및 제 2 다이오드들은 상기 집적 회로 다이를 상기 제 1 단자를 통한 정전기 방전으로부터 보호하는 주요 장치들 및 유일한 장치들인, 신호로 파워가 공급되는 집적 회로.
  5. 삭제
  6. 집적 회로에 파워를 공급하는 방법으로서,
    데이터 콘텐트 및 미리결정된 에너지를 갖는 제 1 입력 신호를 집적 회로의 제 1 단자에서 수신하는 단계;
    상기 집적 회로의 상기 제 1 단자와 접지 노드 간에 접속된 제 1 다이오드와, 상기 집적 회로의 상기 제 1 단자와 공급 노드 간에 접속된 제 2 다이오드를 통해 상기 제 1 입력 신호의 일부를 정류하는 단계; 및
    상기 공급 노드에 상기 제 1 입력 신호의 미리결정된 에너지의 적어도 일부를 저장하는 단계를 포함하고,
    상기 제 1 및 제 2 다이오드들 각각은 ESD 임펄스를 견딜 수 있고,
    상기 방법은,
    데이터 콘텐트 및 미리결정된 에너지를 가지며 상기 제 1 입력 신호와는 차동 입력 신호를 형성하는 제 2 입력 신호를 상기 집적 회로의 제 2 단자에서 수신하는 단계;
    상기 제 2 입력 신호에 연관된 상기 데이터 콘텐트를 버퍼링하는 단계;
    상기 집적 회로의 상기 제 2 단자와 상기 접지 노드 간에 접속된 제 3 다이오드, 및 상기 집적 회로의 상기 제 2 단자와 상기 공급 노드 간에 접속된 제 4 다이오드를 통해 상기 제 2 입력 신호의 일부를 정류하는 단계로서, 각각의 다이오드는 ESD 임펄스를 견딜 수 있는 것인, 상기 정류하는 단계;
    상기 공급 노드에 상기 제 2 입력 신호의 미리결정된 에너지의 적어도 일부를 저장하는 단계; 및
    상기 차동 입력 신호를 전파 정류하는 단계를 더 포함하는, 집적 회로에 파워를 공급하는 방법.
  7. 제 6 항에 있어서,
    상기 제 1 및 제 2 다이오드들은 각각 제 1 트랜지스터 및 제 2 트랜지스터에 기생 다이오드들인, 집적 회로에 파워를 공급하는 방법.
  8. 제 6 항에 있어서,
    상기 제 1 및 제 2 다이오드들로만 상기 제 1 단자를 통한 정전기 방전으로부터 상기 집적 회로를 보호하는 단계를 더 포함하는, 집적 회로에 파워를 공급하는 방법.
  9. 제 6 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 제 1 입력 신호에 연관된 상기 데이터 콘텐트를 버퍼링하는 단계를 더 포함하는, 집적 회로에 파워를 공급하는 방법.
  10. 삭제
  11. 제 2 항에 있어서,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 3-상태 버퍼의 일부를 형성하는, 신호로 파워가 공급되는 집적 회로.
  12. 제 7 항에 있어서,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 3-상태 버퍼의 일부를 형성하는, 집적 회로에 파워를 공급하는 방법.
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