JP5432347B2 - 単一変圧器デジタル分離バリア - Google Patents

Description

本発明は、一般に分離バリアによって分離された２つのデバイスの間のデジタル通信に関する。

世界中の管理機関は、宅内機器を電話回線網に接続するための標準および規定を確立している。これらの規定は、電話回線網への損傷を防止し、回線網に接続されている他の機器への干渉を軽減することを目的としている。しかし規定は、しばしば設計上困難な問題となる。

例えば、宅内機器またはデータ・モデムなどのデータ通信機器は、一般に、宅内機器から生ずる電圧サージまたは過渡現象が、電話回線網に有害な影響を及ぼすのを防止するために、なんらかの電気的分離を有することが必要である。電気的分離はまた、電話線と宅内機器の間の動作電圧の差に伴う潜在的な問題に対処する。特に、電話線電圧は、所与の回線網の全体にわたり大きく変化する場合があり、しばしば宅内機器の動作電圧を超える。米国では現在、１，５００ボルトの分離が必要である。他の国では、規定された分離は、３，０００〜４，０００ボルトに達し得る。

電気的分離の必要なレベルを実現するために、いくつかの技法が使用されている。例えば、適当な電気的分離のレベルを維持しながら、２線式電話線と、モデムまたはその他の回路のアナログのフロント・エンドの間のアナログ信号を磁気的に結合するために、しばしば大きなアナログ式分離変圧器が使用される。分離変圧器は、潜在的に有害なＤＣ成分を阻止し、それによりデータ接続の両側を保護する。

分離変圧器は通常、モデム技術分野ではデータアクセス配列（ＤＡＡ）と呼ばれるもの一部である。ＤＡＡという用語は一般に、電話局で始まる公衆電話回線網と、ホスト・システムまたはデータ端末機器のデジタル・データ・バスの間のインターフェースを実現する回路を指す。ＤＡＡは、電磁干渉／無線周波数干渉（ＥＭＩ／ＲＦＩ）の放出を制御するために、モデムまたは同様なデバイスを電話線から電気的に分離する。電気的分離の他に、ＤＡＡは、しばしば宅内機器に供給するためにいくつかの信号（例えば呼び出し信号）を発生する。ＤＡＡは、標準の電話用に用いられるＲＪ１１Ｃ接続のような電話ジャックを通して、電話線から信号を受け取ることができる。

通常、いくつかの回路が、電話線から情報を取り出さなければならず、しばしば、ホスト・システムへおよびホスト・システムから通信される各信号に対する分離が必要である。このような回路としては、送信および受信回路、呼び出し信号検出回路、音声とデータ伝送の間を切り換える回路、電話番号をダイアルするための回路、ライン電流検出回路、機能している電話線に機器が結合されていることを示すための回路、および回線切断検出回路が含まれる。従来のＤＡＡ設計は、ＤＡＡの各機能用に、別々のライン側回路と、高電圧分離バリアを跨った別々の信号路を使用する。この従来の設計は、望ましくないほど多数の分離バリアが必要である。

ＤＡＡ内の分離バリアの数を低減するためのより新しい解決策は、ＤＡＡ回路を、ライン側回路とシステム側回路とに分けることである。ライン側回路は、電話線に接続するのに必要なアナログ構成要素を含み、一方、システム側回路は、通常、ホスト・システムと通信するためのデジタル信号処理回路およびインターフェース回路を含む。電話線から到来するアナログ・データ信号は、ライン側回路内のアナログ・デジタル変換器によってデジタル化され、デジタル双方向性シリアル通信リンクによって、「デジタル」分離バリアを跨いでシステム側回路に送信される。次いでデジタル・データ信号は、システム側回路内のデジタル信号処理回路によって処理することができる。逆に、ホスト・システムからのデジタル・データ信号は、双方向性シリアル通信リンクにより、デジタル分離バリアを通してライン側回路に送信することができ、そこでデジタル・データ信号はアナログ信号に変換され、電話線に送出される。

しかし、このより新しいＤＡＡでは、ライン側回路には、ホスト・システム電源から分離された別個のＤＣ電源を供給しなければならないという問題が生じる。分離された電源を供給するために、２つの主な手法が提案されている。第１の手法では、電源は、別個の電源変圧器を介して、ホスト・システムからライン側回路にデジタル・パルスの流れとして伝達される。パルスは、ライン側回路内の整流器によってＤＣ電源電圧に変換することができるＡＣ信号を形成する。この手法には、１つはデジタル・データ信号用の分離バリアとして働くための、もう１つはライン側回路に電力を供給するための、少なくとも２つの変圧器を必要とするという欠点がある。

提案されている第２の手法は、ライン側回路用の電力を、電話線自体から得るものである。しかし、この手法は、ドイツおよびオーストリアを含む一部の国での電話通信システムの仕様は、ＤＡＡが電話線から使用することができる電力量を厳しく制限しているので、実際には実施が難しい。この手法はまた、宅内機器と電話会社中央局の間の距離が長くなるのにつれて、電話線上の電圧降下が増加するので、宅内機器を設置できる、電話局からの距離が短くなりやすい。

本発明は、データ信号を伝送することができ、かつ電話線から電力を引き出さずに、ライン側回路を動作させるのに十分な電力を伝達することができる、ＤＡＡ内のシステム側回路とライン側回路の間の単一のデジタル通信リンクを実現する。発明者らにより、分離変圧器を用いて、システム側インターフェース回路からライン側インターフェース回路へ著しい電力量を伝送することができ、単一の分離変圧器を通して、データと電力の両方を伝送することによって、分離バリアとして変圧器を用いるコストが大幅に低減されることが認識された。したがって、本発明は、システム側インターフェース回路と、ライン側インターフェース回路と、データと電力信号の両方を伝送できる変圧器を含む分離バリアとを備える。各インターフェース回路は、（ライン側またはシステム側の）上位の通信回路と接続することができ、インターフェース回路は上位の通信回路から、分離バリアを跨って他方のインターフェース回路へ送信すべき順方向向きのデータ信号を受け取ることができ、かつインターフェース回路は上位の通信回路へ、分離バリアを跨って他方のインターフェース回路から受信したデータ信号を渡すことができる。

好ましくは、各インターフェース回路は、モード・スイッチと、トライステート・バッファを含み、それによりインターフェース回路が送信モードまたは受信モードで動作することが可能になる。送信モードではインターフェース回路は、それぞれの上位の通信回路からの信号を分離バリアへ渡す。受信モードではインターフェース回路は、分離バリアを跨って受け取った信号を受信し、ラッチする。システム側インターフェース回路では、このラッチング動作により、ライン側インターフェース回路がシステム側インターフェース回路へ信号を送信している間でも、システム側インターフェース回路がライン側インターフェース回路へ電力を伝達することが可能になる。さらに、ライン側インターフェース回路では、ラッチング動作によりトライステート・バッファが整流器として働くことが可能になる。

本発明はさらに、分離バリアを含む通信インターフェース内で用いるための通信プロトコルを実現する。通信プロトコル内の単一のフレームは、分離バリアの磁束バランスが維持されるようにマンチェスタ符号化によって符号化された、１つまたは複数の順方向データ・ビット、１つまたは複数の順方向制御ビット、１つまたは複数の逆方向データ・ビット、および１つまたは複数の逆方向制御ビットを含む。通信フレームはまた、フレーム内にある順方向および逆方向データ・ビットの数に基づいて追加または除去することができる１つまたは複数の「埋め込み」ビットを含むことができ、それにより通信インターフェースは、固定のクロック・レートを保ちながら２つ以上のデータ・スループット・レートに適応することができるようになる。フレームはさらに、同じ値の３つの連続するサイクルを含んだ「シンク」パターンを含むことができる。

本発明はまた、上記の通信プロトコルにより、分離バリアを跨って信号を通信する方法を実現する。
次に、本発明の様々な実施形態について、添付の図面に関連して詳細に説明する。

本発明によるデジタル通信リンクを示すブロック図である。 本発明によるデジタル通信リンクの動作を示すタイミング図である。 本発明によるデジタル通信リンク内で用いるのに適したフレームの構成を示すフレーミング図である。 本発明によるデジタル通信リンク内で用いるのに適した、奇数個のサイクルを有するフレームの構成を示す、別のフレーミング図である。 本発明によるデジタル通信リンクをさらに示す回路図である。 本発明によるデジタル通信リンク内の電力の伝達を示す概念図である。 本発明によるデジタル通信リンクのシングルエンド型の実施形態を示す回路図である。 本発明によるデジタル通信リンク内における、電力伝達と、順方向対逆方向伝送比率の関係を示すグラフである。

本発明は、ＤＡＡ内のライン側回路とシステム側回路の間の、分離されたデジタル通信リンクを実現する。本発明によれば、分離バリアとして単一の変圧器が使用される。単一変圧器分離バリア（「ＳＴＩＢ」）を用いて、電力の主供給源として電話線に依存せずに、ライン側インターフェース回路（「ＬＳＩＣ」）を動作させるのに十分大きな電力量をシステム側インターフェース回路（「ＳＳＩＣ」）から伝達することができる。ＳＴＩＢは、双方向性データ、クロック、および電力信号を伝送することができる。

図１は、本発明によるデジタル通信リンクを示す。デジタル通信リンク１００は、ＳＴＩＢ １３６によって分離された、システム側インターフェース回路（「ＳＳＩＣ」）１８０と、ライン側インターフェース回路（「ＬＳＩＣ」）１８２を備える。好ましくは、ＳＳＩＣ １８０およびＬＳＩＣ １８２のそれぞれは、単一の集積回路上にそれぞれ集積される。好ましくは、ＳＴＩＢ １３６は、大電力容量および低インピーダンスを有する表面実装部品である。ＳＳＩＣ １８０およびＬＳＩＣ １８２のそれぞれは、ＳＴＩＢ １３６を跨って信号を送信するために、ＳＴＩＢ １３６に（ノード１２６および１３８で）接続される、少なくとも１つのトライステート・バッファ１０８、１５６を含む。ＳＳＩＣ １８０およびＬＳＩＣ １８２のそれぞれは、他方のインターフェース回路によって送信された信号を受信するために、ＳＴＩＢ １３６に接続された受信バッファ１３３、１７６をさらに含む。好ましくは、バッファ１０８、１５６、１３３、および１７６のそれぞれは増幅型のバッファであり、ＳＴＩＢ １３６を跨って送信すべき信号、またはＳＴＩＢ １３６を介して受信した信号を、それぞれ増幅する。

ＳＳＩＣ １８０およびＬＳＩＣ １８２はまた、追加のトライステート・バッファ１１４および１７２、および付随するインバータ１０６、１６８を含み、これらはトライステート・バッファ１０８および１５６と連動してプッシュプル増幅器を形成することができる。プッシュプル（または「ダブルエンド」）構成は、高い電力容量、およびＳＴＩＢ １３６の一次および／または二次巻線の両端での大きな電圧スイングを実現する。

デジタル通信リンク１００では、フレーム・ベースのＴＤＭ（時分割多重化）通信プロトコルにより、ＳＴＩＢ １３６を跨ってＳＳＩＣ １８０とＬＳＩＣ １８２の間で、電力とデータの両方を通信することができる。所定の期間を表す各フレーム内では、ＳＳＩＣ １８０とＬＳＩＣ １８２は、選択制御ロジック（図示せず）によって供給される制御信号ＳｅｌＦおよびＳｅｌＲによって決められるように、送信と受信の間を交代する。例えば、フレームの最初の期間では、ピン１０４の所定の制御信号ＳｅｌＦはシステム側のトライステート・バッファ１０８、１１４をイネーブルし、一方、ピン１６６の相補形制御信号ＳｅｌＲはライン側入力のトライステート・バッファ１５６、１７２をディスエーブルする。その結果、ピン１０２で受け取った順方向向きのデータ信号ＴｘＦ（順方向向きのパルスの流れ）は、システム側トライステート・バッファ１０８、１１４によって増幅され、変圧器Ｔ１のシステム側巻線へ送信され、続いて変圧器Ｔ１のライン側巻線によってライン側受信バッファ１７６に渡される。次いで順方向向きのデータ信号は、ピン１７８で順方向データ信号ＲｘＦとして出力される。同様に、ライン側からシステム側への逆方向送信に対しては、制御信号ＳｅｌＦおよびＳｅｌＲは、トライステート・バッファ１５６、１７２をイネーブルし、トライステート・バッファ１０８、１１４をディスエーブルするように供給される。したがってデータ信号ＴｘＲ（逆方向向きのパルスの流れ）は増幅され、変圧器を跨って送信され、受信バッファ１３３で受信され、逆方向データ信号ＲｘＲとして出力される。

ＬＳＩＣ １８２は、ＳＴＩＢ １３６を跨ってＳＳＩＣ １８０から電力を受け取るための電力回路を含むことが好ましい。より具体的には、整流器１４４、および供給コンデンサ１５４などの蓄積素子が、ＳＴＩＢ １３６の二次巻線の両端に（ノード１３８、１４０で）接続される。整流器１４４は、図示のようにダイオード１４６、１４８、１５０、および１５２を含むダイオード・ブリッジ整流器とすることができる。ダイオード１４６、１４８、１５０、および１５２は、ターン・オン電圧が低いショットキー・ダイオードであることが好ましい。整流器１４４および供給コンデンサ１５４により、変圧器Ｔ１のライン側巻線に現れる信号ＴｘＦを含む、（実効的にＡＣ信号を表す）順方向データ・パルスの流れを、ノード１６２でＤＣ電圧ＶｄｄＬに変換することができる。次いで、このＤＣ電圧ＶｄｄＬは、ライン側回路用に供給電圧をもたらすために用いることができる。

整流器１４４は、ＬＳＩＣ １８２と同じ集積回路ダイ上に集積された４つのダイオードによって実装することができ、ＬＳＩＣ １８２を変圧器のライン側に接続する１対の端子に接続される。この実装形態では、各パッド（ノード１３８および１４０）には、正供給電圧ＶｄｄＬへ「上向き」に接続されたダイオードと、接地へ「下向き」に接続されたダイオードが設けられ、それにより整流ブリッジを形成する。したがって、ダイオード対１４６、１４８および１５０、１５２は、それぞれノード１４２および１７４で入力信号に対する半波整流器を形成し、両方でノード１４２と１７４の間の差動信号に対する全波整流器を形成する。この実施形態では、入力信号は、ダイオード整流器１４４を動作させるのに十分大きな平均エネルギーを有する（すなわちダイオードのカットイン電圧より大きな振幅を有する）ことが好ましい。

ダイオード１４６、１４８、１５０、および１５２は、約１０００ボルトから約２０００ボルトの過渡ＥＳＤインパルスに耐えることができ、静電放電から集積回路ダイを保護するのに十分な電流輸送能力を有することが好ましい。ＥＳＤ事象が起きたときは、過渡電圧は単に、適当な供給源レール（接地または供給電圧ＶｄｄＬ）へ分流される。この実施形態では、ダイオード１４６、１４８、１５０、および１５２は、整流ダイオードとしてだけでなく、ＬＳＩＣ １８２用の入力ピンに対する主要なＥＳＤ保護ダイオードとして働き、確かにこれらのピンに対する唯一のＥＳＤ保護素子として働くことができる。

上述のダイオード・ブリッジ整流器の代替として、またはそれと連動して、同期整流器を用いることもできる。ダイオード・ブリッジと同期整流器の両方があれば、ダイオード・ブリッジは、始めにＬＳＩＣ １８２の電力が立ち上がるとき（例えば、同期整流器用の制御ロジックが動作するのに十分な電圧がないとき）に、動作に必要な初期スタートアップ電圧を発生するために用いることができる。次いで同期整流器は、同期整流器が動作するのに十分高いレベルに、初期スタートアップ電圧が達した後の整流用に用いることができる。以下でさらに述べるように、他の実施形態では、ダイオード１４６、１４８、１５０、および１５２は、同期整流器内のトランジスタ内の様々な半導体接合によって形成される寄生ダイオードとすることができる。

デジタル通信リンク１００の動作およびその中の様々な信号については、図２に示されるタイミング図を参照することによってより十分に理解されよう。適切なＴＤＭプロトコルは、ビット期間２０２から２０７として示される、繰り返しフレーム２００に基づくものとすることができる。ビット期間２０１（フレーム２００の開始の前のビット期間）では、制御信号ＳｅｌＦは（２１０で）イネーブルされ、制御信号ＳｅｌＲは（２２２で）ディスエーブルされ、ビット期間２０２、２０３、およびビット期間２０４の始めの部分を通してそれぞれの状態に保たれる。その結果、ビット期間２０２、２０３、および２０４では、ＴｘＦおよびＲｘＦライン内で１本線の陰影で示されるように、信号ＴｘＦ（順方向のパルスの流れ）は、トライステート・バッファ１０８および１１４によって、変圧器Ｔ１を跨って送信され、信号ＲｘＦとして受信される。

ＬＳＩＣ １８２は、フレーム２００の後半の部分の間、すなわちビット期間２０５〜２０７内で送信する。ビット期間２０４では、制御信号ＳｅｌＦおよびＳｅｌＲの極性は逆転され、それによりライン側トライステート・バッファ１５６、１７２はイネーブルされ、システム側トライステート・バッファ１０８、１１４はディスエーブルされる。したがって、ビット期間２０５〜２０７では、ビット期間２０５〜２０７のＴｘＲおよびＲｘＲラインのクロス・ハッチングによって示されるように、信号ＴｘＲ（逆方向のパルスの流れ）は、ライン側トライステート・バッファ１５６、１７２によって変圧器Ｔ１を跨って送信され、信号ＲｘＲとして受信される。

受信バッファ１３３および１７６は、フレーム２００全体にわたってアクティブとすることができる。したがって、フレーム２００の第１の部分の間、システム側の信号ＴｘＦは、次いでバッファ１３３およびバッファ１７６の両方によって受信され、それぞれピン１３２および１７８で出力することができる。それに対応して、フレーム２００の第２の部分の間、ライン側の信号ＴｘＲは、バッファ１３３およびバッファ１７６の両方によって受信される。この理由により、図２でＲｘＦよびＲｘＲ信号は、ＲｘＦ／ＲｘＲで示される１つだけの信号ラインにより表される。図２の信号ＥｎＦおよびＥｎＲは、以下でさらに述べるように、電力伝達を向上させるために用いられる。

変圧器の飽和を避けるために、ＳＴＩＢ １３６を跨る通信信号は、磁束バランスされていることが好ましい。例として、新しいモデムシステムでの使用に適した変圧器の磁束・巻数積の限界は、約２．３５マイクロボルト・秒、すなわち３．６ボルトで６５２．５ナノ秒であり得る。したがって伝送プロトコルは、例えば２つのデータフレームにわたってＤＣバランスされたコードを生ずるべきである。例として、マンチェスタ符号化、または交番マーク反転法（「ＡＭＩ」）は、本発明において容易に使用することができる。

図３は、本発明での使用に適した通信プロトコルを示し、ＳＴＩＢ １３６の磁束はマンチェスタ型符号化方式（すなわち０ビットを２ビット・シーケンス０１として符号化し、１ビットを２ビット・シーケンス１０として符号化する）を用いることより、バランスがとられている。上記の図２のプロトコルと対比すると、図３のプロトコルは、時分割多重化を使用するが、フレーミング・シーケンスの順方向送信を可能にするために、ＳＳＩＣ １８０とＬＳＩＣ １８２に異なる長さの時間を割り当てている。

より具体的には、図３のプロトコルでは、ＳＳＩＣ １８０は時間スロット３０１〜３０８の間で送信し、ＬＳＩＣ １８２は時間スロット３０９〜３１２の間で送信する。図３の基本フレーム３２２には、次のものを含むことができる。
（１）時間スロット３０１および３０２の間の順方向データ・ビット（ＤＦ、それに続くＮＯＴ ＤＦとしてマンチェスタ符号化されているのが示される）
（２）時間スロット３０３および３０４の間の順方向制御ビット（ＣＦ、ＮＯＴ ＣＦとして示される）
（３）時間スロット３０５〜３０８の間の所定の順方向フレーミング・シーケンス３２６（ＮＯＴ ＣＦ、ＮＯＴ ＣＦ、ＣＦ、ＣＦとして示される）
（４）時間スロット３０９および３１０の間の逆方向データ・ビット（ＤＲ、ＮＯＴ ＤＲとして示される）
（５）時間スロット３１１および３１２の間の逆方向制御ビット（ＣＲ、ＮＯＴ ＣＲとして示される）

図３のプロトコルはまた、ダミーすなわち埋め込みビット３３０を含むことができ、これらはフレーム・サイズを調整するために追加または除去することができる。このようにして、ＳＳＩＣ １８０およびＬＳＩＣ １８２のクロック・レートを変えずに、広範なデータ・レートに適応することができる。例として、時間スロット３１３〜３１８に、磁束バランスを達成するために交互の値を有する６個の埋め込みビット（例えば０，１，０，１，０，１）が示される。図４に示されるように、２つの連続するフレーム、フレームｋおよびフレームｋ＋１にわたって埋め込みビットの磁束をバランスさせることにより、奇数個の埋め込みビットにも適応させることができる。例えばフレームｋが埋め込みビット・シーケンス［０１０１０］を含む場合は、フレームｋ＋１はシーケンス［１０１０１］を含むことができる。

順方向フレーミング・シーケンスは、どこでフレームが開始かつ／または終了するかを識別するのに用いることができる、任意の固有なビット値のシーケンスとすることができる。例えば、図３に示されるプロトコルでは、時間スロット３０４での反転制御ビット（ＮＯＴ ＣＦ）は、その後、時間スロット３０５および３０６で２回繰り返される。この３回繰り返される値は、マンチェスタ符号化信号（０１、１０）が同じ値の３個の時間スロット・シーケンスを生じない限りにおいて、容易に識別することができる固有の同期（「シンク」）パターンを実現する。このシンク・パターンに適した検出回路は、例えば３ビットのシフト・レジスタによって実装することができ、レジスタ内の各ビットは、３入力ＡＮＤゲートに供給され、ＡＮＤゲートは３回繰り返される値が検出されたとき、信号を出力する。上述のシンク・パターンの代わりに、他のフレーム検出技法を用いることもできる。例えば、到来データを記憶するために大きなバッファを用いることができ、次いでフレーミングを決定するために、当技術分野では知られている技法により、バッファされたデータをマイクロプロセッサによって統計的に分析することができる。

図５および図６は、本発明の別の実施形態を示し、ここでは、図１に示されるＬＳＩＣ １８２の整流器およびトライステート・バッファ機能は新奇な「整流バッファ」によって実現され、インターフェース回路はＳＳＩＣ １８０からＬＳＩＣ １８２への電力の伝達を強化する帰還路を含む。図５を参照すると、整流バッファ５０４は、供給コンデンサ、およびインターフェース端子Ｖｓ＋を介してＳＴＩＢ １３６に接続された、トライステート・バッファ１５６と、トライステート・バッファに接続されたモード・スイッチＭＸ１Ｌと、ＳＴＩＢ １３６とモード・スイッチＭＸ１Ｌの間の帰還路５０８を備える。整流バッファ５０４はさらに、信号ＲｘＦ＋を出力するための「受信出力端子」と、信号ＴｘＲ＋を受信するための送信入力端子を有する。トライステート・バッファ１５６は、相補形トランジスタ・ペアＭ１Ｌ（ＰチャネルＭＯＳＦＥＴ）およびＭ２Ｌ（ＮチャネルＭＯＳＦＥＴ）と、ペア内の１つのトランジスタ（Ｍ１Ｌ）に接続されたＮＡＮＤ論理ゲートＮＤ１ＬＬと、ペア内の他方のトランジスタ（Ｍ２Ｌ）に接続されたＮＯＲ論理ゲートＮＲ２ＬＬと、ＮＡＮＤおよびＮＯＲゲートのＥＮＡＢＬＥ入力の間に接続されたインバータＩＮ１ＬＬを備える。

本発明のこの実施形態によれば、トライステート・バッファ内の相補形トランジスタ・ペア１５６、１７２は、ＳＳＩＣ １８０へ信号を送信するための出力ドライバ、およびＳＳＩＣ １８０から受信した信号を整流するための同期整流器の両方として働く。実質的に整流バッファ５０４は、モード・スイッチＭＸ１Ｌの状態に応じて、送信モードと整流モードの、２つのモードを有する。モード・スイッチＭＸ１Ｌは、ライン側インターフェース制御ロジック（図示せず）によって制御される。

好ましくは、ＬＳＩＣ １８２およびＳＳＩＣ １８０は、図２〜４に示されたものなどのＴＤＭプロトコルに従って通信するように構成される。特に、ＳＳＩＣ １８０はＴＤＭフレームの所定の時間スロット（「順方向送信期間」）の間に送信し、ＬＳＩＣ １８２はフレームの異なる時間スロット（「逆方向送信期間」）の間に送信する。順方向送信期間では、ＳＳＩＣ １８０がＳＴＩＢ １３６を超えて送信している間、ライン側インターフェース制御ロジック（図示せず）は、整流バッファを整流モードにするように適切なＳｅｌＲ信号（例えばゼロボルト信号）を供給し、このモードでは、ＳＳＩＣ １８０によって送信される順方向データ中のエネルギーのかなりの部分が迂回され、供給コンデンサＣ_Ｌに蓄積される。逆方向送信期間では、ＬＳＩＣ １８２がＳＴＩＢ １３６を超えて逆方向データを送信するようにスケジュールされているときは、適切なＳｅｌＲ信号（例えば３．５ボルト信号）が供給され、それにより整流バッファを通常のトライステート・バッファとして動作させる（すなわち、ＳＬＩＣ １８２からのデータ信号を、ＳＴＩＢ １３６を介してＳＳＩＣ １８０に渡す）。

ＳＴＩＢ １３６を超えて送信される信号は差動信号（ダブルエンドまたは非接地型としても知られる）であることが好ましいので、ＬＳＩＣ １８２内には第２の整流バッファ５０６を設けることができる。第２の整流バッファ５０６は同様に、トライステート・バッファ１７２と、モード・スイッチＭＸ２Ｌと、帰還路５１０を備える。トライステート・バッファ１７２は、相補形トランジスタＭ３ＬおよびＭ４Ｌ、ＮＡＮＤ論理ゲートＮＤ３Ｌ、ＮＯＲ論理ゲートＮＲ４Ｌ、およびインバータＩＮ３Ｌを含む。整流バッファ１５６と整流バッファ１７２は、全体で差動整流バッファ５１２を形成する。

図６は、ＬＳＩＣ １８２内の供給コンデンサＣ_Ｌへ電力を供給するために、どのようにして差動整流バッファ５１２が、ＳＴＩＢ １３６を超えてＳＳＩＣ １８０によって送信された差動信号を整流するように動作できるかを示す。図６は、ＳＴＩＢ １３６を介して差動整流バッファ（スイッチＭ１Ｌ、Ｍ２Ｌ、Ｍ３Ｌ、Ｍ４Ｌ、および付随する内部抵抗により表される）と供給コンデンサＣ_Ｌに接続された、差動プッシュプル送信器（スイッチＭ１Ｓ、Ｍ２Ｓ、Ｍ３Ｓ、Ｍ４Ｓ、および付随する内部抵抗により表される）の、単純化回路図のいくつかの状態を示す。回路の３つの連続する状態が図６１０、６２０および６３０に示され、ここで送信器は、値「１」の送信（図６１０）から、値「０」の送信（図６３０）へ遷移する。差動送信器は通常、プッシュプル構成の２組の相補形トランジスタによって実装されるので、スイッチＭ１ＳとＭ２Ｓは、差動送信器の上部支脈中の２つの相補形トランジスタを表し、一方、スイッチＭ３ＳとＭ４Ｓは、下部支脈中の２つの相補形トランジスタを表す。

本発明によれば、差動整流バッファ５１２を構成するスイッチは、同期整流器として動作する。図６１０は、回路の例示の状態を示し、「１」の送信ビットは、スイッチＭ１ＳとＭ４Ｓを閉じ、スイッチＭ２ＳとＭ３Ｓを開くことによって、ＳＳＩＣ １８０からＬＳＩＣ １８２へ送信される。順方向電流ループは、電源Ｖｓｐｌｙから、スイッチＭ１Ｓを通り、ＳＴＩＢ １３６の一次巻線を通り、最後にスイッチＭ４Ｓを通って接地へと生成される（内部抵抗は無視する）。ライン側では、スイッチＭ１ＬとＭ４Ｌが閉じられ、スイッチＭ２ＬとＭ３Ｌは開かれる。その結果、ＳＴＩＢ １３６の二次巻線に印加された電流は、スイッチＭ１Ｌを通り、インピーダンスＲ_Ｌを通り、最後にスイッチＭ４Ｌを通って流れ、同時に供給コンデンサＣ_Ｌを充電する。

図６２０では、ＳＴＩＢ １３６の二次巻線を通る電流の流れを切断するために、差動整流バッファ内のすべてのスイッチが開かれる。この期間では、ＬＳＩＣ １８２の負荷は、供給コンデンサＣ_Ｌのみによって供給される。ライン側で変圧器二次側を通る負荷電流はないので、スイッチＭ２ＳとＭ３Ｓを閉じ、スイッチＭ１ＳとＭ４Ｓを開くことにより、変圧器一次側の極性を容易に変化させることができる。したがって、図６２０で送信器の電流路は、電源Ｖｓｐｌｙから、スイッチＭ３Ｓを通り、変圧器一次側を（反対極性で）通り、次いでスイッチＭ２Ｓを通って接地に至る。

最後に図６３０では、ライン側のスイッチＭ１ＬとＭ４Ｌが開かれ、スイッチＭ２ＬとＭ３Ｌは閉じられる。変圧器の極性は反転されているので、今度は変圧器二次側は、正しい極性で負荷に再接続される。電流は依然としてコンデンサＣ_Ｌの正端子に流入し、したがって、ＳＳＩＣ １８０によって「ゼロ」値が送信されているビット期間では、ＳＳＩＣ １８０からＬＳＩＣ １８２への電力の伝達が続けられる。したがってＳＳＩＣ １８０からの信号は、その信号にほぼ同期してスイッチＭ１Ｌ、Ｍ２Ｌ、Ｍ３Ｌ、およびＭ４Ｌを動作させることにより、差動整流バッファによって整流される。

図６２０に示される「ブレーク・ビフォア・メーク」のステップは、任意選択である。しかし省略された場合は、システム側送信器は、変圧器二次側を通る電流の流れを打ち消すために、ライン側スイッチよりもかなり強力（したがってより大型）にしなければならないことがあり得る。一方、上述の「ブレーク・ビフォア・メーク」の実装形態では、ライン側スイッチは、システム側スイッチと、およそ同じ大きさとすることができる。ブレーク・ビフォア・メークの時間間隔は、二次側の電流の流れを遮断または大幅に減少させるために、十分長いことが好ましい。一部の用途、例えば高速モデム用途では、この目的には数ナノ秒の時間間隔で十分である。

再び図５を参照すると、図５に示される実施形態での様々な信号が、以下の表に示される。選択信号およびイネーブル信号を除き、すべての信号は差動または相補形である。

ＲｘＦ＋信号は、変圧器二次側の負端子Ｖｓ−から取り出され、次いでインバータＩＮ２Ｌによって反転され、一方、ＲｘＦ−信号は、変圧器二次側の正端子Ｖｓ＋から取り出され、インバータＩＮ４Ｌによって反転される。その結果、ＲｘＦ＋の信号は端子Ｖｓ＋の信号値に追従し、ＲｘＦ−の信号は端子Ｖｓ−の信号値に追従する。

上記のように、ＳｅｌＲ信号は、差動整流バッファのモードを制御する。モード・スイッチＭＸ１Ｓは、モード・スイッチＭＸ１ＳのピンＳＤのＳｅｌＲ信号入力の値に応じて、ピンＤ０のＲｘＦ＋信号、またはピンＤ１のＴｘＲ＋信号を選択するように、マルチプレクサとして動作する。

（例えば「整流」モードのために）信号ＳｅｌＦがローの場合は、ＲｘＦ＋信号が選択され、モード・スイッチＭＸ１ＳのＺ出力ピンに渡される。モード・スイッチＭＸ１Ｓからの信号出力は、トライステート・バッファ１５６に入力され、トライステート・バッファ１５６内の相補形トランジスタＭ１ＬおよびＭ２Ｌは、ＲｘＦ＋の値をとる。例えば、ＲｘＦ＋信号が「ハイ」の場合は、トランジスタＭ２Ｌは開き（すなわち実質的に非導通状態になる）、トランジスタＭ１Ｌは閉じ（すなわち実質的に導通状態になる）、実効的に変圧器二次側の正端子を供給コンデンサＣ_Ｌに接続し、それにより供給コンデンサを供給電圧ＶｄｄＬまで充電する。同時に、対応するＲｘＦ−信号は、ＲｘＦ＋信号の反転であるのでローとなる。モード・スイッチＭＸ２Ｌは、ローのＲｘＦ−信号をトライステート・バッファ１７２に渡し、トランジスタＭ３Ｌを開き、トランジスタＭ４Ｌを閉じる。したがって変圧器二次側の負端子Ｖｓ−は、実効的にライン側の分離された接地に接続される。したがって、（ａ）変圧器二次側の正端子Ｖｓ＋、（ｂ）トランジスタＭ１Ｌ、（ｃ）供給コンデンサＣ_Ｌ、（ｄ）分離された接地ノード、（ｅ）変圧器二次側の負端子Ｖｓ−を通って形成される電流ループが完成され、したがってＳＳＩＣ １８０からＬＳＩＣ １８２へ電力が伝送される。

ＲｘＦ＋およびＲｘＦ−信号の所与の値が確立された後、正帰還ループが生成され、それにより、ＳｅｌＲ信号がローであることを条件とし、さらにトライステート・バッファが適当なＥｎＲ信号によって「イネーブル」されると仮定して、実効的に値をラッチする。このラッチ効果は、ＳＳＩＣ １８０上のトランジスタが、ＬＳＩＣ １８２上のトランジスタを「打ち消す」のに十分大きくない場合は、重要な問題となり得る。したがって本発明は、図６に関連して上述したように、ラッチを遮断し、変圧器に新しい伝送値が印加されるのを可能にするために、「ブレーク・ビフォア・メーク」スイッチング方式を実現する。特に、ＥｎＲ信号は、トライステート・バッファを短時間ディスエーブルするために用いることができ、それによってラッチを遮断し、送信回路がより容易に、変圧器に次のデータ状態（ハイまたはロー）を強制させるのを可能にする。別法として、ラッチをディスエーブルすなわち遮断するのに、選択ライン（ＳｅｌＦおよびＳｅｌＲ）を用いてもよい。

差動整流バッファを「送信」モードにするために、「ハイ」のＳｅｌＲ信号が、モード・スイッチＭＸ１ＬおよびＭＸ２Ｌに供給される。したがって、到来データＴｘＲ＋およびＴｘＲ−は、モード・スイッチＭＸ１ＬおよびＭＸ２Ｌを通過して、トライステート・バッファ１５６、１７２に達する。したがって、相補形トランジスタＭ１Ｌ、Ｍ２Ｌ、Ｍ３Ｌ、およびＭ４Ｌは、変圧器の二次側にＴｘＲの値を印加し、それによりＳＳＩＣ １８０に逆方向データを送信する。

上述の差動整流バッファ構成は、図５に示されるように、ＳＳＩＣ １８０にも当てはまる。ＳＳＩＣ １８０が送信ではなく受信する、ＴＤＭの時間間隔の間は、トライステート・バッファ１０８および１１４はラッチされ、モード・スイッチＭＸ１ＳおよびＭＸ２Ｓ、およびトライステート・バッファ１０８および１１４を通る正帰還の結果、ＬＳＩＣ １８２によって送信される順方向のパルスの流れを反映させる。各ＴＤＭビット期間の終わりでは、ＬＳＩＣ １８２によって新しい値が送信される直前に、ＳＳＩＣ １８０スイッチは、上述の「ブレーク・ビフォア・メーク」と同様にして、短い時間、一時的にディスエーブルされる（例えばハイインピーダンス状態に置かれる）。したがってＬＳＩＣ １８２は、ＳＳＩＣドライバからの干渉なしに、変圧器に新しい値を印加する機会をもつ。ＳＳＩＣ １８０スイッチが再イネーブルされると、ＳＳＩＣ １８０は、新しい値にラッチし、その値を増幅する。実効的に、送信回路と受信回路の間にマスタ・スレーブの関係が生じ、スレーブ回路は、マスタによって送信される値にラッチする。

注目すべきは、ＳＳＩＣ １８０内のトライステート・バッファ１０８および１１４が所与の値にラッチした後、増幅された駆動電流が、電源ＶｓｐｌｙからトランジスタＭ１Ｓ、Ｍ２Ｓ、Ｍ３Ｓ、およびＭ４Ｓを通って流れる。この増幅された電流は、変圧器一次側の電流に加算され、それに対応するより大きな電流を変圧器二次側を通って流し、実効的に、ＬＳＩＣ １８２内の整流器へ伝達される補完的なパルスの流れを生成する。より具体的には、変圧器二次側に生ずる追加の電流は、システム側の電源Ｖｓｐｌｙから生じ、ライン側の供給コンデンサＣ_Ｌに伝達された、電力およびエネルギーを表している。したがってラッチされた状態では、ＬＳＩＣ １８２が送信していても、電力は実際にＳＴＩＢ １３６からＬＳＩＣ １８２へ順方向に伝達される。その結果、電力は、ＳＳＩＣ １８０が送信するときと、ＬＳＩＣ １８２が送信するときの両方で、ＬＳＩＣ １８２へ伝達されるので、供給コンデンサＣ_Ｌでの電圧の安定性は劇的に改善される。

ＬＳＩＣ １８２およびＳＳＩＣ １８０の動作は、図５に関連して、図２のタイミング図を参照することによりさらに理解することができる。ＳＳＩＣ １８０が、ＬＳＩＣ １８２に送信しようとしていると仮定すると、信号ＳｅｌＦは「ハイ」（２１０）に遷移させられ、ＳｅｌＲ信号はロー（２２２）に遷移させられる。したがって、モード・スイッチＭＸ１ＳおよびＭＸ２Ｓは、ＴｘＦ（＋／−）信号を選択して出力するように設定される。したがって、「ハイ」のＴｘＦ＋信号（ビット期間２１０内の２１２）はノードＶｉｎＳ＋へ「ハイ」信号として渡され、一方、対応する差動の「ロー」のＴｘＦ−信号はノードＶｉｎＳ−へ渡されることになる。次いでノードＶｉｎＳ＋およびＶｉｎＳ−の信号は、論理ゲートＮＤ１Ｓ、ＮＤ３Ｓ、およびＮＯＲゲートＮＲ２ＳおよびＮＲ４Ｓに入力される。

またＥｎＦ信号が論理ゲートＮＤ１ＳおよびＮＤ３Ｓに入力され、一方その反転（インバータＩＮ１ＳおよびＩＮ３Ｓの後）が論理ゲートＮＲ２ＳおよびＮＲ４Ｓに入力される。ＥｎＦ信号はハイ（２１４にて）であり、ＶｉｎＳ＋信号（これはハイのＴｘＦ信号２１２に対応する）もハイであるので、論理ゲートＮＤ１Ｓはその出力端に「ロー」信号を生じ、ｐ型トランジスタＭ１Ｓを「閉じ」、それにより実効的に変圧器Ｔ１のＶｐ＋端子を電源電圧ＶｄｄＳに接続する。同時に、ＥｎＦ信号の反転は「ロー」信号であり、ＶｉｎＳ＋信号は「ハイ」であるので、ＮＯＲゲートＮＲ２Ｓはその出力端に「ロー」信号を生じ、ｎ型トランジスタＭ２Ｓを開き、それにより変圧器Ｔ１のＶｐ＋端子と接地の間の経路を切断する。

逆に、ＶｉｎＳ−での「ロー」信号の結果、「ハイ」のＥｎＦ信号と「ロー」であるその反転に連動して、論理ゲートＮＤ３Ｓはｐ型トランジスタＭ３Ｓに「ハイ」信号を出力し、それを開き、一方、論理ゲートＮＲ４ＳはトランジスタＭ４Ｓに「ロー」信号を出力し、それを閉じる。その結果、変圧器Ｔ１の端子Ｖｐ−は、実効的に接地に接続される。したがって、ＴｘＦでの「ハイ」信号入力は、変圧器二次側に「ハイ」信号を生じ、端子Ｖｐ＋は実効的に電源電圧ＶｄｄＳに接続され、端子Ｖｐ−は実効的に接地に接続されることが分かる。この期間では、端子Ｖｐ＋の電圧は電源電圧ＶｄｄＳ以上であることが好ましく、端子Ｖｐ−の電圧は接地の電圧以下であることが好ましく、それにより電流が所望の方向に流れやすくなることが理解されるべきである。

変圧器の一次巻線Ｖｐに「ハイ」信号が印加される少し前に、ＬＳＩＣ １８２内の受信ラッチ、トライステート・バッファ、および付随するトランジスタは、（図２の時刻２１８で）「ロー」のＥｎＲ信号によってディスエーブルすることができる。その結果、トランジスタＭ１Ｌ、Ｍ２Ｌ、Ｍ３Ｌ、Ｍ４Ｌはすべて非導通状態に置かれ、それにより、そうでない場合には、変圧器Ｔ１の一次および二次巻線への「ハイ」のＶｐ信号の印加に抵抗しようとする、反対の電圧または電流は存在しない。したがって、「ロー」のＥｎＲ信号は、トライステート・バッファをディスエーブルし、ラッチされた信号の補強を遮断する。

二次側には、変圧器Ｔ１での値の変化に抵抗しようとする電流は存在しないので、Ｖｐ＋での「ハイ」信号をＶｓ＋での「ハイ」信号に、およびＶｐ−での「ロー」信号をＶｓ−での「ロー」信号に伝達させるのがより容易にできる。Ｖｓ＋およびＶｓ−での「ハイ」および「ロー」信号は、それぞれインバータＩＮ４ＬおよびＩＮ２Ｌによって反転されて、それぞれＲｘＦ−およびＲｘＦ＋に「ロー」および「ハイ」の受信信号を発生する。

ＬＳＩＣ １８２は、２２２にて、「ロー」のＳｅｌＲ信号によって「受信」または「ラッチ」モードに置かれ、それによりモード・スイッチＭＸ１ＬおよびＭＸ２Ｌに、逆方向送信信号ＴｘＲの代わりに受信信号ＲｘＦ−およびＲｘＦ＋を選択し出力させることが好ましい。したがってモード・スイッチＭＸ１Ｌは「ロー」信号をＶｉｎＬ＋に出力し、モード・スイッチＭＸ２Ｌは「ハイ」信号をＶｉｎＬ−に出力する。

一方、ＥｎＲ信号は、（図２の２２０で）「ハイ」状態に戻り、それによりＮＡＮＤおよびＮＯＲゲートを動作状態にする。この時点で論理ゲートＮＤ１Ｌは、入力として、ＶｉｎＬ＋に「ハイ」信号、および「ハイ」のＥｎＲ信号を有するので、「ロー」信号を出力し、それによりｐ型トランジスタＭ１Ｌを閉じる。入力としてＶｉｎＬ＋に「ハイ」信号、およびインバータＩＮ１Ｌの出力端の「ロー」入力（すなわち反転されたＥｎＲ信号）を有する論理ゲートＮＲ２Ｌは、「ロー」の出力信号を発生し、それによりｎ型トランジスタＭ１Ｌを開く。したがって、電流がＶｓ＋からＭ１Ｌを通ってＶｄｄＬへ流れ、コンデンサＣ_Ｌを充電する。このようにして、ＳＳＩＣ １８０からＬＳＩＣ １８２への順方向送信時に、ＳＳＩＣ １８０から、（部分的にＣＬによって形成される）ＬＳＩＣ １８２電源へ電力が伝達される。

逆に、入力として、ＶｉｎＬ−に「ロー」信号、および「ハイ」のＥｎＲ信号を有する論理ゲートＮＤ３Ｌは、ｐ型トランジスタＭ３Ｌに「ハイ」信号を出力し、それを開く。入力として、ＶｉｎＬ−に「ロー」信号、および「ロー」の反転ＥｎＲ信号を有する論理ゲートＮＲ４Ｌは、ｎ型のＭ４Ｌに「ハイ」信号を出力し、それを閉じる。トランジスタＭ４Ｌを閉じることで、電源コンデンサＣＬおよび負荷抵抗ＲＬを通って流れ、変圧器Ｔ１のＶｓ−へ戻る電流の経路が完成される。

したがって、Ｖｓ＋が電気的にＶｄｄＬに接続され、Ｖｓ−が分離された接地に電気的に接続され、かつビット期間２０２の間、インバータＩＮ２Ｌ、ＩＮ４Ｌ、モード・スイッチＭＸ１Ｌ、ＭＸ２Ｌ、およびトライステート・バッファＢＵＦ１ＳおよびＢＵＦ２Ｓを介して正帰還がラッチ条件を維持するので、ＬＳＩＣ １８２内に「ラッチ」条件が生じる。

始めにＤＡＡの電源が立ち上がるときに、スタートアップ電力を供給するために、補完の整流器をＬＳＩＣ内に設けることもできる。供給コンデンサＣ_Ｌが完全に枯渇している場合は、差動整流バッファが動作するのに必要なイネーブルおよび選択信号を制御ロジックが供給するためには、電圧が不十分となる。したがって、小さな「ブートストラップ」整流器（例えばダイオード整流器または同期整流器）を設けることができる。ＳＳＩＣが送信を開始するとき、補完整流器はＳＳＩＣ １８０信号に追従するように強制され、それにより、コンデンサＣＬを充電する少量の電力を伝達する。ライン側電源電圧ＶｄｄＬが、ＬＳＩＣロジックが動作するのに十分高いレベルに達した後、バリアを跨って、クロック検出、同期、および初期化を含むＴＤＭプロトコルが確立される。次いで、ＬＳＩＣ １８２は、バリアの両側がマスタ／スレーブ構成で完全に動作する、標準の電力モードに入ることができる。

有利には、上述の差動整流バッファ内のトランジスタＭ１Ｌ、Ｍ２Ｌ、Ｍ３Ｌ、およびＭ４Ｌ内に存在する寄生ダイオードを、所望の補完またはブートストラップ整流器として用いることができる。より具体的には、トランジスタＭ１ＬおよびＭ３Ｌは、それぞれそのドレイン（それぞれ変圧器端子Ｖｓ＋およびＶｓ−に接続される）から、そのソース（正の電源電圧ＶｄｄＬに接続される）への寄生ｐ−ｎダイオード接合を有するＰ−チャネルＭＯＳＦＥＴであることが好ましい。同様に、トランジスタＭ２ＬおよびＭ４Ｌは、それぞれそのソース（接地に接続される）から、そのドレイン（それぞれ変圧器端子Ｖｓ＋およびＶｓ−に接続される）への寄生ｐ−ｎダイオード接合を有するＮ−チャネルＭＯＳＦＥＴであることが好ましい。これらの寄生ダイオードは、ＬＳＩＣ １８２の電力を立ち上げるのに必要な初期スタートアップ電圧を発生するために使用することができるダイオード・ブリッジを形成する。

さらに、トランジスタＭ１Ｌ、Ｍ２Ｌ、Ｍ３Ｌ、およびＭ４Ｌ内の寄生ダイオードはまた、上記のダイオード１４６、１４８、１５０、および１５２に関連して述べたように、ＳＳＩＣのためのＥＳＤ保護を実現するために用いることができる。この実施形態では、トランジスタＭ１Ｌ、Ｍ２Ｌ、Ｍ３Ｌ、およびＭ４Ｌは、予想されるＥＳＤインパルス電圧および電流に耐えるように設計されるべきである。

本発明は、差動構成ではなく、シングルエンド構成により実施することもできる。図７は、例示のシングルエンド型の実施形態を示す。この実施形態は、変圧器一次巻線および二次巻線の負端子Ｖｐ−およびＶｓ−が接地に接続され、一次側端子Ｖｐ＋およびＶｓ＋がそれぞれＲｘＲ＋およびＲｘＦ＋に直接接続されることを除き、図５のダブルエンド型の実施形態と同様である。図７に示されるシングルエンド型の実施形態は、図５のダブルエンド型の実施形態と同じように動作する。

図８のグラフは、本発明を用いたシステム側回路とライン側回路の間の電力伝達の、予想される有効性を示す。より具体的には、ｙ軸は、上述の差動整流バッファの実施形態におけるコンデンサＣ_Ｌの両端に発生されるライン側供給電圧ＶｄｄＬを表す。ｘ軸は、０と１．０（すなわち０％から１００％）の間を範囲とする順方向伝送比率を表す。ライン側供給電圧は、順方向伝達比に関わらず非常に安定したまま（２．７５Ｖと２．７９Ｖの間）であることが分かる。

したがって、本発明は、従来のＤＡＡに対していくつかの重要な利点を有する。第１に、変圧器は、一次巻線と二次巻線の間に優れた高電圧の分離を実現する。第２に、ＳＴＩＢ １３６、およびインターフェースを跨った差動信号の使用により、コモンモード・ノイズ除去が大きく改善される。トライステート・バッファは標準のビット期間のうちの非常に小さな部分のみで非イネーブル状態に置かれ、それにより、バリアを跨ってコモンモード・ノイズが伝送されたとしても、スイッチが切断（すなわちトライステート状態に）されている間に成長するだけとなるので、上述のラッチ技法は、さらにコモンモード・ノイズを低減する。第３に、データと電力信号の両方のための分離バリアとして、単一の変圧器が用いられるので、複数部品の分離バリアを用いる従来技術のシステムに比べると、大幅な部品コストの節約となる。

最後に、ＳＴＩＢ １３６を使用することにより、ＳＳＩＣからＬＳＩＣへ著しい電力量を伝達することが可能となるので、ＬＳＩＣ用に電話線から必要な電力は、あったとしてもわずかである。例えば、通常のモデムでは、ライン側ＤＡＡおよび付随する回路は、約２５から約５０ミリワットの範囲の電力を必要とし得る。本発明を用いると、この電力量（約２５から約５０ミリワット）は、システム側回路からライン側回路に容易に伝達することができ、電話線から電力を取り出さずに、ライン側回路を動作させるのに十分である。一般に、本発明を用いて伝達することができる電力量は、主として、ＳＴＩＢ １３６の電力伝達能力ではなく、トライステート・バッファ内の相補形トランジスタの電流輸送能力によって制限される。したがって、ＳＴＩＢ １３６を跨って、５０ミリワットより大きな、さらには１００ミリワット以上もの電力を伝達できるように、大きな相補形トランジスタをライン側およびシステム側回路内に設けることは実現可能である。

本発明はまた、呼び出しが進行している間（すなわちオフフック状態）に電話線から電力を取り出す、従来技術のライン側回路と連動して用いることができることが理解されよう。その場合は、ライン側電力の一部分を電話線から得ることができ、残りの部分を上述のようにしてシステム側回路から供給することができる。この変形形態では、ライン側回路が必要とする電力の任意の所望の比率（０％から１００％）を、本発明を用いてシステム側回路から供給することができる。呼び出し時に、ライン側回路が必要とする電力の少なくともかなりの部分（例えば約３０％）が、ＳＴＩＢ １３６を跨ってシステム側回路によって供給されることが好ましい。さらに、ＳＴＩＢ １３６を跨ってシステム側回路により供給される電力量は、ライン側回路が必要とする電力の少なくとも大多数、少なくとも超多数、またはほぼ全体であることがより好ましい。

また、本発明のシステム側インターフェース回路、ライン側インターフェース回路、整流バッファ、および伝送プロトコルは、ＳＴＩＢ １３６に関連して上述したが、これらは、変圧器分離バリアとの使用に限定されないことが理解されるべきである。そうではなく、例えば２線撚線対または２コンデンサ・インターフェースなどの４ポート・インターフェースを含む、任意の伝送媒体と共に使用することができる。

以上、データ信号および電力信号の両方を伝送することができる、ＤＡＡ内のシステム側回路とライン側回路の間のデジタル通信リンクについて説明してきた。しかし本発明の上記の説明は、例示的なものにすぎず、当業者には、添付の特許請求の範囲に記載された、本発明の範囲から逸脱しない変形形態が明らかであることが理解されよう。

Claims (15)

1. 通信リンクであって、
   システム側巻線およびライン側巻線を有する変圧器（Ｔ１）を含む、分離バリア（１３６）と、
   前記変圧器のシステム側巻線に接続された、システム側インターフェース回路（１８０）と、
   前記変圧器のライン側巻線に接続された、ライン側インターフェース回路（１８２）と
   を備え、
   （ａ）前記システム側インターフェース回路は、前記変圧器を跨って前記ライン側インターフェース回路へ、前記ライン側インターフェース回路の電気的負荷のかなりの部分を供給するためのエネルギーを有するデジタル・データ信号（ＴｘＦ）を送信することができ、
   （ｂ）前記ライン側インターフェース回路は、ライン側の整流電圧信号（ＶｄｄＬ）を生じさせる前記デジタル・データ信号を整流することができ、
   （ｃ）前記ライン側インターフェース回路は、
   （ｉ）前記変圧器のライン側巻線と前記ライン側インターフェース回路の接地ノードとの間に接続された第１のダイオード（１４６、１５０）、および
   （ｉｉ）前記変圧器のライン側巻線と前記ライン側インターフェース回路に電力を供給する供給ノード（１６２）との間に接続された第２のダイオード（１４８、１５２）を含む整流器（１４４）を備え、
   （ｄ）前記第１および第２のダイオードが、それぞれ第１のトランジスタおよび第２のトランジスタ内の寄生ダイオードであり、
   （ｅ）前記第１および第２のトランジスタが、前記ライン側巻線に接続される出力（１４２、１７４）を有する第１のライン側送信バッファ（１５６、１７２）における相補形トランジスタである、
   通信リンク。
   
2. 前記変圧器における磁束がバランスされるように、前記システム側インターフェース回路が前記変圧器を跨る前記デジタル・データ信号を送信する前にＤＣバランスされたコードを使用して前記デジタル・データ信号を符号化するように適合され、
   前記ＤＣバランスされたコードがマンチェスタ符号化であり、
   前記デジタル・データ信号が第１のデータ・フレーム（フレームｋ）および前記第１のデータ・フレームと連続する第２のデータ・フレーム（フレームｋ＋１）を含み、
   前記第１のデータ・フレームが前記第１のデータ・フレームの第１の期間上でＤＣバランスされない第１のビット・シーケンス（４４０）を含み、
   前記第２のデータ・フレームが前記第２のデータ・フレームの第２の期間上でＤＣバランスされない第２のビット・シーケンス（４５０）を含み、
   前記第１のビット・シーケンスおよび第２のビット・シーケンスがＤＣバランスされ、前記変圧器の前記磁束が前記第１の期間および前記第２の期間の組み合わせ上でバランスされ、
   前記システム側インターフェース回路が、
   前記変圧器のシステム側巻線に接続される出力を有するシステム側送信バッファ（１０８）、および、
   前記変圧器のシステム側巻線に接続されるシステム側受信バッファ（１３３）を含み、
   前記ライン側インターフェース回路が、
   前記第１のライン側送信バッファ、および
   前記変圧器のライン側巻線に接続されるライン側受信バッファ（１７６）を含み、
   前記第１のライン側送信バッファが、
   前記第１のトランジスタを制御するように接続される第１のＮＡＮＤ論理ゲート（ＮＤ１Ｌ）、
   前記第２のトランジスタを制御するように接続される第１のＮＯＲ論理ゲート（ＮＲ２Ｌ）、および、
   前記第１のＮＡＮＤ論理ゲートと前記第１のＮＯＲ論理ゲートとの間に接続される第１のインバータ（ＩＮ１Ｌ）を含み、
   前記システム側送信バッファが、
   第１の電源電圧（Ｖｄｄｓ）と前記システム側送信バッファの前記出力との間に接続される第３のトランジスタ（Ｍ１Ｓ）、
   第２の電源電圧（接地）と前記システム側送信バッファの前記出力との間に接続される第４のトランジスタ（Ｍ２Ｓ）、
   前記第３のトランジスタを制御するように接続される第２のＮＡＮＤ論理ゲート（ＮＤ１Ｓ）、
   前記第４のトランジスタを制御するように接続される第２のＮＯＲ論理ゲート（ＮＲ２Ｓ）、および、
   前記第２のＮＡＮＤ論理ゲートと前記第２のＮＯＲ論理ゲートとの間に接続される第２のインバータ（ＩＮ１Ｓ）を含み、
   前記第１のライン側送信バッファがライン側の整流された電圧信号を生ずるデジタル・データ信号を同時に整流するように適合され、
   前記第１および第２のダイオードが前記ライン側インターフェース回路に対するスタートアップ電圧を発生するためのダイオード・ブリッジ整流器を形成し、
   前記ライン側インターフェース回路が第２のライン側送信バッファをさらに含み、前記第１および第２のライン側バッファが異なるライン側送信バッファを形成するように、前記第１のライン側バッファの前記出力が前記変圧器のライン側巻線の第１の端子と接続され前記第２のライン側バッファの前記出力が前記変圧器のライン側巻線の第２の端子と接続され、
   前記システム側インターフェース回路が第２のシステム側送信バッファをさらに含み、前記第１および第２のシステム側送信バッファが異なるシステム側送信バッファを形成するように、前記第１のシステム側送信バッファの前記出力が前記変圧器のシステム側巻線の第１の端子と接続され前記第２のシステム側送信バッファの前記出力が前記変圧器のシステム側巻線の第２の端子と接続される、請求項１に記載の通信リンク。
   
3. 前記変圧器における磁束がバランスされるように、前記システム側インターフェース回路が前記変圧器を跨る前記デジタル・データ信号を送信する前にＤＣバランスされたコードを使用して前記デジタル・データ信号を符号化するように適合され、
   前記ＤＣバランスされたコードがマンチェスタ符号化である、請求項１に記載の通信リンク。
   
4. 前記デジタル・データ信号が第１のデータ・フレーム（フレームｋ）および前記第１のデータ・フレームと連続する第２のデータ・フレーム（フレームｋ＋１）を含み、
   前記第１のデータ・フレームが前記第１のデータ・フレームの第１の期間上でＤＣバランスされない第１のビット・シーケンス（４４０）を含み、
   前記第２のデータ・フレームが前記第２のデータ・フレームの第２の期間上でＤＣバランスされない第２のビット・シーケンス（４５０）を含み、
   前記変圧器の前記磁束が前記第１の期間および前記第２の期間の組み合わせ上でバランスされる、請求項１または３に記載の通信リンク。
   
5. 前記システム側インターフェース回路が、
   前記変圧器のシステム側巻線に接続される出力を有するシステム側送信バッファ（１０８）を含む、請求項１、３または４のいずれか１項に記載の通信リンク。
   
6. 前記システム側送信バッファが、
   第１の電源電圧（Ｖｄｄｓ）と前記システム側送信バッファの前記出力との間に接続される第３のトランジスタ（Ｍ１Ｓ）、および、
   第２の電源電圧（接地）と前記システム側送信バッファの前記出力との間に接続される第４のトランジスタ（Ｍ２Ｓ）を含む、請求項５に記載の通信リンク。
   
7. 前記システム側送信バッファが、
   前記第３のトランジスタを制御するように接続される第１の論理ゲート（ＮＤ１Ｓ）、
   前記第４のトランジスタを制御するように接続される第２の論理ゲート（ＮＲ２Ｓ）、および、
   前記第１の論理ゲートと前記第２の論理ゲートとの間に接続されるインバータ（ＩＮ１Ｓ）をさらに含む、請求項６に記載の通信リンク。
   
8. 前記第１の論理ゲートがＮＡＮＤゲートであり、前記第２の論理ゲートがＮＯＲゲートである、請求項７に記載の通信リンク。
   
9. 前記システム側インターフェース回路が、
   前記変圧器のシステム側巻線に接続されるシステム側受信バッファ（１３３）をさらに含み、
   前記ライン側インターフェース回路が、
   （ｉ） 前記第１のライン側送信バッファ、および
   （ｉｉ） 前記変圧器のライン側巻線に接続されるライン側受信バッファ（１７６）を含む、請求項１または３〜８のいずれか１項に記載の通信リンク。
   
10. 前記ライン側送信バッファがライン側の整流された電圧信号を生ずるデジタル・データ信号を同時に整流するように適合される、請求項１または３〜９のいずれか１項に記載の通信リンク。
    
11. 前記ライン側送信バッファが、
    前記第１のトランジスタを制御するように接続される第１の論理ゲート（ＮＤ１Ｌ）、
    前記第２のトランジスタを制御するように接続される第２の論理ゲート（ＮＲ２Ｌ）、および、
    前記第１の論理ゲートと前記第２の論理ゲートとの間に接続されるインバータ（ＩＮ１Ｌ）をさらに含む、請求項１または３〜６のいずれか１項に記載の通信リンク。
    
12. 前記第１の論理ゲートがＮＡＮＤゲートであり、前記第２の論理ゲートがＮＯＲゲートである、請求項１１に記載の通信リンク。
    
13. 前記第１および第２のダイオードが前記ライン側インターフェース回路に対するスタートアップ電圧を発生するためのダイオード・ブリッジ整流器を形成する、請求項１または３〜１２のいずれか１項に記載の通信リンク。
    
14. 前記ライン側インターフェース回路が、
    前記第１のライン側送信バッファ、および
    前記変圧器のライン側巻線に接続されるライン側受信バッファ（１７６）を含み、
    前記第１のライン側送信バッファが、
    前記第１のトランジスタを制御するように接続される第１のＮＡＮＤ論理ゲート（ＮＤ１Ｌ）、
    前記第２のトランジスタを制御するように接続される第１のＮＯＲ論理ゲート（ＮＲ２Ｌ）、および、
    前記第１のＮＡＮＤ論理ゲートと前記第１のＮＯＲ論理ゲートとの間に接続される第１のインバータ（ＩＮ１Ｌ）を含み、
    前記システム側送信バッファが、
    第１の電源電圧（Ｖｄｄｓ）と前記システム側送信バッファの前記出力との間に接続される第３のトランジスタ（Ｍ１Ｓ）、
    第２の電源電圧（システム側接地）と前記システム側送信バッファの前記出力との間に接続される第４のトランジスタ（Ｍ２Ｓ）、
    前記第３のトランジスタを制御するように接続される第２のＮＡＮＤ論理ゲート（ＮＤ１Ｓ）、
    前記第４のトランジスタを制御するように接続される第２のＮＯＲ論理ゲート（ＮＲ２Ｓ）、および、
    前記第２のＮＡＮＤ論理ゲートと前記第２のＮＯＲ論理ゲートとの間に接続される第２のインバータ（ＩＮ１Ｓ）を含む、請求項５に記載の通信リンク。
    
15. 前記ライン側インターフェース回路が第２のライン側送信バッファをさらに含み、前記第１および第２のライン側バッファが異なるライン側送信バッファを形成するように、前記第１のライン側バッファの前記出力が前記変圧器のライン側巻線の第１の端子と接続され前記第２のライン側バッファの前記出力が前記変圧器のライン側巻線の第２の端子と接続され、
    前記システム側インターフェース回路が第２のシステム側送信バッファをさらに含み、前記第１および第２のシステム側送信バッファが異なるシステム側送信バッファを形成するように、前記第１のシステム側送信バッファの前記出力が前記変圧器のシステム側巻線の第１の端子と接続され前記第２のシステム側送信バッファの前記出力が前記変圧器のシステム側巻線の第２の端子と接続される、請求項１または３〜１４のいずれか１項に記載の通信リンク。

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