KR101173723B1 - 스태거형 컨택트를 구비한 미세한 피치 어레이를 포함하는 반도체 디바이스 및 그 설계 및 제조 방법 - Google Patents

스태거형 컨택트를 구비한 미세한 피치 어레이를 포함하는 반도체 디바이스 및 그 설계 및 제조 방법 Download PDF

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Abstract

반도체 디바이스 구조물은, 컨택트들의 제조 중의 오정렬 및 컨택트들의 섹션들 사이의 컨택트 저항 중 하나 또는 모두를 최소화 하면서, 활성-디바이스 영역들과 도전성 라인들 사이의 작은 피치들을 용이하게 하기 위한 스태거형 컨택트들을 포함한다. 하나의 행의 컨택트들은 하나 걸러서의 활성-디바이스 영역과 통신하고, 나머지 활성-디바이스 영역들과 통신하는 다른 로우의 컨택트들에 대하여 스태거형이다. 각각의 컨택트는, 컨택트의 상부 부분에 대하여 컨택트 홀이 형성되는 경우, 상대적으로 큰 양의 허용범위를 제공하기 위해 상대적으로 큰 상면을 갖는 상대적으로 큰 컨택트 플러그를 포함할 수 있다. 컨택트 홀들은, 듀얼 다마신 프로세스로, 비트 라인들과 같은 도전성 트레이스들에 대하여 트렌치들과 실질적으로 동시에 형성될 수 있다. 반도체 디바이스 구조물들을 설계하기 위한 방법들로서 중간 구조물들도 개시된다.
반도체 디바이스, 활성 영역 디바이스, 컨택트 홀, 어퍼쳐, 유전체 층

Description

스태거형 컨택트를 구비한 미세한 피치 어레이를 포함하는 반도체 디바이스 및 그 설계 및 제조 방법{SEMICONDUCTOR DEVICES INCLUDING FINE PITCH ARRAYS WITH STAGGERED CONTACTS AND METHODS FOR DESIGNING AND FABRICATING THE SAME}
본 출원은, 2006년 8월 29일 출원된, 발명의 명칭이 "SEMICONDUCTOR DEVICES INCLUDING FINE PITCH ARRAYS WITH STAGGERED CONTACTS AND METHODS FOR DESIGNING AND FABRICATING THE SAME"인 미국 특허출원번호 제11/511,541호의 이익을 주장한다.
본 발명은 일반적으로 미세한 피치 어레이를 포함하는 반도체 디바이스에 관한 것으로, 더 구체적으로는, 어레이의 컨택트의 피치의 효과적인 감소뿐만 아니라, 어레이의 집적도의 증가 및 피치의 감소를 용이하게 하도록 배열된 컨택트를 포함하는 반도체 디바이스에 관한 것이다. 더 구체적으로는, 본 발명은 스태거형(staggered) 컨택트를 구비한 반도체 디바이스에 관한 것이다.
반도체 디바이스들의 다수의 피쳐들의 치수들은, 피쳐, 또는 디바이스, 집적도의 증가를 용이하게 하도록 항상 감소되고 있다. 피쳐 치수들이 감소될 때마다, 다양한 과제들이 극복되어왔다.
디바이스 치수들을 감소시키는데 있어서의 현재의 과제는, 종래 기술에서 "컨택트들"로 지칭되는, 비트 라인들과 반도체 기판의 대응하는 도전성으로 도핑된 활성-디바이스 영역들 사이에 도전성 링크들을 구성하는데 사용되는 도전성 구조물들의 제조에 의해 제시되어 왔다. 최신의 에칭 프로세스들에 의해 달성될 수 있는 높이 애스펙트 비들(height-aspect ratios)의 제한으로 인해, 기저부(base)들에서 충분한 치수들을 갖는 컨택트 홀들을 형성할 수 없다. 따라서, 컨택트 홀들은 두개 이상의 프로세스 단계들로 형성된다. 초기에, 각각의 컨택트 홀의 기저부 부분이 유전체 재료의 기저부 층에 제조된다. 컨택트 홀의 기저부는, 하부의 활성-디바이스 영역과 전기적인 통신 상태에 있는 컨택트 홀에 소위 도전성 "플러그"를 형성하는 도전성 재료로 채워져 있다. 다음으로, 유전체 재료의 하나 이상의 상부 층들이 유전체 재료의 기저부 층 및 그를 통해 확장되는 도전성 플러그들 위에 형성된다. 다음으로, 유전체 재료의 하나 이상의 상부 층들을 통해 각각의 컨택트 홀의 상부가 형성된다. 각각의 컨택트 홀의 상부 부분을 그 대응하는 플러그에 적절하게 정렬하기 위해, 각각의 컨택트 홀의 상부 부분 아래에 걸친 치수들은 도전성 플러그의 상면을 가로지르는 치수들보다 훨씬 더 작아야 한다. 각각의 도전성 플러그의 상면(top surface)을 가로지르는 치수들이 매우 작으면, 오정렬(misalignment)이 발생할 수 있고, 각각의 컨택트 홀의 상부 부분에 형성된 컨택트는 그것의 대응하는 도전성 플러그와 전기적으로 통신할 수 없거나 또는 충분한 전기적 통신을 구성할 수 없을 수 있다. 각각의 컨택트 홀의 상부 아래를 가로지르는 치수들이 매우 작으면, 그 안에 형성된 컨택트와 도전성 플러그 사이의 컨택트 저항이 바람직하지 않게 커질 수 있다.
따라서, 반도체 디바이스 구조물들의 피쳐들의 치수들의 연속적인 감소를 용이하게 하는 컨택트 구조물들 및 컨택트 제조 프로세스들에 대핸 필요성이 존재한다.
본 발명은 컨택트들의 존재에 의해 제한되지 않는 피쳐 집적도들을 갖는 반도체 디바이스 구조물들을 포함한다. 또한, 본 발명은 반도체 디바이스 구조물들을 제조하기 위한 방법들을 포함한다.
일 양태에서, 본 발명에 따른 반도체 디바이스 구조물은 스태거형 컨택트들을 포함한다. 컨택트들을 스태거링함으로써, 디바이스들을 제조할 수 있는 효율 또는 디바이스들의 신뢰성과의 타협 없이 활성-디바이스 영역들 및 비트 라인들에서 원하는 최신의 피치를 구현하거나, 또는 유지할 수 있다. 본 명세서에서 사용되는 바와 같이, 용어 "반도체 디바이스 구조물"은 웨이퍼들 및 그외의 벌크 반도체 기판들, 일부분의 웨이퍼들, 다이들(dice)의 그룹들, 및 싱귤레이트된 다이들(singulated dice)을 포함한다. 이 반도체 디바이스 구조물들은, 프로세스 중인 반도체 디바이스 구조물들뿐만 아니라, 완성되어 패키징된 집적 회로 및 완성되어 패키징되지 않은 집적 회로 모두를 포함한다.
예를 들어, 본 발명의 교시들을 포함하는 반도체 디바이스 구조물은, 구조물의 활성-디바이스 영역들 또는 비트 라인들의 피치들에 근접하거나 또는 그것들을 초과하는 폭들을 갖는 도전성 플러그들을 구비한 컨택트들을 포함할 수 있다. 상대적으로 큰 도전성 플러그들은, 대응하는 컨택트들의 오버라잉(overlying) 부분들이 그것과 함께 오정렬될 수 있는 가능성을 억제하거나 또는 제거하는 치수들을 갖는 상면들(upper surfaces)을 가질 수 있다. 부가적으로, 또는 대안적으로, 도전성 플러그들의 상면들의 치수들 및 각각의 컨택트 홀의 상부 부분 아래를 가로지르는 대응하는 치수들은, 상부 부분 내의 컨택트와 도전성 플러그 사이의 컨택트 저항값이 바람직하지 않게 커지는 것을 방지하기에 충분히 클 수 있다.
본 발명의 다른 양태는 반도체 디바이스 구조물들의 컨택트들을 제조하기 위한 방법들을 포함한다. 그 방법은, 반도체 디바이스 구조물의 두개 이상의 상이한 제조 레벨들, 또는 높이(elevation)들로 확장되는 트렌치들 및/또는 어퍼쳐(aperture)들을 형성하는 소위 "듀얼 다마신(dual damascene)" 방법을 이용할 수 있다. 다음으로, 트렌치들 및/또는 어퍼쳐들은 도전성 재료로 채워진다. 본 발명의 범주 내에 있는 방법의 예에서, 비트 라인 트렌치들은 정렬되고, 비트 라인 트렌치들로부터 하부의 도전성 플러그들로 확장되는 컨택트 홀도 마찬가지로 형성된다. 그러한 기술들을 이용하는 경우, 리소그래피 장치의 정렬 허용범위(alignment tolerance)가 효과적으로 증가된다.
그러한 방법들 중에 형성되는 중간 구조물들도 본 발명의 범주 내에 있다. 본 발명은, 본 발명의 범주를 제한하지 않고, 복수의 기능들에 도움이 되는 재료층들을 포함하는 중간 반도체 디바이스 구조물들을 포함한다. 예를 들어, 단일 재료층은 제조 프로세스의 상이한 지점들에서 에칭 스탑, 하드 마스크, 및 폴리싱 스탑으로서 기능할 수 있다.
다른 양태에서, 본 발명은 오프셋 컨택트들을 구비한 반도체 디바이스 구조물들을 설계하기 위한 방법들을 포함한다.
본 발명의 그외의 피쳐들 및 장점들은 상세한 설명, 첨부 도면들, 및 첨부된 청구범위에 대한 고려를 통해 당업자에게 명백할 것이다.
이하, 도면들을 참조하여 본 발명의 다양한 양태들의 세부사항들을 설명한다.
도면들에서, 본 발명의 다양한 양태들의 예들이 도시된다.
도 1은, 도전성 도핑된 반도체 재료를 포함하는, 활성 영역들 또는 활성-디바이스 영역들을 반도체 기판의 적어도 일부분 위에 배치하는 방법의 개략적인 도면이다.
도 2는 서로에 대해 오프셋이거나 또는 서로 스태거형인 도전성 플러그들을 포함하는 부분적으로 제조된 반도체 디바이스 구조물의 부분적인 단면도이고, 도전성 플러그들의 행(row)은 반도체 기판의 일련의 활성-디바이스 영역들 중 하나 걸른 활성-디바이스 영역과 통신한다.
도 3은 도 2의 도전성 플러그들 및 오버라잉 컨택트 홀들 및 컨택트 어퍼쳐들을 스태거링할 수 있는 방법을 도시하는 반도체 디바이스 구조물의 일부분의 개략적인 도면이다.
도 4 내지 도 19는 스태거형 컨택트들을 포함하는 반도체 디바이스 구조물들의 제조의 예들을 도시한다.
도 20은 본 발명의 교시들을 포함하는 반도체 디바이스 구조물의 부분 단면 도이다.
도 1은, 본 명세서에서 "활성-디바이스 영역들"로서도 지칭되는, 반도체 기판(10)의 활성 영역들(12)의 개략적인 도면이고, 반도체 기판(10)의 일부분만이 도시되어 있다. 본 명세서에 사용된 용어 "반도체 기판"은 디바이스들 및 그로부터 싱귤레이트된 디바이스들의 그룹들뿐만 아니라 반도체 다이들, 반도체 웨이퍼들, 일부분의 웨이퍼들, 및 그외의 벌크 반도체 기판들을 포함한다. 도시된 바와 같이, 활성 영역들(12)은 반도체 기판(10)의 도전성 도핑된 영역들을 포함하는 연장된 엘리먼트들이다. 이 연장된 엘리먼트들은 서로 평행한 방향을 향할 수 있다. 현재의 최신의 기술들을 포함하는 반도체 디바이스들에서, 활성 영역들(12)은 약 10㎚만큼 작은 폭을 가질 수 있고, 약 50㎚ 이하의 작은(예를 들어, 10㎚) 거리로 서로 이격될 수 있다. 따라서, 그것들의 피치는 약 60㎚ 이하로 작을(예를 들어, 약 20㎚) 수 있다. 물론, 활성 영역들(12)은, 본 발명의 범주를 벗어나지 않고, 10㎚보다 넓거나 또는 좁을 수 있고, 50㎚보다 크거나 또는 작게 서로 이격될 수 있다.
반도체 디바이스를 통한 단면이며 도 1의 라인 2-2로 도시된 일반적인 방향으로 도 1에 도시된 면과 직교하여 방위되는 면을 도시하는 도 2에서, 활성 영역들(12)은 도면의 면의 안팎으로 확장된다. 또한, 도 2는 활성 영역(12)을 하나씩 걸러서 배치되고 이와 통신하는 컨택트 플러그(14)를 도시한다. 이것은, 각각의 컨택트 플러그(14)가 활성 영역들(12)의 피치에 근접하거나 또는 심지어 이를 초과 하는 최대의 직경을 가지지만, 인접한 컨택트 플러그(14)는 서로 전기적으로 분리되어야 하기 때문이다. 각각의 컨택트 플러그(14)의 상대적으로 큰 크기는 전기적으로 접속되는 활성 영역들(12)과 컨택트 플러그들(14) 사이의 컨택트 저항을 최소화시킨다. 도시되지 않은, 나머지 활성 영역들(12)에 대한 컨택트 플러그들(14)은 도 2의 면의 바로 뒤 또는 바로 앞에 배치된다.
컨택트 플러그들(14) 및 컨택트 플러그들(14)(도 2) 위에 배치된 컨택트 홀들(16)의 스태거링은, 부분적으로 제조된 반도체 디바이스(1)의 평면도인, 도 3에 도시된다. 컨택트 홀들(16) 및 컨택트 플러그들(14)의 피치들은 활성 영역들(12)의 피치의 약 2배일 수 있다(예를 들어, 활성 영역의 피치가 약 100㎚이면, 컨택트 플러그들(14) 및 컨택트 홀들(16)의 피치들은 약 200㎚일 수 있고, 활성 영역들의 피치가 약 20nm이면, 컨택트 플러그들(14) 및 컨택트 홀들(16)의 피치들은 약 40㎚일 수 있다). 도시된 바와 같이, 컨택트 홀들(16)은 그것들의 대응하는 컨택트 플러그들(14)에 정렬되는 방식으로 스태거링된다. 전술된 예시적인 치수들에 이어서, 컨택트 홀들(16)은 그 상부(18)에서 (예를 들어, 직경 또는 폭이) 약 100㎚ 이상일 수 있고, 컨택트 플러그들(14)의 상면들(upper surfaces; 15)(도 2)을 노출시키는 그 기저부(20)에서 (예를 들어, 직경이) 약 30㎚일 수 있다. 컨택트 플러그들(14)의 상면들(15)과 컨택트 홀들(16)의 기저부들(도 2에 도시되지 않음)의 상대적인 치수들(예를 들어, 대응하는 기저부의 거리보다 약 2배 또는 3배 만큼 큰 거리의 폭을 갖는 상면(115))은, 컨택트 홀들(16)을 컨택트 플러그들(14)과 정렬하는데 비교적 큰 허용범위를 제공하고, 컨택트 플러그들과 컨택트 홀들(16)의 상부에 후속하여 형성된 컨택트들(도 3에 도시되지 않음) 사이의 컨택트 저항을 최소화할 수 있다.
타원형의 컨택트 홀들(16)이 도시되었지만, 높이들 또는 길이들에 대하여 그외의 단면 형태들을 갖는 컨택트 홀들도 본 발명의 범주 내에 있다. 예를 들어, 컨택트 홀들(16)은, 도 2의 면에 가로로 되어 있는 활성 영역들(12)이 연장되는 방향으로 집적도를 더 증가시키는데 사용될 수 있는 원형의 단면 형태들을 가질 수 있다.
각각의 컨택트 플러그(14)는, 본 발명의 임의의 양태의 범주를 제한하지 않고, 단일 구조를 포함하거나 또는, 대응하는 활성 영역(12)과 접촉하는, 하부 부분(도시되지 않음) 및 상부 부분을 포함할 수 있다. 단일 컨택트 플러그(14) 또는 적어도 컨택트 플러그(14)의 하부 부분을 형성하는데 사용될 수 있는 재료들의 예들은, 텅스텐(W) 및 도전성으로 도핑된 폴리실리콘을 포함하지만 이에 한정되지 않는다. 물론, 컨택트 플러그(14)의 상부 부분은, 텅스텐과, 구리, (플로우 프로세스 또는 성막 프로세스에 의해 주입될 수 있는) 알루미늄, 니켈, 또는 구조적으로 안정되고 인접한 재료들(예를 들어, 활성 영역들(12) 및 도전성 라인들(68)(도 18 내지 도 20)의 재료 또는 재료들)에 대해 낮은 컨택트 저항을 갖는 임의의 그외의 적절한 재료를 포함하지만 이에 한정되지 않는 다양한 그외의 재료들로부터 형성될 수 있다.
도 4 내지 도 19를 참조하면, 본 발명의 교시들을 포함하는 반도체 디바이스 구조물들을 제조하기 위한 프로세스의 일례가 도시된다. 당업자에게 이해되는 바와 같이, 제조 프로세스는, 웨이퍼 또는 그외의 벌크 반도체 기판 레벨에서 수행될 수 있거나, 일반적으로 수행되어, 다수의 반도체 디바이스들을 동시에 제조하고 본 발명의 피쳐들을 제공할 수 있다.
도 4에서는, 반도체 기판(10), 및 인접한 도전성 구조물들(예를 들어, 컨택트 플러그들(14)(도 2), 등)을 서로 전기적으로 분리시키는 절연성 재료(예를 들어, 도핑된 실리콘 이산화물, 비도핑된 실리콘 이산화물, 등)를 포함하는 반도체 기판(10) 위에 형성되는 적어도 하나의 구조층(32)을 포함하는 구조물(30)을 도시한다. (재료 성막, 마스킹, 에칭, 폴리싱 또는 평탄화, 등을 포함하지만 이에 한정되지 않는) 임의의 그외의 적절한, 통상적인 프로세스들은 컨택트 플러그(14)를 포함하는 구조물들에 사용될 수 있으며, 그러한 프로세스들에 사용된 마스크들은 컨택트 플러그들(14)을 스태거링하도록 구성되어 있다.
절연층(34)(예를 들어, 도핑된 실리콘 이산화물, 비도핑된 실리콘 이산화물, 로우-k 유전체, 등을 포함하는 층)은 구조층(32) 위에 배치된다. 절연층(34)은, SOG(spin-on glass)와 같은 성막 기술들(예를 들어, TEOS(tetraethyl-ortho-silicate)의 분해, 등) 등을 포함하지만 이에 한정되지 않는 공지된 프로세스들에 의해 형성될 수 있다.
에칭 스탑 층(36)(예를 들어, 실리콘 질화물 막, 등)은 구조층(32) 위에 배치된다. 에칭 스탑 층(36)은, 후속하는(예를 들어, 듀얼 다마신) 에칭 프로세스에서 에칭 스탑으로서 이용되기 때문에 그와 같이 지칭된다. 형성될 재료 또는 재료들에 따라, 에칭 스탑 층(36)은 포토마스크(40)를 형성하기 위해 포토레지스트의 층(38)을 패터닝하는데 후속하여 사용되는 ARC(antireflective coating)로서 기능 할 수 있다(도 5를 참조). 선택적으로, 에칭 스탑 층(36)을 형성하기 전에 또는 에칭 스탑 층(36)을 형성한 후에, 하나 이상의 그외의 ARC들(도시되지 않음)을 형성할 수 있다.
도 4를 계속해서 참조하면, (예를 들어, 스핀-온 기술들, 스프레이-온 기술들, 또는 임의의 그외의 적절한 애플리케이션 프로세스에 의해) 에칭 스탑 층(36) 위에 포토레지스트의 층(38)이 도포된다. 다음으로, 도 5에 도시된 바와 같이, 포토마스크(40)를 형성하기 위해, 공지된 프로세스들(예를 들어, 노광 프로세스 및 현상 프로세스, 등)을 사용하여 포토레지스트의 층(38)을 패터닝한다. 포토마스크(40)는, 하부의 에칭 스탑 층(36)의 특정한 영역들의 제거를 방지하거나 또는 제한하도록(예를 들어, 하나 이상의 에칭재들, 용매들, 플라즈마들 등에 노출시키는 것을 방지하거나 또는 제한함으로써) 배치되고 구성되는, 컨택트 플러그들(14)의 어레이의 외측에 측면으로 배치된 고체 영역들을 포함하는, 고체 영역들(42)을 포함한다. 포토마스크(40)의 어퍼쳐들(44)은 하부의 에칭 스탑 층(36)의 그외의 영역들의 제거를 용이하게 하도록 배치되고 구성된다.
포토마스크(40) 또는 다른 적절한 마스크가 에칭 스탑 층(36) 위에 형성되면, 에칭 스탑 층(36)의 원하는 영역들(즉, 위에서 지칭된 "그외의 영역들")은, 도 6에 도시된 바와 같이, 그 내부에 어퍼쳐들(37)을 형성하기 위해 제거될 수 있다. 종래 기술로 공지된 습식 에칭 프로세스 또는 건식 에칭 프로세스 또는 그외의 것을 포함하지만 이에 한정되지 않는 임의의 적절한 프로세스에 의해 제거를 수행할 수 있다. 에칭 스탑 층(36)의 어퍼쳐들(37)은, 도 3 및 도 7에 도시된 바와 같이, 다소 스태거형 관계로 배열될 수 있다. 본 개시의 후반부의 리뷰 후에 더 잘 이해될 바와 같이, 에칭 스탑 층(36)은 하부 층들, 막들, 또는 구조물들의 재료가 바람직하지않게 제거되는 것을 방지한다.
에칭 스탑 층(36)이 패터닝된 후에, 도 8에 도시된 바와 같이, 유전체 층이 그 위에 형성될 수 있다. 비한정의 예로서, 유전체 층(46)은 도핑된 실리콘 이산화물(예를 들어, BPSG(borophosphosilicate glass), PSG(phosphosilicate glass), BSG(borosilicate glass), 등), SOG(spin-on glass), 로우-k 유전체, 등을 포함할 수 있다. 유전체 층(46)의 두께는 다양한 목적에 맞춰질 수 있다. 그러한 목적들은, 그 상부들과 하부들에 원하는 치수들로 컨택트 홀들(62)(도 16)의 형성을 용이하게 하는 것, 에칭 스탑 층(36)의 재료가 유전체 층(46)의 재료를 제거하는 에칭재에 노출될 때 중합체(polymer)가 컨택트 홀들(62)을 매우 빠르게 백필하는것을 방지하는 것, 유전체 층(46)의 대향하는 측면들 위에 배치된 도전성 피쳐들 사이의 전기적인 간섭을 최소화하는 것, 도전성 재료를 컨택트 홀들(62)에 후속하여 주입하는 것을 용이하게 하는 것, 및 도전성 라인들(68)(도 18 내지 도 20)의 높이를 정의하는 것을 포함하지만 이에 한정되지 않는다.
마스크(50m)(도 10을 참조) 또는 "맨드럴(mandrel)"은 유전체 층(46) 위에 형성될 수 있다. 계속해서 도 8을 참조하면, 마스크(50m)는, 에칭 스탑 층(36) 및 에칭 스탑 층(36)을 통해 노출된 구조층(32)의 영역들 위에 하드 마스크(48) 및 중간 마스크 층(50)을 후속하여 형성함으로써 형성될 수 있다. 하드 마스크 층(48) 은, 폴리실리콘, 실리콘 질화물, 실리콘 카바이드, SiCN, Al2O3, DARC(dielectric anti-reflective coating) 층, 실리콘-리치 산화물, 질화물, 또는 산질화물, 등의 하드 마스크로서 사용하는데 적절한 임의의 재료를 포함할 수 있다. 도시될 바와 같이, 하드 마스크 층(48)은 후속하는 제거 프로세스들에 대하여 에칭 스탑, 하드 마스크, 및 폴리싱 스탑으로서 이용된다. 중간 마스크 층(50)은 탄소 기반의 층(예를 들어, TC(transparent carbon), 비정질 탄소, 소위 "스핀-온 하드 마스크" 등), 소위 "멀티-층 레지스트", 단일-레벨 레지스트 등을 포함할 수 있다. 실리콘은 중간 마스크 층(50)의 재료 전체에 걸쳐 분산되거나 또는 분산되지 않을 수 있다. 선택적으로, 하나 이상의 ARC들(도시되지 않음)은 중간 마스크 층(50)의 위 및/또는 아래에 형성될 수 있다.
또한, 도 9A 및 도 9B에 도시된 바와 같이, 포토마스크(52)는 하드 마스크(48) 및 중간 마스크 층(50)의 하나 이상의 서브층들의 패터닝을 용이하게 하기 위해 중간 마스크 층(50) 위에 형성될 수 있다. 대안적으로, 포토마스크(52)는 유전체 층(46)(도시되지 않음) 위에 직접 형성될 수 있다. 도시된 바와 같이, 포토마스크(52)는 공지된 프로세스들에 의해 도포되고 패터닝된다.
포토마스크(52)의 일반적인 패턴은, 도 10에 도시된 바와 같이, 하부의 중간 마스크 층(50)으로 전사될 수 있다. 공지된 에칭 프로세스들(예를 들어, 소위 "건식 현상" 프로세스들, 플라즈마 에칭 프로세스들, 레지스트 및/또는 탄소 기반의 층(예를 들어, TC 등)의 트리밍 프로세스들, 등)을 포함하지만 이에 한정되지 않는 임의의 적절한 프로세스는, 포토마스크(52)의 패턴을 중간 마스크 층(50)에 실질적으로 전사하는데 사용될 수 있다. 하드 마스크(48)는 이 패턴 전사 프로세스에 대하여 에칭 스탑으로서 기능할 수 있다. 또한, 중간 마스크 층(50)은, 당 기술 분야에 알려진 바와 같이, 고체 영역들(50)의 치수들을 감소시키고 및/또는 개량하도록 "트리밍(trimmed)"될 수 있다. 결과적인 마스크(50m)는 포토마스크(52)보다 더 단단하고 더 높은 에칭 저항성들을 가지며, 마스크(50m)의 중요한 치수들은 포토마스크(52)의 치수들보다 더 쉽게 맞춰되고 제어될 수 있다.
도 11에 도시된 바와 같이, 중간 마스크 층(50)으로부터 마스크(50m)를 형성하는 경우, 포토마스크(52)의 임의의 잔여물(remnant)을 제거할 수 있다.
다음으로, 도 12에 도시된 바와 같이, 산화물 층(54)(예를 들어, 도핑된 또는 비도핑된 실리콘 이산화물, 등)은 마스크(50m) 및 마스크(50m)를 통해 노출된 하드 마스크(48)의 부분들 위에 형성된다. 산화물 층은, ALD(atomic layer depositon) 프로세스 또는 다른 적절한 성막 기술 등의 저온 및 정각(conformal) 성막 기술들을 포함하지만 이에 한정되지 않는 임의의 적절한 프로세스에 의해 형성될 수 있다.
도 13에 도시된 바와 같이, 산화물 층(54)을 형성한 후에, 스페이서 에칭을 수행한다. 당업자가 알고 있는 바와 같이, 스페이서 에칭은 이방성 에칭 프로세스이다. 하드 마스크(48)는 스페이서 에칭 프로세스 중에 에칭 스탑으로서 기능할 수 있다. 스페이서 에칭 프로세스는, 네거티브 마스크(50m)의 인접한 고체 영역들 사이에서 마스크(50m)의 고체 영역들 위에 배치된 부분들뿐만 아니라 하드 마스 크(48) 위에 배치된 산화물 층(54)의 부분들을 포함하는, 산화물 층(54)의 상대적으로 얇은 부분들을 제거한다. 결과는 도 13에 도시된, 개별 스페이서들(56)을 포함하는 스페이서 마스크(56)이다.
대안적으로, 스페이서 마스크(56)는, 하드 마스크(48)에 대한 필요성을 없애면서, 유전체 층(46) 및 구조층(32)으로부터 재료를 제거하는데 사용되는 에칭재 또는 에칭재들에 대하여 충분한 저항성을 갖는 재료로부터 형성될 수 있다.
스페이서 마스크(56)를 통해 노출된, 마스크(50m)의 나머지 고체 영역들(도 13)은, 도 14에 도시된 바와 같이, 적절한 프로세스들에 의해 제거된다. 물론, 사용되는 프로세스들은 마스크(50m)를 형성하는 재료 또는 재료들에 의존한다. 예를 들어, 마스크(50m)(도 12)가 탄소 기반의 재료(예를 들어, 레지스트, 스핀-온 하드 마스크, TC, 비정질 탄소, 등)로부터 형성되면, 적절한 플라즈마 스트립(예를 들어, 산소 플라즈마를 이용), 또는 에칭 프로세스를 이용할 수 있다. 다른 대안으로서, 멀티-층 레지스트를 이용하여 마스크(50m)를 형성하면, 하나 이상의 적절한 레지스트 박리제(stripper)들을 사용하여 나머지 고체 영역들을 제거할 수 있다.
그 후에, 도 15에 도시된 바와 같이, 하부의 유전체 층(46)의 노출된 부분들에 대하여 스페이서들(56s) 사이에 노출된 (즉, 스페이서 마스크(56)를 통해 노출된) 하드 마스크(48)의 영역들을 제거한다. 하드 마스크 층(48)의 나머지 부분들 및 오버라잉 스페이서 마스크(56)는, 유전체 층(46) 및 하부의 구조물들의 패터닝에 영향을 미칠 수 있는 하드 마스크(58)를 총체적으로 형성한다.
이제 도 16을 참조하면, 트렌치들(60) 및 컨택트 홀들(62)은 실질적으로 동 시에 형성될 수 있다. 도전성 라인들(68)(도 18)이 후속하여 형성될 수 있는 트렌치들(60)은 에칭 스탑 층(36)의 나머지 영역들(36r) 아래까지 가능한 멀리 유전체 층(46)으로 확장된다. 추후에 도전성 컨택트들(70)(도 18)이 형성될 수 있는, 컨택트 홀들(62)은 아래에 배치되고, 대응하는 트렌치들(60)과 통신하며 컨택트 플러그들(14) 위에 배치된다. 각각의 컨택트 홀(62)은 에칭 스탑 층(36)과 동일한 면에 존재하는 유전체 층(46)의 상승 부분을 통해 (예를 들어, 에칭 스탑 층(36)의 어퍼쳐들(37)을 통해) 확장되고, 구조층(32) 내의 도전성 구조물들(예를 들어, 컨택트 플러그들(14)(도 3을 참조))을 노출시키기 위해 절연층(34)을 통해 확장된다.
적절한 에칭재 또는 에칭재들의 조합은 유전체 층(46) 및 절연층(34)으로부터 재료를 제거하는 것에 효과적일 수 있다. 물론, 이용된 에칭재 또는 에칭재들은, 하드 마스크 층(48)의 재료들 및 에칭 스탑 층(36)의 나머지 영역들(36r)의 재료들을 제거하는 에칭재 또는 에칭재들보다 높은 선택도를 갖거나 또는 더 빠른 속도로 유전체 층(46) 및 절연층(34)의 재료를 제거한다. 또한, 제거 프로세스는 스페이서 마스크(56)의 재료를 실질적으로 동시에 제거할 수 있다. 예를 들어, 유전체 층(46) 및 절연층(34)이 실리콘 이산화물을 포함하면, C4F8/C4F6/O2를 사용하여 유전체 층(46) 및 절연층(34)으로부터 재료를 제거할 수 있다. C4F8/C4F6/O2는, 실리콘 질화물에 대해서보다 높은 선택도로 실리콘 이산화물을 제거하며, 이것으로부터 하드 마스크 층(48) 및 에칭 스탑 층(36)의 나머지 영역들(36r) 중 하나 또는 모두를 형성할 수 있다.
컨택트 홀들(62)이 트렌치들(60)보다 더 깊게 배치되기 때문에, 당업자 중 일부는 컨택트 홀들(62)의 형성이 트렌치들(60)이 완전히 형성된 후까지 계속될 수 있지만(일부 경우에는 심지어 시작하지 않을 수도 있지만), 그럼에도 불구하고, 컨택트 홀들(62)은 트렌치들(60)의 형성과 실질적으로 일치하여 또는 실질적으로 동시에 형성된다는 것을 용이하게 이해할 것이다.
각각의 컨택트 홀(62)의 하단부에 걸친 치수들은 각각의 컨택트 홀(62) 내에 후속하여 형성되는 도전성 컨택트와 그 대응하는 컨택트 플러그(14)의 상면 사이의 컨택트 저항을 최소화시키기 위해 충분히 클 수 있다. 또한, 컨택트 플러그들(14)의 상대적으로 큰 상면들(15)은, 오버라잉 마스크 층들이 마스크 층들이 형성된 피쳐들과 약간 오정렬되는 경우에도, 컨택트 플러그들(14)에 대한 컨택트 홀들(62)의 정렬 또는 정합을 용이하게 할 수 있다.
특히, 하드 마스크 층(48)은 도 16에 도시된 결과적인 구조물 위에 남아있을 수 있다.
이제 도 17을 참조하면, 하나 이상의 도전성 재료들은 컨택트 홀들(62) 및 트렌치들에 주입될 수 있다. 도시된 예에서, 도전성 재료의 초기의 막(64)은 각각의 컨택트 홀(62), 각각의 트렌치(60), 및 하드 마스크 층(48)의 노출된 표면들 위에 형성된다. 그 후에, 각각의 컨택트 홀(62) 및 각각의 트렌치(60)를 실질적으로 채우기 위해 도전성 재료의 정각층(conformal layer)(66)이 초기의 막(64) 위에 형성될 수 있다. 대안적으로, 하드 마스크 층(48)은 초기의 막(64)의 형성 전에 (예를 들어, 적절한 에칭 프로세스들에 의해) 제거될 수 있다.
오직 비한정의 예로서, 초기의 막(64)은, 컨택트 홀(62) 및 트렌치(60)에 정각층(66)의 재료(예를 들어, 텅스텐, 구리, 알루미늄, 니켈, 등)를 부착하는 것을 강화시키거나 또는 용이하게 할 수 있는 씨드(seed) 재료(예를 들어, 티타늄 질화물(TiN), 등)의 층을 포함할 수 있다. 대안적으로, 초기의 막(64)은, 컨택트 홀들(62) 또는 트렌치들(60)의 표면들의 재료와 정각층(66)의 재료(예를 들어, 알루미늄(Al), 구리(Cu), 등) 사이에서 배리어로서(예를 들어, 확산 또는 내부 확산(inter diffusion)을 방지하기 위해, 컨택트 저항을 감소시키기 위해, 등) 기능하는 재료(예를 들어, 텅스텐, 텅스텐 질화물(WN), 금속 실리사이드, 탄탈륨 질화물(TaN)(구리(Cu)와 함께 사용됨), 등)로부터 형성될 수 있다. 초기의 막(64)으로 코팅될 컨택트 홀들(62) 및 트렌치들(60)의 표면들의 매우 작은 치수들의 관점에서, 초기의 막(64)은 매우 얇을 수 있다(예를 들어, 약 5㎚). 펄스형 화학 기상 증착(CVD) 및 ALD(atomic layer deposition) 기술들을 포함하지만 이에 한정되지 않는 공지된 프로세스들은 초기의 막(64) 및 정각층(66)을 형성하는데 사용될 수 있다.
각각의 컨택트 홀(62) 내의 도전성 재료는 도전성 컨택트(70)를 형성하는 반면에, 각각의 트렌치(60) 내의 도전성 재료는, 일단 그것이 인접한 트렌치들(60)의 도전성 재료로부터 분리되면, 도 18에 도시된 바와 같이, 도전성 라인(68)을 형성한다. 인접한 도전성 라인들(68)은, 하드 마스크 층(48)의 나머지 부분들의 표면들에 걸쳐 확장되는 면 위로부터 도전성 재료를 제거함으로써 서로 물리적으로 및 전기적으로 분리될 수 있다. 본 발명의 범주를 제한하지 않으면서, 하드 마스크 층(48)의 재료 또는 재료들에 대하여 적어도 소정의 선택도를 가지고 (즉, 더 빠른 속도로) (예를 들어, 도 17의 초기의 막(64) 및 정각층(66)의) 도전성 재료 또는 재료들을 제거하는 폴리싱 프로세스 또는 평탄화 프로세스(예를 들어, 기계적 폴리싱, 화학적 기계적 폴리싱 등)에 의해 그러한 제거를 행할 수 있다. 대안적으로, 타이밍된 선택적인 에칭 프로세스는 도전성 재료를 제거하는데 이용될 수 있다(즉, 하드 마스크 층(48)보다 높은 선택도로 정각층(66) 및 초기의 막(64)을 제거함). 따라서, 하드 마스크 층(48)도 폴리싱 스탑 또는 에칭 스탑으로 기능할 수 있다.
도전성 라인들(68)이 물리적으로 및 전기적으로 서로 분리되면, 도 19에 도시된 바와 같이, 하드 마스크 층(48)(도 18)은, 여전히 존재할 경우, 제거될 수 있다. 하드 마스크 층(48)의 제거는, 다른 상황에서, 인접한 도전성 라인들(68) 사이에서 전기적인 단락 또는 누설을 일으킬 수 있는, 초기의 막(64) 또는 정각층(66)(도 17)의 임의의 잔존물 또는 초기의 막(64) 또는 정각층(66)(도 17)으로부터의 재료의 잔유물을 제거할 수 있다. 하드 마스크 층(48)은 습식 또는 건식 에칭 프로세스를 포함하는 임의의 적절한 프로세스들에 의해 제거될 수 있다. 제거 프로세스는 도전성 라인들(68) 및 유전체 층(46)의 재료들보다 높은 하드 마스크 층(48)의 재료의 선택도를 가질 수 있다.
본 발명의 교시들을 포함하는 반도체 디바이스(1)의 예가 도 20에 도시되어 있다. 반도체 디바이스(1)는 도면의 면 안팎으로 확장되는 평행 활성 영역들(12)을 갖는 반도체 기판(10)을 포함한다. 구조층(32)에 포함된 컨택트 플러그(14)는 각각의 활성 영역(12) 위에 배치되고 각각의 활성 영역(12)과 전기적으로 통신한 다. 그러나, 실질적으로 인-라인인 컨택트 플러그들(14)의 행의 컨택트 플러그들(14)이 활성 영역(12)을 하나씩 걸러서 대응하기 때문에, 도시된 반도체 디바이스(1)의 섹션의 컨택트 플러그들(14)의 반만이 도시된다. 실질적으로 인-라인인 컨택트 플러그들(14)의 다른 행은 도면의 면의 바로 뒤 또는 바로 앞에 배치될 수 있다. 컨택트 플러그들(14)은 절연성 재료(33)(예를 들어, 도핑된 또는 비도핑된 실리콘 질화물 등)에 의해 측면으로 둘러싸여 있고, 서로 전기적으로 분리되어 있으며, 이는 또한 구조층(32)의 일부분이다.
절연층(34)은 각각의 컨택트 플러그(14)의 상면(15)이 존재하는 면 위에 배치된다. 도전성 컨택트들(70)이 배치된 컨택트 홀들(62)은 절연층(34)을 통해 확장되며, 각각의 컨택트 홀(62)의 하단부(20') 및 각각의 도전성 컨택트(70)의 대응하는 부분은 대응하는 컨택트 플러그(14)의 상면(15)에 인접하여 배치되어 있다. 도시된 바와 같이, 컨택트 홀들(62)은 그 상단부들(18')로부터 그 하단부들(20)까지 내부에서 테이퍼링될 수 있다.
절연층(34)을 통해 확장되는 것에 추가하여, 도전성 컨택트들은 절연층(34) 위에 배치된 에칭 스탑 층(36)의 어퍼쳐들(37)을 통해 확장될 수 있다. 유전체 층(46)은 에칭 스탑 층(36) 위에 배치된다. 도면의 면 안팎으로 확장되는 것으로 도시된, 연장된 트렌치들(60)은 도전성 라인들(68)을 따른다. 도시된 바와 같이, 각각의 도전성 라인(68)은 도전성 컨택트(70)가 에칭 스탑 층(36)의 어퍼쳐(37)를 통해 확장된 위치에서 적어도 하나의 대응하는 도전성 컨택트(70)에 전기적으로 접속된다.
본 발명의 교시들을 포함하는 프로세스들 및 구조물들은, 다른 상황에서는 리소그래피 장치를 사용할 수 없는 반도체 디바이스들에 리소그래피 장치의 사용을 용이하게 할 수 있다. 예를 들어, 리소그래피 장치는 이들이 이용될 수 있는 최소의 피쳐 크기의 일반적인 비율 또는 백분율인 정렬 허용범위(예를 들어, 50㎚ 최소 피쳐 크기의 3분의 1)를 갖는다. 그러나, 진보적인 프로세스들을 이용하는 것에 의해, 리소그래피 장치는, 리소그래피 장치의 정렬 허용범위들을 효과적으로 증가시키면서, 더 작은 치수들 및 정렬 허용범위들의 피쳐들과 정렬하는, 피쳐들을 제조하는데 이용될 수 있다.
전술한 설명이 다수의 특징들을 포함하고 있지만, 이것들은 본 발명의 범주를 제한하는 것이 아니라, 단지 바람직한 실시예들의 일부의 설명들을 제공하는 것으로 해석되어야 한다. 마찬가지로, 본 발명의 그외의 실시예들은 본 발명의 정신 또는 범주를 벗어나지 않고 고안될 수 있다. 상이한 실시예들로부터의 피쳐들은 조합하여 이용될 수 있다. 따라서, 본 발명의 범주는, 전술된 설명에 의해서라기 보다 첨부된 청구범위 및 그 법률적 등가물들에 의해서만 나타내어지고 한정된다. 청구범위의 의미 및 범주 내에 존재하는 본 명세서에 개시된 본 발명의 모든 추가들, 삭제들 및 수정들은 그에 의해 포함될 것이다.

Claims (42)

  1. 반도체 디바이스 구조물로서,
    제1 피치를 갖는 복수의 활성-디바이스 영역을 포함하는 기판;
    상기 기판의 활성 표면(active surface)과 접촉하는 절연성 구조물(insulative structure); 및
    상기 절연성 구조물로부터 재료를 제거하는 에칭재에 의해 제거되지 않는 재료로부터 형성된 에칭 스탑 재료
    를 포함하고,
    상기 에칭 스탑 재료는 상기 절연성 구조물의 표면에 접촉하며, 적어도 2개의 인-라인된(in-line) 어퍼쳐들의 행들을 포함하고, 상기 적어도 2개의 인-라인된 어퍼쳐들의 행들의 각각의 어퍼쳐는 상기 복수의 활성-디바이스 영역 중 하나의, 대응하는 활성-디바이스 영역 위로 정렬되며, 상기 적어도 2개의 인-라인된 어퍼쳐들의 행들의 적어도 하나의 어퍼쳐들의 행은 상기 적어도 2개의 인-라인된 어퍼쳐들의 행들의 인접하는 어퍼쳐들의 행에 대해 측방으로 오프셋(laterally offset)되고, 상기 적어도 2개의 인-라인된 어퍼쳐들의 행들의 인-라인된 어퍼쳐들의 행 각각의 어퍼쳐들은 대응하는 활성-디바이스 영역의 상기 제1 피치보다 적어도 2배인 제2 피치를 갖는, 반도체 디바이스 구조물.
  2. 제1항에 있어서,
    상기 에칭 스탑 재료 위의 유전체 재료 - 상기 유전체 재료는 상기 적어도 2개의 인-라인된 어퍼쳐들의 행들의 각각의 어퍼쳐로 확장하는 피쳐들(features)을 포함함 -;
    하부 표면들이 상기 에칭 스탑 재료를 포함하는 복수의 측면 확장 트렌치; 및
    상기 에칭 스탑 재료의 어퍼쳐들에 정렬되고 상기 복수의 측면 확장 트렌치로부터 상기 반도체 디바이스 구조물로 확장되는 복수의 컨택트 홀
    을 더 포함하는 반도체 디바이스 구조물.
  3. 제2항에 있어서,
    상기 복수의 컨택트 홀 중 적어도 하나의 컨택트 홀에서 적어도 하나의 컨택트를 더 포함하는 반도체 디바이스 구조물.
  4. 제3항에 있어서,
    상기 적어도 하나의 컨택트는,
    대응하는 활성-디바이스 영역에 접촉하는 하부 컨택트 플러그; 및
    상기 하부 컨택트 플러그 위에 위치하는 상부 컨택트 플러그
    를 포함하고,
    상기 하부 컨택트 플러그는,
    대응하는 활성-디바이스 영역과 통신 상태에 있는(in communication with) 좁은 기저부; 및
    넓은 상면
    을 포함하고, 상기 넓은 상면을 가로지르는 거리는 상기 좁은 기저부를 가로지르는 거리의 적어도 2배이고, 상기 상부 컨택트 플러그의 기저부(base)는 상기 하부 컨택트 플러그의 상기 넓은 상면을 가로지르는 거리보다 짧은
    반도체 디바이스 구조물.
  5. 제4항에 있어서,
    상기 상부 컨택트 플러그의 기저부를 가로지르는 거리는 50㎚ 이하인 반도체 디바이스 구조물.
  6. 제4항에 있어서,
    상기 상부 컨택트 플러그의 기저부를 가로지르는 거리는 30㎚ 이상인 반도체 디바이스 구조물.
  7. 제4항에 있어서,
    상기 상부 컨택트 플러그의 기저부를 가로지르는 거리는 10㎚인 반도체 디바이스 구조물.
  8. 제2항 내지 제7항 중 어느 한 항에 있어서,
    상호 병렬 관계로 확장되고, 상기 제1 피치로 이격된, 복수의 트렌치 내의 복수의 비트 라인을 더 포함하는 반도체 디바이스 구조물.
  9. 제8항에 있어서,
    상기 복수의 비트 라인의 각각의 비트 라인은 상기 복수의 활성-디바이스 영역의 대응하는 활성-디바이스 영역 위에 배치되는 반도체 디바이스 구조물.
  10. 제1항에 있어서,
    상기 에칭 스탑 재료 위의 유전체 재료 - 상기 유전체 재료는 상기 적어도 2개의 인-라인된 어퍼쳐들의 행들의 적어도 하나의 어퍼쳐로 확장하는 피쳐들을 포함함 -;
    상기 유전체 재료 위에 있으며, 상기 기판의 인접한 활성-디바이스 영역들 사이에 정렬된 연장된 고체 영역들(elongate solid regions)을 포함하는 하드 마스크
    을 더 포함하는 반도체 디바이스 구조물.
  11. 제1항에 있어서,
    상기 에칭 스탑 재료 위의 유전체 재료 - 상기 유전체 재료는 상기 적어도 2개의 인-라인된 어퍼쳐들의 행들의 적어도 하나의 어퍼쳐로 확장하는 피쳐들을 포함함 -;
    상기 유전체 재료 위의 하드 마스크; 및
    상기 하드 마스크 위에 있으며, 상기 기판의 인접한 활성-디바이스 영역들 사이에 정렬된 연장된 고체 영역들을 포함하는 스페이서 마스크
    를 더 포함하는 반도체 디바이스 구조물.
  12. 제1항 내지 제7항, 제10항, 또는 제11항 중 어느 한 항에 있어서,
    상기 제1 피치는 100㎚ 이하이고, 상기 제2 피치는 200㎚ 이하인 반도체 디바이스 구조물.
  13. 제1항 내지 제7항, 제10항, 또는 제11항 중 어느 한 항에 있어서,
    상기 제1 피치는 적어도 20㎚이고 상기 제2 피치는 적어도 40㎚인 반도체 디바이스 구조물.
  14. 반도체 디바이스 구조물의 컨택트들을 제조하기 위한 방법으로서,
    반도체 기판에 제1 피치로 이격된 활성-디바이스 영역들을 제공하는 단계;
    상기 반도체 기판 위에 유전체 재료를 형성하는 단계;
    상기 활성-디바이스 영역들에서 상기 제1 피치를 초과하는 제2 피치로, 하나 걸러 하나 마다의 활성-디바이스 영역 위에 인-라인된 어퍼쳐들의 제1 행을 형성하는 단계 - 복수의 제1 어퍼쳐의 각각의 어퍼쳐의 적어도 상부 부분을 가로지르는 거리는 대응하는 활성-디바이스 영역의 폭을 초과함 - ;
    상기 복수의 제1 어퍼쳐가 상기 제1 피치를 초과하는 상기 제2 피치로 배치되지 않은, 활성-디바이스 영역들 위에 인-라인된 어퍼쳐들의 제2 행을 형성하는 단계 - 상기 제2 행은 상기 제1 행으로부터 측방으로 오프셋되고, 복수의 제2 어퍼쳐의 각각의 어퍼쳐의 적어도 상부 부분을 가로지르는 거리는 대응하는 활성-디바이스 영역의 폭을 초과함 - ; 및
    상기 인-라인된 어퍼쳐들의 제1 행 및 제2 행의 각각의 어퍼쳐에 컨택트 플러그를 형성하는 단계
    를 포함하는 반도체 디바이스 구조물의 컨택트 제조 방법.
  15. 삭제
  16. 제14항에 있어서,
    상기 인-라인된 어퍼쳐들의 제1 행 및 제2 행을 형성하는 단계는, 상기 제1 피치보다 적어도 2배인 제2 피치로 상기 인-라인된 어퍼쳐들의 제1 행 및 제2 행을 각각 형성하는 단계를 포함하는 반도체 디바이스 구조물의 컨택트 제조 방법.
  17. 제14항 또는 제16항 중 어느 한 항에 있어서,
    상기 유전체 재료 및 상기 컨택트 플러그들 위에 중간 유전체 재료를 배치하는 단계;
    상기 중간 유전체 재료 위에 에칭 스탑 재료를 형성하는 단계 - 상기 에칭 스탑 재료는 각각의 컨택트 플러그 위에 정렬된 어퍼쳐를 포함함 -;
    상기 에칭 스탑 재료 위에 상부 유전체 재료를 배치하는 단계; 및
    상기 중간 유전체 재료의 컨택트 홀들 및 하부의 활성-디바이스 영역들에 대응하는 상기 상부 유전체 재료에 측방으로 확장되는 트렌치들을 동시에 형성하는 단계 - 각각의 컨택트 홀은 트렌치와 컨택트 플러그 사이에 배치됨 -
    를 더 포함하는 반도체 디바이스 구조물의 컨택트 제조 방법.
  18. 제17항에 있어서,
    동시에 형성하는 단계는, 대응하는, 하부의 활성-디바이스 영역들에 정렬된 측방으로 확장되는 트렌치들을 형성하는 단계를 포함하는 반도체 디바이스 구조물의 컨택트 제조 방법.
  19. 제17항에 있어서,
    동시에 형성하는 단계는, 컨택트 플러그들의 상면들을 노출시키는 컨택트 홀들을 형성하는 단계를 포함하는 반도체 디바이스 구조물의 컨택트 제조 방법.
  20. 제17항에 있어서,
    상기 상부 유전체 재료 위에 마스크를 형성하는 단계 - 상기 마스크는 상기 상부 유전체 재료의 영역들을 노출시키는 어퍼쳐들을 포함하고, 동시에 형성하는 단계의 적어도 일부분은 상기 마스크를 통해 행해짐 -
    를 더 포함하는 반도체 디바이스 구조물의 컨택트 제조 방법.
  21. 제20항에 있어서,
    동시에 형성하는 단계는, 상기 측방으로 확장되는 트렌치들을 형성하기 위해 상기 어퍼쳐들을 통해 상기 상부 유전체 재료를 제거하는 단계 및 상기 컨택트 홀들을 형성하기 위해 상기 중간 유전체 재료를 제거하는 단계를 포함하는 반도체 디바이스 구조물의 컨택트 제조 방법.
  22. 제20항에 있어서,
    상기 마스크를 형성하는 단계는,
    상기 상부 유전체 재료 위에 하드 마스크를 배치하는 단계;
    상기 하드 마스크 위에 탄소 기반의 재료를 포함하는 마스크를 형성하는 단계;
    상기 마스크 위에 포토마스크를 패터닝하는 단계; 및
    상기 포토마스크를 통해 상기 마스크의 재료를 제거하는 단계
    를 포함하는 반도체 디바이스 구조물의 컨택트 제조 방법.
  23. 제22항에 있어서,
    상기 마스크의 나머지 부분들 위에 재료를 성막하는 단계;
    스페이서 마스크를 형성하기 위해 상기 재료의 스페이서 에칭을 수행하는 단계;
    상기 마스크의 나머지 부분들을 제거하는 단계; 및
    하드 마스크를 형성하기 위해 상기 스페이서 마스크를 통해 상기 하드 마스크의 재료를 제거하는 단계
    를 더 포함하는 반도체 디바이스 구조물의 컨택트 제조 방법.
  24. 제23항에 있어서,
    동시에 형성하는 단계의 적어도 일부분이 행해지는 마스크는 상기 하드 마스크를 통하는 것인 반도체 디바이스 구조물의 컨택트 제조 방법.
  25. 제20항에 있어서,
    상기 마스크를 형성하는 단계는,
    탄소 기반의 재료를 포함하는 마스크를 형성하는 단계;
    상기 마스크 위에 포토마스크를 패터닝하는 단계; 및
    상기 포토마스크를 통해 상기 마스크의 재료를 제거하는 단계
    를 포함하는 반도체 디바이스 구조물의 컨택트 제조 방법.
  26. 제25항에 있어서,
    상기 마스크의 나머지 부분들 위에 재료를 성막하는 단계;
    스페이서 마스크를 형성하기 위해 상기 재료의 스페이서 에칭을 수행하는 단계; 및
    상기 마스크의 나머지 부분들을 제거하는 단계
    를 더 포함하는 반도체 디바이스 구조물의 컨택트 제조 방법.
  27. 제17항에 있어서,
    상기 컨택트 홀들 및 상기 측방으로 확장되는 트렌치들에 도전성 재료를 주입하는 단계를 더 포함하는 반도체 디바이스 구조물의 컨택트 제조 방법.
  28. 제27항에 있어서,
    주입하는 단계는, 상기 컨택트 홀들 및 상기 측방으로 확장되는 트렌치들에 도전성 재료를 동시에 주입하는 단계를 포함하는 반도체 디바이스 구조물의 컨택트 제조 방법.
  29. 제27항에 있어서,
    주입하는 단계는, 상기 컨택트 홀들 및 상기 측방으로 확장되는 트렌치들의 표면들 위에 배리어 재료를 형성하는 단계를 포함하는 반도체 디바이스 구조물의 컨택트 제조 방법.
  30. 제29항에 있어서,
    주입하는 단계는, 다른 도전성 재료를 상기 배리어 재료 위로 주입하는 단계를 더 포함하는 반도체 디바이스 구조물의 컨택트 제조 방법.
  31. 제27항에 있어서,
    측방으로 확장되는 트렌치들의 각각의 트렌치의 도전성 재료를 상기 측방으로 확장되는 트렌치들의 각각의 인접한 트렌치의 도전성 재료로부터 전기적으로 분리하는 단계를 더 포함하는 반도체 디바이스 구조물의 컨택트 제조 방법.
  32. 제31항에 있어서,
    전기적으로 분리하는 단계는 상기 도전성 재료를 평탄화하는 단계를 포함하는 반도체 디바이스 구조물의 컨택트 제조 방법.
  33. 제1항의 반도체 디바이스 구조물을 설계하기 위한 방법으로서,
    활성-디바이스 영역들을 상기 제1 피치로 포함하도록 상기 기판을 구성하는 단계;
    상호 간에 측방으로 오프셋된 어퍼쳐들의 적어도 2개의 행들을 구성하는 단계 - 적어도 2개의 행들 중 각각의 행은 상기 제1 피치의 적어도 2배인 상기 제2 피치를 가지며, 상기 적어도 2개의 행들 중 제1 행의 어퍼쳐들은 상기 적어도 2개의 행들 중 제2 행의 어퍼쳐들에 대해 측방으로 오프셋됨 -
    를 포함하는 반도체 디바이스 구조물의 설계 방법.
  34. 제33항에 있어서,
    상기 어퍼쳐들의 적어도 2개의 행들을 구성하는 단계는, 최소의 컨택트 저항을 갖는 컨택트들의 형성을 용이하게 하기 위해 상기 어퍼쳐들을 구성하는 단계를 포함하는 반도체 디바이스 구조물의 설계 방법.
  35. 제33항에 있어서,
    상기 어퍼쳐들의 적어도 2개의 행들을 구성하는 단계는, 컨택트 정렬 또는 레지스트레이션 문제들을 최소화하기 위해 상기 어퍼쳐들을 구성하는 단계를 포함하는 반도체 디바이스 구조물의 설계 방법.
  36. 제33항에 있어서,
    구성하는 단계는 어퍼쳐들에 원형, 타원형, 및 연장형 중 적어도 하나를 부여하는 단계를 포함하는 반도체 디바이스 구조물의 설계 방법.
  37. 제33항에 있어서,
    상기 어퍼쳐들 위에 컨택트 홀들을 구성하는 단계를 더 포함하는 반도체 디바이스 구조물의 설계 방법.
  38. 제37항에 있어서,
    컨택트 홀들을 구성하는 단계는, 그 내부에 형성될 도전성 엘리먼트와 상기 어퍼쳐들 내의 하부의 컨택트들 사이의 컨택트 저항을 최소화시키기 위해 컨택트 홀들을 구성하는 단계를 포함하는 반도체 디바이스 구조물의 설계 방법.
  39. 제37항에 있어서,
    컨택트 홀들을 구성하는 단계는, 오버라잉(overlying) 도전성 구조물들과 하부의 도전성 구조물들 사이의 전기적인 간섭을 최소화하는 높이를 갖도록 상기 컨택트 홀들을 구성하는 단계를 포함하는 반도체 디바이스 구조물의 설계 방법.
  40. 제10항에 있어서,
    상기 하드 마스크는, 제조 프로세스의 서로 다른 시점들 중에 적어도 3개의 서로 다른 기능들을 수행하는 반도체 디바이스 구조물.
  41. 제40항에 있어서,
    상기 하드 마스크는 상기 제조 프로세스의 서로 다른 시점들에서 에칭 스탑, 하드 마스크, 및 폴리싱 마스크로서 기능하는 반도체 디바이스 구조물.
  42. 제41항에 있어서,
    상기 하드 마스크는 폴리실리콘, 실리콘 질화물, 실리콘 카바이드, SiCN, 또는 Al2O3를 포함하는 반도체 디바이스 구조물.
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100833201B1 (ko) * 2007-06-15 2008-05-28 삼성전자주식회사 콘택 플러그 및 배선 라인 일체형 구조의 미세 패턴을가지는 반도체 소자 및 그 제조 방법
JP2007103410A (ja) * 2005-09-30 2007-04-19 Elpida Memory Inc 密集コンタクトホールを有する半導体デバイス
KR100834267B1 (ko) * 2007-05-07 2008-05-30 주식회사 하이닉스반도체 노광 마스크 및 이를 이용한 반도체 소자의 콘택홀 제조방법
US7939451B2 (en) * 2007-06-07 2011-05-10 Macronix International Co., Ltd. Method for fabricating a pattern
US8481417B2 (en) * 2007-08-03 2013-07-09 Micron Technology, Inc. Semiconductor structures including tight pitch contacts and methods to form same
US8283258B2 (en) * 2007-08-16 2012-10-09 Micron Technology, Inc. Selective wet etching of hafnium aluminum oxide films
US8062971B2 (en) * 2008-03-19 2011-11-22 Infineon Technologies Ag Dual damascene process
KR101409840B1 (ko) * 2008-06-04 2014-06-20 삼성전자주식회사 반도체 소자 및 그 제조방법
US8058732B2 (en) * 2008-11-20 2011-11-15 Fairchild Semiconductor Corporation Semiconductor die structures for wafer-level chipscale packaging of power devices, packages and systems for using the same, and methods of making the same
US8541311B2 (en) * 2010-12-22 2013-09-24 GlobalFoundries, Inc. Integrated circuit fabrication methods utilizing embedded hardmask layers for high resolution patterning
JP2012199381A (ja) * 2011-03-22 2012-10-18 Toshiba Corp 半導体装置およびその製造方法
US8586478B2 (en) * 2011-03-28 2013-11-19 Renesas Electronics Corporation Method of making a semiconductor device
US9536952B2 (en) 2014-05-12 2017-01-03 Intersil Americas LLC Body contact layouts for semiconductor structures
KR102230086B1 (ko) * 2016-11-16 2021-03-18 도쿄엘렉트론가부시키가이샤 분해능이하 기판 패터닝 방법
JP6939497B2 (ja) * 2017-12-13 2021-09-22 富士電機株式会社 抵抗素子
CN108735711B (zh) * 2017-04-13 2021-04-23 中芯国际集成电路制造(北京)有限公司 一种半导体器件及其制备方法、电子装置
US10361158B2 (en) * 2017-08-29 2019-07-23 Micron Technology, Inc. Integrated assemblies having structures along a first pitch coupled with structures along a second pitch different from the first pitch
US10559492B2 (en) * 2017-11-15 2020-02-11 Taiwan Semiconductor Manufacturing Company, Ltd. Patterning methods for semiconductor devices and structures resulting therefrom
KR102665246B1 (ko) 2018-07-03 2024-05-09 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US11217594B2 (en) * 2019-09-05 2022-01-04 Nanya Technology Corporation Semiconductor device and method for fabricating the same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070049035A1 (en) 2005-08-31 2007-03-01 Tran Luan C Method of forming pitch multipled contacts

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4267632A (en) * 1979-10-19 1981-05-19 Intel Corporation Process for fabricating a high density electrically programmable memory array
KR100442407B1 (ko) 1996-07-18 2004-07-30 어드밴스드 마이크로 디바이시즈,인코포레이티드 에칭 스톱을 이용하여 스태거된 상호 접속 라인을 생성하는 집적회로
KR100506101B1 (ko) * 1996-11-14 2006-04-21 텍사스 인스트루먼츠 인코포레이티드 메모리 셀 어레이 제조방법 및 메모리 셀 어레이
US6016000A (en) * 1998-04-22 2000-01-18 Cvc, Inc. Ultra high-speed chip semiconductor integrated circuit interconnect structure and fabrication method using free-space dielectrics
FR2786609B1 (fr) 1998-11-26 2003-10-17 St Microelectronics Sa Circuit integre a capacite interlignes reduite et procede de fabrication associe
KR100761637B1 (ko) * 1999-03-03 2007-09-27 엘피다 메모리, 아이엔씨. 반도체 집적 회로 장치 및 그 제조 방법
JP2002289815A (ja) 2001-03-23 2002-10-04 Hitachi Ltd 半導体記憶装置
JP4911838B2 (ja) * 2001-07-06 2012-04-04 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR100450671B1 (ko) * 2002-02-26 2004-10-01 삼성전자주식회사 스토리지 노드 콘택플러그를 갖는 반도체 소자의 제조방법
KR100502410B1 (ko) * 2002-07-08 2005-07-19 삼성전자주식회사 디램 셀들
KR100448899B1 (ko) * 2002-08-20 2004-09-16 삼성전자주식회사 상변환 기억 소자
JP2004228308A (ja) * 2003-01-22 2004-08-12 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
KR100532424B1 (ko) 2003-03-18 2005-11-30 삼성전자주식회사 반도체 메모리 장치 및 그 제조방법
US7115993B2 (en) * 2004-01-30 2006-10-03 Tokyo Electron Limited Structure comprising amorphous carbon film and method of forming thereof
KR100672816B1 (ko) * 2004-03-16 2007-01-22 삼성전자주식회사 반도체 메모리 장치의 캐패시터 형성방법
JP5172069B2 (ja) * 2004-04-27 2013-03-27 富士通セミコンダクター株式会社 半導体装置
US7638878B2 (en) * 2006-04-13 2009-12-29 Micron Technology, Inc. Devices and systems including the bit lines and bit line contacts

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070049035A1 (en) 2005-08-31 2007-03-01 Tran Luan C Method of forming pitch multipled contacts

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