KR101173444B1

KR101173444B1 - 적층 회로 기판

Info

Publication number: KR101173444B1
Application number: KR1020060071175A
Authority: KR
Inventors: 스즈키 유우지; 키쿠치 유우키; 자마 사토루
Original assignee: 후루카와 덴키 고교 가부시키가이샤
Priority date: 2005-08-01
Filing date: 2006-07-28
Publication date: 2012-08-16
Also published as: CN100581325C; CN1909765A; TWI386141B; TW200718324A; JP4609850B2; KR20070015858A; JP2007042696A

Abstract

저융점 금속을 포함하는 도전성 페이스트를 사용한 적층 회로 기판에 있어서, 동박과 저융점 금속을 포함하는 도전성 페이스트와의 계면에 보이드, 균열이 발생하지 않아 접속 신뢰성이 높은 적층 회로 기판을 제공한다.

본 발명의 적층 회로 기판은 동박 또는 동합금박의 적어도 한쪽 면의 표면 거칠기가 0.1㎛ 내지 5㎛ 이하인 원박(元箔) 상에, 평균 부착량이 150㎎/dm² 이하이고 표면 거칠기가 0.3 내지 10㎛인 돌기물로 이루어지는 조화 처리층이 형성된 조화 처리 동박의 상기 조화 처리층 상에 저융점 금속을 함유하는 도전성 페이스트가 설치되고, 이러한 표면 처리 동박을 수지 기판과 적층한 것이다.

적층 회로 기판, 동박, 도전성 페이스트, 저융점 금속, 수지 기판

Description

적층 회로 기판{Laminated circuit board}

본 발명은 적층 회로 기판(다층 프린트 배선판)에 있어서, 표리에 설치된 배선의 도통을 도전성 조성물(도전성 페이스트)에 의해 수행하는 적층 회로 기판에 관한 것이다.

종래의 적층 회로 기판으로는 다층 배선 기판용 기재를 다층으로 적층 후 절연층에 쓰루홀을 개구하고, 이 쓰루홀의 내주면을 도금 처리한 도금층에 의해 층간 도통을 취하는 쓰루홀 도금법에 의한 것이 있다. 이 쓰루홀 도금법에 의한 적층 회로 기판은 각 층의 회로를 낮고 안정된 접속 저항으로 접속할 수 있는 이점을 갖지만, 공정이 복잡하고 공정수도 많기 때문에 비용이 높아지고 적층 회로 기판의 용도를 제한하는 요인이 되고 있다.

또한, 쓰루홀 도금법에 의한 적층 회로 기판에서는 쓰루홀 바로 위에는 부품을 실장할 수 없어 배선의 자유도가 낮다는 결점도 있다.

이 결점을 해소하기 위하여 쓰루홀 도금법에 의한 적층 회로 기판에 있어서, 실장 부품의 배치 위치를 피하도록 쓰루홀을 기판 표면에 대하여 경사시켜 형성하 는 수법도 채용되고 있다.

또한 최근 쓰루홀 도금법을 대신하는 층간 접속법으로서 쓰루홀에 도전성 페이스트를 충전한 IVH(Interstitial Via Hole)에 의한 적층 회로 기판이 실용화되고 있다. 이 도전성 페이스트를 이용한 적층 회로 기판은 쓰루홀 도금법에 의한 것에 비하여 제조 공정이 간소화되어 저비용화를 도모할 수 있다. 도전성 페이스트를 사용한 다층 배선 기판으로는 마쯔시타 그룹의 ALIVH(Any Layer Interstitial Via Hole) 기판이 알려져 있다.

그러나 최근에는 한층 더 공정 단축 등의 요구로 인해 일괄 프레스에 의한 적층 회로 기판의 제조 방법도 개발되고 있으며, 이 제조 방법에서도 도전성 페이스트가 이용되고 있다.

적층 회로 기판의 층간 접속에 이용되는 도전성 페이스트는 은 페이스트 혹은 동 페이스트를 주성분으로 하며, 제조 공정의 안전성 향상 및 시간 단축을 위하여 이 주성분에 저융점 금속을 함유시켜 다층 배선 기판을 형성하는 프레스 온도에 가까운 온도에서 연화시켜 압착시키기 쉬운 상태로 하고 있다.

상기 은 페이스트, 동 페이스트에 첨가하는 저융점 금속은 도전율, 적층 회로 기판을 형성할 때의 프레스 온도를 고려하여 저융점 금속의 종류, 양을 정하고 있다.

그러나, 이 저융점 금속을 함유한 도전성 페이스트를 사용하여 프레스에 의 해 적층 회로 기판을 성형하는 경우, 동박 표면에 동과 저융점 금속의 확산층이 생성되고, 동박과 도전성 페이스트의 계면에 보이드 또는 균열이 발생하며, 동박과 도전성 페이스트의 접속부에 문제가 발생하여 접속 신뢰성이 떨어지는 문제가 발생되는 경우가 있다.

본 발명은 저융점 금속을 포함하는 도전성 페이스트를 사용한 적층 회로 기판에 있어서, 동박과 저융점 금속을 포함하는 도전성 페이스트와의 계면에 보이드가 발생하지 않아 접속 신뢰성이 높은 적층 회로 기판을 제공하는 것을 목적으로 한다.

본 발명의 적층 회로 기판은 동박 또는 동합금박의 적어도 한쪽 면의 표면 거칠기가 0.1㎛ 내지 5㎛인 원박 상에, 표면 거칠기가 0.3 내지 10㎛이고 돌기물로 이루어지는 조화(粗化) 처리층이 형성되고, 이 조화 처리층 상에 저융점 금속을 함유하는 도전성 페이스트를 설치한 표면 처리 동박을 수지 기판에 적층한 것이다.

상기 원박 상에 형성한 조화 처리층은 평균 부착량이 150㎎/dm² 이하이고 표면 거칠기가 0.3~10㎛인 돌기물로 형성되어 있는 것이 특히 바람직하다.

또한, 상기 조화 처리층 표면의 명도 수치는 35 이하인 것이 바람직하다.

상기 원박의 동박 또는 동합금박은 전해 동박인 것이 바람직하며, 이 전해 동박의 표면 처리를 수행하는 면의 거칠기가 2㎛ 이하이고 입상 결정으로 구성되어 있는 것이 더욱 바람직하다.

또한, 상기 조화 처리층의 돌기물 수는 100㎛×100㎛ 범위 내에 200개 내지 150000개가 존재하는 것이 바람직하고, 상기 조화 처리층의 돌기물 높이는 0.2~3.0㎛인 것이 보다 바람직하다.

본 발명은 저융점 금속을 포함하는 도전성 페이스트를 사용한 적층 회로 기판에 있어서, 동박과 저융점 금속을 포함하는 도전성 페이스트와의 계면에 보이드가 발생하지 않아 접속 신뢰성이 높은 적층 회로 기판을 제공할 수 있다.

(실시예)

본 발명은 원박(동박 또는 동합금박. 이하 특별히 구별할 필요가 없을 때에는 단순히 원박이라 한다) 표면에 특정한 형상과 분포를 나타내는 돌기 형상 조화 입자를 부착하고, 이 조화 입자층 표면에 저융점 금속 함유 도전성 페이스트를 설치한 표면 처리 동박을 절연 기판에 적층한 후 이 적층 기판을 복수장 적층하여 구성한 적층 회로 기판이다. 또한, 상기 조화 처리층에 설치하는 도전성 페이스트는 표면 전체에 설치할 수도 있고, 쓰루홀 주변의 필요로 하는 개소에만 부분적으로 설치할 수도 있다.

본 발명에서 이용하는 표면 처리 동박은 절연 기판인 에폭시 수지 필름, 폴리이미드 필름, 흡습성이 현저히 낮아 유전 특성의 변화가 적고 납땜에 견딜 수 있는 내열성을 갖는 액정 폴리머 필름, 폴리에테르에테르케톤계 수지 필름과 접합했을 때 밀착 강도가 크고, 파인 패턴화가 가능하며, 동박과 저융점 금속 함유 도전성 페이스트와의 계면에서 보이드가 발생하지 않는 동박이다.

특히, 절연 기판으로는 에폭시 수지?폴리이미드 필름?액정 폴리머를 50% 이상 함유하는 조성물로 이루어지는 필름이 적합하다.

본 발명자들은 동박 표면과 저융점 금속 함유 도전성 페이스트의 계면에서의 보이드 발생의 원인에 대하여 연구 노력하여 저융점 금속이 표면 처리 동박의 조화 처리층으로 확산할 때에 보이드가 발생하는 것을 발견, 확산하는 저융점 금속의 양과 조화 처리층으로 확산하는 두께(깊이)에 의존한다는 것을 해명하고, 원박 표면의 표면 거칠기, 표면에 부착하는 조화 입자의 부착량, 도전성 페이스트를 설치하는 조화 표면의 표면 거칠기에 대하여 보이드 발생의 유무, 균열 발생의 유무, 절연 기판과의 접착성, 그리고 조화 입자의 형상을 검토하여 본 발명에 이르렀다.

본 발명은 원박의 적어도 한쪽 면의 표면 거칠기가 0.1㎛ 내지 5㎛인 동박 상에 조화 처리에 있어서 평균 부착량이 150㎎/dm²인 조화 입자로 이루어지는 돌기물을 부착시켜, 도전성 페이스트와 접합하는 한쪽 면의 표면 거칠기가 0.3~10㎛이고, 주성분 금속에 대하여 저융점 금속 함유 도전성 페이스트를 사용하여도 표면 처리 동박과 도전성 페이스트와의 경계에서 보이드나 균열이 발생하지 않는 표면 처리 동박을 사용한 적층 회로 기판이다.

본 발명에서는 원박은 전해 혹은 압연에 의해 제조된 동박이다. 그 동박의 두께는 1㎛~200㎛이고, 적어도 한쪽 면의 표면 거칠기가 Rz:0.1㎛~5㎛인 구리 혹은 동합금박인 것이 바람직하다. 동박의 두께에 있어서는, 두께가 1㎛ 이하인 동박에 대하여 그 표면상에 조화 처리를 실시하는 것은 상당히 어려우며, 또한 실용성을 고려하면, 예를 들어 고주파 프린트 배선판용으로 사용하는 동박으로는 200㎛ 이상의 박은 현실적이지 못하다고 사료되기 때문이다.

원박의 표면 거칠기를 Rz:0.1㎛~5㎛로 규정하는 것은 Rz가 0.1㎛ 이하인 박은 현실적으로 제조도 곤란하고, 만약 제조하였다 하더라도 제조 비용이 많이 들기 때문에 현실적으로 부적합하며, 또한 Rz:5.0㎛ 이상인 원박을 사용할 수도 있지만, 고주파 특성 및 파인 패턴화를 고려하면 5.0㎛ 이하인 것이 바람직하고, 그 표면 거칠기가 2㎛ 이하이면 더욱 바람직하다. 또한, 이 원박은 도전성 페이스트를 사용하여 적층 회로 기판을 형성할 때 고온에서의 프레스 공정이 들어가기 때문에 동박에 유연성이 없으면 프레스시에 파단이 생길 가능성이 있기 때문에 동박에는 유연성이 요구된다.

동박에 유연성을 부여하기 위해서는 입상 결정으로 구성되어 있는 동박이 바람직하다. 특히, 입상 결정의 크기는 평균 0.3㎛ 이상이 바람직하며, 1㎛ 이상의 결정 크기인 것이 동박 단면의 10% 이상을 차지하고 있는 것이 특히 바람직하다.

본 발명에서는 상기한 원박에 표면 처리를 수행한다. 원박 표면의 표면 조화 처리는 원박의 표면에 조화 입자를 부착시키고, 그 적어도 한쪽 면의 표면 거칠기가 Rz:0.3~10.0㎛가 되도록 조화를 실시한다. 이와 같이 규정하는 이유는 조화 처리에 의한 표면 거칠기 Rz가 0.3㎛ 미만에서는 필 강도가 낮기 때문에 그 목적을 이룰 표면 처리 동박으로서는 만족스럽지 못하고, 또한 Rz:10.0㎛보다 크면 고주파 특성이 저하하고, 파인 패턴화에도 적합하지 않기 때문이다.

고주파 특성?파인 패턴화를 고려하면 표면 거칠기는 3㎛ 이하로 하는 것이 바람직하다.

또한, 상술한 바와 같이 본 발명의 원박 상에 실시하는 표면 조화 처리에 있어서 부착시키는 동 혹은 동합금의 부착량에 따라서는 도전성 페이스트에 포함되는 저융점 금속이 조화 입자에 확산하고, 조화 처리층의 두께 및 동과 저융점 금속의 합금 조성의 성질에 따라서는 보이드 또는 균열의 발생이 보이거나 보이지 않거나 한다.

동박과 도전성 페이스트층의 계면에 발생하는 보이드 또는 균열을 방지하기 위해서는 저융점 금속 종류에 따라 차이가 있지만, 확산 가능한 저융점 금속의 원자 개수에 대하여 조화 입자를 구성하고 있는 구리 원자 개수가 4배 이하인 것이 바람직하다. 단, 현실적으로 도전성 페이스트를 사용하는 경우, 저항값을 높이는 저융점 금속을 많이 첨가하는 것은 별로 바람직하지 않다. 그 때문에, 확산하는 저융점 금속 원자 개수도 적게 하는 것이 좋다.

이러한 관점에서 본 발명은 원박 상에 부착시키는 동 혹은 동합금의 양을 1㎎/dm²~150㎎/dm²의 범위로 하는 것이 바람직하다. 부착량이 1㎎/dm² 미만에서는 필 강도가 낮기 때문에 그 목적을 이룰 표면 처리 동박으로는 만족스럽지 못하고, 또한 150㎎/dm²보다 많으면 확산 가능한 저융점 금속 원자 개수도 많이 존재시키게 되며, 그러한 양은 도전성 페이스트의 저항값을 크게 하게 되므로 별로 바람직하지 않기 때문이다.

또한, 상술한 바와 같이 조화 입자층에 확산하는 저융점 금속 원자 개수에 대하여 조화 입자층을 구성하는 구리 원자 개수가 4배 이하이면 균열?보이드의 발생이 억제되기 때문에 조화 부착량을 150㎎/dm² 이상으로 하여도 보이드?균열을 억제할 수는 있다. 따라서, 도전성 페이스트의 저항 증가를 무시하고 필 강도에 중점을 두는 경우에는 확산 가능한 저융점 금속 개수에 대하여 조화 구리 원자 개수를 4배 이하로 하면 균열?보이드를 억제한 표면 처리 동박으로 하는 것은 가능하다.

상기 표면 처리 동박에 설치하는 도전성 페이스트는 주성분(Ag, Cu)에 대하여 저융점 금속이 1%~50% 첨가된 것이 적층 회로 기판용으로 특히 바람직하다. 도전성 페이스트가 함유하는 저융점 금속으로는 Zn, In, Sn, Pb, Bi 또는 이들의 합금이며, 적어도 이들 금속 중 1종류가 들어 있는 것이 바람직하다.

본 발명에서는 표면 조화 처리를 수행한 표면 처리 동박은 명도값이 35 이하인 것이 바람직하다. 본 발명에서 명도라 함은 통상 표면의 거칠기를 보는 지표로서 사용되고 있는 명도이고, 측정 방법으로는 측정 샘플 표면에 광을 비추어 광의 반사량을 측정하여 명도값으로 나타내는 방법이다.

본 발명에서는 피측정 동박에

Ni: 0.01~0.5㎎/dm²

Zn: 0.01~0.5㎎/dm²

Cr: 0.01~0.3㎎/dm²

의 범위 내의 방청 처리를 실시한 후, 명도계(스가 시험기 주식회사, 기종 명:SM 컬러 컴퓨터, 타입 넘버 SM-4)를 사용하여 명도값을 측정하였다.

표면 처리 동박의 표면 명도를 측정하면, 표면 거칠기의 Rz가 크거나 또는 조화 입자간의 깊이가 깊을 때에는 광의 반사량이 적어지기 때문에 명도값이 낮아지고, 평활하면 광의 반사량이 커져 명도값이 높아지는 경향이 있다. 절연 기판과의 필 강도를 향상시키기 위해서는 명도값을 35 이하로 하는 것이 바람직하다. 즉, 명도값이 35 이상에서는 조화면의 표면 조도 Rz를 크게 하여도 완만한 요철(凹凸)면이 되어 표면 처리 동박과 절연 기판과의 밀착이 나빠 필 강도가 향상하지 않기 때문이다.

본 발명의 표면 처리 동박은 도전성 페이스트에 의한 균열?보이드의 영향을 억제하기 위하여 조화 처리에 의한 부착 금속량을 절연 수지와의 접착 강도를 충분히 갖게 하는 양보다 적게 부착하게 된다. 그 때문에, 절연 수지와의 밀착성을 높이기 위하여 최적의 조화 형상이 요구된다.

본 발명에서 조화 입자로 구성되는 돌기물은 장소에 따른 밀착성의 차를 없애기 위하여, 높이 0.2㎛~3.0㎛의 범위에 들어 있는 돌기물이 100㎛×100㎛의 면적 중에 200~150000개 존재하는 것이 바람직하다. 또한, 여기에서 말하는 높이라 함은 원박의 표면과 돌기물의 정점과의 거리를 말한다.

원박 표면에 형성되는 돌기물의 높이는 0.3㎛ 이하에서는 높이가 낮기 때문에 필 강도를 높이는 효과를 얻을 수 없고, 3.0㎛ 이상에서는 고주파 특성이 저하하함과 동시에 파인 패턴화에 적합하지 않게 된다. 돌기물의 개수가 100㎛×100㎛의 면적 중에 200개 이하가 되면 밀착성의 안정성에 있어 부적합하게 되고, 또한 150000개 이상이 되면 돌기물간의 공간이 적어져 밀착성에 대한 효과를 이룰 수 없으므로 부적합하다.

돌기물의 높이는 표면 처리 동박을 수지 메움, 연마를 수행한 후 단면의 SEM 관찰을 수행하여 관찰 사진에 의해 돌기물의 높이를 확인한다. 돌기물은 표면에 균일하게 분포하고 있는 것이 더욱 바람직하다.

본 발명의 기판 복합재를 구성하는 표면 처리박의 돌기물을 형성하는 조화 입자는 Cu 또는 Cu와 Mo의 합금 입자, 혹은 Cu와 Ni, Co, Fe, Cr, V 및 W의 군에서 선택되는 적어도 1종의 원소를 포함하고 있는 것이다.

Cu 입자 또는 Cu와 Mo의 합금 입자로 원하는 돌기물은 얻을 수 있지만, Cu 입자 또는 Cu와 Mo의 합금 입자에 Ni, Co, Fe, Cr, V 및 W의 군에서 선택되는 적어도 1종의 원소를 포함하고 있는 2종류 이상의 합금 조화 입자로 형성된 돌기물은 더욱 균일성이 있는 돌기물을 형성할 수 있기 때문에 보다 효과적이다. 이들 돌기물을 형성하는 조화 입자는 화학 결합을 절연 수지와 수행하기 때문에 필 강도를 증대시키는 것으로 사료된다. 수지 종류에도 따르지만, 필 강도를 화학 결합으로 증대시키는 입자로는 Cu-Mo 합금, Cu-Ni 합금, Cu-Co 합금, Cu-Fe 합금, Cu-Cr 합금, Cu-Mo-Ni 합금, Cu-Mo-Cr 합금, Cu-Mo-Co 합금, Cu-Mo-Fe 합금 등이 있다.

상기 돌기물을 형성하는 합금 입자로서 포함되는 Mo, Ni, Co, Fe, Cr, V 및 W의 군에서 선택되는 적어도 1종의 원소는 Cu에 대하여 0.01ppm~20%를 차지하는 것이 바람직하다. 존재량이 20%를 넘는 합금 조성에서는 후공정에서 회로 패턴을 에칭할 때 용해하기 어려워지기 때문이다.

또한, 균일한 돌기물을 얻기 위하여 조화 처리시의 각종 전해액의 선택, 전류 밀도, 액온, 처리 시간을 최적으로 하는 것이 바람직하다.

또한, 돌기물을 설치한 표면에 가루 떨어짐성?내염산성?내열성?도전성을 향상시킬 목적으로 Ni, Ni합금, Zn, Zn 합금, Ag의 군에서 선택되는 적어도 1종의 금속 도금층을 설치하는 것이 좋다. 또한, 돌기물을 설치하지 않은 쪽 표면에도 내염산성?내열성?도전성을 향상시킬 목적으로 Ni, Ni 합금, Zn, Zn 합금, Ag 중 적어도 1종의 금속 도금층을 부착시키는 것이 좋다. 이들 목적을 이루기 위해서는 부착 금속량으로서 0.05㎎/dm²이상, 10㎎/dm² 이하인 것이 바람직하다.

특히 액정 폴리머 수지 등에서의 Ni 금속 또는 Ni 합금은 필 강도를 높이는 효과가 있다.

상기 구성으로 이루어지는 표면 처리 동박 상에 Cr 및/또는 크로메이트 피막을 형성시켜 방청 처리를 수행하고, 또는 필요에 따라 실란 커플링 처리 또는 방청 처리+실란 커플링을 실시한다.

(실시예)

이하, 본 발명을 실시예에 따라 더욱 상세하게 설명하겠지만, 본 발명이 이들 실시예에 한정되는 것은 아니다.

원박 1

두께: 12㎛이고, 매트면 조도: Rz=0.86㎛인 미처리 전해 동박, 및 미처리 압연 동박(원박)을 준비하였다.

원박 2

두께: 12㎛이고, 매트면 조도: Rz=1.24㎛인 미처리 전해 동박을 준비하였다.

원박 3

두께: 12㎛이고, 매트면 조도: Rz=1.56㎛인 미처리 전해 동박을 준비하였다.

상기 원박 1~3을 하기 전기 도금 A~C의 액조성?욕 온도?전류 조건 범위 내에서 도금욕 1→도금욕 2의 순서로 적어도 1회의 도금(조화 처리)을 수행하고, 또한 그 조화 처리면에 Ni 도금(0.3㎎/dm²), 아연 도금(0.1㎎/dm²)을 실시한 후, 그 위에 크로메이트 처리를 실시하였다.

(실시예 1~7)

전기 도금 A

도금욕 1

황산구리(Cu 금속으로서) 1~10g/dm³

황산 30~100g/dm³

폴리브덴산암모늄(Mo 금속으로서) 0.1~5.0g/dm³

전류 밀도 10~60A/dm²

통전 시간 1초~20초

욕 온도 20~60℃

도금욕 2

황산구리(Cu 금속으로서) 20~70g/dm³

황산 30~100g/dm³

전류 밀도 5~45A/dm²

통전 시간 1초~25초

욕 온도 20~60℃

전기 도금 B

도금욕 1

황산구리(Cu 금속으로서) 1~50g/dm³

황산니켈(Ni 금속으로서) 3~25g/dm³

메타바나딘산암모늄(V 금속으로서) 0.1~15g/dm³

pH 1.0~4.5

전류 밀도 10~60A/dm²

통전 시간 5초~20초

욕 온도 20~60℃

도금욕 2

황산구리(Cu 금속으로서) 10~70g/dm³

황산 30~120g/dm³

전류 밀도 20~50A/dm²

통전 시간 5초~25초

욕 온도 20~65℃

전기 도금 C

도금욕 1

황산구리(Cu 금속으로서) 1~50g/dm³

황산코발트(Co 금속으로서) 1~50g/dm³

폴리브덴산암모늄(Mo 금속으로서) 0.1~10g/dm³

pH 0.5~4.0

전류 밀도 10~60A/dm²

통전 시간 5초~25초

욕 온도 20~60℃

도금욕 2

황산구리(Cu 금속으로서) 10~70g/dm³

황산 30~120g/dm³

전류 밀도 5~60A/dm²

통전 시간 1초~20초

욕 온도 20~65℃

(비교예1~7)

상기 원박 1~3을 하기 전기 도금 D~F의 액조성?욕 온도?전류 조건 범위 내에서 도금욕 3→도금욕 4의 순서로 적어도 1회의 도금(조화 처리)을 수행하여 표 1에 나타낸 표면 형상을 얻었다.

또한 그 조화 처리면에 Ni 도금(0.3㎎/dm²), 아연 도금(0.1㎎/dm²)을 실시하고, 그 위에 크로메이트 처리를 실시하였다.

전기 도금 D

도금욕 3

황산구리(Cu 금속으로서) 1~10g/dm³

황산 30~100g/dm³

폴리브덴산암모늄(Mo 금속으로서) 0.1~5.0g/dm³

전류 밀도 10~60A/dm²

통전 시간 15초~60초

욕 온도 20~60℃

도금욕 4

황산구리(Cu 금속으로서) 20~70g/dm³

황산 30~120g/dm³

전류 밀도 3A/dm²

통전 시간 2분 이상(표면 거칠기에 있어서 시간을 변경)

욕 온도 15℃

전기 도금 E

도금욕 3

황산구리(Cu 금속으로서) 1~50g/dm³

황산니켈(Ni 금속으로서) 3~25g/dm³

메타바나딘산암모늄(V 금속으로서) 0.1~15g/dm³

pH 1.0~4.5

전류 밀도 10~60A/dm²

통전 시간 15초~60초

욕 온도 20~60℃

도금욕 4

황산구리(Cu 금속으로서) 20~70g/dm³

황산 30~120g/dm³

전류 밀도 3A/dm²

통전 시간 2분 이상(표면 거칠기에 있어서 시간을 변경)

욕 온도 15℃

전기 도금 F

도금욕 3

황산구리(Cu 금속으로서) 1~50g/dm³

황산코발트(Co 금속으로서) 1~50g/dm³

폴리브덴산암모늄(Mo 금속으로서) 0.1~10g/dm³

pH 0.5~4.0

전류 밀도 10~60A/dm²

통전 시간 15초~60초

욕 온도 20~60℃

도금욕 4

황산구리(Cu 금속으로서) 20~70g/dm³

황산 30~120g/dm³

전류 밀도 3A/dm²

통전 시간 2분 이상(표면 거칠기에 있어서 시간을 변경)

욕 온도 15℃

실시예 1~7, 비교예 1~7의 전기 도금에 의한 조화 처리에 따른 입자의 부착량, 조화 처리면의 표면 거칠기, 돌기물의 개수, 명도값을 표 1에 나타낸다.

표면 처리 동박의 필 강도 평가

실시예 및 비교예에서 작성한 표면 처리 동박에 액정 폴리머 필름 1(이하 필름 1이라고 한다), 폴리에테르에테르케톤 필름(이하, 필름 2라고 한다)을 하기 라미네이트 방법으로 접착하여 필 강도를 측정하였다.

액정 폴리머 필름과 표면 처리 동박의 라미네이트 방법

표면 처리 동박과 액정 폴리머 필름 1을 적층하고, 280℃에서 일정 압력을 가하여 10분간 유지한 후 냉각하여 기판용 복합재로 하였다.

폴리에테르에테르케톤 필름과 표면 처리 동박의 라미네이트 방법

표면 처리 동박과 폴리에테르에테르케톤 필름을 적층하고, 205℃에서 일정 압력을 가하여 10분간 유지한 후 냉각하여 기판용 복합재로 하였다.

이와 같이 하여 작성한 표면 처리박과 필름과의 기판 복합재(동장 적층)의 필 강도를 측정하였다. 필 강도의 측정은 JIS?C6471에 준하여 180도 방향으로 떼어 수행하였으며, 그 결과를 표 1에 나타낸다.

저융점 금속에서의 보이드 발생 확인 방법

보이드 발생의 확인 방법은 다음과 같다. 즉, 보이드 발생의 평가에 대해서는 저융점 금속인 Sn을 조화 처리면에 1.5㎛의 두께로 도금하고, 그 동박을 320℃에서 가열 처리를 수행하고 단면 관찰하여 보이드 및 균열의 발생 상황을 확인하였다. 그 결과를 표 1에 나타낸다.

주 1) 표 1의 보이드 개수는 200㎛의 길이에 걸쳐 조화 입자와 원박의 경계 근방에 발생한 보이드의 개수를 센 것이다.

주 2) 필름명: PEEK=폴리에테르에테르케톤 필름의 약칭

본 발명의 적층 회로 기판을 구성하는 표면 처리 동박은 종래의 동박에 비해 조화 부착량을 적게 하여 표면 거칠기를 작게 하면서 종래 동박과 동등한 필 강도를 가지므로 절연 기판과의 접착 강도가 충분하며, 또한 표면 조화 처리가 균일하게 되어 있으므로 파인 패턴화에도 적합하고, 조화 입자 부착량을 저감함으로써 저융점 금속을 함유하는 도전성 페이스트의 저항값을 상승시키지 않음과 동시에, 저융점 금속에 의한 조화 입자와 원박 계면(경계 근방)에 발생하는 보이드 또는 균열이 없는 적층 회로 기판을 제공할 수 있어 각종 전자 기기 제품, 기타 여러 분야의 제품에 이용할 수 있다.

Claims

동박 또는 동합금박의 적어도 한쪽 면의 표면 거칠기가 0.1㎛ 내지 5㎛인 원박 상에, 표면 거칠기가 0.3 내지 10㎛이고 돌기물로 이루어지는 조화(粗化) 처리층이 형성된 표면 처리 동박과, 수지 기판에 뚫어 설치한 관통공에 저융점 금속을 함유하는 도전성 페이스트를 충전한 기판을 적층한 것을 특징으로 하는 적층 회로 기판.
제 1항에 있어서,

상기 원박 상에 형성한 조화 처리층은 저융점 금속을 함유하는 도전성 페이스트로부터 프레스시 조화 처리층으로 확산하는 저융점 금속 원자수에 대하여, 조화 구리 부착 원자수가 4배 이하이고 표면 거칠기가 0.3~10㎛인 돌기물로 형성되어 있는 것을 특징으로 하는 적층 회로 기판.
제 1항 또는 2항에 있어서,

상기 원박이 전해 동박 또는 전해 동합금박인 것을 특징으로 하는 적층 회로 기판.
제 1항 내지 3항 중 어느 한 항에 있어서,

상기 전해 동박으로 이루어지는 원박이 적어도 표면 처리를 수행하는 면의 거칠기가 2㎛ 이하이고 입상 결정으로 구성되어 있는 것을 특징으로 하는 적층 회로 기판.
제 1항 내지 3항 중 어느 한 항에 있어서,

상기 조화 처리층 표면의 명도 수치가 35 이하인 것을 특징으로 하는 적층 회로 기판.
제 1항 내지 3항 중 어느 한 항에 있어서,

상기 조화 처리층의 100㎛×100㎛ 범위 내에 높이가 0.3~3.0㎛인 돌기물이 200개 내지 150000개 존재하는 것을 특징으로 하는 적층 회로 기판.