TWI386141B - Laminated circuit board - Google Patents

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TWI386141B
TWI386141B TW095126191A TW95126191A TWI386141B TW I386141 B TWI386141 B TW I386141B TW 095126191 A TW095126191 A TW 095126191A TW 95126191 A TW95126191 A TW 95126191A TW I386141 B TWI386141 B TW I386141B
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Suzuki Yuuji
Kikuchi Yuuki
Zama Satoru
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Furukawa Electric Co Ltd
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Description

層積電路基板
本發明係有關於在積層電路基板(多層印刷配線板)中藉由導電性組成物(導電性膠)而導通設於正反面之配線的積層電路基板。
對於習知之積層電路基板來說，將多層配線基板用基材疊積為多層之後，於絕緣層進行貫穿孔之開口步驟，並於該貫穿孔之內周面藉由鍍金處理過之鍍金層而使得層間導通，此即為貫穿孔鍍金法。藉由該貫穿孔鍍金法而得之積層電路基板雖具有可以低且安定之接續電阻接續各層之電路的優點，但是由於步驟複雜、且工時也多，所以成本變高，而成為限制積層電路基板之用途的要因。
另外，在貫穿孔鍍金法之積層電路基板中，也有無法在貫穿孔之正上方裝設零件、配線之自由度低等缺點。
為了解決此缺點，在貫穿孔鍍金法之積層電路基板中，也採用相對於基板表面傾斜而形成之手法，以閃避裝設零件之配置位置。
另外，近年來，就取代貫穿孔鍍金法之層間接續法而言，藉由在貫穿孔內充填導電性膠之IVH(Interstitial Via Hole)而製得之積層電路基板已經實用化。相對於貫穿孔鍍金法之積層電路基板而言，使用此導電性膠之積層電路基板係將製造步驟簡化，而可以謀求低成本化。以使用導電性膠之多層配線基板而言，松下集團之ALIVH(Any Layer Lnterstitial Via Hole)基板係為人所熟知。
但是，由於現代進一步要求短縮步驟，因此藉由一次製程而製造積層電路基板之方法也持續開發中，而在此製造方法中也使用導電性膠。
用於接續積層電路板之層間的導電性膠係以銀膠、或銅膠為主成分；為了提升製造步驟之安定性及縮短時間，則使該主成分內含有低融點金屬並使其處於在接近形成多層配線基板之擠壓溫度附近之溫度下易於使其軟化、壓著的狀態。
上述，關於銀膠、銅膠所添加低融點金屬，則需將導電率、形成積層電路基板時之溫度列入考慮而決定低融點金屬之種類、量。
但是，在使用含有低融點金屬之導電性膠並藉由擠壓法而形成積層電路基板的情況下，於銅箔表面生成銅與低融點金屬之擴散層，且在銅箔與導電性膠之界面發生孔隙或是龜裂，因此在銅箔與導電性膠之接續部發生不合，而發生損害接續信賴性的問題。
本發明係以在使用包含低融點金屬之導電性膠的積層電路基板中，提供在銅箔與包含低融點金屬之導電性膠之界面不會發生孔隙、龜裂，且接續信賴性高之積層電路基板為目的。
本發明之積層電路基板包括：表面處理銅箔，置於銅箔或是銅合金箔之至少一面之表面粗度為0.1 μ m~5 μ m之元箔上，且形成有表面粗度為0.3~10 μ m且由突起物所組成之粗化處理層；以及基板，於貫穿樹脂基板之貫通孔內充填含有低融點金屬之導電性膠。
於前述元箔上形成之粗化處理層係以平均附著量為150mg/dm2 以下且以表面粗度為0.3~10 μ m之突起物形成者較佳。
另外，上述粗化處理層表面之明度數值係以35以下者較佳。
前述元箔之銅箔或是銅合金箔係以電解銅箔者較佳；進行該電解銅箔之表面處理之面的粗度在2 μ m以下且由粒狀結晶構成者較佳。
另外，前述粗化處理層之突起物數量係以在100 μ m×100 μ m範圍內存在200個~150000個者較佳；而且前述粗化處理層之突起物的高度以0.2~3.0 μ m者較佳。
本發明可以在使用包含低融點金屬之導電性膠的積層電路基板中，提供在銅箔與包含低融點金屬之導電性膠之界面不會發生孔隙、龜裂，且接續信賴性高之積層電路基板。
本發明係於元箔(銅箔或是銅合金箔。以下，尤其是在不需區別時，則單單稱為元箔)表面上附著顯示特定之形狀與分布的突起狀粗化粒子，並於絕緣基板上疊積在該粗化粒子層表面設置含有低融點金屬之導電性膠的表面處理銅箔，並疊積複數枚該積層基板而構成積層電路基板。而且，前述粗化處理層所設置之導電性膠也可以設在全體表面，或是僅在貫穿孔周邊之必要地方進行部分地設置也可以。
在本發明所使用之表面處理銅箔係為在與絕緣基板之環氧樹脂膜、聚乙醯胺(polyimide)膜、具有因為吸濕性顯著降低而介電特性之變化少且能忍受添加白鉛之耐熱性的液晶聚合物膜、聚醚醚酮系樹脂膜競爭之際，密著強度大、可以微圖案化、且在銅箔與含有低融點金屬之導電性膠之界面不會發生孔隙之銅箔。
尤其是，以絕緣性基板而言，係以由含有環氧樹脂．聚乙醯胺．液晶聚合物50%以上之組成物所組成者較佳。
本發明者等銳意研究發生在銅箔表面與含有低融點金屬之導電性膠之界面的原因，探究在低融點金屬擴散至表面處理銅箔之粗化處理層時發生孔洞的問題，並了解擴散之低融點金屬之量與擴散於粗化處理層之厚度(深度)之間相互依存的關係，並針對元箔表面之表面粗度、附著於表面之粗化粒子之附著量、設有導電性膠之粗化表面之表面粗度檢討恐隙發生之有無、龜裂發生之有無、與絕緣性基板之接著性、甚至是粗化粒子之形狀檢討，而產生本發明。
本發明之積層電路基板係在元箔之至少片一面之表面粗度為0.1 μ m~5 μ m之銅箔上附著由粗化處理中平均附著量為150mg/dm2 之粗化粒子所組成之突起物；其與導電性膠接合之面的表面粗度為0.3~10 μ m；其所使用之表面處理銅箔致使其即便針對主成分金屬使用含有低融點金屬之導電性膠也不會在表面處理銅箔與導電性膠之境界發生孔隙或龜裂。
在本發明中，元箔係藉由電解或壓延而製造之銅箔。此銅箔之厚度為1 μ m~200 μ m；至少一面之表面粗度為Rz：0.1 μ m~5 μ m之銅或銅合金箔者較佳。關於銅箔之厚度，對於厚度在1 μ m以下之銅箔而言，於其表面上施以粗化處理是非常難的；另外，考慮實用性的話，例如以高周波印刷配線板所使用之銅箔而言，則因為200 μ m以上之箔不合實際。
將元箔之表面粗度規定於Rz：0.1 μ m~5 μ m之間的原因如下。Rz在0.1 μ m以下之箔實際上製造也有困難，即便可以製造也會因製造成本過高而不合實際；另外，使用Rz：5.0 μ m以上之元箔雖也可以，但是一旦考量高周波特性及為圖案化的因素，則以5.0 μ m以下者較佳，且其表面粗度在2 μ m以下者更佳。另外，此元箔在使用導電性膠以形成積層電路基板之際，由於進入高溫之擠壓步驟時銅箔若沒有柔軟性的話則於擠壓時可能會產生斷裂，因此須要求銅箔之柔軟性。
為了賦予銅箔柔軟性則以粒狀晶構成銅箔者較佳。尤其是，粒狀結晶之尺寸以平均在0.3 μ m以上者較佳；結晶尺寸1 μ m以上之粒狀結晶占銅箔斷面之10%以上者尤佳。
在本發明中，於上述元箔進行表面處理。元箔表面之表面粗化處理係使粗化粒子附著於元箔之表面，並施以使至少一面之表面粗度為Rz：0.3~10.0 μ m之粗化。如此規定之理由係因為當經由粗化處理之表面粗度Rz未滿0.3 μ m時，則由於剝落強度低而無法做為滿足其目的之表面處理銅箔；另外，一旦Rz比10.0 μ m大的話，則高周波特性降低，另外，變得無法微圖案化。
一旦考慮高周波特性.微圖案化的話，則以將表面粗度作在3 μ m以下者較佳。
另外，如上所述，在本發明之元箔上施以表面粗化處理時，依據所附著之銅或銅合金之附著量，導電性膠內含之低融點金屬擴散至粗化粒子；依據粗化處理層之厚度及銅與低融點金屬之合金組成之性質，孔隙或是龜裂之發生係可見或不可見。
為了防止銅箔與導電性膠之界面發生之孔隙或是龜裂，雖然因不同低融點金屬種類而有所差異，但是相對於可以擴散之低融點金屬之原子個數而言，構成粗化粒子之銅原子個數以4倍以下者較佳。但是，實際上，在使用導電性膠之情況下，添加較多提升電阻值之低融點金屬並不好。因此，擴散之低融點金屬原子個數也以少者較佳。
從上述觀點來看的話，本發明較佳者係將附著於元箔上之銅或銅合金之量控制在1mg/dm2 ~150mg/dm2 之範圍內，原因如下。附著量未滿1mg/dm2 的話，由於強度低所以無法做為滿足其目的之表面處理銅箔；另外，一旦多於150mg/dm2 的話，則導致很多可以擴散之低融點金屬原子個數也存在，如此的量會使得導電性膠之電阻值變大，這樣的結果有點不好。
而且，如上所述，相對於粗化粒子層所擴散之低融點金屬原子個數而言，若構成粗化粒子層之銅原子個數在4倍以下的話，由於可以抑制孔隙、龜裂之發生，所以即使粗化附著量為150mg/dm2 以上也可以抑制孔隙、龜裂。因此，在無視導電性膠之電阻增加而將重點放在剝落強度的情況下，若相對於可以擴散之低融點金屬個數而將粗化銅原子個數控制在4倍以下的話，則可以做成抑制孔隙、龜裂的表面處理銅箔。
上述表面處理銅箔所設之導電性膠相對於主成分(Ag、Cu)而言，係以添加有1%~50%低融點金屬之積層電路基板者較佳。以導電性膠所含有之低融點金屬而言，係為Zn、In、Sn、Pb、Bi或是其合金，且以包含至少上述金屬之1種者較佳。
在本發明表面中，進行過粗化處理之表面處理銅箔之明度值係以35以下者較佳。在本發明中，所謂明度通常係用於作為看見表面之粗度的指標；以測定方法而言，係於測定樣品表面照光並測定光之反射量以作為明度值表示的方法。
在本發明中，於被測定銅箔施以Ni：0.01~0.5mg/dm2 Zn：0.01~0.5mg/dm2 Cr：0.01~0.3mg/dm2 之範圍內之防鏽處理後，使用明度計(SUGA TEST INSTRUMENTS CO.,LTD.機種名：SM彩色電腦型番SM－4)而測定明度值。
一旦測定表面處理銅箔之表面明度的話，當表面粗度之Rz大或是粗化粒子間之深度深時，由於光之反射量變少而明度值有降低之傾向；平滑的話則光之反射量變大而明度值有變高之傾向。為了提升與絕緣基板之剝落強度，因此明度值以小於35以下者較佳。換句話說，因為明度值在35以上的話，即使將粗化面之表面粗度Rz變大而成為平穩凹凸面，但由於表面處理銅箔與絕緣基板之間的咬合差而無法提升剝落強度。
為了抑制導電性膠所引起之龜裂．孔隙的影響，本發明之表面處理銅箔係附著比充分具有與絕緣樹脂之接著強度之量還要少之金屬量，其中此金屬量係根據粗化處理而定。因此，為了提升與絕緣樹脂之密著性，所以要求最適當之粗化形狀。
在本發明中，由粗化粒子所構成之突起物，為了消除因位置引起之密著性之差，所以就高度而言，介於0.2 μ m~3.0 μ m之範圍內之突起物係以在100 μ m×100 μ m之面積之中存在200~150000個者較佳。而且，在此所說之高度係指元箔之表面與突起物之頂點的距離。
關於形成於元箔表面之突起物之高度，0.3 μ m以下者由於高度低的緣故，無法得到提升剝落強度之效果；另外，3.0 μ m以上者由於高周波特性低下而難以微圖案化。一旦突起物之數目在100 μ m×100 μ m之面積中變為200個以下的話，則密著性之安定性不佳；另外，一旦變為150000個以上的話，則突起物間之空間變少而無法得到相對於密著性之效果。
關於突起物之高度，係藉由將表面處理銅箔埋入樹脂並進行研磨後，觀察斷面之SEM的照片而確認突起物之高度。突起物以均一分佈於表面者較佳。
形成構成本發明之基板複合材之表面處理箔之突起物的粗化粒子係包含選自由Cu或是Cu與Mo之合金粒子、或是Cu與Ni、Co、Fe、Cr、V及W所組成之群組中至少1種之元素。
以Cu粒子或是Cu與Mo之合金粒子雖可以得到所望之突起物，但是以在Cu粒子或是Cu與Mo之合金粒子內包含選自由Ni、Co、Fe、Cr、V及W所組成之群組中至少1種之元素的2種類以上之合金粗化粒子而形成之突起物係可以更有效地用於形成具均一性之突起物。形成上述突起物之粗化粒子由於與絕緣樹脂進行化學結合的緣故，所以剝落強度增大。由於樹脂種類不同，藉由化學結合而增大剝落強度之粒子有Cu－Mo合金、Cu－Ni合金、Cu－Co合金、Cu－Fe合金、Cu－Cr合金、Cu－Mo－Ni合金、Cu－Mo－Cr合金、Cu－Mo－Co合金、Cu－Mo－Fe合金等。
以形成前述突起物之合金粒子而言，所含之選自由Mo、Ni、Co、Fe、Cr、V及W所組成之群組中至少1種之元素相對於Cu而言係以占0.01ppm~20%者較佳。因為，於存在量超越20%之合金組成中，在後續步驟中進行電路圖案化之際，會變得難以溶解。
而且，為了得到均一之突起物，較佳者係將粗化處理時之各種電解液之選擇、電流密度、液溫、處理時間最適化。
另外，以提升粉落性．耐鹽酸性．耐熱性．導電性為目的而言，可於設置突起物之表面設置選自由Ni、Ni合金、Zn、Zn合金及Ag所組成之群組中至少1種之金屬鍍金層。而且，以提升耐鹽酸性．耐熱性．導電性為目的而言，也可於未設突起物之表面附著選自由Ni、Ni合金、Zn、Zn合金及Ag所組成之群組中至少1種之金屬鍍金層。為了達成上述目的，以附著金屬量而言，係以0.05mg/dm2 以上、10mg/dm2 以下者較佳。
尤其是，位於液晶聚合物樹脂等之Ni金屬或是Ni合金係有提高剝落強度之效果。
在由上述構成所組成之表面處理銅箔上進行促使Cr及/或是鉻酸鹽被膜形成之防鏽處理；或是因應需要而施以矽烷耦合(silane coupling)處理或是防鏽處理加上矽烷耦合處理。
【實施例】
以下，雖根據實施例以更詳細說明本發明，但並非用以限定本發明。
元箔1準備厚度：12 μ m、且粗糙(mat)面粗度：Rz＝0.86 μ m之未處理電解銅箔、及未處理壓延銅箔(元箔)。
元箔2準備厚度：12 μ m、且粗糙面粗度：Rz＝1.24 μ m之未處理電解銅箔。
元箔3準備厚度：12 μ m、且粗糙面粗度：Rz＝1.56 μ m之未處理電解銅箔。
在下述電鍍A~C之液組成．浴溫度．電流條件範圍內，以鍍金(屬)浴1→鍍金(屬)浴2之順序，對上述元箔1~3進行至少1回之鍍金(粗化處理)，而且進一步於該粗化處理面施以Ni鍍金(0.3mg/dm2 )鋅鍍金(0.1mg/dm2 )，並於其上施以鉻酸鹽(chromate)處理。
(實施例1~7)
電鍍A．鍍金(屬)浴1硫酸銅(Cu金屬) 1~10g/dm3 硫酸 30~100g/dm3 鉬酸銨(Mo金屬) 0.1~5.0g/dm3 電流密度 10~60A/dm2 通電時間 1秒~20秒浴溫 20~60℃
．鍍金(屬)浴2硫酸銅(Cu金屬) 20~70g/dm3 硫酸 30~100g/dm3 電流密度 5~45A/dm2 通電時間 1秒~25秒浴溫 20℃~60℃
電鍍 B．鍍金(屬)浴1硫酸銅(Cu金屬) 1~50g/dm3 硫酸鎳(Ni金屬) 3~25g/dm3 偏釩酸酸銨(V金屬)0.1~15g/dm3 Ph 1.0~4.5電流密度 10~60A/dm2 通電時間 5秒~20秒浴溫 20℃~60℃
．鍍金(屬)浴2硫酸銅(Cu金屬) 10~70g/dm3 硫酸 30~120g/dm3 電流密度 20~50A/dm2 通電時間 5秒~25秒浴溫 20℃~65℃
電鍍C．鍍金(屬)浴1硫酸銅(Cu金屬) 1~50g/dm3 硫酸鈷(Co金屬) 1~50g/dm3 鉬酸銨(Mo金屬) 0.1~10g/dm3 pH 0.5~4.0電流密度 10~60A/dm2 通電時間 5秒~25秒浴溫 20℃~60℃
．鍍金(屬)浴2硫酸銅(Cu金屬) 10~70g/dm3 硫酸 30~120g/dm3 電流密度 5~60A/dm2 通電時間 1秒~20秒浴溫 20℃~65℃
(比較例1~7)
在下述電鍍D~F之液組成．浴溫度．電流條件範圍內，對上述元箔1~3以鍍金浴3→鍍金浴4之順序進行至少1回鍍金(粗化處理)，而得表1所示之表面形狀。
而且，在其粗化處理面上施以Ni鍍金(0.3mg/dm2 )鋅鍍金(0.1mg/dm2 )，並於其上施以鉻酸鹽(chromate)處理。
電鍍D．鍍金(屬)浴3硫酸銅(Cu金屬) 1~10g/dm3 硫酸 30~100g/dm3 鉬酸銨(Mo金屬) 0.1~5.0g/dm3 電流密度 10~60A/dm2 通電時間 15秒~60秒浴溫 20~60℃
．鍍金(屬)浴4硫酸銅(作Cu金屬)20~70g/dm3 硫酸 30~120g/dm3 電流密度 3A/dm2 通電時間 2分以上(在表面粗度變更時間)浴溫 15℃
電鍍E．鍍金(屬)浴3硫酸銅(作Cu金屬)1~50g/dm3 硫酸鎳(Ni金屬) 3~25g/dm3 偏釩酸銨(V金屬) 0.1~15g/dm3 pH 1.0~4.5電流密度 10~60A/dm2 通電時間 15秒~60秒浴溫 20℃~60℃
．鍍金(屬)浴4硫酸銅(作Cu金屬)20~70g/dm3 硫酸 30~120g/dm3 電流密度 3A/dm2 通電時間 2分以上(在表面粗度變更時間)浴溫 15℃
電鍍F．鍍金(屬)浴3硫酸銅(作Cu金屬)1~50g/dm3 硫酸鈷(Co金屬) 1~50g/dm3 鉬酸銨(Mo金屬) 0.1~10g/dm3 pH 0.5~4.0電流密度 10~60A/dm2 通電時間 15秒~60秒浴溫 20℃~60℃
．鍍金(屬)浴4硫酸銅(作Cu金屬)20~70g/dm3 硫酸 30~120g/dm3 電流密度 3A/dm2 通電時間 2分以上(在表面粗度變更時間)浴溫 15℃
實施例1~7、比較例1~7之電鍍之粗化處理之粒子之附著量、粗化處理面之表面粗度、突起物之個數、明度值係如表1所示。
表面處理銅箔之剝落強度之評價以下述層壓(laminate)之方法而於實施例及比較例作成之表面處理銅箔設置液晶聚合物膜1(以下稱為膜1)、聚醚醚酮膜(以下稱為膜2)，並測定剝落強度。
液晶聚合物膜與表面處理銅箔之層壓方法疊積表面處理銅箔與液晶聚合物膜1，並在280℃下施加一定壓力，且保持10分鐘後冷卻，而作成基板用複合材。
聚醚醚酮膜與表面處理銅箔之層壓方法疊積表面處理銅箔與聚醚醚酮膜，並在205℃下施加一定壓力，且保持10分鐘後冷卻，而作成基板用複合材。
測定依上述方法所作成之表面處理箔與膜之基板複合材(銅張積層)的剝落強度。剝落強度之測定係依據JIS．C6471而在180度方向進行拉除，其結果如表1所示。
低融點金屬中孔隙(void)發生之確認方法孔隙發生之確認方法如下所示。換句話說，關於孔隙發生之評價，將低融點金屬之Sn於粗化處理面電鍍1.5 μ m之厚度，將此銅箔在320℃下進行加熱處理並觀察斷面且確認孔隙及龜裂之發生狀況。其結果如表1所示。
相較於習知之銅箔而言，構成本發明之積層電路基板的表面處理銅箔係減少了粗化附著量，雖減小表面粗度但是卻具有與習知銅箔相同之剝落強度，且與絕緣基板之接著強度係非常充分；另外，表面粗化處理係非常均一且也適於微細圖案化；藉由減低粗化粒子附著量而不會降低含有低融點金屬之導電性膠之電阻值，而且可以提供沒有因為低融點金屬而導致在粗化粒子與元箔界面(境界附近)發生之孔隙或是龜裂的積層電路基板，並可以應用於種種之電子機器製品等其他各式各樣領域之製品。

Claims (6)

  1. 一種積層電路基板，包括：表面處理銅箔，置於銅箔或是銅合金箔之至少一面之表面粗度為0.1μm~5μm之元箔上，且形成有表面粗度為0.3~10μm且由突起物所組成之粗化處理層；以及基板，於貫穿樹脂基板之貫通孔內充填含有低融點金屬之導電性膠，其中，在前述元箔上形成之粗化處理層相對於由含有低融點金屬之導電性膠壓著時擴散至粗化處理層之低融點金屬原子數，其粗化銅附著原子數在4倍以下。
  2. 如申請專利範圍第1項所述之積層電路基板，其中在前述元箔上附著之銅或銅合金之平均附著量為1~150mg/dm2 。
  3. 如申請專利範圍第1或2項所述之積層電路基板，其中前述元箔為電解銅箔或是電解銅合金箔。
  4. 如申請專利範圍第1或2項中任一項所述之積層電路基板，其中由前述電解銅箔所組成之元箔至少進行表面處理之面的粗度在2μm以下，且由粒狀結晶構成。
  5. 如申請專利範圍第1或2項中任一項所述之積層電路基板，其中上述粗化處理層表面之明度數值為35以下。
  6. 如申請專利範圍第1或2項中任一項所述之積層電路基板，其中在前述粗化處理層之100μm×100μm範圍內存在著200個~150000個高度為0.3~3.0μm之突起物。
TW095126191A 2005-08-01 2006-07-18 Laminated circuit board TWI386141B (zh)

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