KR101152199B1 - 반도체장치 - Google Patents

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키요시 카토
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은, 소비 전력을 최대한 억제함으로써 전원의 안정화를 실현할 수 있는 반도체장치를 제공한다. 본 발명의 반도체장치는, 복수의 유닛 및 제어회로를 포함하는 중앙처리 회로와, 안테나를 갖는다. 제어회로는, 안테나에 의한 전원 공급의 데이터를 포함하는 전원 공급 신호 또는 유닛의 각각으로부터 공급되는 이벤트 신호에 의해 구해진 부하 신호에 근거해서, 하나 이상의 유닛에 공급하는 전원을 정지하는 제1제어 신호, 하나 이상의 유닛에 공급하는 전원 전위를 변화시키는 제2제어 신호, 하나 이상의 유닛에 대한 클록 신호의 공급을 정지하는 제3제어 신호 중 하나 이상을 출력하는 회로를 구비한다.
칼럼 디코더, 셀렉터, 로우 디코더, 메모리 셀 어레이, 전원.

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은, 데이터의 송수신이 가능한 반도체장치에 관한 것이다.
최근, 데이터를 송수신하는 반도체장치의 개발이 진척되고 있고, 이러한 반도체장치는, RF태그(Radio Frequency), 무선 태그, 전자 태그 등으로 불린다. 현재 실용화된 반도체장치는, 반도체기판을 사용한 회로(IC칩)와 안테나를 가지는 것이 대부분이지만, CPU를 내장하는 것이나, 전용 하드웨어를 가지는 것도 있다.
무선 태그는, 안테나로부터의 전원을 안정화하기 어려우므로, 소비 전력을 최대한 억제할 필요가 있었다. 또한, 무선 태그는, 기억매체로부터의 정보의 판독하고, 암호해석 처리하는 기능을 갖지만, 후자의 암호해석 처리는, 복잡한 처리가 필요하기 때문에, 소비 전력이 증가하였다. 소비 전력이 증가하면, 강력한 전자파를 입력할 필요가 있기 때문에, 리더/라이터의 소비 전력의 증가, 다른 장치나 인체에 대한 악영향 등의 부작용이 생기고 있었다. 또한, 무선 태그와 리더/라이터의 통신 거리에 제약이 발생했다.
상기의 실상을 감안해서, 본 발명은, 소비 전력을 최대한 억제함으로써 전원 의 안정화를 실현할 수 있는 반도체장치의 제공을 목적으로 한다. 즉, 암호해석 등의 복잡한 처리를 실행해도, 전원의 안정화를 유지할 수 있는 반도체장치의 제공을 목적으로 한다. 또한, 강력한 전자파를 필요로 하지 않고, 리더/라이터와의 통신 거리를 개선한 반도체장치의 제공을 목적으로 한다.
전술한 종래기술의 과제를 해결하기 위해서, 본 발명에 있어서는 이하의 수단을 취한다.
본 발명의 반도체장치는, 복수의 유닛 및 제어회로를 포함하는 중앙처리 회로와, 안테나를 구비한다. 제어회로는, 안테나에 의한(안테나를 통한) 전원 공급의 데이터를 포함하는 전원 공급 신호 또는 유닛의 각각으로부터 공급되는 이벤트 신호에 의해 구해진 부하 신호에 근거해서, 하나 이상의 유닛에 공급하는 전원을 정지하는 제1제어 신호, 하나 이상의 유닛에 공급하는 전원 전위를 변화시키는 제2제어 신호, 하나 이상의 유닛에 대한 클록 신호의 공급을 정지하는 제3제어 신호 중 하나 이상을 출력하는 수단을 구비하는 것을 특징으로 한다.
또한, 복수의 유닛 및 제어회로는, 유리 기판 또는 플렉시블 기판 위에 제공되는 것을 특징으로 한다.
또한, 복수의 유닛은, 버스 인터페이스, 데이터 캐시, 명령 디코더, 리저베이션 스테이션, 명령 캐시, 정수연산 유닛(ALU), 부동소수점연산 유닛(FPU), 브랜치 유닛, 로드/기억 유닛, 범용 레지스터, 파이프라인 유닛, 주변 메모리 컨트롤러 및 주변 버스 컨트롤러로부터 선택된 것을 특징으로 한다.
또한, 본 발명의 반도체장치는, 전원회로, 클록 발생회로, 데이터 복조/변조 회로, CPU 및 인터페이스 회로 중 하나 이상을 구비하는 것을 특징으로 한다.
본 발명의 반도체장치는, 복수의 메모리 블록과 제어회로를 구비한다. 그리고, 복수의 메모리 블록 각각은, 비트 선과 워드 선이 절연체를 거쳐서 서로 교차하는 영역에 메모리 소자를 각각 갖는 복수의 메모리 셀을 포함하는 메모리 셀 어레이와, 상기 워드 선에 접속하는 로우 디코더를 구비한다. 또한, 제어회로는, 메모리 블록의 동작 데이터를 포함하는 동작 신호에 근거해서, 메모리 셀 어레이로 공급하는 전원 전위를 변화시키는 제1제어 신호와, 로우 디코더에 공급하는 전원 전위를 정지하는 제2제어 신호의 한쪽 또는 양쪽을 출력하는 수단을 구비하는 것을 특징으로 한다.
또한, 복수의 메모리 블록 및 제어회로는, 유리 기판 또는 플렉시블 기판 위에 제공되는 것을 특징으로 한다.
또한, 메모리 블록 각각에 포함되고, 같은 칼럼에 구비된 복수의 메모리 셀은, 서로 같은 비트 선에 접속하는 것을 특징으로 한다. 또한, 메모리 블록 각각에 포함된 복수의 메모리 셀은, 같은 칼럼 디코더에 접속하는 것을 특징으로 한다. 또한, 복수의 메모리 블록 각각은, 서로 독립하여 동작하는 칼럼 디코더를 구비하고, 워드 선은, 복수의 메모리 블록 각각에 대해 독립적으로 구비되는 것을 특징으로 한다.
또한, 메모리 블록 각각은, DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), FRAM(Ferroelectric Random Access Memory), 마스크 ROM(Read Only Memory), PROM(Programmable Read Only Memory), EPROM(Electrically Programmable Read Only Memory), EEPROM(Electrically Erasable Programmable Read Only Memory) 또는 플래시 메모리인 것을 특징으로 한다.
또한, 본 발명의 반도체장치는, 동작 신호를 출력하는 CPU 또는 전용 회로를 구비하는 것을 특징으로 한다. 또한, 본 발명의 반도체장치는, 전원회로, 클록 발생회로, 데이터 복조/변조 회로, CPU 및 인터페이스 회로 중 하나 이상을 구비하는 것을 특징으로 한다.
상기 구성을 가지는 본 발명은, 저소비 전력화를 실현함으로써, 전원의 안정화를 실현할 수 있는 반도체장치를 제공할 수 있다. 즉, 본 발명은, 암호해석 등의 복잡한 처리를 실시해도, 전원의 안정화를 실현할 수 있는 반도체장치를 제공할 수 있다. 또한, 강력한 전자파를 입력할 필요가 없고, 리더/라이터와의 통신 거리를 개선한 반도체장치를 제공할 수 있다.
도 1a 및 도 1b는 본 발명의 반도체장치를 설명하는 도면(실시형태1),
도 2의 (a) 및 (b)는 본 발명의 반도체장치를 설명하는 도면(실시형태1),
도 3은 본 발명의 반도체장치를 설명하는 도면(실시형태1),
도 4의 (a) 내지 (d)는 본 발명의 반도체장치를 설명하는 도면(실시예1),
도 5의 (a) 내지 (d)는 본 발명의 반도체장치를 설명하는 도면(실시예1),
도 6의 (a) 내지 (h)는 본 발명의 반도체장치의 사용 형태를 설명하는 도면(실시예3),
도 7의 (a) 및 (b)는 본 발명의 반도체장치의 사용 형태를 설명하는 도면(실시예3),
도 8의 (a) 및 (c)는 본 발명의 반도체장치의 사용 형태를 설명하는 도면(실시예2),
도 9는 본 발명의 반도체장치를 설명하는 도면(실시형태1),
도 10은 본 발명의 반도체장치를 설명하는 도면(실시형태1),
도 11의 (a) 및 (b)는 본 발명의 반도체장치를 설명하는 도면(실시형태2),
도 12는 본 발명의 반도체장치를 설명하는 도면(실시형태2)이다.
<참조부호의 설명>
11: 전원회로, 12: 클록 발생회로, 13: 데이터 복조/변조 회로, 14: CPU, 15: 인터페이스 회로, 16: 메모리, 17: 데이터버스, 18: 안테나, 19: 리더/라이터, 20: 무선 태그, 21: 칼럼 디코더, 22: 셀렉터, 23: 리드/라이트 회로, 24: 제어회로, 25: 로우 디코더, 26: 로우 디코더, 27: 로우 디코더, 28: 로우 디코더, 29: 메모리 셀 어레이, 30: 메모리 셀 어레이, 31: 메모리 셀 어레이, 32: 메모리 셀 어레이, 33: 메모리 블록, 34: 메모리 블록, 35: 메모리 블록, 36: 메모리 블록, 39: 전원, 40: 전원, 41: 전원, 42: 전원, 43: 스위치, 44: 스위치, 51: 버스 인터 페이스, 52: 데이터 캐시, 53: 명령 디코더, 54: 리저베이션 스테이션, 55: 명령 캐시, 56: ALU, 57: ALU, 58: FPU, 59: FPU, 60: 브랜치 유닛, 61: 로드/기억 유닛, 62: 파이프라인 유닛, 63: 범용 레지스터, 64: CPU 코어, 65: 제어회로, 67: 주변 메모리 컨트롤러, 68: 주변 메모리 컨트롤러, 69: 주변 버스 컨트롤러, 70: 주변 컨트롤러, 71: 전원, 72: 전원, 73: 전원, 74: 전원, 75: 스위치, 80: 소자 군, 82: 기판, 83: 도전성 입자, 84: 수지, 85: 단자부, 86: 기판, 94: 표시부, 95: 리더/라이터, 96: 무선 태그, 97: 물품, 601: 전원 발생회로, 602: 전원 발생회로, 603: 저항소자, 604: 참조 전위 발생회로, 605: 비교 회로, 2301: 플렉시블 보호층, 2302: 소자 군, 2303: 보호층, 2304: 안테나, 2305: 드레인 전극, 2306: 소스 전극, 2307: 게이트 전극.
본 발명의 실시형태에 대해서, 도면을 사용해서 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 일탈하는 않게 그 형태 및 상세를 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해된다. 따라서, 본 발명은 이하에 나타내는 실시형태의 기재 내용에 한정해서 해석되는 것은 아니다. 또한, 이하에 설명하는 본 발명의 구성에 있어서, 동일 부분은 다른 도면 간에서 동일 부호를 공통으로 사용한다.
(실시형태1)
본 발명의 반도체장치는, 비접촉으로 데이터를 교신하는 기능을 가지고, 주 로 전원회로(11), 클록 발생회로(12), 데이터 복조/변조 회로(13), 중앙처리 회로(14: 이하, CPU라 함), 인터페이스 회로(15), 메모리(16), 데이터버스(17), 안테나(18: 안테나 코일) 등을 구비한다(도 3 참조). 전원회로(11)는, 안테나(18)로부터 입력된 AC 신호를 기초로, 반도체장치 내부의 각 회로에 공급하는 각종 전원을 생성하는 회로다. 클록 발생회로(12)는, 안테나(18)로부터 입력된 AC 신호를 기초로, 반도체장치 내의 각 회로에 공급하는 각종 클록을 생성하는 회로다. 데이터 복조/변조 회로(13)는, 리더/라이터(19)와 교신하는 데이터를 복조/변조하는 기능을 갖는다. 안테나(18)는, 전자파의 송수신을 행하는 기능을 갖는다. 리더/라이터(19)는, 반도체장치와의 교신, 제어 및 그 데이터에 관한 처리를 제어한다. 또한, 반도체장치는 상기 구성에 제약되지 않고, 다양한 구성으로 이루어질 수 있다. 예를 들면, 전원 전압의 리미터 회로나 암호해석 전용 하드웨어와 같은 그 밖의 구성요소를 추가한 구성으로도 된다.
본 발명은, CPU(14)의 구성에 특징이 있고, 이하 상세히 설명한다. CPU(14)는, CPU 코어(64)와 제어회로(65)를 포함한다(도 2의 (a) 참조). CPU 코어(64)는, 복수의 유닛을 구비하고, 예를 들면 버스 인터페이스(51), 데이터 캐시(52), 명령 디코더(53), 리저베이션 스테이션(54), 명령 캐시(55), 각종 파이프라인 유닛(62), 범용 레지스터(63)를 갖는다. 파이프라인 유닛(62)은, 산술연산 유닛(56, 57: 이하, ALU라 함), 부동소수점연산 유닛(58, 59: 이하, FPU라 함), 브랜치 유닛(60), 로드/기억 유닛(61)을 갖는다. 상기 구성을 가지는 CPU 코어(64)는, 슈퍼스칼라 구조의 칩의 표준적인 구성이다.
또, 상기와 다른 구성의 CPU(14)로서, 예를 들면 CPU 코어(64), 제어회로(65), 주변 컨트롤러(70)를 가지는 구성이 제공된다. 주변 컨트롤러(70)는 복수의 유닛을 구비하고, 예를 들면 주변 메모리 컨트롤러(67, 68), 주변 버스 컨트롤러(69)를 구비한다(도 2의 (b) 참조).
또한, 본 발명의 CPU(14)의 구성은, 상기의 기재에 제약되지 않고, 불필요한 구성요소를 적당하게 삭제하거나 다른 구성요소를 적당하게 추가해도 좋다.
상기 유닛 X(X=51~63, 여기에서는 51로 한다)는, 스위치(74)를 통해서, 전원(71~73)에 접속한다(도 1a 참조). 전원(71)의 전원 전위(이하, 제1전원 전위, VDD1라 함)와, 전원(72)의 전원 전위(이하, 제2전원 전위, VDD2라 함)와, 전원(73)의 전원 전위(이하 제3전원 전위, GND라 함)는, VDD1>VDD2>GND를 만족시킨다. 스위치(74)는, 제어회로(65)로부터 공급되는 제어 신호에 의해 제어된다.
또한, 유닛 X는, 스위치(75)를 통해 클록 발생회로(12)와 전원(73)에 접속한다. 스위치(75)는, 제어회로(65)로부터 공급되는 제어 신호에 의해 제어된다.
또한, 전원(71~73)의 전원 전위는, 전원회로(11)에서 발생하는 전원 전위라도 되고, CPU(14)의 내부에 제공된 전원회로에서 발생하는 전원 전위라도 된다.
제어회로(65)는, 전원회로(11)로부터 입력되는 전원 공급 신호 또는 CPU 코어(64)의 각각의 유닛으로부터 공급되는 이벤트 신호에 의해 구해진 부하 신호에 근거해서, 제어 신호를 공급하는 수단(기능)을 갖는다. 제어회로(65)는, 전원 전위나 클록 신호의 설정을 변경, 즉 모드(통상 모드 또는 대기 모드)를 변경해서, 저소비 전력화를 실현한다. 그런데, 전원 전위나 클록의 신호의 설정만을 변경할 때, CPU(14)의 전체 동작에 영향을 준다. 따라서, 모드를 변경하는 동작은, 스위치(74, 75)의 제어만 아니라, 다양한 설정도 의미한다.
통상 모드에 있어서, 유닛 X는, 스위치(74)를 통해 전원(71)과 도통하고, 스위치(75)를 통해 클록 발생회로(12)와 도통한다. 즉, 유닛 X에 VDD1과 클록 신호가 공급되는 상태다. 이러한 상태는, (VDD1, CLK)이라고 한다.
또한, 대기 모드에 있어서, 유닛 X는, (1) 스위치(74)를 통해 전원(71)과 도통하며, 스위치(75)를 통해 전원(73)과 도통한 경우(VDD1, GND), (2) 스위치(74)를 통해 전원(72)과 도통하며, 또한 스위치(75)를 통해 클록 발생회로(12)와 도통한 경우(VDD2, CLK), (3) 스위치(74)를 통해 전원(72)과 도통하며, 또한 스위치(75)를 통해 전원(73)과 도통한 경우(VDD2, GND), (4) 스위치(74)를 통해 전원(73)과 도통하며, 스위치(75)를 통해 클록 발생회로(12)와 도통한 경우(GND, CLK), (5) 스위치(74)를 통해 전원(73)과 도통하며, 스위치(75)를 통해 전원(73)과 도통한 경우(GND, GND) 중의 어느 하나이다.
또한, 유닛 X가 스위치(74)를 통해 전원(73)에 접속할 경우, 즉 상기의 (4), (5)의 경우에는, 그 유닛 X의 상태를, 해당 유닛 X 내에 유지할 필요가 없을 경우에만 적용된다. 따라서, 초기 설정에 되돌리고 싶지 않은 경우에는, 상기의 (1)~(3) 중 하나의 경우를 채용하고, 유닛 X에 VDD1 또는 VDD2를 공급하도록 설정한다. VDD2를 공급하는 (2), (3)의 경우, 유닛 X의 내부에, 해당 유닛 X의 설정을 기억하는 레지스터의 값을 유지할 수 있다. 그러므로, 대기 모드로부터 통상 모드로 변경했을 때에, 초기 설정이 아니고, 대기 모드로 전환하기 전의 상태로 복귀할 수 있다.
제어회로(65)에 입력되는 전원 공급 신호는, 안테나(18)에 의한 전원 공급의 데이터를 포함하는 신호이며, 구체적으로는 해당 안테나(18)에 의한 전원 공급이 안정 또는 불안정한지의 데이터를 포함한다.
부하 신호는, 이벤트 신호를 카운트한 결과에 근거해서, 제어회로(65)의 내부에서 발생한다. 이벤트 신호는 유닛 각각으로부터 공급되며, 예를 들면 ALU(56, 57)에서 연산된 이벤트 신호와, FPU(58, 59)에서 연산이 이루어진 이벤트 신호, 명령 캐시 미스나 데이터 캐시 미스의 이벤트 신호 등이다. 제어회로(65)는, 일정 기간마다, 이벤트 신호를 카운트하고, 그 카운트 결과에 근거해서, ALU(56, 57)의 부하 신호나, FPU(58, 59)의 부하 신호, 캐시의 효율 등의 정보를 포함하는 부하 신호를 내부에서 발생시킨다. 그리고, 제어회로(65)는 부하 신호에 근거해서, 유닛 X의 모드의 변경을 행한다. 구체적으로는, 낮은 부하나 효율을 가리키는 데이터를 포함하는 부하 신호가 발생했을 경우, 제어회로(65)는, 유닛 X를 대기 모드로 설정하는 제어 신호를 출력한다. 또한, 통상의 부하나 효율을 가리키는 데이터를 포함하는 부하 신호가 발생했을 경우, 제어회로(65)는, 유닛 X를 통상 모드로 설정하는 제어 신호를 출력한다.
예를 들면, 소정 기간의 이벤트 신호의 카운트 결과에 의해, ALU(56, 57)에 대한 부하가 낮다는 데이터를 포함하는 부하 신호가 발생했을 경우, ALU(56)만을 동작 모드로 설정하고, ALU(57)를 대기 모드로 설정한다. ALU(57)가 대기 모드일 때는, 해당 ALU(57)를 사용한 연산이 행해지지 않도록, CPU(14)가 설정된다. 구체 적으로는, 명령 스케줄링을 행하는 리저베이션 스테이션(54)에 있어서, ALU(57)를 사용하지 않는다는 설정을 행하면 좋다. 한편, 별도 기간의 이벤트 신호의 카운트 결과에 의해, ALU(56)에 대한 부하가 높다는 데이터를 포함하는 부하 신호가 발생했을 경우, ALU(57)를 통상 모드로 복귀시킨다.
또한, 예를 들면 소정 기간의 이벤트 신호의 카운트 결과에 의해, 브랜치 유닛(60)에 대한 부하가 낮다는 데이터를 포함하는 부하 신호가 발생했을 경우, 브랜치 유닛(60)을 대기 모드로 한다. 단, 브랜치 유닛(60)이 대기 모드인 기간 동안, 브랜치 명령이 실행된 경우에는, 예외처리를 수행해서, 브랜치 유닛(60)을 통상 모드로 복귀시킨다.
상기된 바와 같이, 대기 모드로 설정된 유닛은, 사용하는 명령이 소정 명령으로 한정되는 유닛 X(예를 들면, 분기 명령 실행시에만 사용하는 브랜치 유닛) 또는, CPU의 보통 동작을 위해 요구되지 않는 유닛 X(예를 들면, CPU(14)가 캐시를 사용하지 않는 경우의 캐시)이다. 사용하는 명령이 소정 명령으로 한정되는 유닛은, 예를 들면 복수의 파이프라인 유닛, 주변 메모리 제어 유닛, 버스와의 인터페이스 유닛이다. 또한, 명령에 따라서 사용되지 않는 유닛이 대기 모드 시에 액세스 되면, 예외처리가 수행되어, 통상 모드로 복귀되고, 다시 명령을 실행한다.
또한, 사용하지 않는 동작 모드를 가지는 유닛 X로서는, 캐시 메모리나 슈퍼스칼라에 있어서의 병렬 파이프라인 유닛 등을 들 수 있다. 대기 모드가 설정될 때, 미리, 캐시 메모리나, 하나 이상의 파이프라인 유닛이 사용되지 않도록 설정할 수 있다. 캐시를 대기 모드로 설정할 때는, 캐시의 액세스시마다 캐시 미스를 발 생하는 구성이 채용될 수 있다. 또한, 하나 이상의 파이프라인 유닛이 사용된 동작 모드로 설정될 때는, 선택된 파이프라인 유닛을 사용하는 명령만으로, 명령 스케줄링을 수행하도록, 리저베이션 스테이션(54)을 사용할 수 있다.
이상을 정리하면, 다음과 같다. 유닛 X를 통상 모드로 설정하는 전원 공급 신호 또는 부하 신호가 입력된 제어회로(65)는, 이들 신호에 근거해서, 유닛 X를 (VDD1, GND)의 상태로 설정하는 제어 신호를 출력한다. 한편, 유닛 X를 대기 모드로 설정하는 전원 공급 신호 또는 부하 신호가 입력된 제어회로(65)는, 이들 신호에 근거해서, 유닛 X를 (VDD1, GND), (VDD2, CLK), (VDD2, GND), (GND, CLK), (GND, GND) 중 하나의 상태로 설정하는 제어 신호를 출력한다. 본 명세서에서는, 하나 이상의 유닛에 공급하는 전원을 정지하는 제어 신호를 제1제어 신호라 하고, 하나 이상의 유닛에 공급하는 전원 전위를 변화시키는 제어 신호를 제2제어 신호라 하며, 하나 이상의 유닛에 대한 클록 신호의 공급을 정지하는 제어 신호를 제3제어 신호라 한다.
요컨대, 상기 구성을 가지는 CPU(14)의 동작은, 도 1b의 차트와 같이 나타낼 수 있다. 우선, 전원 공급 신호 또는 부하 신호가 제어회로(65)에 입력된다(스텝 1). 여기에서는 전원 공급이 안정적인 것을 가리키는 데이터를 포함하는 전원 공급 신호 또는 부하가 통상적인 것을 가리키는 데이터를 포함하는 부하 신호를 상정한다. 그러면, 제어회로(65)는, 유닛 X를 통상 모드로 설정하는 제어 신호를 출력한다(스텝 2).
다음에, 상기와 다른 전원 공급 신호 또는 부하 신호가 제어회로(65)에 입력 된다(스텝 3). 여기에서는, 전원 공급이 불안정한 것을 가리키는 데이터를 포함하는 전원 공급 신호 또는 유닛 X의 부하가 큰 것을 가리키는 데이터를 포함하는 부하 신호를 상정한다. 그러면, 제어회로(65)는, 유닛 X를 대기 모드로 설정하는 신호를 출력한다(스텝 4). 그 다음, 동작은 스텝 1로 돌아가고, 다시 스텝 1 내지 스텝 4를 반복한다.
또한, 본 실시형태에서는, 유닛 X와 전원(71~73)의 사이에 배치된 스위치(74)의 제어에 의해, 복수의 전원 전위로부터 최적인 전원 전위의 선택을 행하고, 모드(통상 모드 또는 대기 모드)의 변경을 행하는 형태에 관하여 설명했다. 그렇지만, 본 발명은 이 형태에 제약되지 않는다.
예를 들면, 복수의 전원 전위로부터의 최적인 전원 전위의 선택은, 전원회로(11)의 내부 제어에 의한 방식을 사용해도 된다. 이 방식은, 전원회로(11)에 있어서, 저항분할에 의해 복수의 전원 전위를 발생시키고, 해당 복수의 전원 전위를 아날로그 버퍼에서 증폭한 후, 용량소자에 의해 안정화시켜서, 복수의 전원 전위를 출력하는 방식이다. 단, 이 방식에 의하면, 제어용의 스위치나 용량소자가 필요하므로, 이들 소자를 위한 회로 면적이 필요하게 된다. 따라서, 회로 면적의 증대를 억제하기 위해서, 전원회로(11)에 있어서 저항분할에 의해 복수의 전원 전위를 발생시키고, 해당 복수의 전원 전위로부터 최적인 전원 전위를 선택하고, 그 최적의 전원 전위를 증폭한 후, 안정화시켜서, 복수의 전원 전위를 출력하는 방식을 사용해도 된다.
또한, 본 실시형태에서는, 유닛 X와 클록 발생회로(12)의 사이에 배치된 스 위치(75)의 제어에 의해, 모드(통상 모드 또는 대기 모드)의 변경을 행하는 형태에 관하여 설명했지만, 본 발명은 이 형태에 제약되지 않는다. 클록 발생회로(12)의 내부 제어에 의해, 모드의 변경을 행해도 된다.
또한, 본 실시형태에서는, 전원 공급 신호나 부하 신호(전원 공급 신호 또는 부하 신호)에 근거해서 제어회로(65)가 모드(통상 모드 또는 대기 모드)의 변경을 행하는 형태에 관하여 설명했지만, 본 발명은 이 형태에 제약되지 않는다.
상기된 바와 같이, 전원 공급 신호나 부하 신호를 사용해서 모드를 변경하지만, 모드는 이러한 신호에 근거해서 제어회로(65)에 의해 변경될 필요는 없다. 대신, 제어회로(65)가 이들 신호(전원 공급 신호나 부하 신호 또는 이벤트 신호)를 일정 기간 수집하고, 그 결과에 근거해서 모드의 변경을 행해도 된다. 이 동작에 대해서, 도 9를 사용하여 설명한다.
우선, 제어회로(65)는, 전원 공급 신호나 부하 신호 또는 이벤트 신호를 수집한다(스텝 1). 다음에, 일정 기간(예를 들면, 1000~10000 사이클)이 경과하면, 그 기간에 수집한 신호에 근거해서 모드를 결정한다(스텝 2). 모드가 결정되면, 모드의 변경을 행하는 유닛을 선택해서, 유닛의 모드 변경을 행한다. 다음에, 스텝 1로 돌아가고, 상기의 동작을 반복한다.
예를 들면, 특정의 ALU에 의해 정수연산을 행한 이벤트를 이벤트 신호라고 했을 때, 그 이벤트 신호에 근거해서, 모드의 변경을 행할 경우에 관하여 설명한다.
우선, 특정한 ALU가 정수연산을 행한 이벤트 신호를 카운트한다(스텝 1). 일정 기간이 경과하면, 최초에 정한 설정 값과 카운트한 값을 비교해서, 모드를 결정한다(스텝 2). 구체적으로는, 카운트한 값이 최초에 정한 설정 값 이하이면 대기 모드, 설정 값 이상이면 통상 모드를 선택한다. 그리고, 특정한 ALU를 선택된 모드로 변경한다.
또한, 별도의 예로서, 4개의 레벨로 이루어지는 전원 공급 신호에 근거해서, 모드의 변경을 행할 경우에 관하여 설명한다. 우선, 4개의 레벨로 이루어지는 전원 공급 신호를 수집한다(스텝 1). 일정 기간이 경과하면, 레벨의 평균치를 산출하고, 그 결과에 근거해서 모드를 결정한다(스텝 2).
예를 들면, 평균치가 4이면 모든 유닛을 통상 모드로 설정한다. 평균치가 3이면 하나 이상의 유닛을 대기 모드로 설정한다. 이때, 예를 들면 복수의 ALU 중 하나 이상의 FPU 중 하나를 대기 모드로 설정한다. 또한, 평균치가 2이면, 평균 레벨이 3일 때에 대기 모드로 설정한 복수의 유닛에 더해서, 예를 들면 명령 캐시와 데이터 캐시를 대기 모드로 설정한다. 평균치가 1이면, 필요한 데이터를 불휘발성 메모리에 보존하고, 정전의 처리를 행한다.
또한, 본 발명은, 전원 공급 신호나 부하 신호에 근거해서, 모드의 변경을 행하는 것을 특징으로 한다. 다음에, 전원 공급 신호를 발생하는 전원 공급 신호 발생회로의 구성과 그 동작에 대해서, 도 10을 사용하여 설명한다.
전원 공급 신호 발생회로는, 전원 발생회로(601, 602), 저항소자(603), 참조 전위 발생회로(604) 및 비교 회로(605)를 포함한다. 전원 발생회로(601, 602)는, 안테나(18)에 접속한다. 또한, 전원 발생회로(601, 602) 각각은, 다이오드와 용량 을 가지고, 복수의 전원 전위를 발생하는 기능을 갖는다. 또한, 전원 발생회로(602)는, 안테나(18)에 의한 전원 공급 레벨이 낮아도, 안정한 동작을 실현하는 전원 공급 능력을 갖는다. 참조 전위 발생회로(604)는, 저항과 버퍼를 가지고, 저항분할에 의해 참조 전위(이하, Vref라 함)를 생성하고, 아날로그 버퍼에 의해 증폭해서 출력하는 기능을 갖는다. 비교 회로(605)는, 차동증폭기를 가지고, 2개의 아날로그 전위를 비교하는 기능을 갖는다.
전원 발생회로(602)로 발생하는 전원 전위와, 접지 전위(GND)는, 저항소자(603)에 의해 전압 강하되어서, 전위 V1~Vn이 생성된다. 비교 회로(605)는, 전위 V1~Vn과, 참조 전위(Vref)를 비교하고, 전원 공급 레벨의 정보를 포함하는 전원 공급 신호(디지털 신호)를 생성한다.
전위 V1~Vn은, 전원 발생회로(602)의 전원 공급 능력과, 저항소자(603)에 의한 전류소비량에 의해 결정되는 아날로그 전위다. 예를 들면, n=3이 만족되고, V1>V2>V3이 되도록 각 회로의 파라미터를 적당하게 선택하면, 전력공급 레벨은, 높은 순으로 (1, 1, 1), (1, 1, 0), (1, 0, 0), (0, 0, 0)의 4단계의 전원공급 신호에 의해 표현된다.
즉, 안테나(18)에 의한 전력공급 레벨이 높으면, 저항소자(603)에 의한 전압 강하가 작아지고, V1~V3은 모두 Vref보다 높은 전위가 되어 신호 (1, 1, 1)가 출력된다. 한편, 안테나(18)에 의한 전력공급 레벨이 낮으면, 저항소자(603)에 의한 전압 강하가 크고, V1~V3은 모두 Vref보다 낮은 전위가 되어 신호 (0, 0, 0)가 출력된다.
또한, 전원 공급 신호 발생회로는, 도 10에 나타내는 구성에 제약되지 않고, 공지의 전원 발생회로, 전위 발생회로, 비교 회로의 구성을 적용해도 좋다. 또한, 상기의 구성에서는, 하나의 참조 전위와, 복수의 전위 V1~Vn의 비교를 행했지만, 본 발명은 이 구성에 제약되지 않는다. 예를 들면, 복수의 참조 전위를 생성하고, 복수의 참조 전위와, 전압 강하시킨 전위 V와의 비교를 행하고, 전원 공급 레벨을 판정해도 좋다.
상기 구성을 가지는 본 발명은, 전원 공급 신호에 근거해서, 모드의 변경을 행함으로써 안테나에 의한 전원 공급에 따라, 소비 전력의 최적화를 행할 수 있다. 또한, 이벤트 신호에 의해 구해진 부하 신호에 근거해서, 모드의 변경을 행함으로써 CPU의 동작 상황에 따라서, 소비 전력의 최적화를 행할 수 있다. 따라서, 전원 공급에 관한 동작 마진이 우수한 반도체장치를 제공할 수 있다.
(실시형태2)
다음에, 메모리(16)의 구성에 특징을 가지는 반도체장치의 구성에 관하여 설명한다. 이하, 메모리(16)의 구성에 관하여 설명한다. 메모리(16)는, 복수(여기에서는 4개의 경우를 예시)의 메모리 블록(33~36), 칼럼 디코더(21), 셀렉터(22), 데이터의 입출력(기록/판독, 기록 또는 판독)을 행하는 리드/라이트 회로(23), 동작 신호에 근거해서 동작하는 제어회로(24)를 포함한다(도 12 참조).
메모리 블록(33)은 메모리 셀 어레이(29)와 로우 디코더(25)를 가지고, 메모리 블록(34)은 메모리 셀 어레이(30)와 로우 디코더(26)를 가지며, 메모리 블록(35)은 메모리 셀 어레이(31)와 로우 디코더(27)를 가지고, 메모리 블록(36)은 메모리 셀 어레이(32)와 로우 디코더(28)를 갖는다. 메모리 셀 어레이(29)는, 비트 선 Ba1~Bam(m은 자연수)와 워드 선 Wa1~Wai(i는 자연수)를 가지고, 메모리 셀 어레이(30)는 비트 선 Ba1~Bam과 워드 선 Wb1~Wbj(j는 자연수)를 가지며, 메모리 셀 어레이(31)는 비트 선 Bb1~Bbn(n은 자연수)과 워드 선 Wc1~Wci를 가지고, 메모리 셀 어레이(32)는 비트 선 Bb1~Bbn과 워드 선 Wd1~Wdj를 갖는다.
복수의 메모리 셀 어레이(29~32) 각각은, 비트 선 Bax(1=x=m), Bbx(1=x=n)과 워드 선 Way, Wby(1=y=i), Wcy, Wdy(1=y=j)이 절연체를 거쳐서 서로 교차하는 영역에 메모리 소자를 가지는 메모리 셀(37)을 복수 갖는다.
메모리 소자는, 트랜지스터, 용량소자 및 저항소자로 중 하나에 해당한다. SRAM의 경우, 메모리 소자는, 6개의 트랜지스터, 5개의 트랜지스터, 4개의 트랜지스터와 2개의 저항소자 또는 4개의 트랜지스터와 하나의 저항소자 등의 형태를 들 수 있다. 또한, 메모리 소자로서 6개의 트랜지스터 또는 4개의 트랜지스터와 2개의 저항소자를 사용할 경우에는, 각 칼람에 2개의 비트 선(하나의 비트 선, 하나의 비트 바 선)을 배치한다. 또한, 플래시 메모리의 경우, 메모리 소자는, 전하축적층을 포함하는 트랜지스터에 해당한다. 이렇게, 메모리(16)는, SRAM, 플래시 메모리만 아니라, DRAM, FRAM, OUM, MRAM, 마스크 ROM, PRAM, EPROM, EEPROM 등으로 이루어질 수 있다. 또한, 제조 제품 비율이나 동작 제어의 관점에서, 복수의 메모리 셀 어레이(29~32) 각각이 포함하는 모든 메모리 셀(37)의 구성은 동일한 구성을 갖는 것이 적합하다. 그러나, 메모리 셀 어레이 단위로, 메모리 셀(37)의 구성이 서로 달라도 된다.
상기 구성을 가지는 메모리(16)는, 메모리 블록(33~36) 각각이 포함하는 복수의 메모리 셀(37)에 있어서, 같은 칼럼에 제공된 복수의 메모리 셀(37)은, 같은 비트 선 Bax, Bbx에 접속하는 것을 특징으로 한다.
상기 특징에 의해, 메모리 블록(33~36)이 포함하는 복수의 메모리 셀(37)은, 서로 같은 칼럼 디코더(21)에 접속한다. 단, 칼럼 디코더(21)의 개수에 제약은 없고, 메모리 블록의 개수가 증가했을 경우나, 고속동작이 필요한 경우에는, 칼럼 디코더를 복수 형성해도 된다. 예를 들면, 메모리 블록(33, 35)에 대하여 하나의 칼럼 디코더를 설치하고, 메모리 블록(34, 36)에 대하여 다른 칼럼 디코더를 형성해도 된다. 또한, 메모리 블록(33~36) 각각에 칼럼 디코더를 설치해도 관계없다. 이 경우에는, 복수의 메모리 블록(33~36) 각각에 비트 선을 독립해서 설치할 수 있다.
또한, 상기 구성을 가지는 메모리(16)는, 복수의 메모리 블록(33~36)의 각각에 있어서, 워드 선 Way, Wby, Wcy, Wdy(1=y=i, j)이 독립해서 설정되는 것을 특징으로 한다. 그 때문에, 복수의 메모리 블록(33~36) 각각은, 서로 독립하여 동작하는 로우 디코더(25~28)를 갖는다. 즉, 복수의 메모리 블록(33~36) 각각의 수평방향의 주사는, 서로 독립하여 동작한다.
메모리 블록 X(X=33~36, 여기에서는 X=33)가 포함하는 메모리 셀 어레이 Y(Y=29~32, 여기에서는 Y=29)는, 스위치(43)를 통해서, 전원(39, 40)에 접속한다(도 11의 (a) 참조). 전원(39)의 전원 전위(이하, 제1전원 전위, VDD1이라 함)와, 전원(40)의 전원 전위(이하, 제2전원 전위, VDD2라 함)는, VDD1>VDD2를 만족시킨 다. 스위치(43)는, 제어회로(24)로부터 공급되는 제1제어 신호에 의해 제어된다.
또한, 로우 디코더 Z(Z=25~28, 여기에서는 Z=25)는, 스위치(44)를 통해 전원(41, 42)에 접속한다. 전원(41)의 전원 전위(이하, VDD라 함)와, 전원(42)의 전원 전위(이하, GND라 함)는, VDD>GND를 만족시킨다. 스위치(44)는, 제어회로(24)로부터 공급되는 제2제어 신호에 의해 제어된다.
또한, 전원(39)과 전원(41)은 서로 같은 전원 전위이므로, 서로 전원을 공유해도 좋다. 또한, 전원(39~42)의 전위는, 전원회로(11)로 발생한 전원 전위라도 되고, 메모리(16) 내에 구비된 전원회로를 사용해서 발생시킨 전원 전위라도 된다.
제어회로(24)는, CPU(14)로부터 공급되는 동작 신호 또는 리더/라이터(19)를 통해 외부에 제공된 전용 회로로부터 공급되는 동작 신호 또는 메모리 내부로부터 발생하는 동작 신호에 근거해서, 메모리 블록 X에 제어 신호를 공급하는 수단(기능)을 갖는다. 동작 신호는, 메모리 블록 X의 모드(통상 모드 또는 대기 모드)의 변경을 지시하는 신호이다. 제어회로(24)는, 해당 동작 신호에 근거해서, 메모리 블록 X가 포함하는 스위치(43, 44)에 제어 신호를 공급한다. 그리고, 스위치(43, 44)의 접속에 의해, 메모리 블록 X는, 통상 모드와 대기 모드의 어느 하나의 모드로 설정된다.
또한, 동작 신호의 데이터는, 예를 들면 메모리 블록마다의 일정 기간의 액세스 회수를 카운트한 결과에 근거하는 것이다. 구체적으로는, 메모리 블록마다의 일정 기간의 액세스 회수가 설정 값 이하이면, 그 메모리 블록을 대기 모드로 변경한다고 하는 동작 신호를 출력한다. 이러한 메모리 블록마다의 액세스 회수의 카 운트는, CPU(14)가 행해도 되고, 외부에 설정된 전용 회로가 행해도 되며, 메모리(16) 자신이 행해도 된다.
통상 모드는, 메모리 블록 X가 스위치(43)를 통해 전원(39)과 도통하며, 또한 스위치(44)를 통해 전원(41)과 접속한 경우다. 즉, 메모리 셀 어레이 Y에 VDD1이 공급되고, 또한 로우 디코더 Z에 VDD가 공급되는 상태다. 여기에서는, 그러한 상태를 (VDD1, VDD)이라고 표기한다.
한편, 대기 모드는, 메모리 블록 X의 상태가, (1) 스위치(43)를 통해 전원(39)과 도통하며, 또한 스위치(44)를 통해 전원(42)과 도통한 경우(VDD1, GND), (2) 스위치(43)를 통해 전원(40)과 도통하며, 또한 스위치(44)를 통해 전원(41)과 도통한 경우(VDD2, GND), (3) 스위치(43)를 통해 전원(40)과 도통하며, 또한 스위치(44)를 통해 전원(42)과 도통한 경우(VDD2, VDD)의 어느 하나의 경우다.
또한, 메모리 셀(37)의 구성이, 휘발성인 경우, 메모리 셀 어레이 Y로 공급하는 전원 전위를 변하게 하면, 데이터가 소실해버릴 경우가 있다. 따라서, 메모리 셀(37)이 휘발성인 경우, VDD2는 데이터가 소실하지 않는 전원 전위로 설정한다. 또한, 메모리 셀(37)이 비휘발성인 경우, VDD2는 접지 전위(GND라고도 한다)에 설정한다.
상기 구성을 가지는 메모리(16)의 동작은, 도 11의 (b)의 차트와 같이 나타낼 수 있다. 우선, 동작 신호가 제어회로(24)에 입력된다. 동작 신호는 메모리 블록 X가 사용되는 것을 가리키는 것으로 상정한다(스텝 1). 그러면, 제어회로(24)는, 메모리 블록 X를 통상 모드로 설정하는 제어 신호를 출력한다(스텝 2).
다음에, 상기와는 다른 동작 신호가 제어회로(24)에 입력된다(스텝 3). 여기에서는, 동작 신호는 메모리 블록 X가 사용되지 않는 것을 가리키는 것으로 상정한다. 그러면, 제어회로(24)는, 메모리 블록 X를 대기 모드로 설정하는 제어 신호를 출력한다(스텝 4). 그리고, 다음은 스텝 1로 돌아가고, 다시 스텝 1 내지 스텝 4를 반복한다.
또한, 본 실시형태에서는, 메모리 블록 X와 전원(39~42)의 사이에 배치된 스위치(43, 44)의 제어에 의해, 복수의 전원 전위로부터 최적인 전원 전위의 선택을 행해서, 모드(통상 모드 또는 대기 모드)의 변경을 행하는 형태에 관하여 설명했다. 그렇지만, 본 발명은 이 형태에 제약되지 않는다.
예를 들면, 복수의 전원 전위로부터의 최적인 전원 전위의 선택은, 전원회로(11)의 내부 제어에 의해서 행해진다. 이 방식은, 전원회로(11)에 있어서, 저항분할에 의해, 복수의 전원 전위를 발생시키고, 전원 전위를 아날로그 버퍼에서 증폭한 후, 용량소자에 의해 안정화시켜서, 복수의 전원 전위를 출력하는 방식이다. 단, 이 방식에 의하면, 제어용의 스위치나 용량소자가 필요하기 때문에, 그것들 소자를 위한 회로 면적이 필요하게 된다. 따라서, 회로 면적의 증대를 억제하기 위해서, 전원회로(11)에 있어서 저항분할에 의해 복수의 전원 전위를 발생시켜, 해당 복수의 전원 전위로부터 최적인 전원 전위를 선택하고, 그 최적의 전원 전위를 증폭한 후, 안정화시켜서, 복수의 전원 전위를 출력하는 방식을 사용해도 된다.
또한, CPU(14)가 특정한 프로그램을 사용해서 보통 동작을 행할 때는, 몇 개의 데이터 파일에만 액세스할 경우가 많다. 이러한 경우, 액세스하는 실제 메모리 는 비교적 좁은 공간에 국지적으로 존재한다. 따라서, 액세스하는 실제 메모리를 같은 메모리 블록 내에 기억하면, 사용하지 않는 메모리 블록의 수를 늘릴 수 있다. 그리고, 사용하지 않는 모든 메모리 블록을 대기 모드로 설정하면, 다른 저소비 전력화가 실현한다. 따라서, 본 발명의 메모리(16)가 포함하는 복수의 메모리 블록 각각에 있어서, 어드레스가 순차적으로 할당할 수 있도록 어드레스를 디코드하는 것이 적합하다.
또한, 대기 모드로 설정한 메모리 블록에 액세스했을 경우의 대처 방법으로서 이하의 2가지 방법이 있다.
하나의 방법은, 메모리 블록 X가 대기 모드에 있고, 데이터의 판독/기록을 할 수 있는 상태가 아니라는 정보를 포함하는 신호를, 액세스하는 회로(대표적으로는, CPU)에 전달하는 방법이다. 구체적으로는, 메모리 블록 X와, 액세스하는 가능성이 있는 회로의 사이에, 전용의 제어 신호선을 설치한다. 그리고, 대기 모드의 메모리 블록 X에 액세스할 경우, 우선 전용의 제어 신호를 어서트(assert)해서, 메모리 액세스를 인터럽트시킨다. 동시에, 액세스된 메모리 블록 X를 통상 모드로 복귀시키고, 메모리 블록 X가 준비되면, 인터럽트를 해제한다.
또 하나의 방법은, 메모리 블록 X를 준비되는 것을 보증하는 방법이다. 구체적으로는, CPU(14)가 메모리 블록 X의 용량에 대한 데이터를 갖는다. 그리고, 각 메모리 블록에 액세스할 경우 또는 직전에 액세스한 메모리 블록으로부터 다른 메모리 블록에 액세스할 경우에, 그 메모리 블록이 대기 모드가 아닌지 조사하는 수단(프로그램이나 하드웨어)을 구비하는 방법이다. 메모리 블록 X가 대기 모드이 면, 메모리 액세스의 명령을 인터럽트하고, 우선 메모리 블록 X를 통상 모드로 복귀시킨다.
상기한 바와 같이, 본 발명은, 메모리(16)를 복수의 유닛, 즉 메모리 블록으로 분할하고, 사용하지 않는 메모리 블록에 대한 전원 공급을 삭감함으로써 저소비 전력화를 실현한다.
(실시예1)
본 발명의 반도체장치는, 비접촉으로 데이터의 판독과 기록이 가능한 것을 특징으로 한다. 데이터의 전송 형식은, 한 쌍의 코일을 대향 배치해서 상호 유도에 의해 교신을 행하는 전자결합방식, 유도 전자계에 의해 교신하는 전자유도방식, 전파를 이용해서 교신하는 전파방식의 3개로 대별된다. 본 발명은 어느 방식을 사용해도 된다. 데이터의 전송에 사용하는 안테나(18)는, 복수의 소자가 형성된 기판(81) 위에 제공하거나(도 4의 (a) 및 (c) 참조), 또 복수의 소자가 형성된 기판(81) 위에 단자부를 설치해서 해당 단자부에 접속하도록 제공한다(도 4의 (b) 및 (d) 참조). 여기에서는, 기판(81) 위에 형성된 복수의 소자를 소자 군(80)이라고 한다.
전자(도 4의 (a) 및 (c))의 경우, 기판(81) 위에, 소자 군(80)과 안테나(18)로서 기능하는 도전막을 설치한다. 도시한 구성에서는, 소스/드레인 배선과 같은 층에 안테나(18)로서 기능하는 도전막을 설치하고 있다. 그렇지만, 본 발명은 상기 구성에 제약되지 않고, 게이트 전극과 같은 층에 안테나(18)를 형성해도 되고, 소자 군(80)을 덮도록 형성된 절연막 위에 안테나(18)를 형성해도 된다.
후자(도 4의 (b) 및 (d))의 경우, 기판(81) 위에, 소자 군(80)과 단자부(85)를 형성한다. 도시한 구성에서는, 소자 군(80)으로부터 선택된 반도체소자의 소스/드레인 배선을 단자부(85)로서 사용한다. 그리고, 단자부(85)에 접속하도록 기판(81)과 안테나(18)가 기판(82) 위에서 서로 접속한다. 기판(81)과 기판(82)의 사이에는, 도전성 입자(83)와 수지(84)가 제공된다.
소자 군(80)은, 큰 면적의 기판 위에 복수 형성된 후, 절단함으로써 완성되게 하면, 저렴한 것을 제공할 수 있다. 이때에 사용하는 기판으로서는, 석영 기판, 유리 기판 등을 들 수 있지만, 면적에 제약이 없는 유리 기판을 사용하는 것이 적합하다.
소자 군(80)이 포함하는 복수의 트랜지스터는, 다른 층 상에 형성될 수 있다. 다른 층에 소자 군(80)을 형성하는 때는, 층간 절연막을 사용한다. 층간 절연막의 재료로서, 에폭시 수지나 아크릴수지 등의 수지재료, 투과성을 가지는 폴리이미드 수지 등의 수지재료, 실록산계 폴리머 등의 중합에 의해 얻을 수 있는 화합물 재료, 수용성 호모폴리머와 수용성 혼성 중합체를 포함하는 재료, 무기재료를 사용하면 좋다.
실록산계의 화합물 재료로는, 규소와 산소의 결합에 의해 골격구조가 구성되어 치환기에 적어도 수소를 포함하는 재료 또는 치환기에 불소, 알킬기 또는 방향족탄화수소 중 적어도 1종을 가지는 재료를 들 수 있다. 또한, 층간 절연막의 재료로서, 층간에서 발생하는 기생 용량의 감소를 목적으로서, 저유전율(low-k) 재료를 사용하면 좋다. 기생 용량이 감소하면, 고속의 동작을 실현하고, 또한 저소비 전력화를 실현한다.
소자 군(80)이 포함하는 복수의 트랜지스터는, 비정질반도체, 미결정반도체, 다결정반도체, 유기반도체 중 어느 하나의 반도체를 활성층으로서 사용해도 된다. 특히, 양호한 특성의 트랜지스터를 얻기 위해서, 금속 원소를 촉매로서 결정화한 활성층, 레이저조사법에 의해 결정화한 활성층을 사용하면 좋다. 또한, 플라즈마 CVD법에 의해, SiH4과 F2 가스, SiH4과 H2 가스(+Ar 가스)를 사용해서 형성한 반도체층이나, 상기 반도체층에 레이저조사를 행한 것을 활성층으로서 사용하면 좋다.
또한, 소자 군(80)이 포함하는 복수의 트랜지스터는, 200 내지 600℃의 온도(적합하게는, 350 내지 500℃)로 결정화한 결정질 반도체층(저온 폴리실리콘층)이나, 600℃ 이상의 온도로 결정화한 결정질 반도체층(고온 폴리실리콘층)을 사용할 수 있다. 또한, 기판 위에 고온 폴리실리콘층을 형성하는 경우에는, 유리 기판만 아니라, 석영 기판을 사용해도 좋다.
소자 군(80)이 포함하는 트랜지스터의 활성층(특히, 채널 형성 영역)에는, 1×1019atoms/cm3~1×1022atoms/cm3의 농도, 적합하게는 1×1019atoms/cm3~5×1020atoms/cm3의 농도로, 수소 또는 할로겐 원소를 첨가하면 좋다. 그러면, 결함의 적기 때문에, 크랙이 생기기 어려운 활성층을 얻을 수 있다.
또한, 소자 군(80)이 포함하는 트랜지스터를 둘러싸도록 또는 소자 군(80) 자신을 둘러싸도록, 알카린 금속 등의 오염물질을 막는 배리어막을 설치하면 좋다. 그러면, 오염될 일이 없고, 신뢰성이 향상한 소자 군(80)을 제공할 수 있다. 또 한, 배리어막은, 질화규소막, 질화산화 규소막 또는 산화 질화규소막 등이다.
또한, 소자 군(80)이 포함하는 트랜지스터의 활성층의 두께는, 20nm~200nm, 바람직하게는 40nm~170nm, 더 바람직하게는 45nm~55nm, 145nm~155nm, 더 바람직하게는 50nm, 150nm으로 하면 좋다. 그러면, 굽혀도, 크랙이 생기기 어려운 소자 군(80)을 제공할 수 있다.
또한, 소자 군(80)이 포함하는 트랜지스터의 활성층을 구성하는 결정은, 캐리어가 흐르는 방향(채널길이방향)과 평행하게 연장되는 결정립계를 가지도록 형성하면 좋다. 이러한 활성층은, 연속발진 레이저(CWLC)나, 10MHz 이상, 바람직하게는 60~100MHz로 동작하는 펄스레이저로 형성하면 좋다.
또한, 소자 군(80)이 포함하는 트랜지스터의 S값(서브스레스홀드값)은 0.35V/decade 이하(바람직하게는, 0.09~0.25V/decade), 이동도 10cm2/Vs 이상의 특성을 가지면 좋다. 이러한 특성은, 활성층을 연속발진 레이저나 10MHz 이상으로 동작하는 펄스레이저로 형성하면 실현한다.
또한, 소자 군(80)은, 링오실레이터의 게이트마다 지연시간을 1μsec 이하, 적합하게는 100nsec 이하(3~5V에서)의 특성을 가진다.
안테나(18)는, 금, 은, 동 등의 나노 입자를 포함하는 도전성 페이스트에 의해, 액적토출법을 사용해서 형성하면 좋다. 액적토출법은, 잉크젯법이나 디스펜서 방식 등의 액적을 토출해서 패턴을 형성하는 방식의 총칭이며, 재료의 이용 효율의 향상 등의 이점을 가진다.
또한, 소자 군(80)은 유리나 석영으로 이루어지는 기판(81) 위에 설치한다. 기판(81)상의 소자 군(80)을 그대로 사용해도 좋지만, 부가가치를 위해서, 기판(81)상의 소자 군(80)을 박리한 후(도 5의 (a) 참조), 플렉시블 기판(86)에 부착해도 된다(도 5의 (b) 참조). 플렉시블 기판(86)은 가요성을 가지고, 예를 들면 폴리카보네이트, 폴리아릴레이트, 폴리에테르 술폰 등의 플라스틱 기판, 테플론 기판 또는 세라믹 기판 등을 들 수 있다.
기판(81)으로부터의 소자 군(80)의 박리는, 미리 기판(81)과 소자 군(80)의 사이에 박리층을 설치해 두고, 박리층을 에칭제로 제거하는 것으로 행하는 방법 또는 박리층을 에칭제로 부분적으로 제거한 후, 기판(81)과 소자 군(80)을 물리적으로 박리하는 방법을 사용하면 좋다. 또한, 물리적 수단에 의한 박리는, 외부에서 응력이 주어져서 박리되는 것을 가리키며, 예를 들면 노즐로부터 세차게 불 수 있는 가스의 풍압이나 초음파 등에 의해 응력을 줘서 박리하는 것이다.
기판(81)으로부터의 소자 군(80)의 박리는, (1) 내열성이 높은 기판(81)과 소자 군(80)의 사이에 금속 산화막을 설치하고, 해당 금속 산화막을 결정화에 의해 취약화하고, 해당 소자 군(80)을 박리하는 방법, (2) 내열성의 높은 기판(81)과 소자 군(80)의 사이에 수소를 포함하는 비정질규소막을 설치하고, 레이저광의 조사 또는 에칭에 의해 해당 비정질규소막을 제거함으로써 해당 소자 군(80)을 박리하는 방법, (3) 소자 군(80)이 형성된 내열성의 높은 기판(81)을 기계적으로 삭제 또는 용액이나 ClF3 등의 가스에 의한 에칭으로 제거함으로써 해당 소자 군(80)을 제거하 는 방법 등을 사용하면 좋다. 또한, 박리한 소자 군(80)의 플렉시블 기판(86)으로의 부착은, 시판되는 접착제를 사용하면 되고, 예를 들면 에폭시 수지계 접착제나 수지첨가제를 사용한 접착제 등을 사용하면 된다.
상기한 바와 같이, 소자 군(80)을 플렉시블 기판(86)과 붙이면, 두께가 얇고, 가볍게, 낙하해도 깨지기 어려운 반도체장치를 제공할 수 있다(도 5의 (c) 참조). 또한 저렴한 플렉시블 기판(86)을 사용하면, 저렴한 반도체장치를 제공할 수 있다. 또한, 플렉시블 기판(86)은 가요성을 가지므로, 곡면이나 기형적인 형상에 부착하는 것이 가능하며, 다양한 용도가 실현된다. 예를 들면, 약병과 같은 곡면 위에, 본 발명의 반도체장치의 하나의 예인 무선 태그(20)를 밀착해서 부착할 수 있다(도 5의 (d) 참조). 또한, 기판(81)을 재이용하면, 반도체장치의 저비용화를 실현한다. 본 실시예는, 상기의 실시형태, 실시예와 자유롭게 조합할 수 있다.
(실시예2)
본 실시예는, 박리 프로세스로 형성된 플렉시블 태그에 관하여 설명한다(도 8의 (a) 참조). 무선 태그는, 플렉시블 보호층(2301)과, 안테나(2304)를 포함하는 플렉시블 보호층(2303)과, 박리 프로세스에 의해 형성하는 소자 군(2302)을 구비한다. 보호층(2303) 위에 형성된 안테나(2304)는, 소자 군(2302)에 전기적으로 접속한다. 도시한 구성에서, 안테나(2304)는 보호층(2303) 위에만 형성되지만, 본 발명은 이 구성에 제약되지 않고, 안테나(2304)를 보호층(2301) 위에도 형성한다. 또한, 소자 군(2302)과, 보호층(2301, 2303) 사이에는, 질화규소막 등으로 이루어지는 배리어막을 형성하면 좋다. 그러면, 소자 군(2302)이 오염되지 않아, 신뢰성 을 향상시킨 무선 태그를 제공할 수 있다.
안테나(2304)는, 은, 동 또는 그것들로 도금된 금속인 것이 바람직하다. 소자 군(2302)과 안테나(2304)는, 이방성 도전막을 사용해서 UV처리 또는 초음파처리를 행함으로써 접속하지만, 본 발명은 이 방법에 제약되지 않고, 다양한 방법을 사용할 수 있다.
보호층(2301, 2303)에 끼워진 소자 군(2302)의 두께는, 5μm 이하, 바람직하게는 0.1μm~3μm의 두께를 가지도록 형성하면 좋다(단면구조를 도시한 도면 8의 (b) 참조). 또한, 보호층(2301, 2303)의 전체 두께를 d라고 했을 때, 보호층(2301, 2303)의 두께는, 바람직하게는 (d/2)±30μm, 더 바람직하게는 (d/2)±10μm라고 한다. 또한, 보호층(2301, 2303)의 두께는 10μm~200μm인 것이 바람직하다. 또한, 소자 군(2302)의 면적은 5mm 스퀘어(25mm2) 이하이며, 바람직하게는 0.3mm 스퀘어~4mm 스퀘어(0.09mm2~16mm2)의 면적을 가지면 좋다.
보호층(2301, 2303)은, 유기수지재료로 형성되기 때문에, 굽힘에 대한 강한 저항을 가진다. 또한, 박리 프로세스에 의해 형성한 소자 군(2302) 자체도, 단결정 반도체에 비교해서, 굽힘에 대한 강한 저항을 가진다. 그리고, 소자 군(2302)과, 보호층(2301, 2303)은 공극이 없도록 밀착시킬 수 있다. 이에 따라, 완성된 무선 태그 자체도 굽힘에 대하여 강한 특성을 가진다. 이러한 보호층(2301, 2303) 사이에 끼인 소자 군(2302)은, 다른 물체의 표면 또는 내부에 배치하거나 종이 내에 매립해도 좋다.
박리 프로세스에 의해 형성하는 소자 군을, 곡면을 가지는 기판에 부착할 경우 에 관하여 설명한다(도 8의 (c) 참조). 도 8의 (c)에서는, 박리 프로세스에 의해 형성하는 소자 군으로부터 선택된 1개의 트랜지스터를 도시한다. 이 트랜지스터는, 기판이 그리는 아크의 방향이 전류가 흐르는 방향에 수직하도록 구성된다. 이러한 구조에 따르면, 기판이 굽혀져서 아크를 그려도, 응력의 영향이 적고, 소자 군이 포함하는 트랜지스터의 특성의 변동을 억제할 수 있다.
또한, 응력에 기인한 트랜지스터 등의 능동 소자의 파괴를 방지하기 위해서, 능동 소자의 활성영역(실리콘 아일랜드 부분)의 면적은, 기판 전체의 면적에 대하여, 5% ~50%(바람직하게는, 5~30%)로 하는 것이 바람직하다. TFT 등의 능동 소자가 존재하지 않는 영역에는, 바탕절연막재료, 층간 절연막재료 및 배선 재료가 주로 제공된다. 트랜지스터 등의 활성영역 이외의 면적은, 기판 전체의 면적의 60% 이상인 것이 바람직하다. 이렇게 하면, 굽히기 쉽지만 높은 집적도를 가지는 반도체장치를 제공할 수 있다.
(실시예3)
본 발명의 반도체장치는 다양한 분야에 적용할 수 있다. 예를 들면, 본 발명의 반도체장치의 하나의 예인 무선 태그는, 지폐, 동전, 유가 증권류, 증서류, 무기명채권류, 포장용 용기류, 서적류, 기록 매체, 신변 물건, 바이클류, 식품류, 의류, 보건용품류, 생활 용품류, 약품류 및 전자기기 등에 설치해서 사용할 수 있다. 지폐와 동전은, 시장에 유통하는 금전이며, 특정한 지역에서 화폐와 같이 통용하는 물건(금권), 기념 코인 등을 포함한다. 유가 증권류는, 수표, 증권, 약속 어음 등을 가리킨다(도 6의 (a) 참조). 증서류는, 운전면허증, 주민표 등을 가리킨다(도 6의 (b) 참조). 무기명 채권류는, 우표, 각종 상품권 등을 가리킨다(도 6의 (c) 참조). 포장용 용기류는, 도시락 등의 포장지, 페트병 등을 가리킨다(도 6의 (d) 참조). 서적류는, 서적, 책 등을 가리킨다(도 6의 (e) 참조). 기록 매체는, DVD 소프트웨어, 비디오 테이프 등을 가리킨다(도 6의 (f) 참조). 신변 물건은, 가방, 안경 등을 가리킨다(도 6의 (g) 참조). 바이클류로는, 자전거 등의 차량, 선박 등을 가리킨다(도 6의 (h) 참조). 식품류는, 식료품, 음료 등을 가리킨다. 의류는, 의복, 신발 등을 가리킨다. 보건용품류는, 의료기구, 건강기구 등을 가리킨다. 생활 용품류는, 가구, 조명 기구 등을 가리킨다. 약품류는, 의약품, 농약 등을 가리킨다. 전자기기는, 액정표시장치, EL 표시장치, 텔레비전 수상기(텔레비전 장치, 초박형 텔레비전 수상기, 텔레비전 장치, 초박형 텔레비전 장치), 휴대전화 등을 가리킨다. 지폐, 동전, 유가 증권류, 증서류, 무기명채권류 등에 무선 태그를 설치함으로써, 위조를 방지할 수 있다. 또한, 포장용 용기류, 서적류, 기록 매체 등, 신변 물건, 식품류, 생활 용품류, 전자기기 등에 무선 태그를 설치함으로써, 검품 시스템이나 렌탈점의 시스템 등의 효율화를 꾀할 수 있다. 바이클류, 보건용품류, 약품류 등에 무선 태그를 설치함으로써, 위조나 도난을 방지하며, 약품류이면, 약의 복용의 실수를 방지할 수 있다. 무선 태그의 설치하는 방법으로서는, 물품의 표면에 붙이거나, 물품에 매립하거나 하면 좋다. 예를 들면, 책이면 종이에 매립하거나, 유기수지로 이루어지는 패키지라면 해당 유기수지에 매립하면 좋다.
이렇게, 물건의 관리나 유통의 시스템에 응용함으로써 시스템의 고기능화를 꾀할 수 있다. 예를 들면, 표시부(94)를 포함하는 휴대 단말의 측면에 리더/라이터(95)를 설치하고, 물품(97)의 측면에 본 발명의 반도체장치의 하나의 예인 무선 태그(96)를 설치할 경우를 들 수 있다(도 7의 (a) 참조). 이 경우, 리더/라이터(95)에 무선 태그(96)를 가까이하면, 표시부(94)에 물품(97)의 원재료나 원산지, 유통 과정의 이력 등의 정보가 표시되는 시스템으로 된다. 통상적으로, 물품(97)의 데이터는, 라벨에 기재된 정보에 한정되지만, 무선 태그(96)를 설치함으로써, 보다 많은 정보를 얻을 수 있다. 또한, 별도의 예로서, 벨트 컨베이어의 옆에 리더/(95)를 설치하는 경우를 들 수 있다 (도 7의 (b) 참조). 이 경우, 물품(97)의 검품을 간단하게 행할 수 있다. 본 실시예는, 상기의 실시형태, 실시예와 자유롭게 조합할 수 있다.

Claims (20)

  1. 복수의 유닛들 및 제어회로를 포함하는 중앙처리 회로;
    안테나;
    전원회로; 및
    클록 발생회로를 구비하고,
    상기 제어회로는, 상기 안테나로부터의 전원 공급의 데이터를 포함하는 전원 공급 신호, 상기 유닛들의 각각으로부터 공급된 이벤트 신호 및 상기 이벤트 신호에 의해 취득된 부하 신호 중 적어도 하나의 수집 결과에 근거하여, 상기 유닛들 중의 적어도 하나의 유닛에 전원 공급을 정지시키는 제1제어 신호, 상기 유닛들 중의 적어도 하나의 유닛에 공급하는 전원 전위를 변화시키는 제2제어 신호, 및 상기 유닛들 중의 적어도 하나의 유닛에 대한 클록 신호의 공급을 정지시키는 제3제어 신호 중 적어도 하나를, 상기 전원회로와 상기 클록 발생회로 중의 적어도 하나에 출력하고,
    상기 수집은 소정 기간 동안 행하여지는 것을 특징으로 하는 반도체장치.
  2. 복수의 유닛들 및 제어회로를 포함하는 중앙처리 회로;
    안테나;
    전원회로;
    클록 발생회로;
    상기 복수의 유닛들과 상기 전원회로 사이에 설치되고, 각각이 상기 복수의 유닛들 중의 하나에 대응하는 복수의 제1스위치들; 및
    상기 복수의 유닛들과 상기 클록 발생회로 사이에 설치되고, 각각이 상기 복수의 유닛들 중의 하나에 대응하는 복수의 제2스위치들을 구비하고,
    상기 제어회로는, 상기 안테나로부터의 전원 공급의 데이터를 포함하는 전원 공급 신호, 상기 유닛들의 각각으로부터 공급된 이벤트 신호 및 상기 이벤트 신호에 의해 취득된 부하 신호 중 적어도 하나의 수집 결과에 근거하여, 상기 유닛들 중의 적어도 하나의 유닛에 전원 공급을 정지시키는 제1제어 신호, 상기 유닛들 중의 적어도 하나의 유닛에 공급하는 전원 전위를 변화시키는 제2제어 신호, 및 상기 유닛들 중의 적어도 하나의 유닛에 대한 클록 신호의 공급을 정지시키는 제3제어 신호 중 적어도 하나를, 상기 제1스위치들과 상기 제2스위치들 중의 적어도 하나에 출력하고,
    상기 수집은 소정 기간 동안 행하여지는 것을 특징으로 하는 반도체장치.
  3. 복수의 유닛들 및 제어회로를 포함하는 중앙처리 회로;
    안테나;
    전원회로; 및
    클록 발생회로를 구비하고,
    상기 제어회로는, 상기 유닛들의 각각으로부터 공급된 이벤트 신호에 의해 취득된 부하 신호의 수집 결과에 근거하여, 상기 유닛들 중의 적어도 하나의 유닛에 전원 공급을 정지시키는 제1제어 신호, 상기 유닛들 중의 적어도 하나의 유닛에 공급하는 전원 전위를 변화시키는 제2제어 신호, 및 상기 유닛들 중의 적어도 하나의 유닛에 대한 클록 신호의 공급을 정지시키는 제3제어 신호 중 적어도 하나를, 상기 전원회로와 상기 클록 발생회로 중 적어도 하나에 출력하고,
    상기 부하 신호의 수집은 소정 기간 동안 행하여지는 것을 특징으로 하는 반도체장치.
  4. 복수의 유닛들 및 제어회로를 포함하는 중앙처리 회로;
    안테나;
    전원회로;
    클록 발생회로;
    상기 복수의 유닛들과 상기 전원회로 사이에 설치되고, 각각이 상기 복수의 유닛들 중 하나에 대응하는, 복수의 제1스위치들; 및
    상기 복수의 유닛들과 상기 클록 발생회로 사이에 설치되고, 각각이 상기 복수의 유닛들 중 하나에 대응하는, 복수의 제2스위치들을 구비하고,
    상기 제어회로는, 상기 유닛들의 각각으로부터 공급되는 이벤트 신호에 의해 취득된 부하 신호의 수집 결과에 근거해서, 상기 유닛들 중의 적어도 하나의 유닛에 전원 공급을 정지시키는 제1제어 신호, 상기 유닛들 중의 적어도 하나의 유닛에 공급하는 전원 전위를 변화시키는 제2제어 신호, 및 상기 유닛들 중의 적어도 하나의 유닛에 대한 클록 신호의 공급을 정지시키는 제3제어 신호 중 적어도 하나를, 상기 제1스위치들과 상기 제2스위치들 중 적어도 하나에 출력하고,
    상기 부하 신호의 수집은 소정 기간 동안 행하여지는 것을 특징으로 하는 반도체장치.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    유리 기판을 더 구비하고,
    상기 복수의 유닛들 및 상기 제어회로는, 상기 유리 기판 위에 설치되는 것을 특징으로 하는 반도체장치.
  6. 제1항 내지 제4항 중 어느 한 항에 있어서,
    플렉시블 기판을 더 구비하고,
    상기 복수의 유닛들 및 상기 제어회로는, 상기 플렉시블 기판 위에 설치되는 것을 특징으로 하는 반도체장치.
  7. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 복수의 유닛들은, 버스 인터페이스, 데이터 캐시, 명령 디코더, 리저베이션 스테이션, 명령 캐시, 정수연산 유닛, 부동소수점연산 유닛, 브랜치 유닛, 로드/기억 유닛 및, 범용 레지스터로부터 선택되는 것을 특징으로 하는 반도체장치.
  8. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 복수의 유닛들은, 파이프라인 유닛, 주변 메모리 컨트롤러 및 주변 버스 컨트롤러로부터 선택되는 것을 특징으로 하는 반도체장치.
  9. 복수의 유닛들 및 제어회로를 포함하는 중앙처리 회로;
    전원회로; 및
    클록 발생회로를 구비하고,
    상기 제어회로는, 상기 유닛들의 각각으로부터 공급된 이벤트 신호 및 상기 이벤트 신호에 의해 취득된 부하 신호 중 적어도 하나의 수집 결과에 근거하여, 상기 유닛들 중의 적어도 하나의 유닛에 전원 공급을 정지시키는 제1제어 신호, 상기 유닛들 중의 적어도 하나의 유닛에 공급하는 전원 전위를 변화시키는 제2제어 신호, 및 상기 유닛들 중의 적어도 하나의 유닛에 대한 클록 신호의 공급을 정지시키는 제3제어 신호 중 적어도 하나를, 상기 전원회로와 상기 클록 발생회로 중의 적어도 하나에 출력하고,
    상기 수집은 소정 기간 동안 행하여지는 것을 특징으로 하는 반도체장치.
  10. 복수의 유닛들 및 제어회로를 포함하는 중앙처리 회로;
    전원회로;
    클록 발생회로;
    상기 복수의 유닛들과 상기 전원회로 사이에 설치되고, 각각이 상기 복수의 유닛들 중의 하나에 대응하는 복수의 제1스위치들; 및
    상기 복수의 유닛들과 상기 클록 발생회로 사이에 설치되고, 각각이 상기 복수의 유닛들 중의 하나에 대응하는 복수의 제2스위치들을 구비하고,
    상기 제어회로는, 상기 유닛들의 각각으로부터 공급된 이벤트 신호 및 상기 이벤트 신호에 의해 취득된 부하 신호 중 적어도 하나의 수집 결과에 근거하여, 상기 유닛들 중의 적어도 하나의 유닛에 전원 공급을 정지시키는 제1제어 신호, 상기 유닛들 중의 적어도 하나의 유닛에 공급하는 전원 전위를 변화시키는 제2제어 신호, 및 상기 유닛들 중의 적어도 하나의 유닛에 대한 클록 신호의 공급을 정지시키는 제3제어 신호 중 적어도 하나를, 상기 제 1 스위치와 상기 제 2 스위치 중의 적어도 하나에 출력하고,
    상기 수집은 소정 기간 동안 행하여지는 것을 특징으로 하는 반도체장치.
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