KR101134327B1 - 트렌치 에칭에 대한 라인 에지 러프니스 감소 - Google Patents
트렌치 에칭에 대한 라인 에지 러프니스 감소 Download PDFInfo
- Publication number
- KR101134327B1 KR101134327B1 KR1020067011580A KR20067011580A KR101134327B1 KR 101134327 B1 KR101134327 B1 KR 101134327B1 KR 1020067011580 A KR1020067011580 A KR 1020067011580A KR 20067011580 A KR20067011580 A KR 20067011580A KR 101134327 B1 KR101134327 B1 KR 101134327B1
- Authority
- KR
- South Korea
- Prior art keywords
- etching
- trench
- electrode
- photoresist
- dielectric layer
- Prior art date
Links
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 99
- 238000005530 etching Methods 0.000 claims abstract description 47
- 238000000034 method Methods 0.000 claims abstract description 44
- 239000000758 substrate Substances 0.000 claims abstract description 27
- 229920000642 polymer Polymers 0.000 claims description 24
- 238000012545 processing Methods 0.000 claims description 19
- 238000010438 heat treatment Methods 0.000 claims description 6
- 239000000126 substance Substances 0.000 claims description 5
- 239000004065 semiconductor Substances 0.000 claims description 4
- 238000004891 communication Methods 0.000 claims description 2
- 239000012530 fluid Substances 0.000 claims description 2
- 230000001105 regulatory effect Effects 0.000 claims description 2
- 239000007789 gas Substances 0.000 description 54
- 239000000463 material Substances 0.000 description 15
- 230000008569 process Effects 0.000 description 14
- 229910052814 silicon oxide Inorganic materials 0.000 description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 238000004380 ashing Methods 0.000 description 6
- 229910052731 fluorine Inorganic materials 0.000 description 6
- 238000000151 deposition Methods 0.000 description 5
- 230000008021 deposition Effects 0.000 description 5
- 238000010494 dissociation reaction Methods 0.000 description 5
- 230000005593 dissociations Effects 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 5
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 4
- 229910052799 carbon Inorganic materials 0.000 description 4
- 239000011737 fluorine Substances 0.000 description 4
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000009977 dual effect Effects 0.000 description 3
- 238000001459 lithography Methods 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 238000006116 polymerization reaction Methods 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 238000012546 transfer Methods 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 238000006467 substitution reaction Methods 0.000 description 2
- 238000012935 Averaging Methods 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 230000003667 anti-reflective effect Effects 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 239000012159 carrier gas Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000032798 delamination Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 125000001153 fluoro group Chemical group F* 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000001902 propagating effect Effects 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
- 238000007788 roughening Methods 0.000 description 1
- 229930195734 saturated hydrocarbon Natural products 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
- H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
- H01J37/32—Gas-filled discharge tubes
- H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
- H01J37/32082—Radio frequency generated discharge
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/3065—Plasma etching; Reactive-ion etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31127—Etching organic layers
- H01L21/31133—Etching organic layers by chemical means
- H01L21/31138—Etching organic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Plasma & Fusion (AREA)
- Analytical Chemistry (AREA)
- Inorganic Chemistry (AREA)
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
기판 상의 유전체 층에서 트렌치 깊이로 트렌치를 에칭하는 방법이 제공된다. ARC 는 유전체 층 상에 도포된다. 포토레지스트 마스크는 ARC 상에 형성되고, 여기에서 포토레지스트 마스크는 두께를 갖는다. ARC 가 완전하게 에칭된다. 트렌치는 1:1 과 2:1 사이의 유전체 대 포토레지스트 에칭 선택비를 가지며 유전체 층으로 에칭된다.
ARC, 에칭 선택비, 포토레지스트 마스크
Description
발명의 배경
1. 발명의 분야
본 발명은 싱글 및 듀얼 다마신 금속 집적을 위하여 트렌치 에칭에 대한 향상된 라인 에지를 제공하는 방법에 관한 것이다.
2. 종래 기술의 설명
본 발명은 반도체 디바이스의 형성에 관한 것이다.
반도체 웨이퍼 프로세싱 동안, 반도체 디바이스의 피처 (feature) 는 주지된 패터닝 (patterning) 및 에칭 프로세스를 사용하여 웨이퍼 내에 정의된다. 이런 프로세스에서, 포토레지스트 (PR) 물질이 웨이퍼 상에 증착되며, 이 후에, 레티클에 의해서 필터링된 광에 노출된다. 일반적으로 이 레티클은, 광이 레티클을 통해서 전파하는 것을 방해하는 예시적인 피처 기하학적 형상으로 패터닝되어 있는 유리 판이다.
레티클을 통해서 통과한 후에, 광은 포토레지스트 물질의 표면과 접촉한다. 광은 포토레지스트 물질의 화학적 조성을 변경함으로써 현상액이 포토레지스트 물질의 일부를 제거할 수 있다. 포지티브 포토레지스트 물질의 경우에 있어서, 노광된 영역이 제거되며, 네거티브 포토레지스트 물질의 경우에 있어서, 노광되지 않은 영역이 제거된다. 이 후에, 웨이퍼는 포토레지스트 물질에 의해서 더 이상 보호되지 않는 영역으로부터 하부 물질을 제거하도록 에칭되며, 이에 의해서 웨이퍼 내에 희망하는 피처를 정의한다.
포토레지스트의 다양한 세대들이 공지되어 있다. DUV (Deep Ultra Violet) 포토레지스트는 248 nm 광에 의해서 노광된다. 이해를 돕기 위해서, 도 1a 는 기판 (104) 상의 층 (108) 의 개략 단면도인데, 에칭될 층 (108) 상에 반사 방지막 (ARC; 110) 이있고, 그 위에 패터닝된 포토레지스트 층 (112) 이 있어서, 스택 (100) 을 형성하고 있다. 포토레지스트 패터닝은 최소형의 피처의 폭 (116) 일 수도 있는 임계 치수 (CD; Critical Dimension)) 를 갖는다. 현재, 248 nm 포토레지스트에 대해서, 이 포토레지스트에 대한 통상적인 CD 는 종래의 프로세스를 사용하여 230-250 nm 일 수도 있다. 파장에 의존하는 광학적 특성에 기인하여, 보다 긴 파장의 광에 의해서 노광된 포토레지스트는 이론적으로 더 큰 최소 임계 치수를 갖는다.
이 후에, 트렌치 (120) 가 도 1b 에 도시된 바와 같이 포토레지스트 패턴을 통하여 에칭될 수도 있다. 더 작은 CD 를 갖는 피처를 제공하기 위해서, 더 짧은 파장의 광을 사용하여 형성된 피처가 연구 중에 있다. 193 nm 포토레지스트는 193 nm 광에 의해서 노광된다. 위상 천이 레티클과 다른 기술을 사용하여, 90-100 nm CD 포토레지스트 패턴이 193 nm 포토레지스트를 사용하여 형성될 수도 있다. 이것은 90-100 nm 의 CD 를 갖는 형상을 제공할 수 있다.
더 짧은 파장 포토레지스트의 사용은 더 긴 파장을 사용하는 포토레지스트에 비하여 추가적인 문제를 제공할 수도 있다. 이론적인 한계에 근접한 CD 를 획득하기 위해서, 리소그라피 장치는 더 정밀해야 하고 이것은 더 비싼 리소그라피 장비를 요구할 것이다. 현재 193 nm 포토레지스트는 더 긴 파장의 포토레지스트만큼 높은 선택비를 갖지 않을 수도 있으며 플라즈마 에칭 조건 하에서 더 용이하게 변형 (deform) 할 수도 있다.
싱글 및 듀얼 다마신 구조의 형성에 있어서, 넓은 트렌치가 접속 선을 형성하기 위해서 유전체를 통하여 부분적으로 또는 완전하게 에칭된다 (M1 에칭). 이 후에, 더 좁은 비아가 콘택을 형성하기 위해서 유전체 층을 통하여 완전하게 에칭된다.
발명의 요약
상술된 것을 달성하기 위해 본 발명의 목적에 따라, 기판 상의 유전체 층에서 트렌치 깊이로 트렌치를 에칭하는 방법이 제공된다. ARC 는 유전체 층 상에 도포된다. 포토레지스트 마스크가 ARC 상에 형성되고, 여기에서 포토레지스트 마스크는 두께를 갖는다. ARC 가 관통 에칭된다. 트렌치가 1:1 와 2:1 사이의 유전체 대 포토레지스트 에칭 선택비로 유전체 층으로 에칭된다.
본 발명의 다른 실시형태에 있어서, 기판 상의 유전체 층에서 트렌치 깊이로 트렌치를 에칭하는 방법이 제공된다. ARC 가 유전체 층 상에 도포된다. 감광성 포토레지스트 마스크가 2000 Å 과 4000 Å 사이의 두께로, ARC 상에 형성된다. ARC 가 관통 에칭된다. 트렌치가 클린 에칭 (clean etch) 을 이용하여 유전체 층으로 에칭된다.
본 발명의 다른 실시형태에 있어서, 유전체 층에서 피처를 에칭하는 장치가 제공된다. 플라즈마 프로세싱 챔버가 제공된다. 플라즈마 프로세싱 챔버는 플라즈마 프로세싱 챔버 엔클로저를 형성하는 챔버 벽, 플라즈마 프로세싱 챔버 엔클로저에서 기판을 지지하는 기판 지지부, 플라즈마 프로세싱 챔버 엔클로저 내의 압력을 조절하는 압력 조절기, 기판 지지부에 대향하고 그 기판 지지부로부터 이격되어 위치된 전극, 전극을 가열하기 위해서 전극에 접속되는 히터, 가스를 플라즈마 프로세싱 챔버 엔클로저에 제공하는 가스 주입구, 및 플라즈마 프로세싱 챔버 엔클로저로부터 가스를 배기하는 가스 배기구를 포함한다. 가스 소스는 가스 주입구와 유체 접속되어 있다. 제어기가 가스 소스, 전극, 히터, 압력 조절기, 가스 주입구 및 가스 배기구 중 적어도 하나에 제어 가능하게 접속된다.
본 발명의 이런 특징 및 다른 특징이 본 발명의 상세한 설명에 있어서 아래의 도면과 관련되어 더 상세하게 후술될 것이다.
도면의 간단한 설명
본 발명은 첨부된 도면의 도 (圖) 에서 한정으로서가 아니라 예제로서 예시되고, 여기에서 동일한 도면 부호는 유사한 구성요소를 지칭한다.
도 1a 및 1b 는 종래 기술에 따라서 유전체 층으로 에칭된 트렌치의 단면도이다.
도 2 는 본 발명의 실시형태에 있어서 사용되는 프로세스의 흐름도이다.
도 3a-3c 는 본 발명의 실시형태에 따라서 에칭된 트렌치의 단면도이다.
도 4a-4b 는 에칭된 트렌치의 평면도의 개략적인 예시이다.
도 5 는 본 발명의 바람직한 실시형태에 있어서 사용될 수도 있는 프로세스 챔버의 개략도이다.
도 6a 및 6b 는 제어기를 구현하는데 적합한 컴퓨터 시스템을 예시한다.
바람직한 실시형태의 상세한 설명
이제, 첨부한 도면에서 예시되는 바와 같이 본 발명의 몇 개의 바람직한 실시형태를 참조하여 본 발명을 더 상세하게 설명할 것이다. 아래의 설명에 있어서, 수많은 특정한 상세한 사항이 본 발명에 관한 완전한 이해를 제공하기 위해서 설명된다. 그러나, 본 발명이 이런 특정한 상세한 사항 중 일부 또는 모두가 없어도 실시될 수도 있다는 것이 당업자에게는 명백할 것이다. 다른 경우에 있어서, 주지된 프로세스 단계 및/또는 구조는 본 발명을 불필요하게 모호하게 하지 않기 위해서 상세하게 설명되지 않는다.
도 2 는 본 발명에 따라 유전체에서 트렌치를 형성하는 프로세스의 흐름도이다. ARC 가 유전체 층 상에 형성된다 (단계 204). 도 3a 는 기판 (304) 상의 유전체 층 (308) 의 단면도의 예시이다. ARC (310) 는 도시된 바와 같이 유전체 층 (308) 상에서 제공된다. ARC (310) 는 유기 또는 무기 ARC 일 수도 있다. 유전체 층은 듀얼 다마신 트렌치가 에칭되는 트렌치 유전체 층이다. 이러한 유전체 층은 하드 마스크 층이 아니다.
감광성 트렌치 포토레지스트 마스크 (312) 가 ARC (310) 상에 형성된다 (단계 208). 감광성 트렌치 포토레지스트 마스크는 얇은 마스크이다. 바람직한 실시형태에서, 얇은 감광성 트렌치 포토레지스트 마스크는 2000 Å 과 4000 Å 사이이다. 감광성 포토레지스트 물질은 용이하게 에칭되는 물질이다. 얇은 193 nm 포토레지스트 및 더 새로운 세대의 포토레지스트가 감광성 포토레지스트 물질이라고 고려된다. 트렌치 패턴 (314) 은 표시된 바와 같이 폭 (316) 을 갖는다. 포토레지스트는 표시된 바와 같이 두께 (318) 를 갖는다. 감광성 트렌치 포토레지스트 마스크는, 일부 추가된 보호물이 없더라도 트렌치가 희망하는 깊이까지 에칭되기 전에 트랜치 에칭이 감광성 트렌치 포토레지스트 마스크를 에칭하여 제거하는 감광성 포토레지스트 물질의 얇은 마스크를 제공한다.
ARC (310) 는 오프닝 (opening) 된다 (단계 212). 통상적인 ARC 오프닝 단계가 사용될 수도 있다. 도 3b 는 ARC (310) 가 오프닝된 후의 기판 상의 유전체 층 (308) 의 단면도의 예시이다.
이 후에, 트렌치는 클린 에칭을 이용하여 유전체 층으로 에칭된다 (단계 216). 클린 에칭에 있어서, 무거운 폴리머 형성 가스는 임의의 캐리어 가스를 포함하는 에천트 가스의 5 % 미만을 구성한다. 가장 바람직하게, 클린 에칭은 CF4 또는 C2F6 를 주요 가스로서 포함하는 것과 같은 저 중합 프로세스이다. 다른 바람직한 실시형태들은 플루오르와 이들 가스의 높은 해리율 (dissociation rate) 때문에, NF3 또는 SF6 를 주요 성분 가스로서 가질 수도 있다. 덜 바람직한 실시형태는 아마도 유사한 것과 결합할 수 있고 더 긴 MER 체인을 형성할 수 있는 CFx 와 같은 분자로 분해될 더 높은 레벨의 탄소를 갖는 가스일 것이다. 이런 가스들의 예는 CH2F2, CH3F, C2H4 와 같은 고도로 포화된 탄화수소 분자의 C4F8, C5F8, C4F6 를 포함한다. 더 바람직하게, 클린 에칭에 있어서 무거운 폴리머 형성 가스는 에천트 가스의 2 % 미만을 구성한다. 바람직하게, 이 가스는 플루오르 대 폴리머 형성 가스 성분 비를 적어도 3:1 미만으로 유지한다. 본 발명의 바람직한 실시형태에 있어서, 트렌치 에칭은 낮은 선택비를 갖는다. 더욱 바람직하게는, 유전체 대 포토레지스트의 트렌치 에칭 선택비는 약 1:1 과 2:1 사이이고, 여기서 2:1 인 유전체 대 포토레지스트의 에칭 선택비는, 유전체 층이 포토레지스터 보다 2배 빠르게 에칭된다는 것을 의미한다. 도 3c 는 트렌치 (324) 가 에칭된 후의 유전체 층 (308) 의 단면도이다. 바람직한 실시형태에 있어서, 트렌치는 약 200 내지 400 nm 사이의 깊이로 에칭된다.
바람직한 실시형태에 있어서, 포토레지스트는 어그레시브 에칭 (aggressive etch) 에 민감하다. 어그레시브 에칭에 민감한 포토레지스트는 유전체 층만큼 어그레시브 에칭에 의해서 빠르게 에칭되는 포토레지스트이므로, 낮은 에칭 선택비가 존재한다.
도 5 는 본 발명의 바람직한 실시형태에 있어서 사용될 수도 있는 프로세스 챔버 (500) 의 개략도이다. 이 실시형태에 있어서, 플라즈마 프로세싱 챔버 (500) 는 감금 링 (502), 상부 전극 (504), 하부 전극 (508), 가스 소스 (510) 및 배기 펌프 (520) 를 포함한다. 플라즈마 프로세싱 챔버 (500) 내에서, 기판 웨이퍼 (304) 는 하부 전극 (508) 상에 위치된다. 하부 전극 (508) 은 기판 웨이퍼 (304) 를 지지하기 위해서 적합한 기판 척킹 메커니즘 (예를 들면, 정전기, 기계적인 클램핑 등) 을 포함한다. 반응기 상부 (528) 는 하부 전극 (508) 에 직접적으로 대향하여 배치되는 상부 전극 (504) 을 포함한다. 상부 전극 (504), 하부 전극 (508), 및 감금 링 (502) 은 감금된 플라즈마 볼륨을 형성한다. 가스는 가스 주입구 (543) 를 통하여 가스 소스 (510) 에 의해서 감금된 플라즈마 볼륨으로 공급되며 배기 펌프 (520) 에 의해서 감금 링 (502) 및 배기 포트를 통하여 감금된 플라즈마 볼륨으로부터 배기된다. 배기 펌프 (520) 는 플라즈마 프로세싱 챔버에 대한 가스 배기구를 형성한다. 제 1 RF 소스 (544) 는 상부 전극 (504) 에 전기적으로 접속된다. 제 2 RF 소스 (548) 는 하부 전극 (508) 에 전기적으로 접속된다. 챔버 벽 (552) 은 감금 링 (502), 상부 전극 (504) 및 하부 전극 (508) 이 배치되어 있는 플라즈마 엔클로저를 정의한다. 일 실시형태에 있어서, 제 2 RF 소스 (548) 는 27 MHz 전력 소스 및 2 MHz 전력 소스를 포함할 수도 있는 반면, 상부 전극 (504) 은 접지된다. RF 전력을 전극에 접속하는 다른 조합이 가능하다. 히터 (545) 는 상부 전극에 접속되며 상부 전극을 가열할 수 있다.
제어기 (535) 는 제 1 RF 소스 (544), 제 2 RF 소스 (548), 배기 펌프 (520), 히터 (545) 및 가스 소스 (510) 에 제어 가능하게 접속된다. 샤워헤드는 가스 주입구 (543) 에 접속될 수도 있다. 가스 주입구 (543) 는 각각의 가스 소스를 위한 단일 주입구 또는 각각의 가스 소스를 위한 다른 주입구 또는 각각의 가스 소스를 위한 복수의 주입구 또는 다른 가능한 조합일 수도 있다.
도 6a 및 6b 는 본 발명의 실시형태에서 사용되는 제어기 (535) 를 구현하는데 적합한 컴퓨터 시스템 (1300) 을 예시한다. 도 6a 는 컴퓨터 시스템의 하나의 가능한 물리적 형상을 도시한다. 물론, 컴퓨터 시스템은 집적 회로, 인쇄 회로 기판 및 소형 핸드헬드 디바이스로부터 대형 슈퍼 컴퓨터까지의 범위의 많은 물리적 형상을 가질 수도 있다. 컴퓨터 시스템 (1300) 은 모니터 (1302), 디스플레이 (1304), 하우징 (1306), 디스크 드라이브 (1308), 키보드 (1310) 및 마우스 (1312) 를 포함한다. 디스크 (1314) 는 컴퓨터 시스템 (1300) 으로부터/으로 데이터를 전달하기 위해서 사용되는 컴퓨터 판독가능 매체이다.
도 6b 는 컴퓨터 시스템 (1300) 에 대한 블록도의 예이다. 다양한 서브시스템이 시스템 버스 (1320) 에 부착된다. (중앙 프로세싱 유닛 또는 CPU 로서 지칭되기도 하는) 프로세서(들) (1322) 가 메모리 (1324) 를 포함하는 저장 디바이스에 커플링된다. 메모리 (1324) 는 랜덤 액세스 메모리 (Random Access Memory; RAM) 및 판독-전용 메모리 (Read-Only Memory; ROM) 를 포함한다. 당업계에 주지된 바와 같이, ROM 은 CPU 에 단방향으로 데이터와 명령어를 전달하도록 작동하며, RAM 은 양방향 방식으로 데이터와 명령어를 전달하기 위해서 통상적으로 사용된다. 이런 타입의 메모리 둘 모두는 후술되는 임의의 적합한 컴퓨터-판독가능 매체를 포함할 수도 있다. 고정 디스크 (1326) 가 또한 CPU (1322) 에 양 방향으로 커플링되고, 이것은 추가적인 데이터 저장 용량을 제공하며 또한 후술되는 임의의 컴퓨터 판독가능 매체를 포함할 수도 있다. 고정 디스크 (1326) 는 프로그램, 데이터 등을 저장하기 위해서 사용될 수도 있으며, 통상적으로 주 저장 매체보다 느린 (하드 디스크와 같은) 제 2 저장 매체이다. 고정 디스크 (1326) 내에 저장되는 정보는, 적절한 경우에 있어서, 메모리 (1324) 에서의 가상 메모리와 같은 표준 방식으로 통합될 수도 있다는 것이 이해될 것이다. 제거가능 디스크 (1314) 는 후술되는 임의의 컴퓨터 판독가능 매체의 형태를 취할 수도 있다.
CPU (1322) 는 또한, 디스플레이 (1304), 키보드 (1310), 마우스 (1312) 및 스피커 (1330) 와 같은 다양한 입력/출력 디바이스에 커플링된다. 일반적으로, 입력/출력 디바이스는 임의의 비디오 디스플레이, 트랙 볼 (track ball), 마우스, 키보드, 마이크로폰, 터치-센서티브 디스플레이, 트랜스듀서 카드 판독기, 마그네틱 또는 페이퍼 테이프 판독기, 태블릿, 자동 기록계 (stylus), 음성 또는 수기 인식기, 바이오메트리 판독기 또는 다른 컴퓨터일 수도 있다. CPU (1322) 는 네트워크 인터페이스 (1340) 를 사용하여 다른 컴퓨터 또는 원격통신 네트워크에 옵션으로 커플링될 수도 있다. 이러한 네트워크 인터페이스를 이용하여, CPU 가 네트워크로부터 정보를 수신할 수도 있거나 상술된 방법 단계를 수행하는 동안 정보를 네트워크에 출력할 수도 있다는 것이 예상된다. 또한, 본 발명의 방법의 실시형태는 CPU (1322) 상에서 단독으로 실행할 수도 있거나 프로세싱의 부분을 공유하는 원격 CPU 와 함께 인터넷과 같은 네트워크를 통해 실행할 수도 있다.
또한, 본 발명의 실시형태는 다양한 컴퓨터 구현 동작을 수행하는 컴퓨터 코드를 갖는 컴퓨터-판독가능 매체를 갖는 컴퓨터 저장 제품과 또한 관련된다. 매체와 컴퓨터 코드는 본 발명의 목적을 위해서 특별하게 설계되고 구성된 것일 수도 있거나, 이것들은 컴퓨터 소프트웨어 기술분야에서 기술을 가진 자에게 주지되거나 가용적인 종류일 수도 있다. 컴퓨터-판독가능 매체의 예는, 하드 디스크, 플로피 디스크와 자기 테이프와 같은 자기 매체, CD-ROM 과 홀로그래픽 디바이스와 같은 광학적 매체, 및 플롭티컬 디스크와 같은 광자기 매체, 및 응용 주문형 집적 회로 (ASIC), 프로그래머블 논리 디바이스 (PLD) 와 ROM 및 RAM 디바이스와 같이 프로그램 코드를 저장하며 실행하도록 특별하게 구성되는 하드웨어 디바이스를 포함하지만, 이러한 것들에 한정되는 것은 아니다. 컴퓨터 코드의 예는, 컴파일러에 의해서 생성된 것과 같은 기계 코드와, 인터프리터 (interpreter) 를 사용하여 컴퓨터에 의해서 실행되는 더 높은 레벨 코드를 포함하는 파일을 포함한다. 컴퓨터 판독가능 매체는 또한, 반송파 (carrier wave) 에 포함된 컴퓨터 데이터 신호에 의해서 송신되며 프로세서에 의해서 실행가능한 명령어의 시퀀스를 표현하는 컴퓨터 코드일 수도 있다.
도 4a 는 유전체 층 (408) 으로 에칭된 트렌치 (404) 의 개략적인 평면도이다. 트렌치의 벽 (412) 은 실질적인 라인 에지 러프니스를 나타낸다. 도 4b 는 유전체 층 (428) 으로 에칭된 트렌치 (424) 의 개략적인 평면도이다. 트렌치 (424) 의 벽 (432) 은 보다 작은 라인 에지 러프니스를 나타낸다. ICMI 회의에서 2003년에 출판된 칼빈 가브리엘에 의한 논문에서 라인 에지 러프니스를 측정하는 산업 표준이 다음과 같이 논의된다.
"2002 ITRS 메트로러지 로드맵 [4] 은 LER, 즉, 이 기술 노드의 4 배에 동등한 길이에 따라서 평가된 (포함된 모든 주파수 성분, 에지 2개 모두, 총 3 개) 로컬 라인 폭 변화를 어떻게 정량화하는지에 대한 하나의 정의를 제공한다. 이러한 정의는 VeraSEM 또는 NanoSEM 상에서 용이하게 프로그램되고, 이러한 툴은 사용자에 의해서 정의되는 측정 박스에 따라서 작은 증분 만큼 이전의 라인 스캔으로부터 이격된 각각의 라인-스캔인 채로 관심 피처에 걸쳐 32 개 이상의 라인-스캔을 수행함으로써 임계 치수를 측정한다. 이 스캔의 3-시그마 표준 편차는 ITRS 정의를 따르며 소프트웨어에 의해서 시그마(B) 로서 보고된다.
그러나, ITRS 정의는 "4 개의 기술 노드" 요건 하에서 놓여있다. 65 nm 기술에 대하여, 이것은 단지 260 nm 높이의 박스를 요구한다. 이러한 스캔된 라인의 작은 길이는 저 주파수 LER 을 노출하지 않을 수도 있으며, 이 상황은 기술이 45 nm 및 32 nm 로 진보함에 따라서 더 악화될 것이다.
따라서, 라인 에지 러프니스는 일련의 위치에서 트렌치의 폭을 측정하며 피처가 넓은 만큼 적어도 4 배 긴 간격에 대하여 변화를 평균함으로써 정량화될 수도 있. 히다치 CD SEM 은 라인 에지 러프니스를 측정하기 위해서 1 ㎛ 박스에 대하여 32 개 포인트를 측정한다. 어플라이드 머터리얼 NanoSEM 은 2 ㎛ 직사각형에 대하여 60 개 포인트를 측정한다. 칼빈의 논문은 소형의 피처에 대하여 2 ㎛ 를 초과하는 것에 대해 이점이 없다고 증명했지만, 2 ㎛ 박스 미만으로 가면 일부 민감도가 손실된다.
라인-에지 러프니스를 감소시키기 위한 접근방식은, 무거운 폴리머 형성 가스를 제공함으로써 4:1 보다 더 선택적인 유전체 대 포토레지스트 에칭을 이용하는 에칭을 제공하는 것이다. 이러한 무거운 폴리머 형성자는 포토레지스트를 보호하기 위해서 포토레지스트의 상부 상에 무거운 폴리머를 형성함으로써, 에칭 선택비를 향상시킨다. 이론에 의해서 구속되지 않는 것을 바라지 않는다면, 이러한 무거운 폴리머는 점착성이 있고 라인 에지 러프니스를 증가시키는 포토레지스트 마스크 상에 스트레스를 제공한다. 또한, 포토레지스트 내에서 발생하는 반응은 러프닝을 증가시킨다.
또한, 라인 에지 러프닝은 스트레스와 관련된다고 믿어지는 마우스 바이팅 (mouse biting) 에 의해서 야기될 수도 있으며, 이것은 플라즈마로부터의 증착된 폴리머에 의해서 PR 층의 상부에서 발생된다. 따라서, PR 을 보호하는 폴리머는, 마스크를 변형하며 얇은 PR 에 대하여 더 러프한 측벽을 발생시키는 기계적인 힘을 발생시킬 수 있다. 이 현상은 두꺼운 PR 마스크 상황 (> 300 nm) 에서 통상적으로 관찰되지 않는다. 193 nm PR 을 이용하여, C4F6 가스가 CF4 또는 C4F8 보다 무겁게 증착할 수 있는 폴리머를 발생시키지만, 증착 특성으로 인해, 홀 내의 찰흔 및 트렌치 내의 러프니스가 PR 마스크의 변형으로부터 유발될 수 있다. 또한, 측벽 프로파일의 러프닝은 수직 평면을 따라서 마이크로-보이드를 야기할 수 있다. 이것들은 에칭 동안 포토레지스트 무결성의 브레이크 다운에 의해서 야기될 수 있다.
본 발명은 무거운 폴리머를 생성하는 무거운 폴리머 생성자를 감소시키거나 제거함으로써 라인 에지 러프니스를 감소시킨다. 대신에, 클리너 (cleaner) 성분 가스가 사용된다. 탄소에 대한 플루오르의 높은 비율을 갖는 이러한 클리너 성분 가스는 Ar 을 갖는 CF4 인 것이 가장 바람직하지만, 더 일반적으로, C2F6 와 같은 높은 F 해리도를 갖는 가스 또는 NF3 또는 SF6 와 같은 높은 플루오르 해리도를 갖는 가스를 포함할 수도 있다. F 의 해리를 돕기 위한 가스의 첨가는 또한 LER 에 대하여 이점을 제공할 수도 있다. 소량의 O2 (2-15 sccm) 및/또는 N2 (20-200 sccm) 의 흐름의 첨가는, 반응 가스의 카본 성분과 결합함으로써 더 자유로운 플로오르의 생성을 돕는 것으로 공지되어 있다. 종래의 에칭 프로세스 하에서, 이러한 성분 가스는 선택비를 증가시키기 위해서 포토레지스트 상에 보호 폴리머를 형성하지 않을 것이다. 본 발명은 플라즈마 파라미터를 제공함으로써, 이 클린 성분 가스는 에칭 선택비를 증가시키기 위해서 포토레지스트상에 일부 보호 폴리머를 형성하고, 여기에서 유전체 대 포토레지스트의 에칭의 선택비는 2:1 을 초과하여 증가하지 않는다. 이러한 기술은 무거운 폴리머만큼 점착성이 없는 폴리머를 제공하며 이러한 점 때문에 이러한 폴리머의 증착 위치는 더 용이하게 제어될 수도 있다. 이것을 행하는데 있어서 도움이 될 하나의 기술은 상부 전극의 온도를 20 ℃ 로부터 적어도 140 ℃ 로 증가시키는 것이다. 클리너 성분 가스로부터의 폴리머는 상부 전극 상에 증착할 것이며, 보다 적은 증착을 야기한다. 적어도 140 ℃ 로 상부 전극을 증가시킴으로써, 상부 전극 상의 증착은 감소되며, 이것은 포토레지스트 표면 상에서 보다 더 증착되는 것을 간접적으로 야기한다. 히터 (545) 는 상부 전극 온도를 적어도 70 ℃ 까지 증가시키며 제어하는 것을 돕는다. 바람직한 실시형태에 있어서, 상부 전극 온도는 에칭 동안 적어도 70 ℃ 까지 증가된다. 더 바람직한 실시형태에 있어서, 상부 전극 온도는 적어도 90 ℃ 까지 증가된다. 가장 바람직한 실시형태에 있어서, 상부 전극은 적어도 140 ℃ 까지 증가된다. 상부 전극은 기판이 실장되지 않으며 기판의 맞은 편에 위치하는 전극, 즉, 비-실장 전극이다. 기판이 상부 전극 상에서 실장되었다면, 하부 전극은 기판이 실장되지 않으며 기판의 맞은 편에 있는 전극의 하나일 것이므로 하부전극은 가열된다.
또한, (27 MHz 와 같은) 높은 주파수에 더 높은 전력을 제공하는 것이 더 높은 밀도 플라즈마를 생성함으로서 클린 에천트를 사용하여 선택비를 더 증가시킨다. 바람직한 실시형태에 있어서, 높은 주파수 전력 소스는 500 W 및 2000 W 사이의 전력을 제공한다. 더 바람직한 실시형태에 있어서, 높은 주파수 전력 소스는 500 W 와 1200 W 사이의 전력을 제공한다. 가장 바람직한 실시형태에 있어서, 높은 주파수 전력 소스는 500 W 와 1000 W 사이의 전력을 제공한다.
또한, 더 낮은 바이어스 전력을 갖는 것은 더 적은 전력을 (2 MHz 와 같은) 더 낮은 주파수 RF 에 제공함으로써 선택비를 증가시키는 충격을 감소시킨다. 바람직한 실시형태에 있어서, 바이어스 전력 소스는 0 W 와 1000 W 사이의 전력을 제공한다. 더 바람직한 실시형태에 있어서, 바이어스 전력 소스는 0 W 와 600 W 사이의 전력을 제공한다.
또한, 더 낮은 챔버 압력을 제공하는 것은 선택비를 증가시킨다. 예를 들면, 80 mTorr 압력은 도움이 되는 것으로 발견되었다. 따라서, 바람직한 실시형태에 있어서 챔버 압력은 60 mTorr 와 400 mTorr 사이를 갖는다. 더 바람직한 실시형태에 있어서, 70 mTorr 에서 300 mTorr 사이의 챔버 압력이 제공된다. 가장 바람직한 실시형태에 있어서, 80 mTorr 에서 250 mTorr 사이의 챔버 압력이 제공된다.
마지막으로, 프로세스의 일부 미세한 튜닝은, 전체 LER 을 감소시키면서 전체 CD 를 유지하는 중합 레짐 (regime) 을 발견하는 프로세스의 다른 변형에 의해서 달성될 수 있다. C4F8, CH3F, H2, CH2F2 등과 같은 중합을 증가시키는 것으로 공지된 가스의 첨가는, PR 의 부식을 감속시키고 LER 을 약간 감소시키는 것을 돕기 위해서 소량으로 첨가될 수 있다. 예를 들면, 일 경우에 있어서 매우 부족한 (lean) Ar/Cf4/N2/O2 프로세스에 첨가된 5 sccm 의 C4F8 은 LER 을 ~10% 만큼 감소시킨다. CHF3, CH2F2, CH3F 또는 다른 하이드로플루오르카본 (hydrofluorcarbon) 이 도울 수 있지만, 필요되는 가스의 양은 가스의 해리 특성에 의존할 것이다.
따라서, 본 발명의 이러한 양태는 클린 가스가 낮은 선택비로 증착하더라도 증착된 전체 폴리머를 증가시키는 대신에, 폴리머가 증착되는 위치를 제어하고 클린 에천트 가스로부터 폴리머를 제공한다.
바람직하게, 트렌치 깊이는 최소로 유지되는 반면에, 충분한 전기적인 상호 접속을 여전히 제공한다. 이에 대한 이유 중 한가지는, 선택비가 낮을 때, 얇은 트렌치 깊이가 얇은 포토레지스트 마스크를 허용한다는 것이다. 얇은 포토레지스트 마스크는 더 양호한 임계 치수를 허용한다. 바람직한 실시형태에 있어서, 포토레지스트 마스크는 더 높은 세대의 포토레지스트 물질과 동일한 임계 이수를 제공할 정도로 충분하게 얇다. 이것은 새롭고 더 비싼 리소그라피와 스테퍼 시스템을 이용하지 않고도 향상된 임계 치수를 허용한다. 또한, 모든 또는 거의 모든 포토레지스트가 제거되는 것이 바람직하므로, 소망하는 트렌치 깊이를 제공하는데 있어서 단지 충분한 포토레지스트가 사용되어, CD 를 최소화한다.
예를 들면, 4000 Å 두께로 증착되어야 한다면 248 nm 포토레지스트가 안정한 포토레지스트 마스크를 형성하기 위해서 사용될 수도 있다. 그러나, 이러한 두께의 마스크는 단지 0.2 nm 로 이미지징 (image) 될 수도 있다. 해상도를 ㅈ증가시켜 2 nm 아래로 이미징하기 위해, 248 nm 포토레지스트 마스크는 더 얇게, 예를 들면 3200 Å 두께로 된다. 상술된 바와 같이, 얇은 포토레지스트 마스크가 트렌치를 에칭하는데 사용되는 것을 허용하기 위해서 선택비를 증가시키는 무거운 폴리머 형성자의 사용은 라인 에지 러프니스를 증가시킨다. 따라서, 본 발명은 감소된 라인 에지 러프니스를 갖는 트렌치를 에칭하는데 충분한 포인트로 선택비를 증가시키기 위해서 클리너 폴리머 형성자를 사용하며 여전히 2:1 보다 낮은 선택비를 갖는다. 낮은 선택적 화학물질의 사용은 배리어가 메인 에칭 동안 에칭되지 않는다는 것을 보장하기 위해서 충분한 선택비를 제공하기에 적합하지 않을 것이므로, 더 높은 선택비를 갖는 오버에칭 (overetch) 이 에칭의 최종 단계에 대해서 바람직할 것이다.
실시예들
실시예 1
본 발명의 일 실시예에 있어서, 2500 Å 실리콘 산화물 층을 기판 상에 형성된 300 Å 실리콘 질화물 에칭 정지층 상에 형성하였다. 2 개의 다른 실리콘 산질화물 (SION) 층을 실리콘 산화물 층 상에 형성하여 ARC 층을 형성하였다. 이 실시예에서, 하나의 SiON 층은 285 Å이었으며 다른 SiON 층은 300 Å이었다. 210 nm 포토레지스트의 3200 Å 패터닝된 포토레지스트 마스크를 ARC 층 상에 형성하였다. ARC 층을 종래의 ARC 에칭을 사용하여 오프닝하였다.
실리콘 산화물 층은 아래의 레시피 (recipe) 를 이용하여 에칭하였다. 상부 전극은 140 ℃ 초과하여 가열되도록 허용된다. 압력은 180 mTorr 로 설정된다. 27 MHz RF 소스는 800 와트를 제공한다. 2 MHz RF 소스는 0 와트를 제공한다. 에천트 가스 화학물질은 70 sccm CF4, 100 sccm Ar, 및 100 sccm N2 이다. 에칭은 32 초동안 발생한다.
오버에칭 단계는 실리콘 산화물 층의 에칭을 완료하지만, 실리콘 질화물 에칭 정지층에 대해서는 더 큰 선택비를 제공한다. 상부 전극은 적어도 140 ℃ 에서 유지된다. 압력은 80 mTorr 로 설정된다. 27 MHz RF 소스는 600 와트를 제공한다. 2 MHz RF 소스는 600 와트를 제공한다. 에천트 가스 화학물질은 7 sccm C4F8, 3 sccm O2, 300 sccm Ar, 및 100 sccm N2 이다. 에칭은 14 초 동안 발생한다. 오버에칭은 트렌치 배리어와 포토레지스트에 관하여 실리콘 산화물을 더 선택적으로 에칭한다. 에칭 및 오버에칭으로부터의 트렌치의 최종 깊이는 약 260 nm 와 300 nm 깊이 사이이다. 따라서, 320 nm 두께의 포토레지스트 층이 300 nm 깊이 보다 적게 트렌치를 에칭하기 위해서 사용된다. 이러한 프로세스에서 있어서, 포토레지스트의 절반만이 에칭 동안 제거된다.
포토레지스트는 애싱 단계를 사용하여 제거된다. 이 실시예에 있어서 애싱을 제공하기 위해서, 압력은 400 mTorr 로 설정된다. 27 MHz RF 소스는 400 와트를 제공한다. 2 MHz RF 소스는 0 와트를 제공한다. 에천트 가스 화학물질은 500 sccm O2이다. 애싱은 40 초 동안 발생한다.
그 후, 에칭 정지 SiN 층이 오프닝된다. 압력은 250 mTorr 로 설정된다. 27 MHz RF 소스는 150 와트를 제공한다. 2 MHz RF 소스는 150 와트를 제공한다. 에천트 가스 화학물질은 90 sccm CF4, 30 sccm CHF3, 200 sccm Ar, 및 200 sccm N2 이다. 오프닝은 14 초 동안 발생한다.
실시예 2
제 2 예제에 있어서, 동일한 실리콘 산화물 층, 동일한 ARC 층, 및 동일한 패터닝된 포토레지스트 층을 갖는 동일한 기판을 사용하였다. ARC 층을 오프닝하는데 동일한 오프닝 프로세스를 사용하였다.
실리콘 산화물 층을 아래의 레시피를 이용하여 에칭하였다. 상부 전극은 140 ℃ 초과하여 가열되도록 허용된다. 압력은 180 mTorr 로 설정된다. 27 MHz RF 소스는 800 와트를 제공한다. 2 MHz RF 소스는 0 와트를 제공한다. 에천트 가스 화학물질은 5 sccm C4F8, 70 sccm CF4, 100 sccm Ar, 및 100 sccm N2 이다. 약 260 nm 와 300 nm 사이의 깊이의 트렌치를 에칭하기 위해서 에칭이 32 초 동안 발생한다.
오버에칭 단계는 실리콘 산화물 층의 에칭을 완료하지만, 실리콘 질화물 에칭 정지층에 대해서는 더 큰 선택비를 제공한다. 상부 전극은 적어도 140 ℃ 에서 유지된다. 압력은 80 mTorr 로 설정된다. 27 MHz RF 소스는 600 와트를 제공한다. 2 MHz RF 소스는 600 와트를 제공한다. 에천트 가스 화학물질은 7 sccm C4F8, 3 sccm O2, 300 sccm Ar, 및 100 sccm N2 이다. 에칭은 18 초 동안 발생한다.
포토레지스트는 애싱 단계를 사용하여 제거된다. 이 실시예에 있어서 애싱을 제공하기 위해서, 압력은 400 mTorr 로 설정된다. 27 MHz RF 소스는 400 와트를 제공한다. 2 MHz RF 소스는 0 와트를 제공한다. 에천트 가스 화학물질은 500 sccm O2 이다. 애싱은 40 초 동안 발생한다.
그 후, 에칭 정지 SiN 층이 오프닝된다. 압력은 250 mTorr 로 설정된다. 27 MHz RF 소스는 150 와트를 제공한다. 2 MHz RF 소스는 150 와트를 제공한다. 에천트 가스 화학물질은 90 sccm CF4, 30 sccm CHF3, 200 sccm Ar, 및 200 sccm N2 이다. 오프닝은 14 초 동안 발생한다.
본 발명은 트렌치 CD 및 라인 에지 러프니스를 향상시킨다. 더 바람직한 실시형태는 덜 바람직한 실시형태보다 더 라인-에지 러프니스를 감소시키는 것으로 믿어진다. 본 발명의 이들 실시예는 6-7 nm 의 라인 에지 러프니스를 제공할 수 있고, 여기에서 마이크론 범위에 걸쳐 32 개 측정이 라인 에지 러프니스를 결정하기 위해서 사용되며, 여기에서 포토레지스트 마스크가 8-10 nm 의 초기 라인 에지 러프니스를 가질 수도 있다. 따라서, 본 발명은 원래의 포토레지스트 마스크에 비교하여 라인 에지 러프니스를 실제로 감소시킬 수도 있다.
본 발명은 90 nm 노드 기술을 이용하여 0.11 내지 0.14 마이크론 사이의 피처 폭을 제공할 수 있고, 이것은 248 nm 또는 193 nm 포토레지스트를 사용한다.
히터는 상부 전극을 140 ℃ 로 가열시키지 않을 수도 있다. 대신에 히터는 90 ℃ 와 같은 증간 온도로 상부 전극을 가열할 수도 있으며, 이 후에 에칭 프로세스는 상부 전극을 140 ℃ 로 가열하기 위해서 추가적인 열을 추가할 수도 있다.
본 발명의 다른 실시형태들에 있어서, ARC 는 유전체 층 상에 형성되므로, ARC 는 유전체 층 상에 있거나 ARC 와 유전체 층 사이에 하나 이상의 층이 있다. ARC 층이 리스그라피의 무결성을 돕기 위해 제공되어, PR 의 저부상에 초점심도 (depth of focus) 를 돕는다. 하드마스크는 에칭동안 다른 지정된 작업을 수행하기 위해서 사용된다. 하드 ARC (SiON) 는 웨이퍼 패터닝을 위해서 유기적 ARC 와 동일한 역할을 수행하고, SiON 은 금속화의 Cu CMP 단계 동안 '정지-표시자' 로서 사용될 수도 있다. 캡핑 (capping) 층은 확산 배리어, (즉, F 가 FSG 상에서 PR 층간박리 (delamination) 을 야기할 수 있기 때문에, F 확산 배리어와 같은) 로서 작용하도록 유전체 층과 ARC 사이에 제공될 수도 있거나 캡핑 층은 TEOS 또는 FSG 캡을 갖는 유기적 저 k 물질과 같은, CMP 에 대하여 더욱 기계적으로 내성이 있도록 더 강한 층을 제공할 수 있다. 유전체가 너무 소프트하여 기계적인 연마를 견딜 수 없어서, 더 강한 층, 때때로는 얇은 층을 요구하는 경우에, 에칭될 때의 구조적 무결성을 유지하기 위해 이러한 캡핑층이 바람직하다.
본 발명을 여러 바람직한 실시형태와 관련하여 설명하였지만, 본 발명의 범주 내에 포함되는 변형예, 치환예, 변경예 및 다양한 대체적인 등가물들이 존재한다. 또한, 본 발명의 방법 및 장치를 구현하는 많은 다른 방법이 있다. 따라서, 다음의 첨부된 청구범위는 본 발명의 진정한 사상 및 범주내에 있는 모든 이러한 변형예, 치환예, 변경예 및 다양한 대체적인 등가물을 포함하는 것으로 해석되는 것으로 의도된다.
Claims (19)
- 기판 상의 유전체 층에서 트렌치 깊이로 트렌치를 에칭하는 방법으로서,상기 유전체 층 상에 ARC 를 도포하는 단계;상기 ARC 상에 포토레지스트 마스크를 형성하는 단계로서, 상기 포토레지스트 마스크는 2000 Å 과 4000 Å 사이의 두께를 갖는, 상기 포토레지스트 마스크를 형성하는 단계;상기 ARC 를 통하여 에칭하는 단계; 및1:1 과 2:1 사이의 유전체 대 포토레지스트 에칭 선택비를 이용하여 상기 유전체 층으로 트렌치를 에칭하는 단계를 포함하는, 트렌치 에칭 방법.
- 삭제
- 제 1 항에 있어서,상기 포토레지스트 마스크를 형성하는 단계는, 193 nm 의 포토레지스트 마스크 또는 더 새로운 세대의 포토레지스트를 형성하는, 트렌치 에칭 방법.
- 제 1 항에 있어서,상기 포토레지스트 마스크는, 라인 에지 러프니스 (line edge roughness) 제어에 관하여 어그레시브 (aggressive) 에칭 화학물질에 민감한, 트렌치 에칭 방법.
- 제 1 항에 있어서,상기 기판에 대향하게 위치하는 대향 전극을 갖는 에칭 챔버 내부에 상기 기판을 위치시키는 단계; 및상기 유전체 층으로 상기 트렌치를 에칭하는 단계 동안 상기 대향 전극이 적어도 140 ℃ 의 온도에 도달하도록 상기 대향 전극을 가열하는 단계를 더 포함하는, 트렌치 에칭 방법.
- 제 1 항에 있어서,상기 트렌치를 에칭하는 단계 동안 챔버 압력이 60 mTorr 와 400 mTorr 사이에서 유지되는, 트렌치 에칭 방법.
- 제 1 항에 있어서,상기 트렌치를 에칭하는 단계 동안, 고 주파수 전력 소스가 500 W 와 2000 W 사이를 제공하는, 트렌치 에칭 방법.
- 제 1 항에 있어서,상기 트렌치를 에칭하는 단계 동안, 바이어스 전력 소스가 0 W 와 1000 W 사이를 제공하는, 트렌치 에칭 방법.
- 제 1 항에 있어서,상기 트렌치를 에칭하는 단계는, CF4, C2F6, NF3, 및 SF6 의 그룹으로부터 선택된 에천트 가스를 제공하는 단계를 포함하는, 트렌치 에칭 방법.
- 제 9 항에 있어서,상기 에천트 가스는, 무거운 폴리머 형성 에천트 가스를 5% 미만 갖는, 트렌치 에칭 방법.
- 제 1 항 및 제 3 항 내지 제 10 항 중 어느 한 항에 기재된 방법에 의해서 형성되는, 반도체 디바이스.
- 기판 상의 유전체 층에서 트렌치 깊이로 트렌치를 에칭하는 방법으로서,상기 유전체 층 상에 ARC 를 도포하는 단계;상기 ARC 상에 2000 Å 과 4000 Å 사이의 두께를 갖는 감광성 포토레지스트 마스크를 형성하는 단계;상기 ARC 를 통하여 에칭하는 단계; 및클린 에칭을 이용하여 상기 유전체 층으로 트렌치를 에칭하는 단계를 포함하고,유전체 대 포토레지스트의 에칭 선택비는 1:1 과 2:1 사이인, 트렌치 에칭 방법.
- 삭제
- 유전체 층에서 피처를 에칭하는 장치로서,플라즈마 프로세싱 챔버 엔클로저를 형성하는 챔버 벽;상기 플라즈마 프로세싱 챔버 엔클로저 내에서 기판을 지지하는 기판 지지부;상기 플라즈마 프로세싱 챔버 엔클로저 내의 압력을 조절하는 압력 조절기;상기 기판 지지부에 대향하고, 상기 기판 지지부로부터 이격되어 위치된 전극;상기 전극을 가열하기 위해서 상기 전극에 접속된 히터;상기 플라즈마 프로세싱 챔버 엔클로저에 가스를 제공하는 가스 주입구; 및상기 플라즈마 프로세싱 챔버 엔클로저로부터 가스를 배기하기 위한 가스 배기구를 포함하는 플라즈마 프로세싱 챔버,상기 가스 주입구와 유체 연통하는 가스 소스, 및상기 가스 소스, 상기 전극, 상기 히터, 상기 압력 조절기, 상기 가스 주입구, 및 상기 가스 배기구 중 적어도 하나에 제어 가능하게 접속된 제어기를 포함하고,상기 제어기는적어도 하나의 프로세서; 및상기 유전체 층으로 피처를 에칭하는 에칭 플라즈마를 제공하는 컴퓨터 판독가능 코드를 포함하는 컴퓨터 판독 가능 매체를 포함하고,상기 에칭은 2000 Å 과 4000 Å 사이의 두께를 갖는 포토레지스트 마스크를 사용하여, 1:1 과 2:1 사이의 유전체 대 포토레지스트 에칭 선택비로 수행하는, 피처를 에칭하는 장치.
- 제 14 항에 있어서,상기 컴퓨터 판독가능 매체는,상기 전극이 적어도 70 ℃ 의 온도에 도달하도록 에칭 동안 상기 전극을 가열하는 컴퓨터 판독가능 코드를 더 포함하는, 피처를 에칭하는 장치.
- 제 15 항에 있어서,상기 컴퓨터 판독가능 매체는, 상기 압력을 60 mTorr 와 400 mTorr 사이에서 유지하는 컴퓨터 판독가능 코드를 더 포함하는, 피처를 에칭하는 장치.
- 제 15 항 또는 제 16 항에 있어서,상기 유전체 층으로 피처를 에칭하는 에칭 플라즈마를 제공하는 컴퓨터 판독가능 코드는, 500 W 와 2000 W 사이의 고 주파수 전력을 제공하는 컴퓨터 판독가능 코드를 포함하는, 피처를 에칭하는 장치.
- 제 15 항 또는 제 16 항에 있어서,상기 에칭 동안 상기 전극을 가열하는 컴퓨터 판독가능 코드는, 상기 전극이 적어도 90 ℃ 의 온도에 도달하도록 상기 전극을 가열하는, 피처를 에칭하는 장치.
- 제 15 항 또는 제 16 항에 있어서,상기 에칭 동안 상기 전극을 가열하는 컴퓨터 판독가능 코드는, 상기 전극이 적어도 140 ℃ 의 온도에 도달하도록 상기 전극을 가열하는, 피처를 에칭하는 장치.
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/712,410 | 2003-11-12 | ||
US10/712,410 US6949460B2 (en) | 2003-11-12 | 2003-11-12 | Line edge roughness reduction for trench etch |
PCT/US2004/036746 WO2005050700A2 (en) | 2003-11-12 | 2004-11-03 | Line edge roughness reduction for trench etch |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20060123312A KR20060123312A (ko) | 2006-12-01 |
KR101134327B1 true KR101134327B1 (ko) | 2012-04-09 |
Family
ID=34552675
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020067011580A KR101134327B1 (ko) | 2003-11-12 | 2004-11-03 | 트렌치 에칭에 대한 라인 에지 러프니스 감소 |
Country Status (8)
Country | Link |
---|---|
US (2) | US6949460B2 (ko) |
EP (1) | EP1683194A4 (ko) |
JP (1) | JP4865564B2 (ko) |
KR (1) | KR101134327B1 (ko) |
CN (1) | CN100477135C (ko) |
IL (1) | IL175527A0 (ko) |
TW (1) | TWI351054B (ko) |
WO (1) | WO2005050700A2 (ko) |
Families Citing this family (26)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7276409B2 (en) * | 2003-06-24 | 2007-10-02 | Micron Technology, Inc. | Method of forming a capacitor |
US7153778B2 (en) * | 2004-02-20 | 2006-12-26 | Micron Technology, Inc. | Methods of forming openings, and methods of forming container capacitors |
JP2005314531A (ja) | 2004-04-28 | 2005-11-10 | Sony Corp | ハイブリッドシリカポリマー、その製造方法およびプロトン伝導性材料 |
US7723235B2 (en) * | 2004-09-17 | 2010-05-25 | Renesas Technology Corp. | Method for smoothing a resist pattern prior to etching a layer using the resist pattern |
US7196014B2 (en) * | 2004-11-08 | 2007-03-27 | International Business Machines Corporation | System and method for plasma induced modification and improvement of critical dimension uniformity |
US7622393B2 (en) * | 2005-11-04 | 2009-11-24 | Tokyo Electron Limited | Method and apparatus for manufacturing a semiconductor device, control program thereof and computer-readable storage medium storing the control program |
US7556992B2 (en) * | 2006-07-31 | 2009-07-07 | Freescale Semiconductor, Inc. | Method for forming vertical structures in a semiconductor device |
US20080124937A1 (en) * | 2006-08-16 | 2008-05-29 | Songlin Xu | Selective etching method and apparatus |
JP5108489B2 (ja) * | 2007-01-16 | 2012-12-26 | 株式会社日立ハイテクノロジーズ | プラズマ処理方法 |
US8026180B2 (en) | 2007-07-12 | 2011-09-27 | Micron Technology, Inc. | Methods of modifying oxide spacers |
US8003522B2 (en) * | 2007-12-19 | 2011-08-23 | Fairchild Semiconductor Corporation | Method for forming trenches with wide upper portion and narrow lower portion |
JP5710267B2 (ja) | 2007-12-21 | 2015-04-30 | ラム リサーチ コーポレーションLam Research Corporation | シリコン構造体の製造及びプロファイル制御を伴うシリコンディープエッチング |
US7998872B2 (en) * | 2008-02-06 | 2011-08-16 | Tokyo Electron Limited | Method for etching a silicon-containing ARC layer to reduce roughness and CD |
US8298958B2 (en) * | 2008-07-17 | 2012-10-30 | Lam Research Corporation | Organic line width roughness with H2 plasma treatment |
US8173547B2 (en) * | 2008-10-23 | 2012-05-08 | Lam Research Corporation | Silicon etch with passivation using plasma enhanced oxidation |
US8394722B2 (en) * | 2008-11-03 | 2013-03-12 | Lam Research Corporation | Bi-layer, tri-layer mask CD control |
US8921726B2 (en) * | 2009-02-06 | 2014-12-30 | Lg Chem, Ltd. | Touch screen and manufacturing method thereof |
US8236700B2 (en) * | 2009-08-17 | 2012-08-07 | Tokyo Electron Limited | Method for patterning an ARC layer using SF6 and a hydrocarbon gas |
CN102041508B (zh) * | 2009-10-23 | 2012-07-25 | 中芯国际集成电路制造(上海)有限公司 | 刻蚀沟槽的方法 |
JP5655296B2 (ja) * | 2009-12-01 | 2015-01-21 | セントラル硝子株式会社 | エッチングガス |
US8877641B2 (en) * | 2009-12-28 | 2014-11-04 | Spansion Llc | Line-edge roughness improvement for small pitches |
US20130078815A1 (en) * | 2011-09-23 | 2013-03-28 | Nanya Technology Corporation | Method for forming semiconductor structure with reduced line edge roughness |
CN103854995B (zh) * | 2012-12-06 | 2016-10-19 | 中微半导体设备(上海)有限公司 | 一种改善侧壁条痕的刻蚀工艺及其装置 |
JP6239365B2 (ja) * | 2013-12-11 | 2017-11-29 | 東京エレクトロン株式会社 | シリコン層をエッチングする方法 |
US10734228B2 (en) | 2017-12-19 | 2020-08-04 | Tokyo Electron Limited | Manufacturing methods to apply stress engineering to self-aligned multi-patterning (SAMP) processes |
US11473191B2 (en) * | 2019-02-27 | 2022-10-18 | Applied Materials, Inc. | Method for creating a dielectric filled nanostructured silica substrate for flat optical devices |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5914202A (en) * | 1996-06-10 | 1999-06-22 | Sharp Microeletronics Technology, Inc. | Method for forming a multi-level reticle |
US5976993A (en) * | 1996-03-28 | 1999-11-02 | Applied Materials, Inc. | Method for reducing the intrinsic stress of high density plasma films |
US20010008226A1 (en) | 1998-07-09 | 2001-07-19 | Hoiman Hung | In-situ integrated oxide etch process particularly useful for copper dual damascene |
Family Cites Families (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5658425A (en) | 1991-10-16 | 1997-08-19 | Lam Research Corporation | Method of etching contact openings with reduced removal rate of underlying electrically conductive titanium silicide layer |
JPH05129244A (ja) * | 1991-11-05 | 1993-05-25 | Kokusai Electric Co Ltd | プラズマエツチング方法及び装置 |
JP4022954B2 (ja) * | 1997-01-29 | 2007-12-19 | ソニー株式会社 | 複合材料及びその製造方法、基体処理装置及びその作製方法、基体載置ステージ及びその作製方法、並びに基体処理方法 |
US6090304A (en) | 1997-08-28 | 2000-07-18 | Lam Research Corporation | Methods for selective plasma etch |
US6080680A (en) | 1997-12-19 | 2000-06-27 | Lam Research Corporation | Method and composition for dry etching in semiconductor fabrication |
US6340435B1 (en) * | 1998-02-11 | 2002-01-22 | Applied Materials, Inc. | Integrated low K dielectrics and etch stops |
US6027861A (en) * | 1998-03-20 | 2000-02-22 | Taiwan Semiconductor Manufacturing Company | VLSIC patterning process |
TW492075B (en) * | 1999-04-06 | 2002-06-21 | Tokyo Electron Ltd | Electrode, wafer stage, plasma device, method of manufacturing electrode and wafer stage |
US6444039B1 (en) * | 2000-03-07 | 2002-09-03 | Simplus Systems Corporation | Three-dimensional showerhead apparatus |
US6403491B1 (en) * | 2000-11-01 | 2002-06-11 | Applied Materials, Inc. | Etch method using a dielectric etch chamber with expanded process window |
JPWO2002049089A1 (ja) * | 2000-12-14 | 2004-04-15 | 東京エレクトロン株式会社 | 多孔質絶縁膜のエッチング方法、デュアルダマシンプロセスおよび半導体装置 |
US6518174B2 (en) | 2000-12-22 | 2003-02-11 | Lam Research Corporation | Combined resist strip and barrier etch process for dual damascene structures |
US20020121500A1 (en) * | 2000-12-22 | 2002-09-05 | Rao Annapragada | Method of etching with NH3 and fluorine chemistries |
US6786175B2 (en) * | 2001-08-08 | 2004-09-07 | Lam Research Corporation | Showerhead electrode design for semiconductor processing reactor |
JP2003077900A (ja) * | 2001-09-06 | 2003-03-14 | Hitachi Ltd | 半導体装置の製造方法 |
TWI276153B (en) * | 2001-11-12 | 2007-03-11 | Hynix Semiconductor Inc | Method for fabricating semiconductor device |
US6495469B1 (en) * | 2001-12-03 | 2002-12-17 | Taiwan Semiconductor Manufacturing Company | High selectivity, low etch depth micro-loading process for non stop layer damascene etch |
US6867145B2 (en) * | 2001-12-17 | 2005-03-15 | Hynix Semiconductor Inc. | Method for fabricating semiconductor device using photoresist pattern formed with argon fluoride laser |
JP3638266B2 (ja) * | 2001-12-26 | 2005-04-13 | 株式会社半導体先端テクノロジーズ | 半導体装置の製造方法 |
US6828251B2 (en) * | 2002-02-15 | 2004-12-07 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for improved plasma etching control |
US6686293B2 (en) * | 2002-05-10 | 2004-02-03 | Applied Materials, Inc | Method of etching a trench in a silicon-containing dielectric material |
US6902648B2 (en) * | 2003-01-09 | 2005-06-07 | Oki Electric Industry Co., Ltd. | Plasma etching device |
US7316761B2 (en) * | 2003-02-03 | 2008-01-08 | Applied Materials, Inc. | Apparatus for uniformly etching a dielectric layer |
-
2003
- 2003-11-12 US US10/712,410 patent/US6949460B2/en not_active Expired - Fee Related
-
2004
- 2004-11-03 WO PCT/US2004/036746 patent/WO2005050700A2/en active Application Filing
- 2004-11-03 KR KR1020067011580A patent/KR101134327B1/ko not_active IP Right Cessation
- 2004-11-03 CN CNB2004800401675A patent/CN100477135C/zh not_active Expired - Fee Related
- 2004-11-03 EP EP04810317A patent/EP1683194A4/en not_active Withdrawn
- 2004-11-03 JP JP2006539644A patent/JP4865564B2/ja not_active Expired - Fee Related
- 2004-11-10 TW TW093134334A patent/TWI351054B/zh not_active IP Right Cessation
-
2005
- 2005-08-16 US US11/205,372 patent/US20050277289A1/en not_active Abandoned
-
2006
- 2006-05-09 IL IL175527A patent/IL175527A0/en not_active IP Right Cessation
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5976993A (en) * | 1996-03-28 | 1999-11-02 | Applied Materials, Inc. | Method for reducing the intrinsic stress of high density plasma films |
US5914202A (en) * | 1996-06-10 | 1999-06-22 | Sharp Microeletronics Technology, Inc. | Method for forming a multi-level reticle |
US20010008226A1 (en) | 1998-07-09 | 2001-07-19 | Hoiman Hung | In-situ integrated oxide etch process particularly useful for copper dual damascene |
Also Published As
Publication number | Publication date |
---|---|
WO2005050700A3 (en) | 2005-12-01 |
US6949460B2 (en) | 2005-09-27 |
JP2007511096A (ja) | 2007-04-26 |
IL175527A0 (en) | 2006-09-05 |
KR20060123312A (ko) | 2006-12-01 |
JP4865564B2 (ja) | 2012-02-01 |
EP1683194A4 (en) | 2008-06-25 |
TWI351054B (en) | 2011-10-21 |
US20050277289A1 (en) | 2005-12-15 |
TW200524002A (en) | 2005-07-16 |
WO2005050700A2 (en) | 2005-06-02 |
EP1683194A2 (en) | 2006-07-26 |
CN1902745A (zh) | 2007-01-24 |
US20050101126A1 (en) | 2005-05-12 |
CN100477135C (zh) | 2009-04-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR101134327B1 (ko) | 트렌치 에칭에 대한 라인 에지 러프니스 감소 | |
KR101083622B1 (ko) | 피쳐 임계 치수의 감소 | |
US7390749B2 (en) | Self-aligned pitch reduction | |
KR101611938B1 (ko) | 에칭 피쳐의 cd를 제어하는 방법 | |
US8268118B2 (en) | Critical dimension reduction and roughness control | |
KR101184956B1 (ko) | 다수의 마스킹 단계를 이용하여 임계 치수를 감소시키는 방법 | |
US7560388B2 (en) | Self-aligned pitch reduction | |
US8124516B2 (en) | Trilayer resist organic layer etch | |
KR101562408B1 (ko) | Arc 레이어 개방을 이용한 라인 폭 거칠기 제어 | |
KR20100106501A (ko) | 고 식각율 레지스트 마스크를 이용한 식각 | |
KR20070092282A (ko) | 에칭 마스크 피쳐 임계 치수의 감축 | |
KR101570551B1 (ko) | 에칭층 내에 피쳐들을 에칭하기 위한 방법 | |
JP2012231162A (ja) | エッチングマスクスタックを用いたマルチマスクプロセス | |
KR20100110358A (ko) | 이중 마스크 자기정렬 이중 패터닝 기술 (sadpt) 프로세스 | |
KR101252878B1 (ko) | 포토레지스트 마스크를 이용한 에칭 | |
KR101155842B1 (ko) | 개선된 이중층 포토레지스트 패턴을 제공하는 방법 | |
US7544521B1 (en) | Negative bias critical dimension trim | |
KR20030002051A (ko) | 콘택홀 형성 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
G170 | Re-publication after modification of scope of protection [patent] | ||
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20160324 Year of fee payment: 5 |
|
LAPS | Lapse due to unpaid annual fee |