KR101124802B1 - 전력 배율기 장치 및 방법 - Google Patents

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크리에이티브 테크놀로지 엘티디
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Abstract

증폭기를 위한 전력 배율기 장치가 제공되며, 상기 장치는, 전력 배율기 제어단(power multiplier control stage, 10)과, 증폭기단(amplifier stage, 13)과, 제 1 스위칭단(11)을 포함한다. 상기 제 1 스위칭 단(11)은 상기 전력 배율기 제어단(10)으로 연결되며, 상기 증폭기단(13)이 상기 전력 배율기 제어단(10)으로 연결되며, 상기 전력 배율기 장치는 제 1 출력 단자(1)와 제 2 출력 단자(2)를 포함하고, 상기 제 1 출력 단자(1)와 제 2 출력 단자(2) 사이에 연결되는 부하(@0)를 구동하기 위해, 상기 증폭기단은 상기 제 2 출력 단자로 연결되며, 스위칭가능한 DC 전압 레벨을 상기 제 1 출력 단자로 제공하기 위해, 상기 제 1 스위칭단은 상기 제 1 출력 단자로 연결되는 것을 특징으로 한다. 또한 증폭기 장치의 전력 출력을 증폭하기 위한 방법이 공개된다.

Description

전력 배율기 장치 및 방법{A POWER MULTIPLIER APPARATUS AND METHOD}
본 발명은 전력 배율기 장치 및 방법에 관한 것이며, 특히 클래스 D 디지털 증폭기에서 사용되기 위한 장치에 관한 것이다.
현재, 종래의 클래스 D 디지털 증폭기로부터 끌어낼 수 있는 통상적인 최대 출력 전력은 4ohm 부하로의 약 100 내지 200 Watt이다. 증폭기에서 사용되는 반도체로 인하여, 이러한 최대 출력 전력에 한계가 존재한다. 조밀한 제품 설계를 촉진시키기 위해, 증폭기를 만들기 위해 사용되는 집적 회로의 크기를 작게 유지하는 것이 바람직하나, 동시에, 또한 높은 출력 전력에 대한 수요가 존재하며, 이는 높은 효율 때문에, 클래스 D 디지털 증폭기에 있어 특히 바람직하다.
일반적으로, 본 발명은, 충분히 왜곡되지 않은 출력 신호를 생성하기 위해, 펄스 폭 번조기단으로 제공되는 신호의 범위를 제한하고, 제 1 스위칭단의 출력을 장치의 출력 단자로 제공하며, 스위칭된 퍼텐셜을 장치의 추가적인 출력으로 제공으로써, 장치의 전력이 증가되는, 전력 배율기 장치와 방법을 제공한다.
본 발명의 첫 번째 태양에 따라서, 증폭기를 위한 전력 배율기 장치가 제공되며, 상기 장치는
전력 배율기 제어단(power multiplier control stage),
증폭기단(amplifier stage), 그리고
제 1 스위칭단
을 포함하며, 이때, 상기 제 1 스위칭 단은 상기 전력 배율기 제어단으로 연결되며, 상기 증폭기단이 상기 전력 배율기 제어단으로 연결되며, 상기 전력 배율기 장치는 제 1 출력 단자와 제 2 출력 단자를 포함하고, 상기 제 1 출력 단자와 제 2 출력 단자 사이에 연결되는 부하를 구동하기 위해, 상기 증폭기단은 상기 제 2 출력 단자로 연결되며,
스위칭가능한 DC 전압 레벨을 상기 제 1 출력 단자로 제공하기위해, 상기 제 1 스위칭단은 상기 제 1 출력 단자로 연결되는 것을 특징으로 한다.
본 발명의 두 번째 태양에 따라서, 제 1 출력 단자와 제 2 출력 단자를 갖는 디지털 증폭기 시스템으로부터의 전력 출력을 증폭하기 위한 방법이 제공되며, 상기 방법은
전력 배율기 제어단(power multiplier control stage)으로 입력 신호를 제공하는 단계,
상기 전력 배율기 제어단에서 하나 이상의 신호를 생성하는 단계,
상기 하나 이상의 신호 중 하나 이상의 이용하여, 증폭기단을 제어하는 단계,
상기 증폭기단을 통해 상기 제 2 출력 단자를 구동하는 단계,
상기 전력 배율기 제어단으로부터의 하나 이상의 신호를 이용하여 제 1 스위칭단을 제어하는 단계,
다수의 전압 레벨로부터 하나 이상의 스위칭가능한 DC 전압 레벨을 상기 제 1 스위칭단에서 선택하는 단계, 그리고
상기 제 1 출력 단자와 상기 제 2 출력 단자 사이에 연결되는 부하(load)를 가로지르는 왜곡되지 않은 파형을 생성하기 위해, 상기 하나 이상의 선택된 전압 레벨을 상기 제 1 출력 단자로 제공하는 단계
를 포함하는 것을 특징으로 한다.
도 1은 종래의 클래스 D 디지털 증폭기 구성의 개념적 블록 다이어그램이다.
도 2는 본 발명의 바람직한 실시예에 따르는 증폭기의 개념적 회로 다이어그램이다.
도 3은 도 2의 회로의 노드(2)에서의 출력 신호의 파형이다.
도 4는 도 2의 회로의 노드(1)에서의 신호의 파형이다.
도 5는 도 2의 회로의 부하를 가로질러 존재하는 신호의 파형과, 종래의 BTL(bridge-tied load) 증폭기로부터의 신호의 파형이다.
도 6은 도 2의 회로의 노드(2)에서의 파형과, 노드(1)에서의 파형과, 부하를 가로지르는 파형을 나타낸다.
도 7은 본 발명의 추가적인 바람직한 실시예에 따르는 증폭기의 개념적 회로 다이어그램이다.
도 8은 도 7의 회로의 노드(2)에서 출력 신호의 파형이다.
도 9는 도 7의 회로의 노드(1)에서의 신호의 파형이다.
도 10은 도 7의 회로의 노드(2)에서의 파형과, 노드(1)에서의 파형과, 부하 를 가로지르는 파형을 나타낸다.
도 11은 본 발명의 또 다른 바람직한 실시예를 따르는 증폭기의 회로 다이어그램이다.
도 12는 도 11의 회로의 펄스 폭 변조기로부터의 DC 변조된 전압을 위한 펄스 폭 변조된 신호를 나타낸다.
도 13은 본 발명의 또 다른 바람직한 실시예에 따르는 증폭기의 개념적 회로 다이어그램이다.
도 14는 도 13의 회로의 펄스 폭 변조기로부터의 DC 변조된 전압을 위한 펄스 폭 변조된 신호를 나타낸다.
도 15는 본 발명의 또 다른 바람직한 실시예에 따르는 증폭기의 회로 다이어그램이다.
도 16은 아날로그 모드에서 동작하는 본 발명의 바람직한 실시예의 개념적 회로 다이어그램이다.
도 1은 BTL 구성에서의 단일 채널에서, 스피커 부하(speaker load)를 구동하는 종래의 클래스 D 디지털 증폭기 시스템의 블록 다이어그램을 나타낸다.
상기 시스템은 펄스 폭 변조기(pulse width modulator) 집적 회로(4)와, 전력단 구동기(power stage driver) 집적 회로(5)와, 부하(7)를 구동하는 MOSFET H-브리지단(MOSFET H-bridge stage, 6)을 포함한다. 상기 디지털 오디오 입력 신호가 펄스 폭 변조기 회로(pulse width modulator circuit, 4)로 유입되며, 상기 펄스 폭 변조기 회로(4)로부터의 펄스 폭 변조된 신호가 전력단 구동기(5)로 공급된다. 상기 전력단 구동기(5)의 출력이, 부하(7)를 구동시키는 MOSFET H-브리지단(6)을 구동한다.
도 1의 시스템에서, 부하(7)로의 최대 왜곡되지 않은 출력을 생성하기 위한, 디지털 입력 신호의 피크 진폭(peak amplitude)(Vcc 볼트 피크-대-피크)이 A로서 명시될 수 있다. 이러한 구성에서, 출력 전력의 주요 제한은 전력단 드라이버 IC(5)의 전력 핸들링 능력에 따른 것이다.
도 2는 본 발명의 첫 번째 바람직한 실시예에 따르는 시스템을 도시하며, 상기 시스템은 전력 배율기 제어단(power multiplier control stage, 10)과, 스위칭단(switching stage, 11)과, 펄스 폭 변조기단(pulse width modulator stage, 12)과, 전력 구동기단(power driver stage, 13)과, 두 개의 전력 MOSFET(M1, M2)과, 인덕터(L1)와, 커패시터(C1)와, 부하(20)를 포함한다. 상기 펄스 폭 변조기단(12)과, 전력 구동기단(13)과, 두 개의 전력 MOSFET(M1, M2)은 증폭기단(amplifier stage)을 형성한다.
도2의 시스템에서, 디지털 오디오 입력 신호(30)는 전력 배율기 제어단(10)으로 공급되며, 상기 전력 배율기 제어단(10)은 신호 진폭에 예를 들어 3으로 곱하고, 신호의 레벨을 체크한다. 신호가 A 이하일 경우(이때 상기 A는 종래의 클래스 D 증폭기에서 전압 Vcc를 공급하기 위한 최대 피크-대-피크 왜곡되지 않은 출력을 생성하는 디지털 입력 신호의 피크 진폭이다), 멀티웨이 스위치(multiway switch) 인 것이 바람직한 스위칭단(11)은, 전압 1/2Vcc를 선택할 것이다.
신호의 레벨이 A를 초과할 경우, 상기 멀티웨이 스위치(11)는 접지(GND)로 스위칭할 것이며, 레벨 A가 3으로 곱해진 입력 신호의 결과치로부터 감산될 것이다. 레벨이 2A를 초과할 경우, 스위치(11)는 전압 -1/2Vcc를 선택할 것이며, 레벨 2A는 3으로 곱해진 신호의 결과로부터 감산될 것이다. 두 가지 모든 경우에서, 이러한 결과치는, PWM 프로세서 IC인 것이 바람직한 펄스 폭 변조기단(12)으로 전송될 것이다. 따라서 PWM 프로세서 IC(12)로의 입력의 진폭은 항상 A 이하로 유지되어, 어떠한 오버플로우(overflow)도 발생하지 않을 것이며, 시스템의 직선성 동작 범위(linear working range) 내에서 신호가 유지된다.
곱해진 신호가 펄스 폭 변조기(12)로 제공되어, 폭-변조된 펄스의 트레인(train)을 생성하며, 상기 트레인이 전력 구동기단으로 공급된다.
이와 유사하게, 입력 신호(30)의 네거티브 피크(negative peak)에 대하여, 상기 신호의 레벨이 -A, 또는 -2A를 초과하는 경우, 상기 멀티웨이 스위치(11)가 Vcc, 또는 3/2 Vcc로 각각 스위칭할 것이다. 또한, -A, 또는 -2A가 3이 곱해진 신호의 결과치로부터 감산될 것이며, 상기 결과치가 PWM 프로세서 IC(12)로 전송될 것이다.
전력 구동기단(13)이 전력 공급기 Vcc를 가로질러 직렬로 결합되어 있는 두 개의 MOSFET(M1, M2)을 구동한다. 상기 두 개의 MOSFET(M1, M2)의 연합은 인덕터(L1)의 제 1 종단으로 연결되어 있다. L1의 출력은 노드(2)에서 커패시터(C1)의 한 측으로 연결되어 있고, 또한 부하(20)의 하나의 단자로 연결되어 있다. 상기 커패시터(C1)의 다른 측은 접지로 연결되어 있다. 전력 배율기 제어(10)로부터의 디지털 출력이 스위칭단(11)으로 제공되며, 또한 상기 스위칭단(11)은 전압 공급원 Vcc, 3/2Vcc, 1/2Vcc, 접지, -1/2Vcc의 범위로 연결되어 있다.
전력 배율기 제어 유닛(10)에 의해 결정되는 바와 같이, 스위칭단(11)은 전압 공급원 중 하나를 선택하고, 상기 선택된 전압 레벨은 노드(1)에서 부하(20)의 제 2 측으로 제공된다. 상기 인덕터(L1)와 커패시터(C1)는 로우-패스 필터를 형성한다.
도 3은 진폭 A의 사인파 입력 신호가 오디오 입력 신호(30)로서 적용되는 경우, 도 2의 회로의 노드(2)에서의 신호의 도표를 도시하고 있다.
도 4는 노드(1)에서의 대응하는 신호의 도표를 나타낸다. 도 5는 도 2의 시스템에서 부하(20)를 가로지르는 대응하는 전체 신호의 도표와, BTL(bridge-tied load) 증폭기로부터의 신호의 파형을 도시한다. 도 6은 도 2의 시스템을 이용하여 하나의 도표에서, 노드(1)와 노드(2)에서의 신호와, 부하(20)를 가로지르는 신호를 나타낸다.
도 5에서 나타난 바와 같이, 도 2의 시스템을 이용하여 1.5Vcc의 피크 진폭이 획득되며, 이는 도 1에서 나타난 Vcc의 피크 진폭이 획득되는 종래의 시스템과 비교되고, 두 가지 경우 모두 동일한 집적 회로를 사용한다.
원 출력 전력
Figure 112007034078205-pct00001
전력 배율기 출력 전력
Figure 112007034078205-pct00002
Figure 112007034078205-pct00003
디지털 신호 프로세서를 이용하여, 전력 배율기 제어단(10)이 구현될 수 있기 때문에, 도 2의 시스템이 적정 알고리즘을 이용하여 쉽게 구현될 수 있다. 전력 배율기 제어단(10)을 PWM 프로세서(12) 내에 포함시키는 것이 가능하며, 또한 바람직하다. 왜냐하면, 이에 따라서, 요구되는 집적 회로의 수가 감소될 것이기 때문이다.
본 발명의 추가적인 바람직한 실시예에 따르는 시스템의 대안적 실시예가 도 7에서 나타난다. 도 7의 회로는, 스위칭된 전압의 수가 3으로, 즉, -1/2Vcc, 1/2Vcc 및 3/2Vcc로 감소되는 것을 제외하고 도 2에서 나타난 것과 동일하다.
도 7의 실시예에서, 전력 배율기 제어단(10)은 입력 신호를 5로 곱하며, 신호의 레벨을 체크한다. 신호가 A 이하일 경우, 멀티웨이 스위치(11)가 부하(20)의 제 1 측으로 제공될 전압 1/2Vcc를 선택할 것이다. 신호의 레벨이 A를 초과할 경우, 상기 멀티웨이 스위치(11)는 -1/2Vcc로 스위칭될 것이다. 동시에, 2A가 5로 곱해진 신호의 결과치로부터 감사되며, 이 결과치가 PWM 프로세서 IC(12)로 전송될 것이다.
이와 유사하게, 음(negative)의 측면에서, 레벨이 -A를 초과할 경우, 상기 멀티웨이 스위치(11)는 전압 3/2Vcc를 선택할 것이고, -2A가 5로 곱해진 신호의 결과치로부터 감산될 것이며, 이 결과치가 PWM 프로세서 IC(12)로 제공된다.
도 8은 진폭 A의 사인파 인력 신호가 디지털 오디오 입력 신호(30)로서 제공되는 경우, 도 7의 시스템의 노드(2)에서의 신호의 도표를 나타낸다.
도 9는 도 7의 시스템에서 노드(1)에서의 대응하는 신호의 도표를 나타내며, 도 10은 시스템의 노드(1)에서의 신호와, 노드(2)에서의 신호와, 부하(20)를 가로지르는 신호를 하나의 도표에서 도시한다.
도 11은 도 2와 7의 실시예와 구별되는 본 발명의 추가적인 바람직한 실시예를 도시하며, 이때 H-브리지의 단지 절반만 사용되는 도 2에서 도시된 실시예와 달리, MOSFET 드라이브는 전체 브리지를 포함한다.
도 11의 시스템에서, 디지털 입력 신호(30)는 전력 배율기 제어단(10)으로 제공되며, 이때 상기 제어단에서 신호는 곱해지고 샘플링된다. 도 2의 시스템에서와 같이, PWM 프로세서(12)의 동작 범위내에서 레벨을 유지하기 위해 요구되는 바, 신호 레벨의 진폭이 체크되고 조정된다. 곱해진 출력 신호가 PWM 프로세서(12)로 제공되며, 이로부터 폭 변조된 펄스가 존재하고, 상기 폭 변조된 펄스는 전력 구동기단(13)의 입력으로 제공된다. 이러한 단(13)으로부터의 출력이, MOSFET(M1, M2)로 제공될 뿐 아니라, 두 개의 추가적인 MOSFET(M3, M4)로 제공된다. M1과 M2는 전력 공급기 vcc를 가로질러 접지로 직렬 연결되어 있으며, 이 연합이 인덕터(L1)로 연결되며, 상기 인덕터의 제 2 단자가 커패시터(C1)의 제 1 단자로 연결되며, 노드(2)에서 부하(20)의 제 1 단자로 연결되어 있다. MOSFET(M3, M4)은 공급 Vcc를 가로질러 접지로 직렬 연결되어 있다. M3과 M4의 연합이 인덕터(L2)의 제 1 단자로 연결되어 있고, 상기 인덕터의 제 2 단자는 커패시터(C2)로 연결되어 있다. 커패시터(C1, C2)의 나머지 단자들은 접지로 연결되어 있다. L2의 제 2 단자는 노드(3)에서 스위칭 유닛(14)의 입력으로 추가 연결되어 있다. 스위칭 유닛(14)으로의 그 밖의 다른 전압 입력은 -1/2Vcc와 3/2Vcc이다. 스위칭 동작은 전력 배율기단(10)에 의해 제어된다.
도 11의 시스템에서의 동작 원리는 도 2의 실시예와 동일하나, 도 11의 구성에서, GND의 DC 전압과, 1/2 Vcc와, Vcc는, 3-웨이 스위치(14)로 연결된 H-브리지의 측으로의 부하의 노드(1)로 제공된다. 전력 구동기단(13)으로부터, L2 및 C2에 의해 형성된 로우-패스 필터를 통해 M3 및 M4로 제공되는 펄스 폭-변조된(PWM) 신호의 폭을 제어함으로써, DC 전압이 3-웨이 스위치(14)를 통해 제공된다. 이러한 DC 전압을 생성하기 위한 PWM 신호가 도 12에서 도시된다.
본 발명의 대안적인 바람직한 실시예가 도 13에서 나타난다. 이 실시예에서, 입력 신호(30)가 전력 배율기 제어(10)로 제공되며, 그 출력이 펄스 폭 변조기(12)로 제공된다. 이로부터 펄스 폭 변조된 펄스가 전력 구동기단(13)으로 제공되며, 상기 단의 출력이 서플라이를 가로질러 직렬 연결되어 있는 MOSFET(M1, M2)을 제어한다. MOSFET(M1, M2)의 연합은 인덕터(L1)의 제 1 단자로 연결되며, 제 2 단자는 부하(20)의 제 1 단자와 커패시터(C1)의 제 1 단자로 연결되어, 노드(2)를 형성한다. 전력 배율기 제어단(10)으로부터의 제어 출력은 펄스 폭 변조된 신호 생성기단(15)으로 제공되며, 상기 펄스 폭 변조된 신호 생성기단은 출력을 제공하여, 서플라이 3/2Vcc와 -1/2Vcc 사이에서 직렬로 연결되어 있는 또 다른 쌍인 MOSFET(M3, M4)를 구동할 수 있다. MOSFET(M3, M4)의 연합이 인덕터(L2)의 제 1 단자로 연결되며, 제 2 단자는 커패시터(C2)의 제 1 단자와 부하(20)의 제 2 단자로 연결되어 노드(1)를 형성한다. C1과 C2의 제 2 단자는 모두 접지로 연결되어 있다.
도 13의 실시예에서, DC 전압 -1/2Vcc, 접지, 1/2Vcc, Vcc, 3/2Vcc 간의 노드(1)로의 스위칭이 PWM 신호에 의해 제공된다.
PWM 신호의 폭을 제어함으로써, L2와 C2에 의해 형성되는 로우-패스 필터를 통한 발생기(15)가 도 14에서 나타난다.
도 14는 다양한 스위칭 전압에 대하여, 도 13의 시스템의 M3과 M4로 각각 적용된 펄스 폭 변조된 신호를 나타낸다.
-1/2Vcc의 스위칭 전압을 획득하기 위해, 상부 트랜지스터(upper transistor, M3)가 꺼지고, 하부 트랜지스터(lower transistor, M4)가 켜진다.
접지 상태를 얻기 위해, 하부 트랜지스터(M4)가 꺼지는 반면에 상부 트랜지스터(M3)는 사이클의 1/3에 동안 켜지고, 그 후 M4가 사이클의 나머지 2/3 동안 켜지는 반면에 M3이 꺼진다.
스위칭 전압 1/2Vcc를 획득하기 위해, M4가 꺼지는 반면에 M3가 사이클의 1/2 동안 켜지며, 그 후, M4가 켜지는 동안 M3가 사이클의 나머지 절반 동안 꺼진다.
스위칭 전압 Vcc를 획득하기 위해, M4가 꺼지는 반면에 M3가 사이틀의 2/3 동안 켜지고, 그 후, M3가 꺼지는 반면에 사이클의 나머지 1/3 동안 켜진다.
스위칭 전압 3/2Vcc를 획득하기 위해, M3는 켜지고, M4는 사이클의 지속 시간 동안 꺼진다.
본 발명의 추가적인 바람직한 실시예가 도 15에서 나타난다. DC 전압을 스위칭하기 위해, 스위칭 모드 전력 서플라이(Switching Mode Power Supply)가 사용된다. 도 2의 시스템에서와 같이, 신호 레벨의 진폭이 체크되어, PWM 프로세서(12)의 동작 범위 내에서 레벨을 유지하도록 요구되는 바와 같이 조정된다. 상기 디지털 오디오 입력 신호(30)는 상기 신호가 곱해지는 전력 배율기 제어단(10)으로 제공되 며, 그 후 곱해진 출력이 펄스 폭 변조기단(12)으로 제공된다. 상기 펄스 폭 변조기단(12)으로부터의 펄스 폭 변조된 펄스는, 서플라이를 가로질러 직렬로 연결된 한 쌍의 MOSFET 트랜지스터(M1, M2)를 구동시키는 전력 구동기단(13)으로 제공된다. 상기 MOSFET 트랜지스터(M1, M2)의 연합이 인덕터(L1)의 제 1 단자로 연결되며, 인덕터(L1)의 제 2 단자는 커패시터(C1)의 제 1 단자와, 부하(20)의 제 1 단자로 연결되어, 노드(2)를 형성할 수 있다.
전력 배율기 제어단(10)의 스위칭 출력이 스위칭 모드 전력 서플라이(16)로 제공되어, 출력 전압이 -1/2Vcc, 접지, 1/2Vcc, 3/2Vcc 사이에서 스위칭된다.
스위칭 모드 전력 서플라이(16)의 출력 전압이 부하(20)의 제 2 단자로 제공되어, 노드(1)를 형성하고, 커패시터(C1)의 제 2 단자가 접지로 연결된다. 도 15에서 나타난 스위칭 모드 전력 서플라이(16)로부터의 추가적인 출력 전압 V1, V2, V3은 기기 내의 또 다른 장치, 가령 마이크로제어기로 공급되는 또 다른 전압이다.
디지털 신호 프로세서를 이용하여, 전력 배율기 제어단(10)이 구현될 수 있기 때문에, 적정한 종래의 제어 알고리즘을 이용함으로써, 도 2, 7, 11, 13, 15의 시스템이 쉽게 구현될 수 있다.
도 16은 도 2, 7, 11, 13 및 15의 디지털 모드에서 동작하는 실시예와 달리 아날로그 모드에서 동작하는 본 발명의 추가적인 바람직한 실시예를 나타낸다. 도 16의 시스템은 클래스 D 아날로그 증폭기(23)를 포함하며, 이때 상기 클래스 D 아날로그 증폭기(23)는 제 1 입력(양)과, 제 2 입력(음)과, 스위칭단(24)과, 비교측 정기단(25)과, 추가적인 인터페이스단(26)과, 부하(27)와, 저항기(R9, R10)로 형성된 저항성 퍼텐셜 분할기 네트워크를 가지며, 상기 저항성 퍼텐셜 분할기 네트워크는 증폭기(23)의 이득의 역과 동치인 분할 비를 갖는다. 상기 비교측정기단(25)과 추가적인 인터페이스단(26)은 전력 배율기 제어단을 형성한다.
도 16의 시스템에서, 아날로그 입력 신호(19)는 이득 Gv를 갖는 클래스 D 아날로그 증폭기(23)의 음의 입력(negative input)으로 제공된다. 상기 아날로그 입력 신호(19)는 비교측정기단(25)으로 제공되며, 상기 비교측정기단에서, 신호는 양의 전압 서플라이 Vref와 음의 전압 서플라이 -Vref로부터 획득된 다수의 DC 전압과 비교된다. 비교측정기단(25) 내에서, 여섯 개의 저항기(R1~R6)의 직렬로 연결된 체인(chain)이 Vref와 -Vref 사이에 연결되어, 다수의 DC 전압을 제공할 수 있다. 저항기(R3, R4)의 연합이 접지에 연결되어 있다. 비교측정기단(25)내에서 4개의 비교측정기가 위치한다. 아날로그 입력 신호(19)가 각각의 비교측정기의 하나의 입력으로 제공되며, 각각의 비교측정기의 또 다른 입력이 저항기(R1 ~ R6)의 체인에서 연합으로 연결되며, 상기 연합은 R1과 R2, R2와 R3, R4와 R5 및 R5와 R6 사이의 연합이다. 저항기(R1~R6)의 저항값은 동일한 것이 바람직하다. 따라서 상기 신호는 전압 ±1/3Vref와 ±2/3Vref와 비교된다.
비교측정기의 출력은, 스위칭단(24)을 제어하기 위한 제어 회로를 포함할 수 있는 추가적인 단(26)으로 연결된다. 상기 단(26)의 출력은 스위칭단(24)으로 연결된다.
스위칭단(24)의 출력은 부하(27)의 제 1 단자(양의 단자)로 연결되며, 저항기(R9, R10)에 의해 형성되는 퍼텐셜 분할기의 저항기(R9)에 또한 연결되어 있다. R9와 R10 간의 연합은 클래스 D 아날로그 증폭기(23)의 제 1 단자(양의 단자)로 연결되어 있다. R10의 나머지 단자가 접지로 연결되어 있다. 부하(27)의 제 2 단자(음의 단자)의 출력이 클래스 D 아날로그 증폭기(23)의 출력으로 연결되어 있다.
도 16의 시스템에서, 클래스 D 증폭기(23)로의 공급 전압은 총 출력 전압 스윙의 1/3에 불과하다. 따라서 총 왜곡되지 않은 출력 전압이 ±Vcc일 경우, ±Vref의 입력 스윙이 ±Vcc의 왜곡되지 않은 출력을 제공하도록, Vref가 선택된다.
들어오는 신호(19)의 양의 편이(positive excursion)가 -2/3Vref를 초과할 경우, R5와 R6의 연합으로 연결된 비교측정기가, -2Vcc1과 동일한 -Vcc2의 출력을 제공하도록 스위칭단(24)을 설정하는 출력을 제공한다.
부하(27)의 제 1 단자(양의 단자)와 제 2 단자(음의 단자)에서의 파형이 도 16에서 나타난다. 도 16의 실시예에서, 클래스 D 증폭기(23)는, 증폭기 홀로 지정될 때보다 더 높은 출력 전력을 획득할 수 있다. 도 2 내지 15의 실시예에서와 같이, 증폭기로 제공되는 전압을 증가시키지 않고, 종래의 증폭기 설계도보다 더 높은 출력 전력을 생성하는 것, 또는 더 낮은 서플라이 전압에서 동일한 출력 전력을 생성하는 것이 가능하다.
저항기(R9, R10)간의 연합이 클래스 D 아날로그 증폭기(23)의 양의 단자로 연결되기 때문에, 증폭기(23)의 신호 출력의 최종 레벨이 증폭기(23)의 직선성 동작 범위 내에 존재하도록, 이러한 연합에서의 신호 레벨은 입력 신호 레벨에서 감 산된다.
본 발명의 실시예에 대한 다양한 수정예가 만들어질 수 있다. 예를 들어, 그 밖의 다른 구성요소와 방법의 단계들이 추가되거나 생략될 수 있다. 따라서, 본 발명이 특정 실시예를 이용하여 설명되었지만, 본 발명의 사상과 범위 내에서, 많은 변형예들이 청구항의 범위내에서 가능하다.

Claims (27)

  1. 증폭기용 전력 배율 장치에 있어서, 상기 전력 배율 장치는 제 1 출력 단자와 제 2 출력 단자를 포함하고, 상기 전력 배율 장치는
    전력 배율기 제어단(power multiplier control stage);
    상기 전력 배율기 제어단으로 연결된 증폭기단(amplifier stage); 및
    상기 전력 배율기 제어단으로 연결되며, 다수의 지정된 DC 전압 레벨 중 상기 제 1 출력 단자로 제공될 하나 이상의 것을 선택하도록 구성된 제 1 스위칭단;
    을 포함하며,
    상기 제 1 출력 단자와 제 2 출력 단자 사이에 연결되는 부하를 구동하기 위해, 상기 증폭기단은 상기 제 2 출력 단자로 연결되며,
    스위칭가능한 DC 전압 레벨을 상기 제 1 출력 단자로 제공하기 위해, 상기 제 1 스위칭단은 상기 제 1 출력 단자로 연결되는 것을 특징으로 하는 증폭기용 전력 배율 장치.
  2. 제 1 항에 있어서, 증폭기는
    상기 전력 배율기 제어단으로 연결되는 펄스 폭 변조기단(pulse width modulator stage),
    상기 펄스 폭 변조기단으로 연결되는 전력 구동기단(power driver stage), 그리고
    상기 전력 구동기단으로 연결되어 있는 제 2 스위칭단
    을 포함하며, 이때, 상기 제 2 스위칭단은, 상기 제 1 출력 단자와 제 2 출력 단자 사이에 연결되어 있는 부하를 구동하기 위해, 상기 제 2 출력 단자로 연결되는 것을 특징으로 하는 증폭기용 전력 배율 장치.
  3. 제 2 항에 있어서, 상기 제 2 스위칭단과 접지 사이에 연결되는 로우 패스 필터(low pass filter)를 더 포함하는 것을 특징으로 하는 증폭기용 전력 배율 장치.
  4. 제 2 항 또는 제 3 항에 있어서, 상기 제 2 스위칭단은 직렬로 연결된 둘 이상의 MOSFET을 포함하는 것을 특징으로 하는 증폭기용 전력 배율 장치.
  5. 삭제
  6. 제 2 항 또는 제 3 항에 있어서, 상기 전력 배율기 제어단은 배율기와, 감산기와, 가산기를 포함하는 것을 특징으로 하는 증폭기용 전력 배율 장치.
  7. 제 2 항 또는 제 3 항에 있어서, 상기 제 1 스위칭단을 통해, 다수의 스위칭 가능한 DC 전압 레벨을 상기 제 1 출력 단자로 제공하기 위해, 상기 전력 구동기단(power driver stage)과 상기 제 1 스위칭단으로 연결되는 제 3 스위칭단을 더 포함하는 것을 특징으로 하는 증폭기용 전력 배율 장치.
  8. 제 7 항에 있어서, 상기 제 3 스위칭단은 직렬로 연결가능한 둘 이상의 MOSFET을 포함하는 것을 특징으로 하는 증폭기용 전력 배율 장치.
  9. 제 2 항 또는 제 3 항에 있어서, 상기 제 1 스위칭단은 펄스 폭 변조되는 신호 발생기를 포함하는 것을 특징으로 하는 증폭기용 전력 배율 장치.
  10. 제 2 항 또는 제 3 항에 있어서, 상기 제 1 스위칭단은 스위칭 모드 전력 서플라이(switching mode power supply)를 포함하는 것을 특징으로 하는 증폭기용 전력 배율 장치.
  11. 제 2 항 또는 제 3 항에 있어서, 상기 증폭기단은 제 1 입력과 제 2 입력과 이득을 갖는 클래스 D 아날로그 증폭기를 포함하는 것을 특징으로 하는 증폭기용 전력 배율 장치.
  12. 제 11 항에 있어서, 상기 전력 배율기 제어단은 비교측정기단(comparator stage)과, 인터페이스단(interface stage)을 포함하는 것을 특징으로 하는 증폭기용 전력 배율 장치.
  13. 제 11 항에 있어서, 상기 증폭기의 상기 제 1 입력으로 연결되며, 상기 증폭기의 상기 이득의 역(inverse)에 대응하는 분할 비(division ratio)를 갖는 퍼텐셜 분할기(potential divider)를 더 포함하는 것을 특징으로 하는 증폭기용 전력 배율 장치.
  14. 제 1 출력 단자와 제 2 출력 단자를 갖는 디지털 증폭기 시스템으로부터의 출력을 증폭시키기 위한 방법에 있어서, 상기 방법은
    전력 배율기 제어단(power multiplier control stage)으로 입력 신호를 제공하는 단계;
    상기 전력 배율기 제어단에서 하나 이상의 신호를 생성하는 단계;
    상기 하나 이상의 신호 중 하나 이상의 이용하여, 증폭기단을 제어하는 단계;
    상기 증폭기단을 통해 상기 제 2 출력 단자를 구동하는 단계;
    상기 전력 배율기 제어단으로부터의 하나 이상의 신호를 이용하여 제 1 스위칭단을 제어하는 단계;
    다수의 전압 레벨로부터 하나 이상의 스위칭가능한 DC 전압 레벨을 상기 제 1 스위칭단에서 선택하는 단계; 및
    상기 제 1 출력 단자와 상기 제 2 출력 단자 사이에 연결되는 부하(load) 양단에서 왜곡되지 않은 파형을 생성하기 위해, 상기 하나 이상의 선택된 전압 레벨을 상기 제 1 출력 단자로 제공하는 단계;
    를 포함하며,
    상기 제 1 스위칭단에서 선택하는 단계는, 상기 제 1 출력 단자로 제공될 다수의 지정된 DC 전압 레벨 중 하나 이상을 선택하는 단계를 포함하는 것을 특징으로 하는 디지털 증폭기 시스템으로부터의 출력을 증폭시키기 위한 방법.
  15. 제 14 항에 있어서, 증폭기단을 제어하기 위한 단계는, 폭 변조된 펄스의 트레인(train)을 생성하기 위해, 상기 하나 이상의 신호 중 하나 이상을 이용하여, 펄스 폭 변조단(pulse width modulating stage)을 제어하는 단계를 포함하며,
    상기 제 2 추력 단자를 구동하는 단계는, 폭 변조된 펄스의 상기 트레인을 이용하여 제 2 스위칭단을 통해 상기 제 2 출력 단자를 구동하는 단계를 포함하는 것을 특징으로 하는 디지털 증폭기 시스템으로부터의 출력을 증폭시키기 위한 방법.
  16. 제 15 항에 있어서, 상기 제 1 출력 단자로 상기 펄스의 트레인을 제공하기에 앞서, 로우 패스 필터(low pass filter)에서, 상기 제 1 스위칭단으로부터의 상기 폭 변조된 펄스의 상기 트레인을 필터링하는 단계를 더 포함하는 것을 특징으로 하는 디지털 증폭기 시스템으로부터의 출력을 증폭시키기 위한 방법.
  17. 제 15 항 또는 제 16 항에 있어서, 상기 제 2 스위칭단에서 상기 제 2 출력 단자를 구동하는 단계는, 직렬로 연결된 둘 이상의 MOSFET을 구동하는 단계를 포함하는 것을 특징으로 하는 디지털 증폭기 시스템으로부터의 출력을 증폭시키기 위한 방법.
  18. 삭제
  19. 삭제
  20. 제 15 항 또는 제 16 항에 있어서, 상기 전력 구동기단(power driver stage)과 상기 제 1 스위칭단(switching stage)으로 연결되는 제 3 스위칭단을 이용하여, 제 1 스위칭단을 통해, 다수의 스위칭 가능한 DC 전압 레벨을 제 1 출력 단자로 제공하는 단계를 더 포함하는 것을 특징으로 하는 디지털 증폭기 시스템으로부터의 출력을 증폭시키기 위한 방법.
  21. 제 20 항에 있어서, 다수의 상기 레벨을 제공하는 상기 단계는, 직렬로 연결된 둘 이상의 MOSFET을 이용하는 단계를 포함하는 것을 특징으로 하는 디지털 증폭기 시스템으로부터의 출력을 증폭시키기 위한 방법.
  22. 제 15 항 또는 제 16 항에 있어서, 상기 제 1 스위칭단에서 상기 제 1 출력 단자로 제공될 하나 이상의 전압을 선택하는 단계는 다수의 펄스를 갖는 펄스 폭 변조된 신호를 생성하는 단계를 포함하며, 이때 각각의 펄스는 각각과 연계된 폭을 가지며, 상기 폭은 상기 전력 배율기 제어단에 의해 제어되는 것을 특징으로 하는 디지털 증폭기 시스템으로부터의 출력을 증폭시키기 위한 방법.
  23. 제 22 항에 있어서, 로우 패스 필터를 통해, 선택된 전압 레벨을 상기 제 1 출력 단자로 제공하기 위해, 상기 다수의 펄스를 이용하여 제 3 스위칭단을 구동하는 단계를 더 포함하는 것을 특징으로 하는 디지털 증폭기 시스템으로부터의 출력을 증폭시키기 위한 방법.
  24. 제 15 항 또는 제 16 항에 있어서, 상기 제 1 스위칭단에서 상기 제 1 출력 단자로 제공될 하나 이상의 전압을 선택하는 단계는, 상기 제 1 출력 단자로 제공될 지정 전압을 생성하기 위해, 스위칭 모드 전력 서플라이를 스위칭하는 단계를 포함하며, 이때, 상기 전압은 상기 전력 배율기 제어단으로부터의 하나 이상의 신호에 의해 결정되는 것을 특징으로 하는 디지털 증폭기 시스템으로부터의 출력을 증폭시키기 위한 방법.
  25. 제 15 항 또는 제 16 항에 있어서, 증폭기단의 출력이 상기 증폭기의 직선성 동작 범위(linear working range) 내에서 유지되도록 상기 제 2 단자를 구동하는 단계는, 상기 입력 신호를 상기 증폭기단의 음의 입력(negative input)으로 제공하는 단계와, 퍼텐셜 분할기(potential divider)를 통해, 스위칭단의 출력으로부터의 DC 전압을 증폭기단의 양의 입력(positive input)으로 제공하는 단계를 포함하는 것을 특징으로 하는 디지털 증폭기 시스템으로부터의 출력을 증폭시키기 위한 방법.
  26. 제 15 항 또는 제 16 항에 있어서, 상기 전력 배율기 제어단에서 하나 이상의 신호를 생성하는 단계는,
    상기 입력 신호를 지정 기준 값과 비교하여, 상기 입력 신호가 상기 기준 값을 초과할 경우, 입력 신호의 진폭에 따른 상기 제 1 스위칭단을 제어하기 위해, 상기 하나 이상의 제어 신호를 결정하는 단계를 포함하는 것을 특징으로 하는 디지털 증폭기 시스템으로부터의 출력을 증폭시키기 위한 방법.
  27. 제 26 항에 있어서, 상기 증폭기단은 이득을 가지며, 상기 방법은
    상기 하나 이상의 제어 신호를 이용하여 상기 증폭기단을 제어하는 단계를 더 포함하며, 상기 제어하는 단계는, 상기 제 1 스위칭단으로부터의 출력을 감쇠시켜서, 상기 증폭기단의 이득에 대응하는 만큼 감쇠된 신호를 제공하는 단계와, 상기 증폭기단으로부터의 신호 출력을 동작 범위 내에서 유지하기 위해, 상기 감쇠된 신호를 상기 입력 신호로부터 감산하는 단계를 포함하는 것을 특징으로 하는 디지털 증폭기 시스템으로부터의 출력을 증폭시키기 위한 방법.
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