KR101099859B1 - Ｓｓｄ장치 - Google Patents

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Abstract

SSD 장치는 제1 메모리 모듈, 제2 메모리 모듈, 제1 및 제2 메모리 모듈을 제어하는 방식을 결정하는 모듈 컨트롤러, 모듈 컨트롤러와 함께 탑재된 컨트롤 기판; 제1 메모리 모듈의 모듈 기판 및 컨트롤 기판이 접속되는 제1 커넥터, 제2 메모리 모듈의 모듈 기판 및 컨트롤 기판이 접속되는 제2 커넥터, 및 컨트롤 기판에 접속된 인터페이스 장치를 포함한다. 메모리 칩 및 메모리 컨트롤러는 제1 및 제2 메모리 모듈 각각의 모듈 기판의 일면 상에 탑재된다. 제1 메모리 모듈의 모듈 기판의 타면은 제2 메모리 모듈의 모듈 기판의 타면에 대향한다.
SSD 장치, RAID 시스템, 메모리 모듈, NAND

Description

ＳＳＤ장치{SSD APPARATUS}
<관련 출원의 상호 참조>
본 출원은 2008년 9월 24일자로 출원된 일본 특허 출원 제2008-244811호에 기초한 것으로서, 그 우선권을 주장하며, 그 전체 내용이 본 명세서에서 참조로서 포함된다.
본 발명은 SSD(Solid State Drive) 장치에 관한 것이다.
SSD 장치는, NAND형 플래시 메모리 등의 불휘발성 반도체 메모리를 사용하는 대용량의 데이터 기억 장치이다. SSD 장치는, 자기 기록식 HDD(Hard Disk Drive)와 동일한 인터페이스를 갖고 있기 때문에, 최근에는 대용량화, 저가격화 등에 의해 퍼스널 컴퓨터나 서버 등에 사용되기 시작하고 있다.
그런데, HDD의 확장적인 사용 방법으로서 RAID(Redundant Arrays of Inexpensive Disks) 방식이 있다(예를 들어, 일본 특허 공개 평8-203297호 공보 및 일본 특허 공개 평10-284684호 공보를 참조).
RAID의 주 목적은, 소용량 또는 일반적인 신뢰성의 하드 디스크를 복수대 사용하여, 대용량의 HDD 시스템 또는 고신뢰성의 HDD 시스템을 구축하는 것에 있다. 즉, RAID는 대용량 또는 고신뢰성의 HDD 시스템을 저비용으로 실현하는 방법으로서 유효한 기술이다.
RAID의 레벨은, RAIDO 내지 RAID6의 7종류가 있고, RAID 컨트롤러나 소프트웨어 등에 의해 그 레벨이 설정된다.
SSD 장치에 있어서도, 이와 같은 RAID 방식을 채용하는 것은 매우 유효하다. 즉, SSD 장치는, HDD 장치보다도 용량이 적기 때문에, RAID에 의해 용량을 크게 하면, SSD 장치를 HDD 장치에 가깝게 할 수 있다.
예를 들어, 현 시점에서, 케이싱 사이즈로 2.5인치의 HDD 장치의 용량은 500기가바이트인 것에 반해, 상기 사이즈의 SSD 장치의 용량은 128기가바이트이다.
따라서, RAID 방식에 의해, 2대의 SSD 장치를 조합한 SSD 시스템을 구축하면, SSD 시스템으로서는 256기가바이트가 되고, 또한 4대의 SSD 장치를 조합하여 SSD 시스템을 구축하면, SSD 시스템으로서는, 512기가바이트가 되기 때문에, SSD 장치를 HDD 장치에 가깝게 할 수 있다.
그러나, 이상의 논의는, SSD 장치를 데스크탑 PC(Personal Computer) 등의 내부 공간에 여유가 있는 대형 제품에 적용하는 경우를 전제로 한다. SSD 장치를 노트북 PC 등의 내부 공간에 여유가 없는 소형 제품에 적용하는 경우에는, 기본적으로 복수대의 SSD 장치를 제품 내에 탑재하는 것은 곤란하다.
본 발명의 일 태양에 따른 SSD 장치는 제1 메모리 칩과, 상기 제1 메모리 칩을 제어하는 제1 메모리 컨트롤러와, 일면측에 상기 제1 메모리 칩 및 상기 제1 메모리 컨트롤러를 탑재하는 제1 모듈 기판을 갖는 제1 메모리 모듈과; 제2 메모리 칩과, 상기 제2 메모리 칩을 제어하는 제2 메모리 컨트롤러와, 일면측에 상기 제2 메모리 칩 및 상기 제2 메모리 컨트롤러를 탑재하고, 타면측이 상기 제1 모듈 기판의 타면측에 대향하는 제2 모듈 기판을 갖는 제2 메모리 모듈과; 상기 제1 및 제2 메모리 모듈의 제어 방식을 결정하는 모듈 컨트롤러와; 상기 모듈 컨트롤러를 탑재하는 컨트롤 기판과; 상기 제1 모듈 기판과 상기 컨트롤 기판을 결합하는 제1 커넥터와; 상기 제2 모듈 기판과 상기 컨트롤 기판을 결합하는 제2 커넥터와; 상기 컨트롤 기판에 접속되는 인터페이스 장치와; 상기 모듈 컨트롤러로부터의 제어 신호에 기초하여, 상기 제1 메모리 모듈에 공급하는 제1 전원 전위 및 상기 제2 메모리 모듈에 공급하는 제2 전원 전위를 생성하는 전원 컨트롤러를 구비하고, 상기 전원 컨트롤러는 상기 컨트롤 기판에 탑재되고, 상기 제1 전원 전위가 상승하는 타이밍과 상기 제2 전원 전위가 상승하는 타이밍을 어긋나게 한다.
이하, 본 발명의 일 태양의 SSD 장치가 첨부 도면을 참조하여 자세하게 설명될 것이다.
1. 개요
본 발명의 예에서는, 1대의 SSD 장치 내에, 제1 및 제2 메모리 모듈과, 이들의 제어 방식을 결정하는 모듈 컨트롤러를 탑재하는 컨트롤 기판을 배치함으로써, RAID 시스템을 1대의 SSD 장치 내에 실현한다.
또한, 제1 및 제2 메모리 모듈은, 모두 모듈 기판의 일면측에 메모리 칩과 이것을 제어하는 메모리 컨트롤러를 갖는다. 즉, 제1 및 제2 메모리 모듈이 동일 기능을 갖기 때문에, 예를 들어 각각의 메모리 모듈을, 성능이 보증되어 있는 기존 의 유닛으로 구성할 수 있다.
이로 인해, 신규로 투자되는 개발비, 재료비 등의 비용을 억제할 수 있어, 저비용으로 조립시의 불량이 거의 발생하지 않는 RAID 시스템을 실현할 수 있다.
또한, 제1 및 제2 메모리 모듈과는 별도로, 제1 및 제2 메모리 모듈의 제어 방식을 결정하는 모듈 컨트롤러를 탑재하는 컨트롤 기판을 설치한다. 또한, 제1 및 제2 모듈 기판의 타면측을 대향시켜, 이들 모듈 기판과 컨트롤 기판을 커넥터로 결합한다.
이로 인해, 모듈 컨트롤러로부터 각각의 메모리 모듈로의 신호 전송을 고속의 동일한 속도로 행할 수 있어, 고성능화를 도모할 수 있다.
또한, 제1 및 제2 메모리 모듈 내에 전원 칩을 탑재하고, 제1 메모리 모듈의 전원이 상승하는 타이밍과 제2 메모리 모듈의 전원이 상승하는 타이밍을 다르게 하면, SSD 장치의 전원이 상승할 때에 발생하는 소위 러시 전류의 피크치를 억제할 수 있기 때문에, 전원 장치에 과대한 부담을 주지 않고, 안정한 동작을 실현할 수 있다.
그런데, 본 발명의 예에서는, SSD 장치의 인터페이스에 제한은 없다.
단, 인터페이스 장치는, 예를 들어 SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SAS(Serial Attached Small computer system interface) 및 USB(Universal Serial Bus) 중에서 선택되는 적어도 1개의 슬롯을 갖고 있는 것이 바람직하다.
또한, 컨트롤 기판에 대해서는, 그 양면측에 부품을 탑재하는 것이 가능하 다. 예를 들어, 컨트롤 기판의 일면측에 모듈 컨트롤러를 탑재하고, 컨트롤 기판의 타면측에 인터페이스 장치를 탑재하면, 규격화된 케이싱 내에 모든 부품을 탑재할 수 있다.
여기서, 규격화된 케이싱(예를 들어, 1.8인치 사이즈, 2.5인치 사이즈 등)은, SSD 장치의 취급을 용이하게 하기 위한 것이기 때문에, 그러한 케이싱을 사용하는 것이 보다 바람직하지만, 예를 들어 SSD 장치를 노트북 PC 등에 탑재할 때에는, 그러한 케이싱이 없어도 되는 경우도 있다. 이로 인해, 케이싱은, 본 발명에 필수적인 구성 요건으로는 되지 않는다.
2. 1대의 SSD 장치 내에서 RAID 시스템을 구축하는 기술
도 1은, 대형 제품 내에서 RAID 시스템을 구축하는 경우와 소형 제품 내에서 RAID 시스템을 구성하는 경우를 비교하여 나타내고 있다.
대형 제품의 대표예인 데스크탑 PC는, 내부 공간에 여유가 있기 때문에, 그 내부에는, 복수(본 예에서는 2대)의 SSD 장치 SSD1, SSD2가 배치된다. 따라서, 이들 SSD 장치 SSD1, SSD2를 마더 보드(1) 상에 탑재된 RAID 컨트롤러(칩)(2)에 의해 제어하면, RAID 시스템이 구축된다.
이에 반해, 소형 제품의 대표예인 노트북 PC에서는, 내부 공간에 여유가 없기 때문에, 그 내부에 배치하는 것이 가능한 SSD 장치의 개수는 1대가 한도이다. 따라서, 1대의 SSD 장치 SSD 내에서 RAID 시스템을 구축할 필요가 있다.
그것을 위해서는, 1대의 SSD 장치 SSD 내에, 적어도 RAID 컨트롤러(칩)와 복수개의 메모리 컨트롤러(칩)를 배치해야만 한다.
예를 들어, 1개의 메모리 칩의 용량이 16기가바이트이며, 1개의 메모리 컨트롤러에 의해 8개의 메모리 칩을 제어하는 경우에 대해 고려한다.
이 경우, 1대의 SSD 장치 SSD로 256기가바이트를 실현하기 위해서는, 1대의 SSD 장치 SSD 내에, 1개의 RAID 컨트롤러(1 칩)(2)와, 2개의 메모리 컨트롤러(2 칩)(3A, 3B)와, 16개의 메모리 칩(4A-0 내지 4A-7, 4B-0 내지 4B-7)을 배치해야만 한다.
또한, 이들 외에, 전원 칩 등도 필요하게 된다.
따라서, 1대의 SSD 장치 SSD 내에서 RAID 시스템을 구축하기 위해서는, 이들의 칩을 어떻게 레이아웃하는지가 중요해진다.
ㆍ 제1안
도 2는, 양면 실장을 채용하는 안이다.
케이싱은 하부 커버(10A) 및 상부 커버(10B)로 구성된다.
NAND 컨트롤러(NAND-CONT)(13A), NAND 칩(메모리 칩)(14A), 전원 칩(PWR)(15) 및 인터페이스 장치(16)는 인쇄 회로 기판(11)의 일면측에 탑재된다. RAID 컨트롤러(RAID-CONT)(12), NAND 컨트롤러(NAND-CONT)(13B) 및 NAND 칩(메모리 칩)(14B)은 인쇄 회로 기판(11)의 타면측에 탑재된다.
이 안의 특징은, 한정된 공간 내에 RAID 시스템을 실현하기 위해, 1매의 인쇄 회로 기판(11)의 양면을 칩의 실장면으로서 사용한 것에 있다.
이 경우, 인쇄 회로 기판(11)의 일면측에 NAND 컨트롤러(13A) 및 NAND 칩(14A)으로 이루어지는 유닛이 배치되고, 그 타면측에 NAND 컨트롤러(13B) 및 NAND 칩(14B)으로 이루어지는 유닛이 배치된다.
그러나, 양면 실장에서는, 1개의 인쇄 회로 기판(11)에 대해 2회의 리플로우(양면 리플로우) 공정이 적용된다.
예를 들어, 1회째의 리플로우 공정에서, 인쇄 회로 기판(11)의 일면측에 NAND 컨트롤러(13A), NAND 칩(14A) 및 전원 칩(15)을 납땜하고, 2회째의 리플로우 공정에서, 인쇄 회로 기판(11)의 타면측에 RAID 컨트롤러(12), NAND 컨트롤러(13B) 및 NAND 칩(14B)을 납땜한다.
제1안에 따르면, 1대의 SSD 장치 SSD 내에서 RAID 시스템을 구축할 수 있다.
ㆍ 제2안
도 3은, 2매의 인쇄 회로 기판의 집적 방식을 채용하는 안이다.
케이싱은 하부 커버(10A) 및 상부 커버(10B)로 구성된다.
RAID 컨트롤러(RAID-CONT)(12), NAND 컨트롤러(NAND-CONT)(13A), NAND 칩(메모리 칩)(14A), 전원 칩(PWR)(15) 및 인터페이스 장치(16)는 인쇄 회로 기판(11A)의 일면측에 탑재된다. NAND 컨트롤러(NAND-CONT)(13B) 및 NAND 칩(메모리 칩)(14B)은 인쇄 회로 기판(11B)의 일면측에 탑재된다.
인쇄 회로 기판(11A, 11B)의 타면측을 대향시킨 상태에서, 양자 사이에는 박형 커넥터(17)가 배치된다. 박형 커넥터(17)의 개수에 관해서는, 통상은 1개이지만, 신호 분할의 형편에 따라, 본 예와 같이, 복수개라도 상관없다.
이 안의 특징은, 양면 실장의 문제점을 해소하기 위해, 2매의 인쇄 회로 기판(11A, 11B)을 집적하여 사용한 것에 있다.
이 경우, 인쇄 회로 기판(11A)의 일면측에 RAID 컨트롤러(12), NAND 컨트롤러(3A) 및 NAND 칩(14A)으로 이루어지는 유닛이 배치되고, 인쇄 회로 기판(11B)의 일면측에 NAND 컨트롤러(13B) 및 NAND 칩(14B)으로 이루어지는 유닛이 배치된다.
제2안에서는, 제1안에 비해, 열 스트레스(heat stress)가 억제되기 때문에, 칩의 신뢰성이 향상되는 동시에, 열 스트레스에 의한 인쇄 회로 기판의 휨에 의한 문제도 발생하지 않는다. 또한, 신호의 간섭이 거의 발생하지 않아, 시스템의 신뢰성이 향상된다.
제2안에 있어서도, 1대의 SSD 장치 SSD 내에서 RAID 시스템을 구축할 수 있다.
ㆍ 제3안
도 4는, 집적 방식의 개량판으로서의 안이다.
케이싱은 하부 커버(10A) 및 상부 커버(10B)로 구성된다.
NAND 컨트롤러(NAND-CONT)(13A), NAND 칩(메모리 칩)(14A) 및 전원 칩(PWR)(15A)은 인쇄 회로 기판(모듈 기판)(11A)의 일면측에 탑재된다. NAND 컨트롤러(NAND-CONT)(13B), NAND 칩(메모리 칩)(14B) 및 전원 칩(PWR)(15B)은 인쇄 회로 기판(모듈 기판)(11B)의 일면측에 탑재된다.
인쇄 회로 기판(11A, 11B)의 타면측은 서로 대향한다. 여기서, 인쇄 회로 기판(11A, 11B) 사이에는 절연 시트를 개재시켜도 된다.
2매의 인쇄 회로 기판(11A, 11B)과는 별도로, RAID 컨트롤러(RAID-CONT)(12)를 탑재하는 컨트롤 기판(18)이 설치된다. 인쇄 회로 기판(11A)과 컨트롤 기 판(18)은 커넥터(19A, 19A')에 의해 서로 결합된다. 인쇄 회로 기판(11B)과 컨트롤 기판(18)은 커넥터(19B, 19B')에 의해 서로 결합된다.
커넥터(19A, 19A', 19B, 19B')는 FPC(가요성 인쇄 회로), 얇은 리지드 기판, 다이렉트 접속식 커넥터 등으로 구성된다.
이 안의 특징은, 집적 방식의 문제점을 해소하기 위해, 2매의 인쇄 회로 기판(11A, 11B)과는 별도로, RAID 컨트롤러(12)를 탑재하는 컨트롤 기판(18)을 새롭게 설치한 것에 있다.
이 경우, 첫번째로, 2매의 인쇄 회로 기판(11A, 11B)의 레이아웃을 동일하게 할 수 있다. 즉, 각각의 인쇄 회로 기판(11A, 11B)을 동일 기능을 갖는 메모리 모듈로 할 수 있다.
따라서, 예를 들어 각각의 메모리 모듈을, 성능이 보증되어 있는 기존의 유닛으로 구성하면, 저비용으로 고신뢰성의 RAID 시스템을 실현할 수 있다.
두번째로, 2매의 인쇄 회로 기판(모듈 기판)(11A, 11B)의 타면측을 대향시켜, 이들 인쇄 회로 기판(11A, 11B)과 컨트롤 기판(18)을 커넥터(19A, 19A', 19B, 19B')에 의해 결합한다.
이로 인해, 2매의 인쇄 회로 기판(11A, 11B) 사이에 박형 커넥터가 불필요하고, 저비용화를 실현할 수 있다. 또한, RAID 컨트롤러(모듈 컨트롤러)(12)로부터 각각의 메모리 모듈로의 신호 전송을 고속의 동일한 속도로 행할 수 있어, 고성능화를 도모할 수 있다.
세번째로, 인쇄 회로 기판(11A, 11B)의 모듈화에 의해, 각각의 메모리 모듈 내에는 전원 칩이 탑재되게 된다. 이것을 이용하여, 각각의 메모리 모듈의 전원이 상승하는 타이밍을 다르게 하면, SSD 장치의 전원이 상승할 할 때에 발생하는 러시 전류의 피크치를 억제할 수 있기 때문에, 안정한 동작을 실현할 수 있다.
제3안에 있어서도, 1대의 SSD 장치 SSD 내에서 RAID 시스템을 구축할 수 있다.
3. 실시예
(1) 전체 구성
도 5는, 본 발명의 실시예에 관한 SSD 장치의 분해도를 도시하고 있다.
규격화된 케이싱(예를 들어, 1.8인치 사이즈, 2.5인치 사이즈 등)은 하부 커버(10A) 및 상부 커버(10B)로 구성된다.
신규로 투자하는 개발비, 재료비 등의 비용을 억제하기 위해, 성능이 보장되어 있는 기존의 유닛을 그대로 메모리 모듈(21A, 21B)로서 사용한다. 즉, 메모리 모듈(21A, 21B)의 구조(구성 요소, 레이아웃)는 동일하다.
메모리 모듈(21A)은, 예를 들어 도 4의 NAND 컨트롤러(13A), NAND 칩(14A) 및 전원 칩(15A)을 포함하고 있고, 메모리 모듈(21B)은, 예를 들어 도 4의 NAND 컨트롤러(13B), NAND 칩(14B) 및 전원 칩(15B)을 포함하고 있다.
메모리 모듈(21A, 21B)은, 인쇄 회로 기판의, 칩이 탑재되어 있지 않은 타면측이 대향되는 상태로 된다. 메모리 모듈(21A, 21B) 사이에는 절연 시트(22)가 배치된다.
컨트롤 기판(RAID 컨트롤 기판)(18) 상에는, 메모리 모듈(21A, 21B)의 제어 방식, 예를 들어 RAID0 내지 RAID6을 결정하는 RAID 컨트롤러(모듈 컨트롤러)(12)가 탑재된다.
또한, 컨트롤 기판(18) 상에는, 예를 들어 SATA, PATA, SAS, USB 등에 대응한 슬롯을 갖는 인터페이스 장치(16)가 탑재된다.
메모리 모듈(21A)과 컨트롤 기판(18)은 FPC(Flexible Printed Circuits) 커넥터 등의 커넥터(19A, 19A')에 의해 서로 결합된다. 마찬가지로, 메모리 모듈(21B)과 컨트롤 기판(18)은 FPC 커넥터 등의 커넥터(19B, 19B')에 의해 서로 결합된다.
메모리 모듈(21A, 21B) 내의 인쇄 회로 기판 및 컨트롤 기판(18)은, 예를 들어 FPC 기판, 리지드 기판 등으로 구성된다. 이들 기판은 다층 구조인 것이 바람직하다.
메모리 모듈(21A, 21B) 및 컨트롤 기판(18)을 하부 커버(10A) 및 상부 커버(10B)에 끼워 넣고, 이들을 나사 등의 고정 부품(23)으로 고정하면, SSD 장치가 완성된다.
(2) 레이아웃
도 6 및 도 7은, SSD 장치 내의 부품의 레이아웃을 도시하는 도면이다.
이들의 도면에서는, 상부 커버를 제거한 상태의 SSD 장치의 구성을 도시하고 있다. 메모리 모듈(21B)은 상부 커버측에 배치된다. 하부 커버(10A)측에 배치되는 메모리 모듈은, 메모리 모듈(21B)에 숨겨진 상태로 되어 있기 때문에, 도시되어 있지 않다.
메모리 모듈(21B)의 인쇄 회로 기판(모듈 기판)(11B) 및 컨트롤 기판(18)은 나사 등의 고정 부품(23)에 의해 하부 커버(10A)에 고정된다. 인쇄 회로 기판(11B) 및 컨트롤 기판(18)은 나란히 배치되어, 커넥터(19B, 19B')에 의해 결합된다.
RAID 컨트롤러(12)는 컨트롤 기판(18)의 상부 커버측의 일면 상에 배치된다. 인터페이스 장치(16)는 컨트롤 기판(18)의 하부 커버(10A)측의 타면 상에 배치된다.
인쇄 회로 기판(11B)의 상부 커버측의 일면 상에는, 1개의 NAND 컨트롤러(NAND-CONT)(13B), 8개의 NAND 칩(메모리 칩)(14B) 및 1개의 전원 칩(PWR)(15B)이 배치된다.
NAND 컨트롤러(13B) 및 전원 칩(15B)은, 고속화(신호선의 기생 용량이나 기생 저항 등의 저감)를 위해, 커넥터(19B)의 근방에 배치된다.
8개의 NAND 칩(14B)은 NAND 컨트롤러(13B) 및 전원 칩(15B)을 둘러싸도록, 본 예에서는, NAND 컨트롤러(13B) 및 전원 칩(15B)의 2개의 변을 따라 배치된다.
8개의 NAND 칩(14B)의 레이아웃은, NAND 컨트롤러(13B) 및 전원 칩(15B)으로부터 각각의 칩까지의 거리의 차가 작아지도록 하는 것이 바람직하다.
또한, 하부 커버(10A)측에 배치되는 메모리 모듈의 구조(구성 요소, 레이아웃 등)는 메모리 모듈(21B)과 동일하다.
(3) 상세도
도 8은, 본 발명의 실시예에 관한 SSD 장치의 단면도를 도시하고 있다. 도 9는, 본 발명의 실시예에 관한 SSD 장치의 메모리 모듈과 컨트롤 기판의 상세도를 도시하고 있다.
하부 커버(10A) 및 상부 커버(10B)에 의해 케이싱이 구성되고, 케이싱 내에, 본 발명에 관한 제1 및 제2 메모리 모듈 및 컨트롤 기판(18)이 배치된다.
제1 메모리 모듈은, NAND 컨트롤러(NAND-CONT)(13A), NAND 칩(메모리 칩)(14A), 전원 칩(PWR)(15A), 및 이들을 탑재하는 인쇄 회로 기판(모듈 기판)(11A)으로 구성된다.
제2 메모리 모듈은, NAND 컨트롤러(NAND-CONT)(13B), NAND 칩(메모리 칩)(14B), 전원 칩(PWR)(15B), 및 이들을 탑재하는 인쇄 회로 기판(모듈 기판)(11B)으로 구성된다.
컨트롤 기판(18)은 RAID 컨트롤러(RAID-CONT)(12) 및 인터페이스 장치(16)를 탑재한다.
인쇄 회로 기판(11A)과 컨트롤 기판(18)은 커넥터(19A, 19A')에 의해 서로 결합된다. 인쇄 회로 기판(11B)과 컨트롤 기판(18)은 커넥터(19B, 19B')에 의해 서로 결합된다.
(4) 전력 절약화 기술
본 발명의 실시예에 관한 SSD 장치에 적용 가능한 전력 절약화 기술에 대해 설명한다.
도 10은, 전력 절약 SSD 시스템을 도시하고 있다.
이 시스템의 특징은, 컨트롤 기판(18) 상에 전원 컨트롤러(52)를 탑재한 것 에 있다. 전원 컨트롤러(52)는 단독의 칩일 수도 있고, 예를 들어 전원 컨버터와 함께 1 칩 내에 수납될 수도 있다.
제1 메모리 모듈(21A), 즉 NAND 컨트롤러(메모리 컨트롤러)(13A), NAND 칩(메모리 칩)(14A), 전원 칩(15A) 및 커넥터(19A, 19A')에 대해서는, 상술한 실시예와 동일하다.
제2 메모리 모듈(21B), 즉 NAND 컨트롤러(메모리 컨트롤러)(13B), NAND 칩(메모리 칩)(14B), 전원 칩(15B) 및 커넥터(19B, 19B')에 대해서도, 상술한 실시예와 동일하다.
전원 전위(예를 들어, 5V) V1은, 인터페이스 장치(예를 들어, SATA 인터페이스 장치)(16)를 통해, 전원 컨버터(51)에 입력된다.
전원 컨버터(51)에서는, 전원 전위 V1을 전원 전위(예를 들어, 3.3V) V2로 변환한다. 전원 전위 V2는, 모듈 컨트롤러(12)에 공급되는 동시에 전원 컨트롤러(52)에 입력된다.
여기서, 인터페이스 장치(16)에 따라서는, 전원 컨버터(51)를 생략하는 것도 가능하다. 전원 컨버터(51)를 생략할 수 있는 경우에는, 예를 들어 외부로부터 인터페이스 장치(16)를 통해 공급되는 전원 전위가 V2(예를 들어, 3.3V)인 경우이다.
전원 컨트롤러(52)는, 모듈 컨트롤러(12)로부터의 제어 신호(PWR-CONT)에 기초하여, 제1 메모리 모듈(21A)에 공급하는 전원 전위 V2A와, 제2 메모리 모듈(21B)에 공급하는 전원 전위 V2B를 생성한다.
전원 전위 V2A는, 커넥터(예를 들어, SATA 커넥터)(19A, 19A')를 경유하여, 제1 메모리 모듈(21A) 내의 전원 칩(PWR)(15A)에 공급된다. 전원 칩(15A)은, 전원 전위 V2A에 기초하여, NAND 컨트롤러(13A)에 부여하는 전원 전위 V2 및 NAND 칩(14A)에 부여하는 전원 전위 V3을 생성한다.
전원 전위 V2B는, 커넥터(예를 들어, SATA 커넥터)(19B, 19B')를 경유하여, 제2 메모리 모듈(21B) 내의 전원 칩(PWR)(15B)에 공급된다. 전원 칩(15B)은, 전원 전위 V2B에 기초하여, NAND 컨트롤러(13B)에 부여하는 전원 전위 V2 및 NAND 칩(14A)에 부여하는 전원 전위 V3을 생성한다.
여기서, 전원 컨트롤러(52)는, 제1 메모리 모듈(21A)에 공급하는 전원 전위 V2A가 상승되는 타이밍과, 제2 메모리 모듈(21B)에 공급하는 전원 전위 V2B가 상승되는 타이밍을 어긋나게 하는 기능을 갖는다.
도 11은, 전원 컨트롤러의 제1 회로예를 도시하고 있다.
전원 컨트롤러(52)는, 저항 소자 R1, R2, R5, 캐패시터 C1, C2 및 P 채널 MOS 트랜지스터 Q1, Q2로 구성된다. 저항 소자 R3 및 캐패시터 C3은 제1 메모리 모듈(21A)의 등가 회로이고, 저항 소자 R4 및 캐패시터 C4는 제2 메모리 모듈(21B)의 등가 회로이다.
본 예에서는, 캐패시터 C1, C2의 용량치를 다르게 하는 것, 또는 저항 소자 R1, R2의 저항치를 다르게 함으로써, 전원 전위 V2A가 상승되는 타이밍과 전원 전위 V2B가 상승되는 타이밍을 어긋나게 할 수 있다.
도 12는, 도 11의 전원 컨트롤러의 동작 파형도이다.
이 파형도는, 도 11의 회로도에 있어서, 캐패시터 C1의 용량치를 캐패시터 C2의 용량치보다도 작게 하고, 또한 저항 소자 R1, R3의 저항치 및 캐패시터 C3의 용량치를, 각각 저항 소자 R2, R4의 저항치 및 캐패시터 C4의 용량치와 동등하게 한 경우의 예이다.
전원 전위 V1이 "H(high)"인 상태에 있어서, 우선, 제어 신호(PWR-CONT)가 "H"로부터 "L(low)"이 되면, P 채널 MOS 트랜지스터 Q1, Q2가 온 상태가 된다. 이로 인해, 전원 전위 V2A, V2B는 점차 상승하지만, 이때의 상승 시간은 서로 다르다.
즉, 전원 전위 V2B측의 회로의 캐패시터 C2의 용량치가 전원 전위 V2A측의 회로의 캐패시터 C1의 용량치보다도 크기 때문에, 전원 전위 V2B측의 회로의 시정수가 전원 전위 V2A측의 회로의 시정수보다도 커진다.
따라서, 전원 전위 V2B가 상승되는 타이밍은, 전원 전위 V2A가 상승되는 타이밍보다도 늦어진다.
이에 의해, 각각의 공급원 V1의 러시 전류 Irush의 피크치는, 전원 전위 V2A, V2B가 상승되어 파형이 동일한 경우(러시 전류의 피크치는 전원 전위 V2A의 상승에 기인하는 러시 전류의 피크치의 2배가 됨)에 비해, 피크 발생의 타이밍이 어긋남으로써 작아진다.
또한, 전원 전위 V2B의 상승 시간(예를 들어, 10msec 정도)이, 전원 전위 V2A의 상승 시간(예를 들어, 2 내지 3msec 정도)보다도 길어짐으로써, 전원 전위 V2B의 상승에 기인하는 러시 전류 Irush의 전류량이 적어져, 저소비 전력화에 공헌할 수 있다.
도 13은, 전원 컨트롤러의 제2 회로예를 도시하고 있다.
전원 컨트롤러(52)는 저항 소자 R1, R2, R6, R7, 캐패시터 C1, C2 및 P 채널 MOS 트랜지스터 Q1, Q2로 구성된다. 저항 소자 R3 및 캐패시터 C3은 제1 메모리 모듈(21A)의 등가 회로이고, 저항 소자 R4 및 캐패시터 C4는 제2 메모리 모듈(21B)의 등가 회로이다.
본 예에서는, 캐패시터 C1, C2의 용량치를 다르게 하거나 저항 소자 R1, R2의 저항치를 다르게 함으로써, 전원 전위 V2A가 상승되는 타이밍과 전원 전위 V2B가 상승되는 타이밍을 어긋나게 할 수 있다.
상술한 제1 회로예에서는, 제어 신호 PWR-CONT에 의해, 전원 전위 V2A를 생성하는 회로와 전원 전위 V2B를 생성하는 회로의 양쪽을 활성화하였지만, 제2 회로예에서는, 제어 신호 PWR-CONT1에 의해 전원 전위 V2A를 생성하는 회로를 활성화하고, 제어 신호 PWR-CONT2에 의해 전원 전위 V2B를 생성하는 회로를 활성화한다.
본 예에서는, 2개의 제어 신호 PWR-CONT1, PWR-CONT2를 활성화하는 타이밍을 다르게 함으로써, 전원 전위 V1에 대해, 전원 전위 V2A가 상승되는 타이밍과 전원 전위 V2B가 상승되는 타이밍을 어긋나게 할 수 있다.
도 14는, 도 13의 전원 컨트롤러의 동작 파형도이다.
이 파형도는, 도 13의 회로도에 있어서, 제어 신호 PWR-CONT1을 활성화하는 타이밍을 제어 신호 PWR-CONT2를 활성화하는 타이밍보다도 빠르게 하고, 또한 저항 소자 R1, R3의 저항치 및 캐패시터 C1, C3의 용량치를, 각각, 저항 소자 R2, R4의 저항치 및 캐패시터 C2, C4의 용량치와 동등하게 한 경우의 예이다.
전원 전위 V1이 "H"인 상태에 있어서, 우선 제어 신호 PWR-CONT1이 활성화된다. 즉, 제어 신호 PWR-CONT1이 "H"로부터 "L"이 된다. 그러면, P 채널 MOS 트랜지스터 Q1이 온 상태가 된다.
이에 의해, 전원 전위 V2A가 점차 상승한다. 이때, 일정한 크기의 러시 전류 Irush가 발생한다.
전원 전위 V2A의 상승에 기인하는 러시 전류 Irush의 피크치는, 저항 소자 R1, R3의 저항치 및 캐패시터 C1, C3의 용량치에 의해 결정되는 시정수에 의존한다.
다음에, 제어 신호 PWR-CONT2가 활성화된다. 즉, 제어 신호 PWR-CONT2가 "H"로부터 "L"이 된다. 그러면, P 채널 MOS 트랜지스터 Q2가 온 상태가 된다.
이에 의해, 전원 전위 V2B가 점차 상승한다. 이때에도, 일정한 크기의 러시 전류 Irush가 발생한다.
전원 전위 V2B의 상승에 기인하는 러시 전류 Irush의 피크치는, 저항 소자 R2, R4의 저항치 및 캐패시터 C2, C4의 용량에 의해 결정되는 시정수에 의존한다.
따라서, 각각의 공급원 V1의 러시 전류 Irush의 피크치는, 전원 전위 V2A, V2B가 상승되어 파형이 동일한 경우(러시 전류의 피크치는 전원 전위 V2A, V2B의 상승에 기인하는 러시 전류의 피크치의 2배가 됨)에 비해, 피크 발생의 타이밍이 어긋남으로써 작아진다.
4. 응용예
본 발명의 예에 관한 SSD 장치에 따르면, 인쇄 회로 기판(모듈 기판)과는 별 도로, RAID 컨트롤러를 탑재하는 컨트롤 기판을 설치하고 있기 때문에, 제1 및 제2 메모리 모듈을, 성능이 보증되어 있는 기존의 유닛으로 구성할 수 있다.
이로 인해, 1대의 SSD 장치 내에서 간단하게 RAID 시스템을 구축할 수 있는 동시에, SSD 장치를 하나부터 다시 설계할 필요가 없기 때문에, 제품으로서의 완성도가 높아진다.
또한, 설계 자원을 저감할 수 있기 때문에, 짧은 납기내의 개발이 가능하게 된다. 또한, 종래의 SSD 제품의 기술을 유용할 수 있기 때문에, 성능 대 비용면에서, 고성능인 제품을 제공할 수 있다.
또한, 인터페이스에 제한을 마련하지 않음으로써, SSD 장치의 적용 범위의 확대를 도모하는 것이 가능하다.
예를 들어, 도 15에 SSD 장치의 적용 범위의 확대예를 나타낸다.
부호 30은 SSD 장치, 31A는 제1 메모리 모듈, 31B는 제2 메모리 모듈, 32는 모듈 컨트롤러, 33은 컨트롤 기판, 34는 노트북 PC를 나타내고 있다.
도 15의 (a)는 SSD 장치(30)의 인터페이스를 SATA에 대응시킨 것이다. 이 경우, SSD 장치(30)는, 예를 들어 노트북 PC(34)의 2차 기억 메모리로서, 본래의 기능을 감당할 수 있다.
도 15의 (b)는 SSD 장치(30)의 인터페이스를 SATA와 USB에 대응시킨 것이다. 이 경우, SSD 장치(30)는, USB의 인터페이스를 유효하게 함으로써, USB 메모리로서 사용할 수 있다.
단, 모듈 컨트롤러(32)는, SATA와 USB의 2개의 인터페이스에 대응할 수 있는 것이 필요하다.
또한, 컨트롤 기판의 설계에 자유도가 있기 때문에, SSD 장치의 조립을 고려하여 컨트롤 기판의 설계를 행할 수 있다.
또한, 제1 및 제2 메모리 모듈 내의 칩에 관해서는, 신뢰성 향상을 위해 다음의 기술을 적용하는 것도 가능하다.
예를 들어, 도 16에 신뢰성 향상을 위한 기술의 예를 도시한다.
본 예에서는, 리플로우 공정에 의해, 칩(예를 들어, NAND 컨트롤러, NAND 칩, 전원 칩 등)(41)을 인쇄 회로 기판(11A, 11B) 상에 탑재한 후, 범프(땜납)(42) 사이에 수지(43)를 흘려 넣고, 이 수지(43)를 경화시킨다. 이에 의해, 인쇄 회로 기판(11A, 11B)과 칩(41)의 결합을 강화하는 동시에, 범프(42)를 파괴나 부식 등으로부터 보호할 수 있다.
또한, RAID 컨트롤러(모듈 컨트롤러)(12)로부터 제1 및 제2 메모리 모듈로의 신호 전송을 고속의 동일한 속도로 행할 수 있어, 고성능화를 도모할 수 있다.
또한, 제1 메모리 모듈의 전원이 상승하는 타이밍과 제2 메모리 모듈의 전원이 상승하는 타이밍을 다르게 함으로써, SSD 장치의 전원이 상승할 할 때에 발생하는 러시 전류의 피크치를 억제하여, 전력 절약화를 도모할 수 있다.
5. 기타
본 발명의 예에 관한 SSD 장치는, 반도체 메모리가 NAND형 플래시 메모리인 경우에 유효하지만, 반도체 메모리는 NAND형 플래시 메모리에 한정되지 않는다. 즉, 본 발명의 예에 관한 메모리 모듈은, 불휘발성 반도체 메모리로서의 메모리 칩 과 이들을 제어하는 메모리 컨트롤러를 갖고 있으면 된다.
불휘발성 반도체 메모리로서는, 예를 들어 ReRAM(Resistive RAW), MRAM(Magnetic RAM), PRAM(Phase change RAM), FeRAM(Ferromaagnetic RAM) 등을 사용할 수 있다.
또한, 복수의 메모리 모듈의 제어 방식을 결정하는 모듈 컨트롤러에 대해서도, RAID 방식에 따르는 RAID 컨트롤러에 한정되지 않는다.
6. 결론
본 발명에 따르면, 1대의 SSD 장치 내에서 RAID 시스템을 구축할 수 있다.
본 기술 분야의 당업자라면 부가적인 장점 및 변경들을 용이하게 도출해 낼 것이다. 따라서, 광의의 관점에서의 본 발명은 본 명세서에 예시되고 기술된 상세한 설명 및 대표 실시예들에 한정되는 것은 아니다. 따라서, 첨부된 청구 범위들 및 그 균등물들에 의해 정의된 바와 같은 총괄적인 발명의 개념의 요지 또는 범위로부터 벗어나지 않고 다양한 변경이 가능하다.
도 1은 RAID 시스템의 예를 도시하는 도면.
도 2는 1대의 SSD 장치 내에서 RAID 시스템을 구축하는 제1안을 도시하는 도면.
도 3은 1대의 SSD 장치 내에서 RAID 시스템을 구축하는 제2안을 도시하는 도면.
도 4는 1대의 SSD 장치 내에서 RAID 시스템을 구축하는 제3안을 도시하는 도면.
도 5는 SSD 장치의 분해도.
도 6은 SSD 장치 내의 부품의 레이아웃을 도시하는 도면.
도 7은 SSD 장치 내의 부품의 레이아웃을 도시하는 도면.
도 8은 SSD 장치의 단면도.
도 9는 SSD 장치의 상세도.
도 10은 전력 절약 SSD 시스템을 나타내는 회로도.
도 11은 전원 컨트롤러의 회로도.
도 12는 도 11의 전원 컨트롤러의 동작 파형도.
도 13은 전원 컨트롤러의 회로도.
도 14는 도 13의 전원 컨트롤러의 동작 파형도.
도 15는 SSD 장치의 확장 사용예를 나타내는 도면.
도 16은 칩의 신뢰성 향상을 위한 기술을 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
1 : 마더 보드
2, 12 : RAID 컨트롤러
11: 인쇄 회로 기판
17 : 박형 커넥터
18 : 컨트롤 기판
22 : 절연 시트

Claims (20)

  1. 제1 메모리 칩과, 상기 제1 메모리 칩을 제어하는 제1 메모리 컨트롤러와, 일면측에 상기 제1 메모리 칩 및 상기 제1 메모리 컨트롤러를 탑재하는 제1 모듈 기판을 갖는 제1 메모리 모듈과,
    제2 메모리 칩과, 상기 제2 메모리 칩을 제어하는 제2 메모리 컨트롤러와, 일면측에 상기 제2 메모리 칩 및 상기 제2 메모리 컨트롤러를 탑재하고, 타면측이 상기 제1 모듈 기판의 타면측에 대향하는 제2 모듈 기판을 갖는 제2 메모리 모듈과,
    상기 제1 및 제2 메모리 모듈의 제어 방식을 결정하는 모듈 컨트롤러와,
    상기 모듈 컨트롤러를 탑재하는 컨트롤 기판과,
    상기 제1 모듈 기판과 상기 컨트롤 기판을 결합하는 제1 커넥터와,
    상기 제2 모듈 기판과 상기 컨트롤 기판을 결합하는 제2 커넥터와,
    상기 컨트롤 기판에 접속되는 인터페이스 장치와,
    상기 모듈 컨트롤러로부터의 제어 신호에 기초하여, 상기 제1 메모리 모듈에 공급하는 제1 전원 전위 및 상기 제2 메모리 모듈에 공급하는 제2 전원 전위를 생성하는 전원 컨트롤러를 구비하고,
    상기 전원 컨트롤러는 상기 컨트롤 기판에 탑재되고, 상기 제1 전원 전위가 상승하는 타이밍과 상기 제2 전원 전위가 상승하는 타이밍을 어긋나게 하는 것을 특징으로 하는 SSD 장치.
  2. 제1항에 있어서,
    상기 제1 메모리 모듈, 상기 제2 메모리 모듈, 상기 모듈 컨트롤러, 상기 컨트롤 기판, 상기 제1 커넥터, 상기 제2 커넥터 및 상기 인터페이스 장치는 케이싱 내에 배치되는, SSD 장치.
  3. 제1항에 있어서,
    상기 인터페이스 장치는 SATA, PATA, SAS 및 USB 중에서 선택되는 적어도 하나의 슬롯을 갖고 있는, SSD 장치.
  4. 제1항에 있어서,
    상기 컨트롤 기판의 일면측에 상기 모듈 컨트롤러가 탑재되고, 상기 컨트롤 기판의 타면측에 상기 인터페이스 장치가 탑재되는, SSD 장치.
  5. 삭제
  6. 제1항에 있어서,
    상기 제1 및 제2 메모리 모듈의 제어 방식은 RAID 방식인, SSD 장치.
  7. 제2항에 있어서,
    상기 케이싱은 규격화된 케이싱인, SSD 장치.
  8. 제2항에 있어서,
    상기 케이싱은 하부 커버 및 상부 커버로 이루어지는, SSD 장치.
  9. 제1항에 있어서,
    상기 제1 및 제2 모듈 기판 각각은 인쇄 회로 기판인, SSD 장치.
  10. 제1항에 있어서,
    상기 제1 모듈 기판의 상기 타면과 상기 제2 모듈 기판의 상기 타면 사이에 절연 시트를 더 포함하는, SSD 장치.
  11. 제1항에 있어서,
    상기 제1 및 제2 커넥터 각각은 가요성 인쇄 회로 기판, 얇은 리지드 기판, 다이렉트 접속식 커넥터 중 하나인, SSD 장치.
  12. 제1항에 있어서,
    상기 제1 및 제2 모듈 기판의 레이아웃은 동일한, SSD 장치.
  13. 제1항에 있어서,
    상기 제1 및 제2 모듈 기판은 동일한 기능을 갖는, SSD 장치.
  14. 제1항에 있어서,
    상기 제1 메모리 컨트롤러는 상기 제1 메모리 칩보다 상기 제1 커넥터에 더 가까운, SSD 장치.
  15. 제1항에 있어서,
    상기 제2 메모리 컨트롤러는 상기 제2 메모리 칩보다 상기 제2 커넥터에 더 가까운, SSD 장치.
  16. 삭제
  17. 제1항에 있어서,
    상기 전원 컨트롤러는 저항 소자, 캐패시터 및 MOS 트랜지스터를 포함하는, SSD 장치.
  18. 제1항에 있어서,
    노트북 PC에 탑재되는, SSD 장치.
  19. 제1항에 있어서,
    상기 제1 및 제2 메모리 칩 각각은 NAND형 플래시 메모리인, SSD 장치.
  20. 제1항에 있어서,
    상기 제1 모듈 기판의 일면 상에 탑재된 제1 전원 칩, 상기 제2 모듈 기판의 상기 일면 상에 탑재된 제2 전원 칩을 더 포함하고,
    상기 제1 및 제2 전원 칩 각각은 수지에 의해 보호되는 범프들을 갖는, SSD 장치.
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