JPS63106984A - メモリカ−トリツジ - Google Patents
メモリカ−トリツジInfo
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- JPS63106984A JPS63106984A JP61251995A JP25199586A JPS63106984A JP S63106984 A JPS63106984 A JP S63106984A JP 61251995 A JP61251995 A JP 61251995A JP 25199586 A JP25199586 A JP 25199586A JP S63106984 A JPS63106984 A JP S63106984A
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- board
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- semiconductor elements
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Links
- 239000004065 semiconductor Substances 0.000 claims abstract description 53
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 238000010030 laminating Methods 0.000 abstract 1
- 238000005476 soldering Methods 0.000 abstract 1
- 239000004020 conductor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/14—Structural association of two or more printed circuits
- H05K1/144—Stacked arrangements of planar printed circuit boards
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はメモリカートリッジに係り、特に多数のメモリ
用半導体素子を搭載した複数枚のメモリ基板と制御用半
導体素子を搭載した制御基板とを積層して筐体に収容し
た大容量メモリカートリッジに関する。
用半導体素子を搭載した複数枚のメモリ基板と制御用半
導体素子を搭載した制御基板とを積層して筐体に収容し
た大容量メモリカートリッジに関する。
ワードプロセッサ、ＮＣ工作機械、ｐｏｓターミナル、
その他のデータ処理装置に用いるデータファイルとして
、所謂メモリカートリッジが開発されている。
その他のデータ処理装置に用いるデータファイルとして
、所謂メモリカートリッジが開発されている。
この種のメモリカートリッジはメモリ用半導体素子とそ
の制御用半導体素子、バッテリーその他の必要な素子を
適宜形状の筺体に収容し、該筐体に外部利用機器と接続
してデータ等の授受を行うためのコネクタを備えたもの
である。
の制御用半導体素子、バッテリーその他の必要な素子を
適宜形状の筺体に収容し、該筐体に外部利用機器と接続
してデータ等の授受を行うためのコネクタを備えたもの
である。
メモリカートリッジの形状は、その利用形態に応じて多
様のものが商品化されているが、半導体製造技術の進展
に伴って半導体素子自体の小型化。
様のものが商品化されているが、半導体製造技術の進展
に伴って半導体素子自体の小型化。
薄型化がなされ、平面形状がＩＤカードなどと同サイズ
のものが出現するようになっている。
のものが出現するようになっている。
第８図は、従来のメモリカートリッジの一例の外形を示
す斜視図であって、１５は筺体（ケース）、１６はコネ
クタ、１７は基板、１８は半導体素子、１９はバックア
ップ用のバッテリー、２０はコネクタ端子である。
す斜視図であって、１５は筺体（ケース）、１６はコネ
クタ、１７は基板、１８は半導体素子、１９はバックア
ップ用のバッテリー、２０はコネクタ端子である。
同図において、メモリカートリッジは基板１７上に複数
個のメモリ用半導体素子、制御用半導体素子などの半導
体素子１日を搭載し、かつメモリ用半導体素子の記憶保
持動作が必要なものである場合にはそのバックアップ用
のバッテリー１９を内蔵しである。このメモリカートリ
ッジは、利用機器に装着したときに、該利用機器側に設
けられたコネクタと接続してデータの授受を行うコネク
タ１６を備えていることは前記のとおりである。
個のメモリ用半導体素子、制御用半導体素子などの半導
体素子１日を搭載し、かつメモリ用半導体素子の記憶保
持動作が必要なものである場合にはそのバックアップ用
のバッテリー１９を内蔵しである。このメモリカートリ
ッジは、利用機器に装着したときに、該利用機器側に設
けられたコネクタと接続してデータの授受を行うコネク
タ１６を備えていることは前記のとおりである。
なお、この種のメモリカートリッジに関する従来例とし
ては、実開昭６０−１８４０００号公報に記載のものを
挙げることができる。
ては、実開昭６０−１８４０００号公報に記載のものを
挙げることができる。
〔発明が解決ようとする問題点〕
上記従来のメモリカートリッジは、それに搭載する半導
体素子、とくにメモリ用の半導体素子の小型化に限界が
あることから、その記憶容量（以下、単に容量と称す）
を増加させるためには、カートリッジのサイズを大きく
する外なく、とくにＩＣカードと同等の平面サイズとす
る場合には、全体容量には自ら制限があって、現在では
０．５ＭＢ（メガバイト）が限度となっている。
体素子、とくにメモリ用の半導体素子の小型化に限界が
あることから、その記憶容量（以下、単に容量と称す）
を増加させるためには、カートリッジのサイズを大きく
する外なく、とくにＩＣカードと同等の平面サイズとす
る場合には、全体容量には自ら制限があって、現在では
０．５ＭＢ（メガバイト）が限度となっている。
なお、上記した平面面積を大きくして容量を増加させる
方法では、その使い勝手が悪くなり、また、厚さに比べ
て面積が大となるので強度的に弱くなるので、基板とし
て強度の大きな専用基板を必要とする等の問題がある。
方法では、その使い勝手が悪くなり、また、厚さに比べ
て面積が大となるので強度的に弱くなるので、基板とし
て強度の大きな専用基板を必要とする等の問題がある。
本発明は、使い勝手の観点からＩｃカードと同様の面積
サイズとすると共に、ＩＣカード用としての汎用の基板
を用いて、その厚さを可能な限り薄くした大容量（１Ｍ
Ｂ以上）のメモリカートリッジを提供することを目的と
する。
サイズとすると共に、ＩＣカード用としての汎用の基板
を用いて、その厚さを可能な限り薄くした大容量（１Ｍ
Ｂ以上）のメモリカートリッジを提供することを目的と
する。
上記目的は、汎用の基板を複数個用い、これら基板に多
数のメモリ用半導体素子を搭載すると共に、制御用半導
体素子を搭載した制御基板を前記メモリ用半導体素子と
積層し、各基板相互間の空間を有効に利用して筐体内に
収容せしめることによって達成される。
数のメモリ用半導体素子を搭載すると共に、制御用半導
体素子を搭載した制御基板を前記メモリ用半導体素子と
積層し、各基板相互間の空間を有効に利用して筐体内に
収容せしめることによって達成される。
既存のＩＣカード用基板を用い、これに多枚の半導体素
子を搭載して積層するものであるため、厚さ自体は多少
増加するものの、使い勝手のよい大容量のメモリカート
リッジを構成できる。
子を搭載して積層するものであるため、厚さ自体は多少
増加するものの、使い勝手のよい大容量のメモリカート
リッジを構成できる。
以下、本発明の実施例を図面を用いて説明する。
第１図は本発明の一実施例を示す斜視図であって、ｌは
筐体（ケース）、２はバッテリー、３はメモリ基板、４
は制御基板、５はメモリ用半導体素子、６は制御用半導
体素子、７は連結ピン、８はコネクタ、９はスルーホー
ルである。
筐体（ケース）、２はバッテリー、３はメモリ基板、４
は制御基板、５はメモリ用半導体素子、６は制御用半導
体素子、７は連結ピン、８はコネクタ、９はスルーホー
ルである。
同図において、メモリ基板３は４枚の基板３ ａ ＋３
ｂ、３ｃ、３ｄから成り、各メモリ基板には多数のメモ
リ用半導体素子５，５．・・・・・・がそれぞれ搭載さ
れており、各メモリ基板はその半導体搭載側の面を同一
方向（図では下向き）にして積層される。また、制御基
板４には制御用半導体素子６が搭載され（図では１個）
、その半導体搭載側の面を前記メモリ基板３０半導体搭
載側の面と対向する方向（図では上向き）にして基板３
ｂと３Ｃとの間に間挿して積層される。
ｂ、３ｃ、３ｄから成り、各メモリ基板には多数のメモ
リ用半導体素子５，５．・・・・・・がそれぞれ搭載さ
れており、各メモリ基板はその半導体搭載側の面を同一
方向（図では下向き）にして積層される。また、制御基
板４には制御用半導体素子６が搭載され（図では１個）
、その半導体搭載側の面を前記メモリ基板３０半導体搭
載側の面と対向する方向（図では上向き）にして基板３
ｂと３Ｃとの間に間挿して積層される。
また、制御基板４にはコネクタ８が接続されている。
上記のように積層した各基板は、それらの一端（図では
コネクタの位置と反対の側）に形成しである導体に設け
たスルーホール９に連結ピン７を介してハンダ付けされ
相互に電気的に接続されている。
コネクタの位置と反対の側）に形成しである導体に設け
たスルーホール９に連結ピン７を介してハンダ付けされ
相互に電気的に接続されている。
連結ピン７で接続した複数のメモリ基板３と制御基板４
は、図に２点鎖線で示した筺体１内に収容されると共に
バッテリー２を該筺体１内に収納する。
は、図に２点鎖線で示した筺体１内に収容されると共に
バッテリー２を該筺体１内に収納する。
コネクタ８は筺体１の前方端において外部に開口し、利
用機器側のコネクタとの接続に備える。
用機器側のコネクタとの接続に備える。
第２図はメモリ基板の平明図であって、３はメモリ基板
、５はこの基板に搭載された複数のメモリ用半導体、９
はスルーホールである。
、５はこの基板に搭載された複数のメモリ用半導体、９
はスルーホールである。
同図において、メモリ用半導体素子５，５．・・・・・
・は、メモリ基板３上に形成した配線パターン（図示せ
ず）にボンディングされ、該配線パターンはスルーホー
ル９を形成した部分の導体パターンと適宜に接続され、
１枚のメモリ基板で、例えば１個のメモリ用半導体素子
５を３２ＫＢの容量としたとき、該基板３に８個のメモ
リ用半導体素子を搭載すれば、基板当りのメモリ容量は
２５６ＫＢとなる。
・は、メモリ基板３上に形成した配線パターン（図示せ
ず）にボンディングされ、該配線パターンはスルーホー
ル９を形成した部分の導体パターンと適宜に接続され、
１枚のメモリ基板で、例えば１個のメモリ用半導体素子
５を３２ＫＢの容量としたとき、該基板３に８個のメモ
リ用半導体素子を搭載すれば、基板当りのメモリ容量は
２５６ＫＢとなる。
従って、この実施例では、メモリ基板３を４枚実装する
から、総容量約ＩＭＢのメモリカートリッジを構成でき
ることになる。
から、総容量約ＩＭＢのメモリカートリッジを構成でき
ることになる。
第３図は制御基板の平面図であって、４は制御基板、６
は制御用半導体素子、８はコネクタ、９はスルーホール
である。この基板もまた、図示しない配線パターンにポ
ンディングされ、この配線パターンと接続するスルーホ
ール９を介して前記メモリ基板と接続されると共に、コ
ネクタ８の端子（図示せず）に接続される。また、制御
基板の交換により、ビンアサインをユーザの要求に対し
て自由に変換することができる。なお、メモリ用半導体
素子の配線も、スルーホール９と連結ピン７を介して、
適宜にコネクタ８のピンに接続される。
は制御用半導体素子、８はコネクタ、９はスルーホール
である。この基板もまた、図示しない配線パターンにポ
ンディングされ、この配線パターンと接続するスルーホ
ール９を介して前記メモリ基板と接続されると共に、コ
ネクタ８の端子（図示せず）に接続される。また、制御
基板の交換により、ビンアサインをユーザの要求に対し
て自由に変換することができる。なお、メモリ用半導体
素子の配線も、スルーホール９と連結ピン７を介して、
適宜にコネクタ８のピンに接続される。
第４図は第１図のＡ−Ａ断面図であって、第１図と同一
符号は同一部分に対応している。なお、同図は構造を明
確にするため、筐体に収容される部品のサイズ及び相互
の間隔、筐体との間のスペース等は誇張して示しである
。
符号は同一部分に対応している。なお、同図は構造を明
確にするため、筐体に収容される部品のサイズ及び相互
の間隔、筐体との間のスペース等は誇張して示しである
。
同図に示したように、メモリ基板３ａ、３ｂ。
３ｃ、３ｄはそのメモリ用半導体素子５の搭載側の面を
同一方向にして積層し、該基板３ａ、３ｂと３ｃ、３ｄ
の間に制御基板４を、その制御用半導体素子６がメモリ
用基板３ｂの前記メモリ用半導体素子５が搭載されてい
る部分を避けたスペースに位置する様に間挿してメモリ
基板３ａ、３ｂと３ｃ、３ｄとともに積層される。
同一方向にして積層し、該基板３ａ、３ｂと３ｃ、３ｄ
の間に制御基板４を、その制御用半導体素子６がメモリ
用基板３ｂの前記メモリ用半導体素子５が搭載されてい
る部分を避けたスペースに位置する様に間挿してメモリ
基板３ａ、３ｂと３ｃ、３ｄとともに積層される。
第５図、第６図及び第７図は、メモリカートリッジの外
観を示す上面図、裏面図及び正面図であって、１は筐体
、８はコネクタ、１０はライトプロテクトスイッチ、１
）は筐体固定ネジである。
観を示す上面図、裏面図及び正面図であって、１は筐体
、８はコネクタ、１０はライトプロテクトスイッチ、１
）は筐体固定ネジである。
同図に示す各サイズの具体例を挙げれば、次のようにな
る。 Ｌ＝ ８６ｍ、 Ｗ−５４１）ｎ、 Ｈ−１５ｍ
ｍ。
る。 Ｌ＝ ８６ｍ、 Ｗ−５４１）ｎ、 Ｈ−１５ｍ
ｍ。
このサイズのうち、ＬとＷは所謂ＩＣカードと同サイズ
であり、この様なサイズとすることによって、使い勝手
は非常に良好なものとなる。
であり、この様なサイズとすることによって、使い勝手
は非常に良好なものとなる。
なお、メモリ基板は従来のＩＣカード用として開発され
た汎用の片面実装基板であり、そのサイズは第２図に示
したように、７４．２（ｍｍ）Ｘ４６．４（ｔｍ ）で
あり、メモリ用半導体素子として用いるＩＣのサイズは
例えば１３．８４ （ｆｌ） Ｘ １）．６８（ｍ）
Ｘ ２．１６ （ＷＭ、 Ｍ Ａ Ｘ ）のものを使用
することにより、基板１枚当り８個のＩＣを搭載し、４
枚のメモリ基板に制御基板を積層して前記サイズＨ＝１
５ｍ以内に十分納めることができる。
た汎用の片面実装基板であり、そのサイズは第２図に示
したように、７４．２（ｍｍ）Ｘ４６．４（ｔｍ ）で
あり、メモリ用半導体素子として用いるＩＣのサイズは
例えば１３．８４ （ｆｌ） Ｘ １）．６８（ｍ）
Ｘ ２．１６ （ＷＭ、 Ｍ Ａ Ｘ ）のものを使用
することにより、基板１枚当り８個のＩＣを搭載し、４
枚のメモリ基板に制御基板を積層して前記サイズＨ＝１
５ｍ以内に十分納めることができる。
以上説明した実施例によれば、上下２枚のメモリ基板３
ａ、３ｂと３’ｃ、３ｄの間に制御用半導体素子６を搭
載した制御基板４を配し、各基板の一端部に基板間接続
用のスルーホールを設けた構成としたことによって、筐
体の内部空間を有効に利用して、ＩＭＢの容量を持ちな
が極めてコンパクトな大容量メモリカートリッジを提供
することができるものである。
ａ、３ｂと３’ｃ、３ｄの間に制御用半導体素子６を搭
載した制御基板４を配し、各基板の一端部に基板間接続
用のスルーホールを設けた構成としたことによって、筐
体の内部空間を有効に利用して、ＩＭＢの容量を持ちな
が極めてコンパクトな大容量メモリカートリッジを提供
することができるものである。
本発明は以上説明した実施例に限らず、種々の構成変更
が可能なことは明らかである。
が可能なことは明らかである。
例えば、上記実施例ではメモリ基板の数を４枚としたが
、これに限ることはなく、２枚あるいは３枚、５枚・・
・・・・等、必要に応じて増減して、ユーザの要求に合
わせた容量とすることができるものである。また、制御
用半導体素子を搭載する制御基板も、必ずしも必須とす
るものではなく、メモリ基板の一部を利用するようにし
てもよいものである。
、これに限ることはなく、２枚あるいは３枚、５枚・・
・・・・等、必要に応じて増減して、ユーザの要求に合
わせた容量とすることができるものである。また、制御
用半導体素子を搭載する制御基板も、必ずしも必須とす
るものではなく、メモリ基板の一部を利用するようにし
てもよいものである。
さらに、各基板間の接続を、スルーホールと連結ピンを
用いるものに限らず、コネクタ、フレキシブル配線板、
あるいは導電性ゴム等を用いてもよい。
用いるものに限らず、コネクタ、フレキシブル配線板、
あるいは導電性ゴム等を用いてもよい。
以上説明したように、本発明によれば、ＩＣカードサイ
ズの平面サイズで、しかも厚さ１５ｍ以下の筐体寸法で
ＩＭＢもの大容量のメモリカートリッジを得ることがで
き、しかも使用する基板を既存の汎用基板とすることで
コストを大幅に低減し、使い勝手を格段に向上させたメ
モリカートリッジを提供することができる。
ズの平面サイズで、しかも厚さ１５ｍ以下の筐体寸法で
ＩＭＢもの大容量のメモリカートリッジを得ることがで
き、しかも使用する基板を既存の汎用基板とすることで
コストを大幅に低減し、使い勝手を格段に向上させたメ
モリカートリッジを提供することができる。
第１図は本発明の一実施例を示す斜視図、第２図はメモ
リ基板の平面図、第３図は制御基板の平面図、第４図は
第１図のＡ−Ａ断面図、第５図。 第６図、第７図はメモリカートリッジの外観を示す上面
図、裏面図、正面図、第８図は従来のメモリカートリッ
ジの外形の一例を示す斜視図である。 １・・・・・・筐体、２・・・・・・バッテリー、３・
・・・・・メモリ基板、４・・・・・・制御基板、５・
・・・・・メモリ用半導体素子、６・・・・・・制御用
半導体素子、７・・・・・・連結ピン、８・・・・・・
コネクタ、９・・・・・・スルーホール、１０・・・・
・・ライトプロテクトスイッチ。 第 １ 図 第２図 第３図 第４図 第５図
リ基板の平面図、第３図は制御基板の平面図、第４図は
第１図のＡ−Ａ断面図、第５図。 第６図、第７図はメモリカートリッジの外観を示す上面
図、裏面図、正面図、第８図は従来のメモリカートリッ
ジの外形の一例を示す斜視図である。 １・・・・・・筐体、２・・・・・・バッテリー、３・
・・・・・メモリ基板、４・・・・・・制御基板、５・
・・・・・メモリ用半導体素子、６・・・・・・制御用
半導体素子、７・・・・・・連結ピン、８・・・・・・
コネクタ、９・・・・・・スルーホール、１０・・・・
・・ライトプロテクトスイッチ。 第 １ 図 第２図 第３図 第４図 第５図
Claims (1)
- （１）基板と、基板上に実装したメモリ用の半導体素子
及び制御用半導体素子と、外部接続用のコネクタと、筐
体とから成るメモリカートリッジにおいて、前記基板は
メモリ用半導体素子を複数搭載した複数枚のメモリ基板
及び制御用半導体素子を搭載した制御基板とから成り、
前記複数個のメモリ基板はメモリ用半導体素子を搭載し
た側の面が同一方向となる如く積層され、前記制御基板
は制御用半導体素子を搭載した側の面が前記メモリ基板
のメモリ用半導体素子を搭載した側の面と対向すると共
に搭載した制御用半導体素子を前記メモリ用半導体素子
の搭載位置を避けた空間に位置する如く前記メモリ基板
と共に積層して前記筐体中に収容したことを特徴とする
メモリカートリッジ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61251995A JPS63106984A (ja) | 1986-10-24 | 1986-10-24 | メモリカ−トリツジ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61251995A JPS63106984A (ja) | 1986-10-24 | 1986-10-24 | メモリカ−トリツジ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63106984A true JPS63106984A (ja) | 1988-05-12 |
Family
ID=17231081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61251995A Pending JPS63106984A (ja) | 1986-10-24 | 1986-10-24 | メモリカ−トリツジ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63106984A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02108296A (ja) * | 1988-09-09 | 1990-04-20 | Philips Gloeilampenfab:Nv | 記憶蓄積モジュール |
| US5460772A (en) * | 1991-12-27 | 1995-10-24 | Nippon Steel Chemical Co., Ltd. | Process for multilayer blow molding |
| JP2010079445A (ja) * | 2008-09-24 | 2010-04-08 | Toshiba Corp | Ｓｓｄ装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58111166A (ja) * | 1981-12-24 | 1983-07-02 | Canon Inc | Ｒｏｍパツク |
| JPS5848097B2 (ja) * | 1982-02-17 | 1983-10-26 | キヤノン株式会社 | 液晶表示装置 |
-
1986
- 1986-10-24 JP JP61251995A patent/JPS63106984A/ja active Pending
Patent Citations (2)
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|---|---|---|---|---|
| JPS58111166A (ja) * | 1981-12-24 | 1983-07-02 | Canon Inc | Ｒｏｍパツク |
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| US5667748A (en) * | 1991-12-27 | 1997-09-16 | Nippon Steel Chemical Co., Ltd. | Process and apparatus for multilayer blow molding and articles blow-molded therewith |
| US5718927A (en) * | 1991-12-27 | 1998-02-17 | Nippon Steel Chemical Co., Ltd. | Apparatus for multilayer blow molding |
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