KR101098796B1 - 칩형 고체전해 캐패시터 및 이것의 제조방법 - Google Patents

칩형 고체전해 캐패시터 및 이것의 제조방법 Download PDF

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Abstract

본 발명은 한 쌍의 대향하여 배치된 리드 프레임의 단부에 간극없이 병렬로 수평하게 위치하는 복수의 고체전해 캐패시터 소자, 및 상기 복수의 캐패시터 소자에 걸쳐 연장하여 있고 캐패시터 소자 서로를 고정하는 고정층을 포함하고; 등가직렬저항(ESR)이 낮고, 누설전류(LC값)이 낮은 수지몰딩된 칩형 고체전해 캐패시터, 이것의 제조방법 및 이 캐패시터를 사용한 전자기기에 관한 것이다.

Description

칩형 고체전해 캐패시터 및 이것의 제조방법{CHIP SOLID ELECTROLYTE CAPACITOR AND PRODUCTION METHOD OF THE SAME}
본 발명은 등가직렬저항(ESR)이 낮고 누설전류(LC값)가 우수한 칩형 고체전해 캐패시터 및 이것의 제조방법에 관한 것이다.
도 3의 사시도에 나타낸 예와 같이, 종래의 칩형 고체전해 캐패시터로는, 밸브작용 금속 또는 도전성 산화물로 이루어진 소결체의 표면상에 산화 유전체막층, 반도체층 및 도전체층이 순차로 형성되어 있는 1개의 고체전해 캐패시터 소자(2)를 사용하고, 상기 도전체층의 일부 및 상기 소결체에 접속된 애노드 리드(4a)(애노드부)가 평판형 금속제 리드 프레임(1)의 일부인 한 쌍의 대향하여 배치된 단부(1a 및 1b)상에 위치되어 각각은 외부 단자로 되고, 각각의 부분을 전기적으로 또는 기계적으로 상기 단부에 접속한 후, 상기 리드 프레임의 외부 단자부만을 밖에 남겨둔 채로 전체를 수지로 몰딩하여 칩형 외장부(5)를 형성하고, 상기 외장부 밖의 리드 프레임을 소정 부분에서 절단하여 굽힌 구조를 갖는 것이 공지되어 있다.
한편, 최근의 전자기기의 고주파화에 따라, 고체전해 캐패시터도 우수한 고주파 성능을 갖는 것이 요구된다. 본 발명자들은 일본특허공개 평 5-234829호 공보에 밸브작용 금속으로 이루어지고 애노드부를 갖는 애노드 기판의 표면상에 산화 유전체막층, 반도체층 및 도전체층을 순차로 적층하여 캐소드부를 형성함으로써 각각 얻어진 복수의 고체전해 캐패시터 소자를 사용하고, 캐소드부의 일부를 한 쌍의 대향하여 배치된 단부를 갖는 리드 프레임의 한 단부에 간극없이 병렬로 위치시키고 다른 단부에 애노드부를 위치시켜서, 각 부분을 단부에 전기적으로 또 기계적으로 접속하고, 상기 리드 프레임의 단부의 일부를 밖에 남겨둔 채로 전체를 수지로 몰딩하고, 상기 수지몰드 밖의 리드 프레임을 소정 부분에서 절단하여 굽힌, 고주파 성능치가 우수한 칩형 고체전해 캐패시터를 이미 제안하였다.
칩형 고체전해 캐패시터는 캐패시터의 내부에 공급된 전하를 유지하기 위해서 가능한 한 낮은 LC값을 갖는 것이 요구된다.
다수의 칩형 고체전해 캐패시터를 상술한 복수의 캐패시터 소자를 일렬로 위치시켜 제조한 경우, 평균 LC값이 증가하는 경우가 있다.
본 발명자들은 이러한 문제를 해결하기 위해 예의검토한 결과, 평균 LC값이 증가하는 것은 몰딩수지가 프레임에 병렬로 간극없이 위치하는 복수의 캐패시터 소자를 분리하도록 작용하는 경우에 야기되는 응력에 의한 것일 가능성이 커, 복수의 캐패시터 소자의 적어도 일부에, 캐패시터 소자에 걸쳐 연장하여 있고 캐패시터 소자 서로를 고정하는 고정층을 적층한 후, 그 캐패시터 소자를 몰딩하는 경우, 상기 문제가 해결될 수 있다는 것을 발견하였다. 본 발명은 이러한 발견에 기초하여 이루어진 것이다.
즉, 본 발명은 하기와 같이 칩형 고체전해 캐패시터, 이것의 제조방법 및 이 캐패시터를 사용한 전자기기에 관한 것이다.
1. 한 쌍의 대향하여 배치된 리드 프레임의 단부에 간극없이 병렬로 수평하게 위치한 복수의 고체전해 캐패시터 소자, 및 상기 복수의 캐패시터 소자에 걸쳐 연장하여 있고 그 캐패시터 소자 서로를 고정하는 고정층을 포함하는 것을 특징으로 하는 수지몰딩된 칩형 고체전해 캐패시터.
2. 1에 있어서, 상기 고체전해 캐패시터 소자는 밸브작용 금속 또는 도전성 산화물의 소결체로 이루어지거나 또는 금속 와이어와 접속된 상기 소결체로 이루어진 애노드 기판의 일단의 애노드부를 제외한 표면상에 산화 유전체막층, 반도체층 및 도전체층을 순차로 적층하여 캐소드부를 형성함으로써 제조되며, 상기 애노드부와 캐소드부 각각은 리드 프레임의 단부와 접촉되도록 위치되어 있는 것을 특징으로 하는 칩형 고체전해 캐패시터.
3. 1 또는 2에 있어서, 상기 고정층은 수지층 또는 도전체층인 것을 특징으로 하는 칩형 고체전해 캐패시터.
4. 2 또는 3에 있어서, 상기 애노드부는 애노드 기판의 말단을 포함하는 것을 특징으로 하는 칩형 고체전해 캐패시터.
5. 2~4 중 어느 하나에 있어서, 상기 애노드부는 상기 소결체에 접속된 금속 와이어 또는 호일을 포함하는 것을 특징으로 하는 칩형 고체전해 캐패시터.
6. 5에 있어서, 상기 금속 와이어는 탄탈, 니오브, 알루미늄, 티타늄, 이러한 금속을 주성분으로 하는 합금, 및 이들 금속 및 합금의 일부 산화물 및/또는 질화물 중에서 선택되는 것을 특징으로 하는 칩형 고체전해 캐패시터.
7. 2~6 중 어느 하나에 있어서, 상기 밸브작용 금속 또는 도전성 산화물이 탄탈, 알루미늄, 니오브, 티타늄, 이러한 밸브작용 금속 또는 산화니오브를 주성분으로 하는 합금, 또는 이들 밸브작용 금속, 합금 및 도전성 산화물 중에서 선택되는 2종 이상의 혼합물인 것을 특징으로 하는 칩형 고체전해 캐패시터.
8. 7에 있어서, 상기 밸브작용 금속, 합금 또는 도전성 산화물은 탄화물화, 인화, 붕소화, 질화 및 황화 중에서 선택되는 하나 이상의 처리를 행한 것임을 특징으로 하는 칩형 고체전해 캐패시터.
9. 2~8 중 어느 하나에 있어서, 상기 소결체는 화학적으로 및/또는 전기적으로 에칭된 표면을 갖는 것을 특징으로 하는 칩형 고체전해 캐패시터.
10. 2~9 중 어느 하나에 있어서, 상기 애노드 기판의 애노드부와 애노드부를 제외한 부분 사이의 경계가 절연성 수지로 절연되어 있는 것을 특징으로 하는 칩형 고체전해 캐패시터.
11. 2~10 중 어느 하나에 있어서, 상기 산화 유전체층은 Ta2O5, Al2O3, TiO2 및 Nb2O5 중에서 선택되는 1종 이상을 주성분으로 하는 것을 특징으로 하는 칩형 고체전해 캐패시터.
12. 2~11 중 어느 하나에 있어서, 상기 반도체층은 유기 반도체층 및 무기 반도체층 중에서 선택되는 1종 이상인 것을 특징으로 하는 칩형 고체전해 캐패시터.
13. 12에 있어서, 상기 유기 반도체는 벤조피롤린 테트라머 및 클로라닐로 이루어진 유기 반도체, 테트라티오테트라센을 주성분으로 하는 유기 반도체, 테트라시아노퀴노디메탄을 주성분으로 하는 유기 반도체, 및 하기 일반식(1) 또는 (2)으로 표시되는 반복단위를 함유하는 폴리머에 도펀트를 도핑함으로써 얻어진 도전성 폴리머를 주성분으로 하는 유기 반도체 중에서 선택되는 1종 이상인 것을 특징으로 하는 칩형 고체전해 캐패시터.
Figure 112006010319677-pct00001
식중, R1~R4는 각각 독립적으로 수소원자, 탄소수 1~6개의 알킬기 또는 탄소수 1~6개의 알콕시기를 나타내고, X는 산소원자, 황원자 또는 질소원자를 나타내고, R5는 X가 질소원자일 경우에만 존재하고, 수소원자 또는 탄소수 1~6개의 알킬기를 나타내며, 한 쌍의 R1과 R2 및 R3와 R4의 각각은 서로 결합하여 환구조를 형성해도 좋다.
14. 13에 있어서, 상기 일반식(1)으로 표시되는 반복단위를 함유하는 도전성 폴리머는 하기 일반식(3)으로 표시되는 구조단위를 반복단위로서 함유하는 도전성 폴리머인 것을 특징으로 하는 칩형 고체전해 캐패시터.
Figure 112006010319677-pct00002
식중, R6와 R7은 각각 독립적으로 수소원자, 탄소수 1~6개의 직쇄상 또는 분기상 포화 또는 불포화 알킬기, 또는 그 알킬기가 임의의 위치에서 서로 결합하는 경우 2개의 산소원자를 함유하는 5, 6 또는 7원환의 포화 탄화수소 환구조를 하나 이상 형성하는 치환기를 나타내고, 그 환구조로는 치환기를 갖고 있어도 좋은 비닐렌 결합을 가진 구조 및 치환기를 갖고 있어도 좋은 페닐렌 구조가 열거된다.
15. 13에 있어서, 상기 도전성 폴리머는 폴리아닐린, 폴리옥시페닐렌, 폴리페닐렌 술피드, 폴리티오펜, 폴리푸란, 폴리피롤, 폴리메틸피롤, 및 그 치환 유도체 및 코폴리머 중에서 선택되는 것을 특징으로 하는 칩형 고체전해 캐패시터.
16. 15에 있어서, 상기 도전성 폴리머가 폴리(3,4-에틸렌디옥시티오펜)인 것을 특징으로 하는 칩형 고체전해 캐패시터.
17. 12에 있어서, 상기 무기 반도체가 이산화몰리브덴, 이산화텅스텐, 이산화납 및 이산화망간 중에서 선택되는 하나 이상의 화합물인 것을 특징으로 하는 칩형 고체전해 캐패시터.
18. 2~17 중 어느 하나에 있어서, 상기 반도체의 전도도가 10-2~103S/cm인 것을 특징으로 하는 칩형 고체전해 캐패시터.
19. 복수의 고체전해 캐패시터 소자를 한 쌍의 대향하여 배치된 리드 프레임의 단부에 간극없이 병렬로 수평하게 위치시켜 접속시키고, 상기 복수의 캐패시터 소자에 걸쳐 연장하여 있고 그 캐패시터 소자 서로를 고정하는 고정층을 적층한 후, 상기 리드 프레임의 외부 단자부를 밖에 남겨둔 채로 상기 캐패시터 소자를 수지로 몰딩하는 공정을 포함하는 칩형 고체전해 캐패시터의 제조방법에 있어서, 상기 고체전해 캐패시터는 밸브작용 금속 또는 도전성 산화물의 소결체로 이루어지거나 또는 금속 와이어와 접속된 상기 소결체로 이루어진 일단의 애노드부를 제외한 애노드 기판의 표면상에, 산화 유전체막층, 반도체층 및 도전체층을 순차로 적층하여 캐소드부를 형성하여 제조된 것을 특징으로 하는 칩형 고체전해 캐패시터의 제조방법.
20. 1~18 중 어느 하나에 기재된 칩형 고체전해 캐패시터를 사용한 전자회로.
21. 1~18 중 어느 하나에 기재된 칩형 고체전해 캐패시터를 사용한 전자기기.
본 발명의 칩형 고체전해 캐패시터의 한 실시형태를 도면을 참조하여 설명한다.
도 1은 3개의 고체전해 캐패시터 소자를 사용한 칩형 고체전해 캐패시터의 일례를 나타내는 사시도이다. 이 예에 있어서, 칩형 고체전해 캐패시터는 밸브작용 금속 또는 도전성 산화물로 이루어지고 애노드부 리드(4a)와 접속되어 있는 애노드 기판(4)의 표면상에, 산화 유전체막층, 반도체층 및 도전체층을 순차로 적층하여 캐소드부를 형성함으로써, 각각 제조된 3개의 고체전해 캐패시터 소자(2)의 캐소드부의 일부를 한 쌍의 대향하여 배치된 리드 프레임(1)의 단부의 한 단부(1a)에 간극없이 병렬로 위치시키고 다른 단부(1b)에 애노드부 리드(4a)를 위치시켜서, 각각의 부분을 전기적으로 또 기계적으로 접속하기 전 또는 후에, 이들 3개의 캐패시터 소자에 걸쳐 연장하여 있는 고정층(6)을 더 적층하고, 상기 리드 프레임(1)의 외부 단자부를 밖에 남겨둔 채로 전체를 수지로 몰딩한 후, 상기 리드 프레임을 수지몰딩 밖의 소정부분(도시하지 않음)에서 절단하여 굽힌 구조를 갖는다.
상기 고정층(6)은 3개의 캐패시터 소자에 걸쳐 연장하여 있는 것이면 충분하고, 이 층은 도 1의 실시형태와 같이 각각의 소자의 거의 전면에 걸쳐 연장하여 있어도 좋고, 또는 본 발명의 칩형 고체전해 캐패시터의 다른 예를 나타내는 사시도인 도 2와 같이 각각의 소자의 일부에 걸쳐 연장하여 있어도 좋다.
도 2의 칩형 고체전해 캐패시터는, 밸브작용 금속 또는 도전성 산화물로 이루어진 애노드 기판의 표면상에 산화 유전체막층, 반도체층 및 도전체층을 순차로 적층하여 캐소드부(3)를 형성함으로써 각각 제조된 3개의 고체전해 캐패시터 소자(2)의 캐소드부(3)를, 상기 고체전해 캐패시터 소자의 단부에 애노드부(4)가 남아 있게 하면서, 한 쌍의 대향하여 배치된 리드 프레임(1)의 단부의 한 단부(1a)에 병렬로 간극없이 위치시키고 다른 단부(1b)에 애노드부(4)를 위치시켜서, 각각의 부분을 전기적으로 또 기계적으로 접속하기 전 또는 후에, 이들 3개의 캐패시터 소자에 걸쳐 연장하여 있는 고정층(6)을 더 적층하고, 상기 리드 프레임(1)의 외부 단자부를 밖에 남겨둔 채로 전체를 수지로 몰딩한 후, 도 1의 예와 마찬가지로 상기 리드 프레임을 수지몰딩 밖의 소정부분에서 절단하여 굽힌 구조를 갖는다.
본 발명에 사용되는 밸브작용 금속 또는 도전성 산화물로는 탄탈, 알루미늄, 니오브, 티타늄, 이러한 밸브작용 금속 또는 산화니오브를 주성분으로 하는 합금, 및 이들 밸브작용 금속, 합금 및 도전성 산화물 중에서 선택되는 2종 이상의 혼합물이 열거된다. 상기 밸브작용 금속, 합금, 도전성 화합물 등의 일부를 탄화물화, 인화, 붕소화, 질화 및 황화 중에서 선택되는 하나 이상의 처리를 행한 후 사용해도 좋다.
본 발명에 사용되는 애노드 기판은 밸브작용 금속 또는 도전성 산화물의 분말을 성형한 후, 이것을 소결하여 얻어진 소결체이다. 이 소결체의 표면적은 성형압력 및 성형조건(온도 및 시간)을 적당히 선택함으로써 변화시킬 수 있다. 소결 후, 소결체 표면을 화학적으로 및/또는 전기적으로 에칭하여 소결체의 표면적을 증가시켜도 좋다.
본 발명에 있어서, 애노드 기판(4)의 일부를 애노드부로서 사용한다. 도 2에 나타내듯이, 애노드 기판의 말단을 애노드부로 하여도 좋고, 또는 도 1에 나타내듯이, 금속 와이어(4a)를 애노드 기판의 일부에 접속하여 애노드부로서 사용해도 좋다. 또한, 금속 와이어 대신에 금속호일을 사용해도 좋다. 금속 와이어(또는 금속호일)를 소결체 제조 후 접속해도 좋고, 또는 소결체를 제조하기 전 몰딩시에 금속 와이어(또는 금속호일)의 일부를 매립한 후 소결시킴으로써 접속해도 좋다. 금속 와이어(또는 금속호일)의 종류로는 탄탈, 니오브, 알루미늄, 티타늄, 이러한 금속을 주성분으로 하는 합금, 및 이들 금속 및 합금의 산화물 및/또는 질화물이 열거된다. 금속 와이어의 직경은 통상 1mm 이하이고, 금속호일의 경우에는 그 두께는 통상 1mm 이하이다. 애노드부로서 제공되는 부분에 후술하는 반도체층이 부착되어 캐패시터가 단락화되는 것을 방지할 목적에서, 애노드 기판의 애노드부와 그 잔부 사이의 경계에 헤어밴드와 같은 절연성 수지를 부착하여 절연시켜도 좋다.
본 발명에 있어서의 애노드부를 제외한 애노드 기판 표면의 전부 또는 일부에 형성되는 산화 유전체막층의 예로는 Ta2O5, Al2O3, TiO2 및 Nb2O5 등의 산화금속 중에서 선택되는 1종 이상을 주성분으로 하는 유전체층이 열거된다. 상기 유전체층은 전해액 중에서 애노드 기판을 전기화학적으로 형성함으로써 형성될 수 있다. 또한, 본 출원인에 의해 제출된 WO00/75943호 공보에 기재되어 있듯이, 산화금속 중에서 선택되는 1종 이상을 주성분으로 하는 유전체층과 세라믹 캐패시터에 사용되는 유전체층을 혼합하여 얻어진 유전체층이 사용되어도 좋다.
본 발명의 유전체층상에 형성되는 반도체층의 대표예로는 유기 반도체 및 무기 반도체 중에서 선택되는 하나 이상의 화합물이 열거된다.
유기 반도체의 구체예로는 벤조피롤린 테트라머 및 클로라닐로 이루어진 유기 반도체, 테트라티오테트라센을 주성분으로 하는 유기 반도체, 테트라시아노퀴노디메탄을 주성분으로 하는 유기 반도체, 및 하기 일반식(1) 또는 (2)으로 표시되는 반복단위를 함유하는 폴리머에 도펀트를 도핑함으로써 얻어진 도전성 폴리머를 주성분으로 하는 유기 반도체가 열거된다.
Figure 112006010319677-pct00003
식중, R1~R4는 각각 독립적으로 수소원자, 탄소수 1~6개의 알킬기 또는 탄소수 1~6개의 알콕시기를 나타내고, X는 산소원자, 황원자 또는 질소원자를 나타내고, R5는 X가 질소원자일 경우에만 존재하고, 수소원자 또는 탄소수 1~6개의 알킬기를 나타내며, 한 쌍의 R1과 R2 및 R3와 R4 각각은 서로 결합하여 환구조를 형성해도 좋다.
상기 일반식(1)으로 표시되는 반복단위를 함유하는 도전성 폴리머의 바람직한 예로는 하기 일반식(3)으로 표시되는 구조단위를 반복단위로서 함유하는 도전성 폴리머가 열거된다.
Figure 112006010319677-pct00004
식중, R6와 R7은 각각 독립적으로 수소원자, 탄소수 1~6개의 직쇄상 또는 분기상 포화 또는 불포화 알킬기, 또는 그 알킬기가 임의의 위치에서 서로 결합하는 경우 2개의 산소원자를 함유하는 5, 6 또는 7원환의 포화 탄화수소 환구조를 하나 이상 형성하는 치환기를 나타내고, 그 환구조로는 치환기를 갖고 있어도 좋은 비닐렌 결합을 가진 구조 및 치환기를 갖고 있어도 좋은 페닐렌 구조가 열거된다.
이러한 화학적 구조를 포함하는 도전성 폴리머는 하전되어 있고, 도펀트가 도프되어 있다. 도펀트로는 공지의 도펀트를 제한없이 사용할 수 있다.
일반식(1), (2) 또는 (3)으로 표시되는 반복단위를 함유하는 폴리머의 예로는 폴리아닐린, 폴리옥시페닐렌, 폴리페닐렌 술피드, 폴리티오펜, 폴리푸란, 폴리피롤, 폴리메틸피롤, 및 그 치환 유도체 및 코폴리머가 열거된다. 이들 중에서, 폴리피롤, 폴리티오펜 및 그 치환 유도체(예컨대, 폴리(3,4-에틸렌디옥시티오펜))가 바람직하다.
상기 무기 반도체의 구체예로는 이산화몰리브덴, 이산화텅스텐, 이산화납 및 이산화망간 등 중에서 선택되는 하나 이상의 화합물이 열거된다.
사용되는 유기 또는 무기 반도체의 전도도가 10-2~103S/cm인 경우, 제조된 캐패시터는 작은 ESR값을 가질 수 있어 바람직하다.
상기 반도체층의 형성방법으로는, 전해중합을 사용하는 방법(일본특허공개 소60-37114호 공보 참조), 산화제로 처리된 애노드 기판의 전해중합을 사용하는 방법(일본특허 제2,054,506호 공보 참조), 및 화학증착을 사용하는 방법(일본특허 제2,044,334호 공보 참조)와 같은 종래의 공지된 방법을 채용해도 좋다.
본 발명에서는, 상기 방법 등에 의해 형성된 반도체층상에 도전체층을 형성한다. 도전체층은, 예컨대 도전 페이스트의 고화, 도금, 금속증착 또는 내열성 도전 수지필름의 부착에 의해 형성될 수 있다. 도전 페이스트의 바람직한 예로는 은 페이스트, 동 페이스트, 알루미늄 페이스트, 탄소 페이스트 및 니켈 페이스트가 열거되고, 이들을 단독으로 또는 2개 이상을 조합하여 사용해도 좋다. 2개 이상의 페이스트를 사용하는 경우, 페이스트를 혼합해도 좋고, 또는 하나를 다른 하나에 별도의 층으로서 중첩해도 좋다. 그 다음, 가해진 도전 페이스트를 공기 중에 또는 가열 하에 방치하여 고화한다.
상기 도전 페이스트는 수지와 금속 등의 도전 분말을 주성분으로 한다. 경우에 따라서, 수지를 용해시키기 위한 용제 또는 수지 경화제가 첨가되고, 용제는 고화 시에 비산한다. 수지로는, 알키드 수지, 아크릴 수지, 에폭시 수지, 페놀 수지, 이미드 수지, 플루오로 수지, 에스테르 수지, 이미드아미드 수지, 아미드 수지 및 스티렌 수지 등의 각종의 공지된 수지가 사용된다. 도전 분말로는 은, 동, 알루미늄, 금, 탄소, 니켈, 이러한 금속을 주성분으로 하는 합금의 분말, 또는 이들 분말의 혼합물이 사용된다. 도전 분말의 함유량은 통상 40~97질량%이다. 그 함유량이 40질량% 미만이면, 도전 페이스트의 도전성이 작은 반면, 97질량%를 초과하면, 도전 페이스트의 접착성이 불량하게 되어 바람직하지 않다. 도전 페이스트에 상기 반도체층을 형성하는 도전성 폴리머 또는 산화금속의 분말을 혼합한 후 사용해도 좋다.
상기 도금의 예로는 니켈 도금, 동 도금, 은 도금 및 알루미늄 도금이 열거된다. 금속증착의 예로는 알루미늄, 니켈, 동 및 은이 열거된다.
구체적으로, 예컨대 탄소 페이스트 및 은 페이스트를 반도체층이 형성되어 있는 애노드 기판상에 순차로 적층시킴으로써 도전체층을 형성한다.
이와 같은 방법으로, 애노드 기판상에 도전체층까지의 층을 적층함으로써 캐소드부가 형성되어 있는 고체전해 캐패시터 소자가 제조된다.
본 발명의 칩형 고체전해 캐패시터의 제조에 있어서, 이렇게 하여 제조된 복수의 고체전해 캐패시터 소자를 준비하고, 각각의 고체전해 캐패시터 소자의 캐소드부의 일부를 한 쌍의 대향하여 배치된 단부를 갖는 개별 준비된 리드 프레임의 한 단부에 간극없이 병렬로 위치시키고, 다른 단부에 애노드 기판의 애노드부를 위치시켜서, 예컨대 전자는 도전 페이스트의 고화에 의해, 후자는 스폿용접에 의해 각각의 부분을 전기적으로 또 기계적으로 접속하고, 상기 리드 프레임의 각각의 단부의 일부를 밖에 남겨둔 채로 전체를 수지로 몰딩한 후, 그 리드 프레임을 수지몰드 밖의 소정 부분에서 절단하고 굽힌다.
본 발명에 있어서는, 복수의 캐패시터 소자를 리드 프레임의 소정 부분에 위치시키고, 그 리드 프레임에 전기적으로 또 기계적으로 접속시킨 후 또는 이들 소자를 접속시키기 전에, 상기 복수의 캐패시터 소자의 적어도 일부에 캐패시터 소자에 걸쳐 연장하여 있는 고정층을 더 적층하는 것이 중요하다. 또한, 복수의 캐패시터 소자를 리드 프레임의 소정 부분에 위치시키기 전에, 미리 복수의 캐패시터 소자의 캐소드부의 일부를 병렬로 위치시키고 방향을 정렬하면서 도전 페이스트를 사용하여 접속시키고, 리드 프레임에 나중에 위치하는 면과 대향하는 복수의 캐패시터 소자의 각각의 면의 적어도 일부 및/또는 애노드부와 대향하는 각각의 면의 적어도 일부에 상기 소자에 걸쳐 연장하여 있는 고정층을 더 적층한 후, 상술하듯이 상기 소자를 리드 프레임의 소정 부분에 위치시킴으로써 애노드와 캐소드를 접속시키는 형태도 본 발명의 내용에 포함된다.
상기 고정층은 복수의 캐패시터 소자의 경계부분을 덮도록 형성되는 것이 바람직하다. 각각의 캐패시터 소자 사이의 경계부분을 덮음으로써, 예컨대 몰딩시에 유입되는 수지에 의해서 발생되어 캐패시터 소자가 서로 분리되게 하는 응력이 감소될 수 있다. 고정층으로는 수지층이 사용되고, 도전체층을 사용하는 것이 바람직하다. 수지로는 알키드 수지, 아크릴 수지, 에폭시 수지, 페놀 수지, 이미드 수지, 플루오로수지, 에스테르 수지, 이미드아미드 수지, 아미드 수지 및 스티렌 수지 등의 각종의 공지된 수지를 사용할 수 있다. 상기 수지는 절단 시 수축이 적은 것이 바람직하고, 용제에 용해된 수지를 사용하여 건조 경화시켜도 좋다. 도전체층은, 예컨대 도전 페이스트의 고화, 도금, 금속증착 또는 내열성 도전 수지필름의 부착에 의해 형성될 수 있다. 도전 페이스트로는 상술한 도전 페이스트를 사용할 수 있다. 상기 고정층으로서 적층된 수지 또는 도전 페이스트상에, 금속호일, 폴리머 필름 및 세라믹 시트 중에서 선택되는 하나 이상의 재료를 위치시켜 고정층을 보강해도 좋다. 고정층의 두께(보장재를 사용하는 경우는 보장재를 포함한 두께)는 제조된 칩형 고체전해 캐패시터의 표준 두께를 고려하여 결정된다. 고정층이 도전 페이스트 등의 도전재료를 사용하여 형성된 경우에는, 그 제조된 칩형 고체전해 캐패시터의 ESR값이 어느 정도 저감되므로, 소정의 개선을 확인할 수 있다.
구체적으로, 도 1에 나타내듯이, 예컨대 3개의 고체전해 캐패시터 소자를 한 쌍의 대향하여 배치된 리드 프레임의 단부에 병렬로 간극없이 위치시키고, 상기 소자에 걸쳐 연장하여 있는 고정층(6)을 형성한 후 몰딩하여, 각형, 통상적으로는 직방체 형상의 하나의 칩형 고체전해 캐패시터를 제조한다. 이러한 고체전해 캐패시터의 제조시, 측면 및/또는 저면의 일부에 노치부를 형성하여, 절단 후 리드 프레임을 하우징하기 위한 부위를 형성해도 좋고, 애노드와 캐소드를 구분하기 위해서, 예컨대 상면에 노치부를 형성해도 좋고, 또는 상기 상면 및/또는 저면을 소정 각도로 테이퍼하여, 수지몰딩시 다이로부터 그 제조된 칩형 고체전해 캐패시터를 분리하기 쉽게 하여도 좋다.
상기 리드 프레임은 상술하듯이 절단되어, 최종적으로 칩형 고체전해 캐패시터의 외부 단자로 된다. 그 형태는 호일 또는 평판형상이고, 구성재료는 철, 동, 알루미늄, 또는 이러한 금속을 주성분으로 하는 합금이다. 상기 리드 프레임의 일부 또는 전체를 땜납, 주석, 티타늄, 은, 금 등으로 도금해도 좋다. 리드 프레임과 도금 사이에, 니켈 또는 동 등의 프라이머 도금을 형성해도 좋다. 리드 프레임에는 그 프레임 면의 두 측면이 서로 간극을 보유하도록 배치되어 있고, 간극이 있으므로써, 각각의 고체전해 캐패시터 소자의 애노드부와 캐소드부가 서로 절연된다.
본 발명의 칩형 고체전해 캐패시터를 몰딩하는데 사용되는 수지의 종류로는 에폭시 수지, 페놀 수지, 알키드 수지 및 아릴에스테르 수지 등의 칩형 고체전해 캐패시터를 몰딩하는데 사용되는 공지의 수지가 열거된다. 수지몰딩을 행하는데 사용되는 제조기로는 트랜스퍼머신이 바람직하다.
이렇게 하여 제조된 고체전해 캐패시터를, 도전체층 형성시 또는 외장시에 야기되는 유전체층의 열적 및/또는 물리적 열화를 회복시키기 위해서 에이징 처리를 행해도 좋다.
상기 에이징은 소정의 전압(통상 정격전압의 2배 이내)을 고체전해 캐패시터에 인가함으로써 행해진다. 에이징 시간 및 온도의 최상치는 캐패시터의 종류와 용량, 및 정격전압에 따라 다르므로, 예비실험을 행함으로써 결정되지만, 에이징 시간은 통상 수분~수일간이고, 에이징 온도는 통상 전압인가용 지그의 열열화를 고려하여 300℃ 이하이다. 에이징은 공기 분위기, 또는 아르곤, 질소 또는 헬륨 등의 가스 분위기 하에서 행해도 좋고, 또한 감압, 대기압 또는 가압 하에서 수행되어도 좋지만, 수증기를 공급하면서 또는 수증기를 공급한 후, 에이징을 행하는 경우, 유전체층의 안화정화가 진행되는 경우가 있다. 수증기를 공급하는 방법으로는 에이징 로 중에 위치한 수조로부터 열에 의해 수증기를 공급하는 방법이 열거된다.
본 발명의 칩형 고체전해 캐패시터는 전압안정화 회로 및 노이즈제거 회로 등의 고용량 캐패시터를 사용하는 회로에 바람직하게 사용될 수 있다. 이들 회로는 퍼스널 컴퓨터, 서버, 카메라, 게임기, DVD 장치, AV 장치 및 휴대전화 등의 다양한 디지털 기기, 및 각종의 전원 등의 전자기기에 사용될 수 있다. 본 발명에서 제조된 칩형 고체전해 캐패시터는 초기 LC가 작기 때문에, 이 칩형 고체전해 캐패시터를 사용함으로써, 에너지 소모가 작아서 환경부하가 작은 전자회로 및 전자기기를 얻을 수 있다.
본 발명은 리드 프레임에 간극없이 병렬로 수평하게 위치된 캐패시터 소자에 걸쳐 연장하여 있도록 고정층이 형성되어 있는 칩형 고체전해 캐패시터를 제공하고, 본 발명에 의해서 ESR이 낮고 LC값이 우수한 칩형 고체전해 캐패시터를 얻을 수 있다.
도 1은 애노드 리드(애노드부)를 각각 보유하는 3개의 고체전해 캐패시터 소자가 리드 프레임의 단부에 간극없이 병렬로 수평하게 위치하여 있는 상태를 나타내는 칩형 고체전해 캐패시터의 사시도이다.
도 2는 소결체 그 자체에 애노드부를 각각 보유하는 3개의 고체전해 캐패시터 소자가 리드 프레임의 단부에 간극없이 병렬로 수평하게 위치하여 있는 상태를 나타내는 칩형 고체전해 캐패시터의 사시도이다.
도 3은 고체전해 캐패시터 소자가 리드 프레임의 단부에 위치하여 있는 종래의 칩형 고체전해 캐패시터를 나타내는 사시도이다.
본 발명을 실시예를 참조하여 더욱 상세하게 설명하지만, 본 발명이 이들 실시예에 한정되는 것은 아니다.
실시예 1, 2 및 비교예 1:
CV(용량과 전기화학적 전압의 곱) 150,000㎌ㆍV/g의 탄탈 분말을 사용하여, 크기 4.5×0.95×1.5mm의 소결체를 제조하였다(소결 온도: 1,300℃, 소결 시간: 20분, 소결체의 밀도: 6.2g/㎤, Ta 리드 와이어: 0.24mmφ; 이 소결체에 4.5mm 치수의 길이방향에 대해 평행하게 Ta 리드 와이어의 일부를 매립하여, 그 소결체로부터 돌출된 리드 와이어 부분을 애노드부로서 사용하였음). 애노드로서 제공되는 상기 소결체를 리드 와이어의 일부를 제외하고 1% 인산 수용액에 침지하고, 애노드와 캐소드로서의 Ta도금 전극 사이에 9V의 전압을 인가하여 80℃에서 8시간 동안 전기화학적으로 형성하여, Ta2O5로 이루어진 산화 유전체막층을 형성하였다. 그 다음, 이 소결체를 리드 와이어를 제외하고 20% 아세트산납 수용액과 35% 과황산암모늄 수용액의 1:1 혼합용액에 침지하고, 이것을 40℃에서 1시간 방치한 후, 상기 소결체를 꺼내어 수세 후 건조하고, 이것을 15% 아세트산 암모늄 수용액으로 세정하는 조작을 39회 반복하여, 상기 산화 유전체막층상에 이산화납과 아세트산납 혼합물(이산화납:96%)로 이루어진 반도체층을 형성하였다. 이 반도체층상에, 에폭시 수지 10질량부와 은 분말 90질량부로 이루어진 탄소 페이스트와 은 페이스트를 순차로 적층하여 캐소드부를 완성함으로써, 고체전해 캐패시터 소자를 제조하였다.
별도로 준비된 표면을 주석 도금한 두께 100㎛의 동합금 리드 프레임(폭 3.4mm의 각각의 한 쌍의 단부가 32개 존재하고; 캐소드부가 위치되어 있는 단부는 도 1에 나타내듯이 0.8mm의 단차를 보유하고, 그 캐소드부가 위치된 부분의 길이는 4.6mm이며; 동평면으로 투영시, 양 단부 사이에 1mm의 간극이 존재하였음)의 한 쌍의 단부에, 상기 제조된 3개의 고체전해 캐패시터 소자를 간극없이 병렬로 수평하게 접속하였다(고체전해 캐패시터 소자의 캐소드부, 즉 소결체의 4.5×0.95 면은 단차를 갖는 단부에 위치시키고, 고체전해 캐패시터 소자의 애노드 측은 다른 단부에 위치시키고; 전자는 캐소드부 형성에 사용된 동일한 은 페이스트의 고화에 의해, 후자는 스폿용접에 의해 각각을 전기적으로 또 화학적으로 접속하였음). 계속하여, 도 1에 나타내듯이, 상기 은 페이스트를 사용하여, 리드 프레임에 위치된 면과 대향하는 캐소드 측의 3개의 캐패시터 소자의 각각의 접속면의 일부에 고정층을 형성하였다. 이 고정층을 최대 두께 0.15mm(실시예 1)에 대해 리드 프레임측의 면과 대향하는 각각의 캐패시터 소자의 면의 약 70% 또는 두께 0.35mm(실시예 2)에 대해 90%를 덮도록 형성하였다(각각의 값은 랜덤 조사에 의한 10유닛의 평균임). 또한, 고정층이 형성되어 있지 않은 샘플을 제조하였다(비교예 1). 각각의 예에 있어서, 1개의 리드 프레임의 각각 한 쌍의 단부에 3개의 고체전해 캐패시터 소자를 접속하여, 총 96개의 고체전해 캐패시터 소자를 접속하였다. 그 후, 리드 프레임의 양 단부의 일부와 고체전해 캐패시터 소자를 트랜스퍼 몰딩에 의해 에폭시 수지로 몰딩하여, 크기 7.3×4.3×2.8mm의 칩형 고체전해 캐패시터를 제조하였다. 몰딩 후, 수지몰딩 밖의 양 단부를 상기 수지몰드의 단면으로부터 3.4mm의 부분에서 각각 절단하고, 그 절단한 프레임을 제거하고, 그 단부를 상기 칩형 고체전해 캐패시터에 접속하고, 밖에 남아 있는 각각을 캐패시터의 외주를 따라 굽혀서 외부 단자로서 사용하였다. 하나의 리드 프레임으로부터, 32개의 칩형 고체전해 캐패시터를 제조하였다.
실시예 3:
실시예 1에서 고정층에 사용되는 도전성 페이스트를 은 분말을 함유하지 않은 아크릴 수지 단독으로 대체한 것 이외는, 실시예 1과 동일한 방법으로 칩형 고체전해 캐패시터를 제조하였다. 상기 고정층은 최대 두께 0.17mm에 대해 리드 프레임측 면에 대향하는 각각의 캐패시터 소자의 면의 약 70%를 덮었다.
실시예 4 및 비교예 2:
유전체층의 형성까지의 과정을 실시예 1과 동일한 방법으로 행한 후, 소결체를 3% 3,4-에틸렌디옥시티오펜 알콜 용액 및 1.5% 과황산암모늄이 용해되어 있는13% 안트라퀴논-2-술폰산 수용액에 번갈아 침지하는 조작을 7회 반복하여, 유전체층상에 에틸렌디옥시 폴리머를 주성분으로 하는 다중의 미세접촉물을 부착시킴으로써, 상기 유전체층에 복수의 전기적 미세 결함부분을 형성하였다. 주사형 전자현미경(SEM)에 의한 관찰에 의하면, 유전체층의 약 8%가 도트형 미세 접촉물로 덮혀있었다. 계속하여, 상기 소결체를 에틸렌디옥시티오펜(모노머 농도가 포화 농도보다 낮은 수용액의 형태로 사용) 및 안트라퀴논술폰산이 용해되어 있는 물과 20% 에틸렌글리콜의 전해액에 침지하고, 애노드인 소결체의 리드 와이어와 전해용액 중에 배치된 음극으로서의 탄탈전극 사이에 실온에서 45분간 직류전압 12V를 통과시켜 반도체층을 형성하였다. 그 다음, 상기 소결체를 꺼내어 세정, 건조하고, 0.1% 아세트산 수용액 중에서 재 전기화학적 형성(80℃, 30분간, 7V)을 행하여, 유전체층의 미세한 LC 결함을 회복시켰다. 직류전압 통과시키고 재 전기화학적 형성을 행하는 조작을 10회 반복한 후, 소결체를 수세한 후 건조하여, 캐소드로 되는 반도체층을 형성하였다. 이 반도체층상에, 탄소 페이스트 및 은 페이스트(아크릴 수지 10질량부와 은 분말 90질량부로 이루어지고; 상기 아크릴 수지를 용해시키는 용제는 그 초기에는 존재하지만, 건조고화시 비산됨)를 순차로 적층하여, 캐소드층을 완성함으로써, 고체전해 캐패시터 소자를 제조하였다.
그 후, 실시예 1과 동일한 방법으로 리드 프레임에 고체전해 캐패시터 소자 를 위치시키고, 아크릴 수지 10질량부와 은 페이스트 90질량부로 이루어진 은 페이스트를 사용하여 상기 소자에 걸쳐 연장하여 있는 고정층을 형성하였다. 고정층이 최대 두께 0.25mm에 대해 리드 프레임측의 면과 대향하는 각각의 캐패시터 소자의 면의 약 70%를 덮도록 형성되어 있는 샘플(실시예 4) 또는 고정층이 형성되어 있지 않은 샘플(비교예 2)로부터, 실시예 1과 동일한 방법으로 칩형 고체전해 캐패시터를 제조하였다.
실시예 5 및 비교예 3:
CV 190,000㎌ㆍV/g의 일부 질화 니오브 분말(질소량: 12,000ppm, 표면의 자연산화에 의한 총 산소량: 98,000ppm) 0.023g을 사용하여, 크기 4.5×0.94×1.5mm의 다수의 소결체를 제조하였다(소결온도: 1,280℃, 소결시간: 30분, 소결체의 밀도: 3.6g/㎤, Nb 리드 와이어: 0.29 mmφ). 이 소결체를 리드 와이어의 일부를 제외하고 0.1% 인산 수용액에 침지하고, 소결체와 음극으로서의 Ta도금 전극 사이에 20V의 전압을 인가하여 소결체를 80℃에서 5시간 동안 전기화학적으로 형성하여, Nb2O5를 주성분으로 하는 유전체층을 형성하였다. 그 다음, 이 소결체를 3% 에틸렌디옥시티오펜 알콜 용액 및 1.5% 과황산암모늄이 용해되어 있는 13% 안트라퀴논술폰산 수용액에 번갈아 침지하는 조작을 7회 반복하여, 유전체층상에 에틸렌디옥시 폴리머를 주성분으로 다중 미세부착 입자를 부착시킴으로써, 상기 유전체층에 복수의 전기적 미세 결함부분을 형성하였다. 주사형 전자현미경(SEM)에 의한 관찰에 의하면, 유전체층의 약 11%가 도트형 미세 부착입자로 덮혀 있었다. 계속하여, 상기 소결체를 실시예 4와 동일한 전해액에 침지하고, 애노드인 소결체의 리드 와이어와 캐소드로서 사용되는 전해액 중에 배치된 탄탈전극 사이에 실온에서 45분간 직류전류 30㎂를 통과시켜 반도체층을 형성하였다. 그 다음, 상기 소결체를 꺼내어 세정, 건조하고, 0.1% 아세트산 수용액 중에서 재 전기화학적 형성(80℃, 30분간, 14V)을 행하여, 유전체층의 미세한 LC 결함을 회복시켰다. 직류전류를 통과시키고 재 전기화학적 형성을 행하는 조작을 10회 반복한 후, 소결체를 수세한 후 건조하여, 캐소드로 되는 반도체층을 형성하였다. 이 반도체층상에, 탄소 페이스트, 및 아크릴 수지 10질량부 및 은 분말 90질량부로 이루어진 은 페이스트를 순차로 적층하여, 캐소드층을 완성함으로써, 고체전해 캐패시터 소자를 제조하였다. 그 후, 고정층이 최대 두께 0.28mm에 대해 리드 프레임측의 면과 대향하는 각각의 캐패시터 소자의 면의 약 70%를 덮도록 형성되어 있는 샘플(실시예 5) 또는 고정층이 형성되어 있지 않은 샘플(비교예 3)로부터, 실시예 4와 동일한 방법으로 칩형 고체전해 캐패시터를 제조하였다.
실시예 1~5 및 비교예 1~3에서 제조된 각각의 칩형 고체전해 키패시터 150유닛에 애해서, 이하의 방법에 의해 캐패시터 용량, ESR값 및 LC값을 측정하고, 그 얻어진 결과(평균값)를 표 1에 나타낸다.
캐패시터의 용량:
Hewlett Packard 제품의 LCR 측정기를 사용하여 실온 및 120Hz에서 용량을 측정하였다.
ESR값:
캐패시터의 등가직렬저항을 100kHz에서 측정하였다.
LC값:
실온에서 소정 직류전압(실시예 1~4 및 비교예 1, 2에 대해서는 2.5V, 실시예 5 및 비교예 3에 대해서는 4V)을 제조된 캐패시터의 단자 사이에 30초간 연속 인가한 후, LC값을 측정하였다.
Figure 112006010319677-pct00005
실시예 1~4와 비교예 1, 2, 실시예 5와 비교예 3을 비교함으로써 알 수 있듯이, 캐패시터 소자에 걸쳐 연장하여 있는 고정층을 형성함으로써 우수한 LC값을 얻을 수 있다.

Claims (21)

  1. 한 쌍의 대향하여 배치된 리드 프레임의 단부에 간극없이 병렬로 수평하게 서로 접하여 위치한 복수의 고체전해 캐패시터 소자, 및 상기 복수의 캐패시터 소자에 걸쳐 캐패시터 소자간의 경계부분을 덮도록 연장되어 있고 그 캐패시터 소자 서로를 고정하는 고정층을 포함하고, 상기 고체전해 캐패시터 소자는 밸브작용 금속 또는 도전성 산화물의 소결체로 이루어지거나 또는 금속 와이어와 접속된 상기 소결체로 이루어진 애노드 기판의 일단의 애노드부를 제외한 표면상에 산화 유전체막층, 유기 반도체층 및 도전체층을 순차로 적층하여 캐소드부를 형성함으로써 제조되며, 상기 애노드부와 캐소드부 각각은 리드 프레임의 단부와 접속되도록 위치되어 있는 것을 특징으로 하는 수지몰딩된 칩형 고체전해 캐패시터에 있어서,
    상기 유기 반도체층에 있어서 유기 반도체는 벤조피롤린 테트라머 및 클로라닐로 이루어진 유기 반도체, 테트라티오테트라센을 포함하는 유기 반도체, 테트라시아노퀴노디메탄을 포함하는 유기 반도체, 및 하기 일반식(1) 또는 (2)으로 표시되는 반복단위를 함유하는 폴리머에 도펀트를 도핑함으로써 얻어진 도전성 폴리머를 포함하는 유기 반도체 중에서 선택되는 1종 이상인 것을 특징으로 하는 칩형 고체전해 캐패시터.
    Figure 712011002978637-pct00011
    (식중, R1~R4는 각각 독립적으로 수소원자, 탄소수 1~6개의 알킬기 또는 탄소수 1~6개의 알콕시기를 나타내고, X는 산소원자, 황원자 또는 질소원자를 나타내고, R5는 X가 질소원자일 경우에만 존재하고, 수소원자 또는 탄소수 1~6개의 알킬기를 나타내며, 한 쌍의 R1과 R2 및 R3와 R4의 각각은 서로 결합하여 환구조를 형성해도 좋다.)
  2. 삭제
  3. 제1항에 있어서, 상기 고정층은 수지층 또는 도전체층인 것을 특징으로 하는 칩형 고체전해 캐패시터.
  4. 제1항에 있어서, 상기 애노드부는 애노드 기판의 말단을 포함하는 것을 특징으로 하는 칩형 고체전해 캐패시터.
  5. 제1항에 있어서, 상기 애노드부는 상기 소결체에 접속된 금속 와이어 또는 호일을 포함하는 것을 특징으로 하는 칩형 고체전해 캐패시터.
  6. 제5항에 있어서, 상기 금속 와이어는 탄탈, 니오브, 알루미늄, 티타늄, 이러한 금속을 포함하는 합금, 및 이들 금속 및 합금의 일부 산화물 및 질화물 중 어느 하나 이상 중에서 선택되는 것을 특징으로 하는 칩형 고체전해 캐패시터.
  7. 제1항에 있어서, 상기 밸브작용 금속 또는 도전성 산화물이 탄탈, 알루미늄, 니오브, 티타늄, 이러한 밸브작용 금속 또는 산화니오브를 포함하는 합금, 또는 이들 밸브작용 금속, 합금 및 도전성 산화물 중에서 선택되는 2종 이상의 혼합물인 것을 특징으로 하는 칩형 고체전해 캐패시터.
  8. 제7항에 있어서, 상기 밸브작용 금속, 합금 또는 도전성 산화물은 탄화물화, 인화, 붕소화, 질화 및 황화 중에서 선택되는 하나 이상의 처리를 행한 것임을 특징으로 하는 칩형 고체전해 캐패시터.
  9. 제1항에 있어서, 상기 소결체는 화학적으로 및 전기적으로 중 어느 하나 이상으로 에칭된 표면을 갖는 것을 특징으로 하는 칩형 고체전해 캐패시터.
  10. 제1항에 있어서, 상기 애노드 기판의 애노드부와 애노드부를 제외한 부분 사이의 경계가 절연성 수지로 절연되어 있는 것을 특징으로 하는 칩형 고체전해 캐패시터.
  11. 제1항에 있어서, 상기 산화 유전체층은 Ta2O5, Al2O3, TiO2 및 Nb2O5 중에서 선택되는 1종 이상을 포함하는 것을 특징으로 하는 칩형 고체전해 캐패시터.
  12. 삭제
  13. 삭제
  14. 제1항에 있어서, 상기 일반식(1)으로 표시되는 반복단위를 함유하는 도전성 폴리머는 하기 일반식(3)으로 표시되는 구조단위를 반복단위로서 함유하는 도전성 폴리머인 것을 특징으로 하는 칩형 고체전해 캐패시터.
    Figure 712011002978637-pct00012
    (식중, R6와 R7은 각각 독립적으로 수소원자, 탄소수 1~6개의 직쇄상 또는 분기상 포화 또는 불포화 알킬기, 또는 그 알킬기가 임의의 위치에서 서로 결합하는 경우 2개의 산소원자를 함유하는 5, 6 또는 7원환의 포화 탄화수소 환구조를 하나 이상 형성하는 치환기를 나타내고, 그 환구조로는 치환기를 갖고 있어도 좋은 비닐렌 결합을 가진 구조 및 치환기를 갖고 있어도 좋은 페닐렌 구조가 열거된다.)
  15. 제1항에 있어서, 상기 도전성 폴리머는 폴리아닐린, 폴리옥시페닐렌, 폴리페닐렌 술피드, 폴리티오펜, 폴리푸란, 폴리피롤, 폴리메틸피롤, 및 그 치환 유도체 및 코폴리머 중에서 선택되는 것을 특징으로 하는 칩형 고체전해 캐패시터.
  16. 제15항에 있어서, 상기 도전성 폴리머가 폴리(3,4-에틸렌디옥시티오펜)인 것을 특징으로 하는 칩형 고체전해 캐패시터.
  17. 삭제
  18. 제1항에 있어서, 상기 유기 반도체의 전도도가 10-2~103S/cm인 것을 특징으로 하는 칩형 고체전해 캐패시터.
  19. 삭제
  20. 삭제
  21. 삭제
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