KR101088985B1 - 화합물 반도체 기판, 화합물 반도체 기판의 제조 방법 및 반도체 디바이스 - Google Patents

화합물 반도체 기판, 화합물 반도체 기판의 제조 방법 및 반도체 디바이스 Download PDF

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Abstract

본 발명은, Si 기판과 화합물 반도체층과의 계면의 전위(결함) 밀도를 저감시킨 화합물 반도체 기판 및 그 제조 방법에 관한 것이다. Si 기판에 유기 세정, 산 세정 및 알칼리 세정을 순차적으로 실시하여 Si 기판 표면의 유기물이나 금속 등의 오염 물질을 제거하고, 평탄한 산화막을 형성하였다(단계 S31). 농도 1.0 wt%의 불화수소 수용액을 이용하여 표면의 산화막을 제거하고, 수소 종단 처리를 행하였다(단계 S32). 수소 종단 처리를 행한 직후의 Si 기판을 진공 장치 내에 넣은 후에, Si 기판의 기판 온도를 승온시킨다(단계 S33). 이대로 기판 온도를 상승시켜 나가면, 종단 처리된 수소가 이탈된다. 수소가 이탈되기 전에 As를 선행 조사하고(단계 S34), Si 기판과 화합물 반도체층과의 계면을 준비한 후, 수초 후에 Ga와 As를 조사하여(단계 S35) 화합물 반도체 기판을 제작하였다(단계 S36).

Description

화합물 반도체 기판, 화합물 반도체 기판의 제조 방법 및 반도체 디바이스{COMPOUND SEMICONDUCTOR SUBSTRATE, PROCESS FOR PRODUCING COMPOUND SEMICONDUCTOR SUBSTRATE, AND SEMICONDUCTOR DEVICE}
본 발명은 HEMT, HBT 등의 전자 디바이스나 광 디바이스, 자기 센서 등에 응용할 수 있는 Si 기판 상에 형성한 화합물 반도체층의 결정 전위(결함)의 저감과, 그것에 따른 고품질화를 가능하게 하는 적층 구조를 가진 화합물 반도체 기판, 그 제조 방법 및 화합물 반도체 기판을 이용한 반도체 디바이스에 관한 것이다.
최근, 화합물 반도체의 박막 결정 성장 기술에 관해서, 화합물 반도체 기판을 이용한 HEMT(High Electron Mobility Transistor; 고전자 이동도 트랜지스터), HBT(Heterojunction Bipolar Transistor; 헤테로 접합 바이폴라 트랜지스터) 등의 전자 디바이스, 광 디바이스, 태양전지나 2차원 전자 가스를 이용한 초고속 디바이스, 자기 센서 등의 반도체 디바이스는 여러 가지 특징을 지니면서 그 발전은 현저하다.
그러나, 화합물 반도체 기판은 대형 결정을 성장시키는 것이 곤란하다. 또한, 화합물 반도체 기판은 약해서 파손되기 쉽기 때문에, 제조 프로세스 중의 취급에 주의가 필요하다. 또한, 화합물 반도체는 고가이기 때문에, 대구경의 화합물 반도체 기판으로 이행이 필요하지만, 무겁고 약해서 수율이 걱정된다.
그래서, 저렴하고 결정성도 좋으며, 경량으로 대구경화에 적합한 IV족 반도체 기판 상에 화합물 반도체를 형성하는 기술이 각광을 받고 있다. 특히, 생산 기술이 확립되어 있는 Si 기판 상에, 화합물 반도체인 GaAs의 박막 결정 성장 기술에 관한 연구가 활발히 행해지게 되었다. 또한, 디바이스화하는 경우는, 화합물 반도체 기판 전체의 특성 분포가 작을 필요가 있다.
그러나, Si와 화합물 반도체 결정의 격자 정수나 열팽창계수의 차이로부터는, 서로 미스 피트가 발생해 버리기 때문에, Si 기판 상에 에피택셜 성장시키려고 하면 여러 가지 문제가 발생한다. 예컨대, Si와 GaAs의 격자 정수에는 4%의 차가 존재하며, 열팽창계수는 2배 정도의 차가 있다. 이러한 상태에서는, Si 기판 상에 에피택셜 성장시키는 것은 간단하지 않다.
또한, Si 기판의 표면 처리에 대해서, Si 기판 상의 산화물인 SiO2를, 화합물 반도체를 에피택셜 성장시키기 전에 제거하는 것이 중요하다.
이 산화물을 제거하는 제1 방법으로서, Si 기판을 고진공 하에서 고온으로 함으로써 산화물을 제거할 수 있다. 그러나, 이 제1 방법은, 공업적으로는, TAT가 떨어지기 때문에 양산성이 부족하다.
또한, 이 산화물을 제거하는 제2 방법으로서, Si 기판을 화학적으로 처리함으로써 산화물을 제거하는 방법이 있다. 이 제2 방법은, 성막 장치에 투입하기 전에 Si 기판을 불산 처리함으로써, 산화물이 제거된다. 또한, Si 기판의 표면을 수소 종단 처리한 상태에서 보호하고, 처리 후의 산화를 방지하고 있다. 또한, 이 제2 방법은, 종단 처리하고 있는 수소의 이탈을 제어하는 초기 성장이 필요하게 된다.
수소 종단 처리한 Si 기판 상에 III-V족 화합물 반도체를 성장시키는 산업적인 종래 기술로서, 예컨대, InSb에 관해서는 특허 문헌 1에, 2단계 성장에 있어서의 Si 기판 상으로의 초기 성장에, 알루미늄, 갈륨, 인듐 중 하나 이상으로 이루어지는 하지층(下地層)을 설치하고, 2단계 성장을 행하는 헤테로에피택셜막의 제조 방법이 개시되어 있다. 그러나, GaAs막에 관해서는, 동일한 방법으로는 양질의 막을 얻을 수 없다.
특히, 격자 정수나 열팽창계수가 상이한 화합물 반도체를 Si 기판 상에 성장시키는 경우, 2단계 혹은 3단계 성장 공정을 적용하여도, Si와 화합물 반도체층의 계면에는 많은 전위나 적층 결함이 발생한다. 이러한 계면에 내재하는 전위(결함)에 의해 전자 디바이스의 활성층이 되는 화합물 반도체의 전기 특성은, 품질이 저하하여 원래의 화합물 반도체에서 기대되는 전기 특성을 얻을 수 없다. 또한, 광 디바이스 등, 기판면에 대하여 수직 방향으로 전류가 흐르는 경우에도, 계면의 전위(결함)가 발광 효율 저하에 영향을 준다.
한편, Si 상에 헤테로에피택셜 성장시킨 화합물 반도체 기판을 이용하여 전자 디바이스를 형성하는 경우, 헤테로에피택셜 성장 과정에서의 초기 단계에서 발생한 계면에 있는 전위(결함)가, 화합물 반도체 기판의 표면에 나타나는 전위(결함)의 원인 중 하나로서 생각되기 때문에, 전술한 전자 디바이스의 특성에 악영향을 준다.
예컨대, 홀 소자의 경우, 특허 문헌 2에는 GaAs 기판의 전위(결함)가 무자장(無磁場) 하에서의 출력 전압인 불평형(오프셋) 전압의 악화로 이어지는 것을 설명하고, GaAs 기판 상에 GaAs를 에피택셜 성장시킴으로써 전위를 개선하여 불평형(오프셋) 전압을 저감시키는 것이 개시되어 있다.
또한, 특허 문헌 3에는 전위(결함)가 낮은 기판을 사용함으로써, 발광 효율이 높고 열화가 생기기 어려운 발광 소자가 개시되어 있다.
결정 전위(결함)에 관해서, 결정 전위(결함)를 개선시킨 성장 방법으로서, 측면 성장이 비특허 문헌 1에 개시되어 있다. 이 측면 성장은, 국소적인 결정 전위(결함)의 개선으로서, 사용 기판 전면(全面)에서 결정성이 높은 기판을 실현하는 것이 곤란하다. 또한, 기판의 전(前)처리는 번잡한 결점이 있다. 화합물 반도체 기판을 이용하여 전자 디바이스, 광 디바이스, 자기 센서 등을 양산하는 경우, 사용 기판 전면에서 결정 전위(결함)를 개선하고, 수율을 확보할 필요가 있다.
그러나, 전술한 특허 문헌 1에서는, Si 기판과 화합물 반도체층의 계면에 있어서의 전위(결함)를 초기 성장에 의해 저감시키는 것이 충분히 되어 있지 않다. 화합물 반도체층의 막 두께를 4.0 ㎛ 적층시킴으로써, 외관상, 계면에서 발생하고 있는 결함이 영향을 미치는 전기 특성은 향상되고 있지만, 4.0 ㎛ 정도의 에피택셜층을 필요로 하고 있기 때문에, 화합물 반도체층에서의 전위(결함)는 개선되지 않는다. 또한, 결정 성장 온도가 보다 높은 GaAs막에서는, 홀 소자 등의 디바이스를 응용할 수 있는 품질의 것은 공업적으로는 얻어지고 있지 않다. Si 기판 상에 화합물 반도체를 헤테로에피택셜 성장시키는 경우, 헤테로에피택셜 성장 과정에 있어서의 초기 단계가 가장 중요하다.
특허문헌1:일본특허공개평성제7-249577호공보 특허문헌2:일본특허공개평성제1-95577호공보 특허문헌3:일본특허공개평성제7-193331호공보
비특허 문헌 1 : D. Pribat et al., Jpn. J. Appl. Phys. 30, L431(1991)
본 발명은, 이러한 상황을 감안하여 이루어진 것으로서, 그 목적으로 하는 바는, Si 기판 상의 화합물 반도체층에 있어서, Si 기판과 화합물 반도체층과의 임의의 모든 위치에 있어서의 계면의 전위(결함) 밀도를 저감시키고, 10 ㎠ 이상의 큰 표면적을 갖는 화합물 반도체 기판 및 그 제조 방법을 제공하는 것에 있다.
또한, HEMT, HBT 등의 전자 디바이스, 광 디바이스, 태양전지나 2차원 전자 가스를 이용한 초고속 디바이스, 자기 센서에 최적의 화합물 반도체 기판을 이용한 반도체 디바이스를 제공하는 것에 있다.
본 발명은, 이러한 목적을 달성하기 위해서 이루어진 것으로서, Si 기판 상에 As를 함유하는 화합물 반도체를 설치한 화합물 반도체 기판에 있어서, 상기 Si 기판과 상기 화합물 반도체층의 계면에 상기 화합물 반도체층보다도 As의 농도가 높은 물질이 섬 형상으로 존재하는 것을 특징으로 한다.
또한, 상기 섬 형상 물질은 상기 Si 기판 또는 상기 화합물 반도체층의 구성 원소의 일부로 이루어지는 것을 특징으로 한다.
또한, 상기 섬 형상 물질은 상기 Si 기판에 대하여, 에피택셜 성장하고 있지 않는 것을 특징으로 한다.
또한, 상기 섬 형상 물질은, 상기 Si 기판 및 상기 화합물 반도체층과 결정 배열이 상이한 것을 특징으로 한다.
또한, 상기 Si 기판과 상기 화합물 반도체층과의 계면으로부터, 10 ㎚ 위치에서의 상기 화합물 반도체층의 결정 전위(결함)가 5.0×108/㎠ 이상, 2.5×1010/㎠ 이하인 것을 특징으로 한다.
또한, 상기 화합물 반도체층의 막 두께는 0.1 ㎛ 이상, 2.0 ㎛ 이하인 것을 특징으로 한다.
또한, 상기 Si 기판의 성막면의 표면적은 10 ㎠ 이상인 것을 특징으로 한다.
또한, 상기 화합물 반도체층은 싱글 도메인 구조인 것을 특징으로 한다.
또한, 상기 화합물 반도체층은 InxAlyGaZAs(x+y+z=1)인 것을 특징으로 한다.
또한, 상기 Si 기판은 Si 박막 기판인 것을 특징으로 한다.
또한, Si 기판 상에 As를 함유하는 화합물 반도체층을 형성하는 화합물 반도체 기판의 제조 방법에 있어서, 수소 종단 처리한 Si 기판 상에 화합물 반도체를 에피택셜 성장시키기 직전에 수소가 이탈되는 기판 온도보다 낮은 온도에서 As를 선행 조사시키고, 순차적으로, 상기 화합물 반도체를 적층시킴으로써, 상기 Si 기판 상에 상기 화합물 반도체층을 형성하는 것을 특징으로 한다.
또한, Si 기판 상에 As를 함유하는 화합물 반도체층을 형성하는 화합물 반도체 기판의 제조 방법에 있어서, 수소 종단 처리한 Si 기판 상에 수소가 이탈되는 기판 온도보다 낮은 온도에서 As를 선행 조사시키고, 수소가 기판 표면으로부터 이탈되기 전에 상기 화합물 반도체를 구성하는 III족 원소를 더 공급함으로써, 상기 Si 기판 상에 상기 화합물 반도체층을 형성하는 것을 특징으로 한다.
또한, 상기 Si 기판의 성막면의 표면적은 10 ㎠ 이상인 것을 특징으로 한다.
또한, 상기 화합물 반도체층은 싱글 도메인 구조인 것을 특징으로 한다.
또한, 상기 화합물 반도체층은 InxAlyGaZAs(x+y+z=1)인 것을 특징으로 한다.
또한, 상기 Si 기판은 Si 박막 기판인 것을 특징으로 한다.
또한, 전술한 어느 하나의 화합물 반도체 기판을 이용한 것을 특징으로 하는 반도체 디바이스이다.
또한, 상기 반도체 디바이스는 전자 디바이스, 광 디바이스, 자기 센서, 태양전지, 2차원 전자 가스를 이용한 초고속 디바이스 중 어느 하나인 것을 특징으로 한다.
이와 같이, 본 발명은, 수소 종단 처리한 Si 기판 상에, 화합물 반도체층을 에피택셜 성장시키기 직전에 종단 처리하고 있는 수소의 이탈과 화합물 반도체 소스가 Si 기판에 도달하는 타이밍을 제어할 필요가 있다. 여기서는, 수소가 이탈되는 기판 온도보다 낮은 온도에서 가스 형상인 화합물 반도체 As를 선행 조사시키고, 기판 표면에 균일하게 분포되도록 준비하고, 수소가 이탈되기 전에 III족 원소의 공급을 개시함으로써, 순차적으로, 화합물 반도체를 적층시킴으로써, Si 기판과 화합물 반도체층과의 계면의 결정성이 기판 전면에서 개선되는 것을 발견하였다.
전술한 방법으로, 얻어진 Si 기판 상의 GaAs막을 고분해능 초고압 투과 전자선 회절로 해석한 결과, GaAs막과 Si 기판의 계면에 Si 기판과도, GaAs막과도 주기성이 상이한 물질이 섬 형상으로 관찰되었다. 그 물질은 Si 기판에 에피택셜 성장하지 않는 것이 확인되었다. 이 물질을 전자 에너지 손실 스펙트럼(EELS: ELECTRON ENERGY LOSS SPECTRUM) EELS법으로 해석하면, GaAs막 내보다도 고농도의 As를 함유하는 것이 확인되었다. 섬 형상 물질이 없는 부분은, Si 기판과 GaAs의 계면은, 매우 양호한 주기성인 것이 확인되었다. 또한, 계면으로부터, 10 ㎚의 위치에서의 GaAs막의 전위 밀도는 작고 양호한 것이 확인되었다.
본원 발명에서, 매우 양질의 GaAs 결정을 얻을 수 있었던 이유는, 전술한 섬 형상 As 함유 물질이, 변형을 흡수하고, 섬 형상 물질이 없는 지점에서는, Si에 터미네이트되어 있던 수소와 Ga가 깨끗하게 치환되어 Si 기판의 에피택셜 정보를 GaAs에 계승시킬 수 있었기 때문이라고 생각된다.
본원 발명의 방법을 이용하면, Si 기판의 사이즈는 에피택셜 성장 장치에 설치할 수 있는 상한(上限) 사이즈로 정해지며, 특별히 상한은 없다. 선행 조사된 As는 가스 형상의 As로서, 에피택셜 성장 장치 내부 전체에 채워져서 Si 기판 사이즈에 무관하게 Si 기판에 도달하는 타이밍을 제어할 수 있기 때문이다.
본 발명에 따르면, Si 기판과 화합물 반도체층과의 계면의 전위(결함) 밀도를 저감시킬 수 있는 것과, 화합물 반도체층 상에 형성한 전자 디바이스나 광 디바이스 등의 고품질화를 가능하게 한다고 하는 효과를 발휘한다. 또한, HEMT, HBT 등의 전자 디바이스나 광 디바이스, 자기 센서 등에, 화합물 반도체 기판을 이용하고, 계면의 전위(결함) 밀도의 저감에 따른 고품질화를 가능하게 한다.
도 1은 본 발명의 실시예 1에 따른 Si 상의 화합물 반도체층을 포함하는 화합물 반도체 기판의 단면 모식도이다.
도 2는 실시예 1의 화합물 반도체 기판을 이용하여 작성된 홀 소자의 단면 모식도이다.
도 3은 본 발명에 따른 실시예 1의 화합물 반도체 기판의 제조 방법을 설명하기 위한 흐름도를 도시한 도면이다.
도 4는 본 발명에 따른 실시예 2의 홀 소자의 제조 방법을 설명하기 위한 흐름도를 도시한 도면이다.
도 5는 계면에 존재하는 섬 형상의 As 농도가 높은 물질의 단면도이다.
도 6은 도 5의 확대도이다.
이하, 도면을 참조하여 본 발명의 실시예에 대해서 설명한다.
[실시예 1]
도 1은 본 발명의 실시예 1에 따른 Si 기판 상의 화합물 반도체층을 포함하는 화합물 반도체 기판의 단면 모식도로, 도면 중 도면 부호 101은 4인치의 Si 단결정으로 이루어진 Si 기판, 도면 부호 102는 As를 함유하는 화합물 반도체층을 나타내고 있다.
싱글 도메인 구조를 판별하는 경우, X선 회절 실험에 의해 관측되는 회절선의 결정 축 방향에 대한 개수로 정해진다. (111)면과 평행하게 절단되어 있는 Si 단결정 상의 성장일 때에는 도메인 구조를 판정하는 결정면은 (220)면이며, 헤테로에피택셜 성장한 화합물 반도체층(102)은, 3회 대칭이 되기 때문에, 싱글 도메인의 경우는, 전체 결정 방향에 대하여 3개의 회절선이 관측된다. 멀티 도메인 구조의 경우, 그 회절선이, 3개보다도 많이 관측된다.
Si 기판(101) 상에 화합물 반도체층(102)을 형성하는 경우, 그 계면을 제어하는 초기 성장이 중요하다. 본 발명에 있어서, 수소 종단 처리한 Si 기판(101)으로부터 이탈되는 수소의 타이밍과, Si 기판(101)에 조사하는 재료와 조사하는 타이밍에 의해 여러 가지 계면 형태를 나타내고 있다.
Si 단결정(101)과 화합물 반도체(102)와의 계면에 대해서, 수소가 이탈되기 전에 As만을 Si 기판(101)에 조사시키고, 그 후에, 화합물 반도체의 헤테로에피택셜 성장을 개시함으로써, As를 함유하는 화합물 반도체층(102)의 As 농도보다도 고농도의 As 농도를 갖는 물질을, Si 기판(101)과 As를 함유하는 화합물 반도체층(102)의 계면에 설치하는 것이 가능해진다.
이 계면에 존재하는 물질의 As 농도가 화합물 반도체층(102)의 As 농도보다도 높고, 계면에 이산적으로 섬 형상으로 존재하고 있는 것은 본 시료를 수속 이온 빔(FIB: FOCUSED ION BEAM) 등의 미세 가공 장치를 이용하여 10 ㎚ 이하의 두께로 박편화하고, 이것을 1000 keV 정도의 가속 에너지를 갖는 초고압 전자 현미경에 의해, 그 전자 에너지 손실 스펙트럼(EELS: ELECTRON ENERGY LOSS SPECTRUM)을 2차원 관측함으로써 확인할 수 있다.
또한, 이 계면에 존재하는 As 농도가 높은 물질의 결정 배열은, Si 기판과도 화합물 반도체층과도 상이하며, Si 기판에 대하여, 에피택셜 성장하지 않는다는 사실은 1000 keV 정도의 가속 에너지를 갖는 초고압 전자 현미경으로 관찰할 수 있다.
도 5는 계면에 존재하는 섬 형상의 As 농도가 높은 물질의 단면도이며, 일례로서 본원 발명에서 형성한 Si 상의 GaAs막의 초고압 전자 현미경을 나타낸다. 또한, 도 6은 도 5의 확대도이다. 가속 전압 1250 keV로 관찰한 결과이다. EELS로 확인한 계면에 존재하는 As 농도가 높은 섬 형상 물질의 결정 배열은, Si 기판과도 화합물 반도체층과도 상이하며, Si 기판에 대하여, 에피택셜 성장하지 않는 것을 확인할 수 있다. 또한, As 농도가 높은 섬 형상 물질은, 두께 방향에서 2 ㎚ 이하 정도, 계면 가로 방향에서, 6 ㎚ 정도인 것과 16 ㎚ 정도인 것을 확인할 수 있다.
이 구조를 채용함으로써, Si 기판(101)과 화합물 반도체층(102)과의 계면에 있는 전위(결함)가 개선되는 것을 확인하여 본 발명을 이루기에 이르렀다.
이와 같이, 본 발명의 화합물 반도체 기판은, Si 기판(101) 상에 As를 함유하는 화합물 반도체를 설치한 화합물 반도체 기판으로서, Si 기판(101)과 화합물 반도체층(102)의 계면에 화합물 반도체층(102)보다도 As의 농도가 높은 물질이 섬 형상으로 존재한다.
또한, 섬 형상 물질은 Si 기판(101) 또는 화합물 반도체층(102)의 구성 원소의 일부로 이루어져 있다. 또한, 섬 형상 물질은, Si 기판(101)에 대하여, 에피택셜 성장하지 않는다.
또한, 섬 형상 물질은, Si 기판(101) 및 화합물 반도체층(102)과 결정 배열이 상이하다. 또한, Si 기판(101)과 화합물 반도체층(102)과의 계면으로부터, 10 ㎚의 위치에서의 화합물 반도체층(102)의 결정 전위(결함)가 5.0×108/㎠ 이상, 2.5×1010/㎠ 이하이다.
또한, 화합물 반도체층(102)의 막 두께는 0.1 ㎛ 이상, 2.0 ㎛ 이하이다. 또한, Si 기판(101)의 성막면의 표면적은 10 ㎠ 이상이다. 또한, 화합물 반도체층(102)은 싱글 도메인 구조이다. 또한, 화합물 반도체층(102)은 InxAlyGaZAs(x+y+z=1)이다. 또한, Si 기판(101)은 Si 박막 기판이어도 된다.
도 3은 본 발명에 따른 실시예 1의 화합물 반도체 기판의 제조 방법을 설명하기 위한 흐름도를 도시한 도면이다. 여기서는, 4인치 Si 기판(101)에, GaAs 화합물 반도체층(102)을 성막하는 실시예에 대해서 설명한다.
우선, Si 기판(101)에 유기 세정, 산 세정 및 알칼리 세정을 순차적으로 실시하여 이 Si 기판(101) 표면의 유기물이나 금속 등의 오염 물질을 제거하고, 평탄한 산화막(도시하지 않음)을 형성하였다(단계 S31). 다음에, 농도 1.0 wt%의 불화수소 수용액을 이용하여 표면의 산화막을 제거하고, 수소 종단 처리를 행하였다(단계 S32). 또한, 수소 종단 처리는, 다른 방법이어도 되고, 예컨대, 완충된 불산 수용액 처리나 수소 어닐링, H 원자 조사 등이어도 된다.
다음에, 수소 종단 처리를 행한 직후의 Si 기판(101)을, 진공도가 10-6 Torr(1.333×10-4 Pa[파스칼]) 이하인 진공 장치 내에 넣은 후에, Si 기판(101)의 기판 온도를 승온시킨다(단계 S33). 이대로 기판 온도를 상승시켜 나가면, 종단 처리된 수소가 이탈된다. 수소가 이탈되기 전에 화합물 반도체인 As를 선행 조사하고(단계 S34), Si 기판(101)과 화합물 반도체층(102)과의 계면을 준비한 후, 수초 후에 Ga와 As를 조사하여(단계 S35), 화합물 반도체층(102)을 형성하였다(단계 S36). 이 공정에서, Ga가 기판에 도착했을 때에 비로소 대량의 수소가 Si 기판으로부터 이탈된다. 이 모습은 사중 극질량 분석기로 검출할 수 있다. 또한, 일반적으로, MBE에는 고속 전자선 반사 회절(RHEED)이라고 하는 In Situ의 해석을 행하는 것이 가능하다. 그러나, RHEED 측정을 행하면 전자선의 에너지에 의해 Si 상의 수소가 이탈되어 버리기 때문에, 본원 발명을 실시할 때에는 초기 성장시에 RHEED를 이용하지 않는 것이 바람직하다.
이 화합물 반도체층(102)은 0.5 ㎛이다. X선 회절 실험으로 도메인 구조를 판별한 결과, 싱글 도메인인 것이 확인되었다. 본 시료를 약 10 ㎚의 두께로 박편화하고, 이것을 1250 keV의 가속 에너지를 갖는 초고압 전자 현미경에 의해, 그 전자 에너지 손실 스펙트럼(EELS: ELECTRON ENERGY LOSS SPECTRUM)을 2차원 관측함으로써, GaAs와 Si 기판의 계면에 GaAs 내의 As 농도보다도 고농도의 As 농도를 갖는 물질이 섬 형상으로 존재하는 것을 확인할 수 있었다. 또한, 이 계면에 존재하는 As 농도가 높은 물질의 결정 배열이, Si 기판과도 화합물 반도체층과도 상이하며, Si 기판에 대하여, 에피택셜 성장하지 않는 것을 초고압 전자 현미경에 의한 단면 관찰에 의해 확인할 수 있었다.
화합물 반도체층(102)의 계면에 있어서의 전위(결함)는 이온 밀링 장치를 이용하여 시료의 박편화를 행한 후, 200만 배의 단면 TEM상의 촬영을 행하고, 화합물 반도체(GaAs)층(102)에 있어서, Si 기판(101)과의 계면으로부터, 10 ㎚의 위치를 관통하는 전위(결함)를 측정하여 화합물 반도체층(102)의 계면에 있는 전위 밀도로 하였다. 상이한 3점(A, B, C)을 측정한 전위 밀도의 결과를 표 1에 나타낸다.
[비교예 1]
수소 종단 처리를 행한 직후의 Si 기판을, 진공도가 10-6 Torr(1.333×10-4 Pa[파스칼]) 이하인 진공 장치 내에 넣은 후에, Si 기판의 기판 온도를 승온시킨다. 이대로 기판 온도를 상승시켜 나가면, 종단 처리된 수소가 이탈되지만, 수소가 이탈되기 전에 As와 Ga를 동시에 조사함으로써, Si 기판과 화합물 반도체층과의 계면을 준비하여 화합물 반도체층을 형성하였다. 이 화합물 반도체층은 0.5 ㎛이다. 여기서, X선 회절 실험으로 도메인 구조를 판별한 결과, 싱글 도메인인 것이 확인되었다. 본 시료를 약 10 ㎚의 두께로 박편화하고, 이것을 1250 keV의 가속 에너지를 갖는 초고압 전자 현미경에 의해, 그 전자 에너지 손실 스펙트럼(EELS: ELECTRON ENERGY LOSS SPECTRUM)을 2차원 관측한 결과, GaAs와 Si 기판의 계면에 As 농도가 큰 물질이 없는 것이 확인되었다.
실시예 1과 마찬가지로, 화합물 반도체층(102)의 계면에 있어서의 전위(결함)는 이온 밀링 장치를 이용하여 시료의 박편(부재)화를 행한 후, 200만 배의 단면 TEM상의 촬영을 행하고, 화합물 반도체(GaAs)층(102)에 있어서, Si 기판(101)과의 계면으로부터, 10 ㎚의 위치를 관통하는 전위(결함)를 측정하여 화합물 반도체층(102)의 계면에 있는 전위 밀도로 하였다.
실시예 1과 비교예 1에 관한 4인치 화합물 반도체 기판의 계면 전위 밀도가 상이한 3점(A, B, C)의 측정 결과를 표 1에 나타낸다.
[표 1]
Figure 112010014015736-pct00001
실시예 1과 같은, 화합물 반도체층의 성장 직전에 가스 소스인 As만을 조사함으로써, 화합물 반도체 기판 전체에 있어서의 계면 전위 밀도를 대폭 개선시키는 것에 성공하였다. 또한, 불균일(흐트러짐)도, 최대-최소를 비교하면, 20배 가까이 개선되고 있는 것을 확인할 수 있다.
[실시예 2]
도 2는 실시예 1의 화합물 반도체 기판을 이용하여 작성된 홀 소자의 단면 모식도로, 도면 중 도면 부호 201은 화합물 반도체 기판, 도면 부호 202는 홀 소자의 감지부, 도면 부호 203은 질화 Si로 형성된 보호막, 도면 부호 204는 Au/Ti의 적층 전극부를 나타내고 있다.
실시예 1에서 준비한 화합물 반도체 기판(201) 상에 홀 소자의 감지부(202)를 설치하고, 그 홀 소자의 감지부(202) 주위에, 또한 화합물 반도체 기판(201) 상에 Ti/Au의 적층 전극부(204)를 설치하며, 화합물 반도체 기판(201) 상에서 적층 전극부(204)의 측부에 질화 Si로 형성된 보호막(203)이 설치되고, 홀 소자의 감지부(202) 상에 질화 Si로 형성된 보호막(203)이 설치되어 있다. 또한, Si 기판의 저항이 작은 경우는, Si 기판(201)과 적층 전극부(204) 사이에 절연층을 사이에 두는 것이 바람직하다.
전술한 실시예 1에서 준비한 화합물 반도체 기판(201) 상에 화합물 반도체에 관한 반도체 디바이스를 형성한 경우에 대해서, 계면의 전위(결함)가 디바이스 특성에 영향을 주는 것을 확인하기 위해서, 화합물 반도체 디바이스의 일례로서 홀 소자를 형성하고, 그 특성을 비교하였다.
실시예 1과 비교예 1에서 준비한 화합물 반도체 기판 상에 화합물 반도체인 InSb를 적층시켜 홀 소자를 형성하는 것을 시도하였다. 실시예 1과 비교예 1에서 준비한 화합물 반도체 기판(201) 상에 형성한 InSb의 이동도를 표 2에 나타낸다. 반 데르 포우(van der Pauw)는, 사방 10 ㎜로 잘라내어 측정을 행하여 평균값과 표준편차를 나타내고 있다. 비교예에서는 이동도가 40000 이상인 부분도 있지만, 불균일이 커서 평균하면 약 20000이 되고, σ가 50%보다 크다. 그것에 비하여 본원 발명의 실시예에서는, 기판 상의 어떤 지점에서나 높은 이동도를 얻을 수 있었다.
[표 2]
Figure 112010014015736-pct00002
도 4는 본 발명에 따른 실시예 2의 홀 소자의 제조 방법을 설명하기 위한 흐름도를 도시한 도면이다. 우선, 도 3에 기초하여 화합물 반도체 기판(201)을 제작한다(단계 S41). 제작된 화합물 반도체 기판(201) 상에 InSb를 적층하고(단계 S42), 메사 에칭하여 홀 소자의 감지부(202)를 형성한다(단계 S43). 그 후, 질화 Si로 형성된 보호막(203)을 플라즈마 CVD로 성막하고(단계 S44), 증착에 의해 Au/Ti 적층 전극부(204)를 형성하여(단계 S45), 홀 소자를 제작한다(단계 S46).
실시예 1과 비교예 1에서, 홀 소자의 전기 특성을 비교한 결과를 표 3에 나타내었다. 여기서는, 형성한 모든 홀 소자에 대해서 무자장 하에서의 출력 전압인 불평형(오프셋) 전압의 평균값과 그 표준편차를 비교하고 있다. 또한, 입력 단자에 1 V의 전압을 인가시키면서, 무자장 하의 출력 단자에서 얻어지는 전압을 불평형(오프셋) 전압으로 하였다.
[표 3]
Figure 112010014015736-pct00003
특허 문헌 2에서, 불평형(오프셋) 전압은 홀 소자의 활성층으로 되어 있는 화합물 반도체층의 결정성에 크게 영향을 주는 것으로서, 전위(결함)가 적은 화합물 반도체에 형성된 홀 소자의 불평형 전압은 작아지는 경향이 있다고 보고되어 있다. 또한, 전위 밀도 이외의 불평형 전압에 영향을 주는 물성인, 에칭 속도, 결정성 등도 웨이퍼면 내에서 균일하기 때문에, 실시예에서의 효과를 얻을 수 있었다고 생각된다.
실시예 1과 비교예 1에서는, 불평형 전압의 표준편차로 비교하면, 가스 소스인 As를 선행 조사한 화합물 반도체 기판(실시예 1)이, 불평형 전압의 표준편차가 현저하게 작다.
이것은, Si 기판과 화합물 반도체 기판과의 계면에서의 전위(결함)가, 적고, 웨이퍼면 내에서 균일한 것에 기인하고 있다고 생각된다. 계면의 전위(결함) 밀도의 평균값·표준편차를 저감시킨 화합물 반도체 기판 상에 화합물 반도체에 관한 디바이스를 형성하면, 전위(결함)에 관한 특성 저하와 양산 웨이퍼 수율 저하를 억제할 수 있어, 본원 발명의 현저한 효과가 증명되었다.
본 발명의 화합물 반도체 기판은, 계면 부근의 전위(결함) 밀도를 저감시킴으로써, 양산성이 높은 화합물 반도체 기판을 제공하고, 또한, 화합물 반도체 기판 상에 헤테로에피택셜 성장을 이용하여 형성하는 반도체 전자 디바이스의 특성 향상, 광 디바이스의 발광 효율의 향상, 자기 센서의 S/N의 개선에 이용할 수 있다.
101 : Si 기판 102 : 화합물 반도체층
201 : 화합물 반도체 기판 203 : 질화 Si로 형성된 보호막

Claims (18)

  1. Si 기판 상에 As를 함유하는 화합물 반도체층을 설치한 화합물 반도체 기판에 있어서,
    수소 종단 처리한 Si 기판 상에, 수소가 이탈되기 전에 As를 선행 조사시키고, 그 후에 화합물 반도체층의 성장을 개시함으로써, 상기 Si 기판과 상기 화합물 반도체층의 계면에 상기 화합물 반도체층보다도 As의 농도가 높은 물질이 섬 형상으로 존재하는 것을 특징으로 하는 화합물 반도체 기판.
  2. 제1항에 있어서, 상기 섬 형상 물질은 상기 Si 기판 또는 상기 화합물 반도체층의 구성 원소의 일부로 이루어지는 것을 특징으로 하는 화합물 반도체 기판.
  3. 제1항에 있어서, 상기 섬 형상 물질은, 상기 Si 기판에 대하여, 에피택셜 성장하고 있지 않는 것을 특징으로 하는 화합물 반도체 기판.
  4. 제1항에 있어서, 상기 섬 형상 물질은, 상기 Si 기판 및 상기 화합물 반도체층과 결정 배열이 상이한 것을 특징으로 하는 화합물 반도체 기판.
  5. 제1항에 있어서, 상기 Si 기판과 상기 화합물 반도체층과의 계면으로부터, 10 ㎚ 위치에서의 상기 화합물 반도체층의 결정 전위(결함)는 5.0×108/㎠ 이상, 2.5×1010/㎠ 이하인 것을 특징으로 하는 화합물 반도체 기판.
  6. 제1항에 있어서, 상기 화합물 반도체층의 막 두께는 0.1 ㎛ 이상, 2.0 ㎛ 이하인 것을 특징으로 하는 화합물 반도체 기판.
  7. 제1항에 있어서, 상기 Si 기판의 성막면(成膜面)의 표면적은 10 ㎠ 이상인 것을 특징으로 하는 화합물 반도체 기판.
  8. 제1항에 있어서, 상기 화합물 반도체층은 싱글 도메인 구조인 것을 특징으로 하는 화합물 반도체 기판.
  9. 제1항에 있어서, 상기 화합물 반도체층은 InxAlyGaZAs(x+y+z=1)인 것을 특징으로 하는 화합물 반도체 기판.
  10. 제1항에 있어서, 상기 Si 기판은 Si 박막 기판인 것을 특징으로 하는 화합물 반도체 기판.
  11. Si 기판 상에 As를 함유하는 화합물 반도체층을 형성하는 화합물 반도체 기판의 제조 방법에 있어서,
    수소 종단 처리한 Si 기판 상에 화합물 반도체를 에피택셜 성장시키기 직전에 수소가 이탈되는 기판 온도보다 낮은 온도에서 As를 선행 조사시키고, 순차적으로 상기 화합물 반도체를 적층시킴으로써, 상기 Si 기판 상에 상기 화합물 반도체층을 형성하고, 상기 Si 기판과 상기 화합물 반도체층의 계면에 상기 화합물 반도체층보다도 As의 농도가 높은 물질이 섬 형상으로 존재하는 것을 특징으로 하는 화합물 반도체 기판의 제조 방법.
  12. Si 기판 상에 As를 함유하는 화합물 반도체층을 형성하는 화합물 반도체 기판의 제조 방법에 있어서,
    수소 종단 처리한 Si 기판 상에 수소가 이탈되는 기판 온도보다 낮은 온도에서 수소가 이탈되지 않도록 As를 선행 조사시키고, 수소가 기판 표면으로부터 이탈되기 전에 상기 화합물 반도체를 구성하는 III족 원소를 더 공급함으로써, 상기 Si 기판 상에 상기 화합물 반도체층을 형성하고, 상기 Si 기판과 상기 화합물 반도체층의 계면에 상기 화합물 반도체층보다도 As의 농도가 높은 물질이 섬 형상으로 존재하는 것을 특징으로 하는 화합물 반도체 기판의 제조 방법.
  13. 제11항 또는 제12항에 있어서, 상기 Si 기판의 성막면의 표면적은 10 ㎠ 이상인 것을 특징으로 하는 화합물 반도체 기판의 제조 방법.
  14. 제11항 또는 제12항에 있어서, 상기 화합물 반도체층은 싱글 도메인 구조인 것을 특징으로 하는 화합물 반도체 기판의 제조 방법.
  15. 제11항 또는 제12항에 있어서, 상기 화합물 반도체층은 InxAlyGaZAs(x+y+z=1)인 것을 특징으로 하는 화합물 반도체 기판의 제조 방법.
  16. 제11항 또는 제12항에 있어서, 상기 Si 기판은 Si 박막 기판인 것을 특징으로 하는 화합물 반도체 기판의 제조 방법.
  17. 제1항 내지 제10항 중 어느 한 항에 기재한 화합물 반도체 기판을 이용한 것을 특징으로 하는 반도체 디바이스.
  18. 제17항에 있어서, 상기 반도체 디바이스는 전자 디바이스, 광 디바이스, 자기 센서, 태양전지, 2차원 전자 가스를 이용한 초고속 디바이스 중 어느 하나인 것을 특징으로 하는 반도체 디바이스.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5243606B2 (ja) * 2009-06-30 2013-07-24 旭化成エレクトロニクス株式会社 磁気センサ
US10096473B2 (en) * 2016-04-07 2018-10-09 Aixtron Se Formation of a layer on a semiconductor substrate
JP6780805B1 (ja) * 2019-11-01 2020-11-04 三菱電機株式会社 化合物半導体の結晶欠陥観察方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2512018B2 (ja) 1987-10-07 1996-07-03 松下電子工業株式会社 ホ―ル効果装置
JP3286921B2 (ja) * 1992-10-09 2002-05-27 富士通株式会社 シリコン基板化合物半導体装置
JP3414833B2 (ja) 1993-05-28 2003-06-09 松下電器産業株式会社 半導体薄膜の製造方法および磁電変換素子の製造方法
JPH07193331A (ja) 1993-12-27 1995-07-28 Toshiba Corp 発光素子用ＧａＡｓ基板
JPH07240378A (ja) 1994-02-28 1995-09-12 Toshiba Corp 半導体薄膜製造装置
JP2811535B2 (ja) * 1994-03-25 1998-10-15 光技術研究開発株式会社 Ｉｉｉ−ｖ族化合物薄膜の製造方法
JPH08306622A (ja) * 1995-05-01 1996-11-22 Nippon Telegr & Teleph Corp <Ntt> 化合物半導体の微結晶成長方法
JPH0927451A (ja) * 1995-07-12 1997-01-28 Sumitomo Metal Ind Ltd 化合物半導体基板の製造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Seiji Nishi 등, "Growth of Single Domain GaAs on 2-inch Si(100) Substrate by Molecular Beam Epitaxy", Japanese Journal of Applied Physics, 1985*

Also Published As

Publication number Publication date
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US8552533B2 (en) 2013-10-08
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