JP5626955B2 - エピタキシャル成長用基板の製造方法及び半導体エピタキシャルウェハの製造方法 - Google Patents

Description

本発明は、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）等の半導体デバイスの作製に使用されるエピタキシャル成長用基板の製造方法及び半導体エピタキシャルウェハの製造方法に関し、特にＩＩＩ−Ｖ族化合物半導体を基板とした場合に好適な技術に関する。

従来、ＩｎＰ基板等のＩＩＩ−Ｖ族化合物半導体基板に、ＩｎＡｌＡｓバッファ層、ＩｎＧａＡｓチャネル層、ＩｎＡｌＡｓスペーサ層、ＩｎＰ電子供給層をエピタキシャル成長させたＨＥＭＴ構造が知られている。なお、本明細書において、半導体基板上に、半導体薄膜をエピタキシャル成長させたものを半導体エピタキシャルウェハと呼ぶ。また、エピタキシャル成長させた半導体薄膜をエピタキシャル膜と呼ぶこともある。
このようなＨＥＭＴ構造を有する半導体エピタキシャルウェハを作製する場合、一般には、鏡面仕上げしたＩｎＰ基板に、硫酸／過酸化水素水などのエッチング溶液によるエッチング処理を施して、基板表面に付着したケイ素（Ｓｉ）等の不純物を除去する。そして、このエッチング処理後のＩｎＰ基板に、分子線エピタキシャル成長法（ＭＢＥ：Molecular Beam Epitaxy）又は有機金属気相成長（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）によりエピタキシャル膜を形成する。
また、半導体基板とエピタキシャル膜の界面に、炭素（Ｃ）原子の蓄積層を設けることにより、半導体デバイスのゲート耐圧を向上させる技術が提案されている（例えば特許文献１）。

特開２０００−１８２９６０号公報

しかしながら、上述したようにＩｎＰ基板にエッチング処理を施して基板表面の不純物を除去しても、エピタキシャル成長装置に基板を搬送する際などに不純物が付着してしまうと、リーク電流を効果的に低減するのは困難となる。
また、特許文献１には、炭素原子蓄積層におけるＣやＣ以外の不純物の蓄積量については規定されているが、ＣとＳｉの相対関係については明らかにされていない。

本発明は、ＨＥＭＴ等の半導体デバイスの作製に好適なエピタキシャル成長用基板の製造方法及び半導体エピタキシャルウェハの製造方法を提供することを目的とする。

請求項１に記載の発明は、鏡面研磨仕上げされたリン化インジウム基板表面からケイ素を除去する第１工程と、前記リン化インジウム基板表面に炭素を付着させる第２工程と、を有し、前記第２工程では、前記リン化インジウム基板をポリプロピレン製の密閉式容器内に収容し、該密閉式容器を１００〜１２０℃で保持することにより、前記密閉式容器内を前記ポリプロピレン製の容器からの揮発ガスを含有する雰囲気とし、前記リン化インジウム基板を該揮発ガス含有雰囲気中で１時間以上保持することにより、前記リン化インジウム基板表面に炭素を付着させることを特徴とする。

請求項２に記載の発明は、請求項１に記載の方法によって得られたエピタキシャル成長用基板上に半導体薄膜をエピタキシャル成長させることを特徴とする半導体エピタキシャルウェハの製造方法である。

本発明によれば、半導体エピタキシャルウェハにおける基板と半導体薄膜（エピタキシャル膜）の界面に存在するＳｉが効果的に不活性化されるので、この半導体エピタキシャルウェハを用いることでデバイス特性の向上を図ることができる。具体的には、この半導体エピタキシャルウェハを用いたＨＥＭＴにおいては、リーク電流が格段に低減される。

実施形態に係る半導体エピタキシャルウェハのＨＥＭＴ構造を示す図である。 リーク電流の測定に使用した簡易デバイス構造を示す図である。

以下、本発明の実施の形態について、図面を参照して説明する。
図１は、実施形態に係るＨＥＭＴ構造の例を示す図である。図１に示すように、半導体エピタキシャルウェハ１は、ＩｎＰ基板１１に、ＩｎＡｌＡｓ層（バッファ層）１２、ＩｎＧａＡｓ層（チャネル層）１３、ＩｎＡｌＡｓ層（スペーサ層）１４、ＩｎＰ層（電子供給層）１５を順次エピタキシャル成長させたＩｎＰ系ＨＥＭＴ構造を有している。
半導体エピタキシャルウェハ１において、ＩｎＰ基板１１とＩｎＡｌＡｓ層１２の界面におけるＣとＳｉのＳＩＭＳによるシート濃度をそれぞれＤ_ｃ，Ｄ_ｓとすると、Ｄ_ｃ／Ｄ_ｓ比は２０以上となっている。また、ＩｎＰ基板１１とＩｎＡｌＡｓ層１２の界面におけるＳｉのシート濃度Ｄ_ｓは２．３×１０^１２ｃｍ^−２以下となっている。

この半導体エピタキシャルウェハ１は、以下の工程により作製される。すなわち、鏡面研磨仕上げされたＩｎＰ基板１１の表面からＳｉを除去し、ＩｎＰ基板１１の表面に意図的にＣを付着させ、エピタキシャル成長用基板とする。そして、このＩｎＰ基板（エピタキシャル成長用基板）１１に、ＩｎＡｌＡｓ層１２、ＩｎＧａＡｓ層１３、ＩｎＡｌＡｓ層１４、ＩｎＰ層１５を順次エピタキシャル成長させることで半導体エピタキシャルウェハ１が作製される。
このとき、Ｓｉ除去後のＩｎＰ基板１１を、１００〜１２０℃の大気中で１時間以上保持することにより、エピタキシャル成長後のＤ_ｃ／Ｄ_ｓ比が２０以上となる程度のＣをＩｎＰ基板１１の表面に容易に付着させることができる。

［実施例］
実施例では、鏡面仕上げされたＩｎＰ基板１１を、フッ化水素（ＨＦ）やリン酸／過酸化水素水等の薬液により洗浄し、表面のＳｉを除去した。このＳｉ除去後のＩｎＰ基板１１をポリプロピレン製の枚葉収納式密閉型容器内に１枚ずつ収容し、１００℃で３日間経過させ、ポリプロピレン製容器からの揮発ガス雰囲気中にＩｎＰ基板１１を設置することにより、表面に所望濃度のＣを付着させた。
このＩｎＰ基板１１に、膜厚４００ｎｍのＩｎＡｌＡｓ層１２をＭＢＥ法によりエピタキシャル成長させた。同様に、膜厚１５ｎｍのＩｎＧａＡｓ層１３、膜厚８．５ｎｍのＩｎＡｌＡｓ層１４、膜厚５ｎｍのＩｎＰ層１５を、ＭＢＥ法により順次エピタキシャル成長させて、実施例に係る半導体エピタキシャルウェハ１を作製した。

［比較例］
比較例では、鏡面仕上げされたＩｎＰ基板に、従来の一般的な処理方法である硫酸／過酸化水素水によるエッチング処理を施した。このエッチング処理後のＩｎＰ基板に、実施例と同様の方法によりＨＥＭＴ構造の半導体薄膜をエピタキシャル成長させて、比較例に係る半導体エピタキシャルウェハを作製した。

上述した実施例及び比較例に係る半導体エピタキシャルウェハについて、ＩｎＰ基板とエピタキシャル膜の界面に存在するＣとＳｉのシート濃度を、ＳＩＭＳにより測定した。また、実施例及び比較例に係る半導体エピタキシャルウェハを用いて図２に示す簡易的なＨＥＭＴデバイス構造を作製し、１０Ｖの電圧を印加したときのリーク電流を測定した。なお、実施例に係る半導体エピタキシャルウェハについては、３個のサンプルを用意して測定した。

測定結果を表１に示す。表１に示すように、実施例の半導体エピタキシャルウェハでは、ＣとＳｉのシート濃度の比Ｄ_Ｃ／Ｄ_Ｓｉが２０以上で、Ｓｉのシート濃度が２．３×１０^１２ｃｍ^−２以下となった。また、リーク電流は１０ｎＡ以下となった。
これに対して、比較例の半導体エピタキシャルウェハでは、ＣとＳｉのシート濃度の比Ｄ_Ｃ／Ｄ_Ｓｉは２０より小さく、Ｓｉのシート濃度は２．３×１０^１２ｃｍ^−２よりも大きくなった。また、リーク電流は６０ｎＡとなった。
これにより、実施例の半導体エピタキシャルウェハでは、ＨＥＭＴ構造におけるリーク電流を効果的に低減できていることが確認された。

このように、本実施形態に係るＩｎＰ基板（エピタキシャル成長用基板）１１及び半導体エピタキシャルウェハ１によれば、ＩｎＰ基板とエピタキシャル膜の界面におけるｎ型不純物であるＳｉを低減するとともに、意図的にＣを付着させているので、効果的にＳｉが不活性化される。その結果、この半導体エピタキシャルウェハ１を用いたＨＥＭＴでは、リーク電流が格段に低減されデバイス特性が向上する。

以上、本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で変更可能である。
例えば、上記実施形態では、ＩｎＰ基板を用いたＨＥＭＴ構造の半導体エピタキシャルウェハについて説明したが、本発明はＧａＡｓやＧａＮのような他のＩＩＩ-Ｖ族化合物半導体を基板として用いる場合に適用可能である。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

Claims (2)

1. 鏡面研磨仕上げされたリン化インジウム基板表面からケイ素を除去する第１工程と、
   前記リン化インジウム基板表面に炭素を付着させる第２工程と、を有し、
   前記第２工程では、
   前記リン化インジウム基板をポリプロピレン製の密閉式容器内に収容し、
   該密閉式容器を１００〜１２０℃で保持することにより、前記密閉式容器内を前記ポリプロピレン製の容器からの揮発ガスを含有する雰囲気とし、
   前記リン化インジウム基板を該揮発ガス含有雰囲気中で１時間以上保持することにより、前記リン化インジウム基板表面に炭素を付着させることを特徴とするエピタキシャル成長用基板の製造方法。
2. 請求項１に記載の方法によって得られたエピタキシャル成長用基板上に半導体薄膜をエピタキシャル成長させることを特徴とする半導体エピタキシャルウェハの製造方法。

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