JP7364301B1 - 半導体基板の製造方法、半導体基板、及び半導体基板の製造装置 - Google Patents

半導体基板の製造方法、半導体基板、及び半導体基板の製造装置 Download PDF

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Abstract

第１基板の第１面に、第１基板の水平面と平行な第１方向に並ぶ複数のテラス部と、第１方向において隣接する２つの部の間に所定の高さのステップ部とを形成する工程と、ステップ部の一部が露出するように第１半導体層を形成する工程と、第１半導体層を形成した第１基板を熱処理することにより、第１半導体層から露出しているステップ部の一部から第１基板の一部のＳｉを蒸発させて第１半導体層と第１基板との間の少なくとも一部に少なくとも１層のグラフェン層を有する緩衝層を形成する工程とを有する、半導体基板の製造方法。

Description

本発明は、半導体基板の製造方法、半導体基板、及び半導体基板の製造装置に関する。
従来の半導体層の製造方法として、母材基板上のバッファ層上のＩＩＩ－Ｖ族窒化物化合物半導体の転位密度を小さくする半導体層の製造方法が知られている（例えば、特許文献１を参照）。
特許文献１の製造方法によれば、母材基板であるＳｉＣ基板上に臨界膜厚以下の厚みのＡｌＮ層を形成した後に、熱処理によりＳｉＣ基板上にグラフェンを形成し、ＡｌＮ層上にＧａＮ層を成長する。
特開２０２０－３８９６８号公報
特許文献１の半導体層の製造方法によれば、臨界膜厚以下のＡｌＮ層をＳｉＣ基板上に形成することにより転位密度が少ないＡｌＮ層を形成できる。しかし、ＳｉＣ基板上に均一に臨界膜厚以下のＡｌＮ層を形成することは困難であり、１平方センチメートル以上の大面積で均一なグラフェン層をＳｉＣ基板上に再現性よく形成することは困難であった。そのため高品質な半導体素子を形成するために必要な大面積で、転位密度が小さいＧａＮ層を形成することは困難であった。
そこで、本発明はこれらの点に鑑みてなされたものであり、従来技術では困難であった、大面積で転位密度が小さい高品質な半導体層を形成できるようにすることを目的とする。
本発明の第１の態様においては、少なくともＳｉとＣを含む半導体結晶の結晶成長方向と直交する水平面に対して傾斜した面に沿って前記半導体結晶を切り出して形成した第１基板の第１面に、前記第１基板の前記水平面と平行な第１方向に沿った面である複数のテラス部と、前記第１方向において隣接する２つの前記テラス部の間に位置する所定の高さのステップ部とを形成する工程と、前記第１基板の前記第１面に前記テラス部と前記ステップ部とを形成した後に、前記ステップ部の一部が露出するように第１半導体層を形成する工程と、前記第１半導体層を形成した前記第１基板を熱処理することにより、前記第１半導体層から露出している前記ステップ部の一部から、前記第１基板のＳｉの一部を蒸発させて、前記第１半導体層と前記第１基板との間の少なくとも一部に少なくとも一層のグラフェン層を有する、緩衝層を形成する工程とを有する、半導体基板の製造方法。
前記半導体結晶はＳｉＣ単結晶であり、前記半導体結晶の結晶成長方向と直交する前記水平面は（０００１）面であり、前記第１基板の前記第１面は、０°よりも大きく１０°よりも小さい角度の範囲で前記水平面に対して傾斜していてもよい。
前記第１半導体層を形成する工程において、前記第１基板の前記第１面に前記ステップ部の高さ以下の厚みの半導体を堆積させることにより前記第１半導体層を形成してもよい。
前記ステップ部の高さは、前記第１基板の前記第１面に結晶成長させて得られる前記第１半導体層の臨界膜厚以上の高さであってもよい。
前記ステップ部の高さは、５ｎｍ以上２００ｎｍ以下であってもよい。
前記第１基板の格子定数と前記第１半導体層の格子定数との差が４％以下であってもよい。
前記緩衝層を形成する工程の後に、前記第１半導体層の上面に第２半導体層を形成する工程を更に有してもよい。
前記第２半導体層は、単一元素の半導体材料、ＩＩＩ－Ｖ族窒化物半導体材料、及びＩＩ－ＶＩ族化合物半導体材料のうち少なくとも１つの材料を含んでもよい。
前記緩衝層を形成する工程において、前記第１基板を熱処理することにより、前記第１半導体層の少なくとも一部を蒸発させて、前記緩衝層と前記第２半導体層とが接する領域、又は前記第１基板と前記第２半導体層とが接する領域を形成してもよい。
前記第２半導体層を形成した後に、前記第２半導体層を含む少なくとも一部の領域を前記第１基板から分離して、前記第２半導体層を含む第２基板を形成する工程を更に有してもよい。
前記第２基板を形成する工程は、前記第２半導体層を形成した後に、前記第２半導体層に所定のデバイスを形成する工程を更に含んでもよい。
前記第２基板を形成した後に、前記第２基板を第３基板に接合する工程を更に有してもよい。
前記第１半導体層を形成する工程において、室温よりも高い所定の第１温度範囲内で前記第１半導体層を形成し、前記緩衝層を形成する工程において、前記第１半導体層を形成した後に前記室温に戻すことなく所定の前記第１温度範囲よりも高い温度の熱処理をして前記緩衝層を形成し、前記第２半導体層を形成する工程において、前記緩衝層を形成した後に前記室温に戻すことなく前記室温よりも高い所定の第２温度範囲内で前記第２半導体層を形成してもよい。
本発明の第２の態様においては、少なくともＳｉとＣを含む半導体結晶で形成されており、前記半導体結晶の結晶成長方向に垂直な水平面と平行な第１方向に沿った面である複数のテラス部と、前記第１方向において隣接する２つの前記テラス部の間に設けられている所定の高さのステップ部とを含む第１基板と、前記第１基板の複数の前記テラス部が形成されている面の少なくとも一部において、複数の前記テラス部の上に前記ステップ部の高さ未満の厚みで形成されている第１半導体層と、前記第１半導体層と前記第１基板との間の少なくとも一部に形成されている、少なくとも１層のグラフェン層を有する、緩衝層とを備える、半導体基板を提供する。
前記第１半導体層の前記第１基板とは反対側の面に形成されている第２半導体層を更に備えてもよい。
前記緩衝層と前記第２半導体層とが接する領域、又は前記第１基板と前記第２半導体層とが接する領域が形成されていてもよい。
本発明の第３の態様においては、少なくともＳｉとＣを含む半導体結晶の結晶成長方向に垂直な水平面に対して傾斜した面に沿って前記半導体結晶を切り出して形成した第１基板の第１面を露出させて、前記第１面とは反対側の第２面を固定する第１固定ステージと、前記第１固定ステージに固定された前記第１基板の前記第１面をエッチングして、前記第１基板の前記水平面と平行な第１方向に沿った面である複数のテラス部と、前記第１方向において隣接する２つの前記テラス部の間に位置する所定の高さのステップ部を形成するためのエッチング装置と、前記第１基板の前記第１面に第１半導体層を形成するための第１半導体層形成装置と、前記第１半導体層を形成した前記第１基板を加熱して、前記第１半導体層から露出している前記ステップ部の一部から前記第１基板のＳｉの一部を蒸発させて、前記第１半導体層と前記第１基板との間の少なくとも一部に少なくとも一層のグラフェン層を有する、緩衝層を形成するためのアニール装置と、前記第１半導体層形成装置の前記第１基板を収容するチャンバと、前記アニール装置の前記第１基板を収容するチャンバとを接続する第１搬送路と、前記第１固定ステージ、前記エッチング装置、前記第１半導体層形成装置、及び前記アニール装置を制御する制御部とを備え、前記第１半導体層形成装置の前記第１基板を収容するチャンバと、前記アニール装置の前記第１基板を収容するチャンバと、前記第１搬送路とには基板搬送機構が設けられ、前記基板搬送機構は前記第１固定ステージに固定された前記第１基板を、前記第１半導体層形成装置のチャンバと前記アニール装置のチャンバとの間で移動可能とし、前記エッチング装置は、前記第１半導体層形成装置の内部に設けられており、前記制御部は少なくとも、前記第１基板を固定した前記第１固定ステージから前記第１基板を移動する工程と、前記第１基板に複数の前記テラス部と前記ステップ部を形成する工程と、前記ステップ部の一部が露出するように前記第１半導体層を形成する工程と、前記第１半導体層を形成する工程の後に前記緩衝層を形成する工程とを制御する機能を備える、半導体基板の製造装置を提供する。
前記第１半導体層形成装置は、前記緩衝層を形成した後に、前記第１基板の前記第１面の側に第２半導体層を形成可能であり、前記制御部は、前記緩衝層を形成した後に、前記第１基板の前記第１面の側に前記第２半導体層を形成する工程を制御する機能を更に備えてもよい。
前記第１基板の前記第１面に第２半導体層を形成するための第２半導体層形成装置と、前記第２半導体層形成装置の前記第１基板を収容するチャンバと、前記アニール装置の前記第１基板を収容するチャンバとを接続する第２搬送路とを備え、前記第２半導体層形成装置の前記第１基板を収容するチャンバと、前記アニール装置の前記第１基板を収容するチャンバと、前記第２搬送路とには、搬送機構が設けられ、前記搬送機構は、前記第１固定ステージに固定された前記第１基板を、前記第２半導体層形成装置のチャンバと前記アニール装置のチャンバとの間で移動可能とし、前記制御部は、前記緩衝層を形成させた後に前記第２半導体層形成装置を制御して、前記第１基板の前記第１面の側に前記第２半導体層を形成する工程を制御する機能を更に備えてもよい。
前記第１基板に形成された前記第２半導体層の前記第１基板とは反対側の面を固定する第２固定ステージを更に備え、前記制御部は、前記第１基板に前記第２半導体層を形成した後に前記第１固定ステージ及び前記第２固定ステージを制御して、形成した前記第２半導体層を含む少なくとも一部の領域を前記第１基板から分離する工程を制御する機能を更に備えてもよい。
前記制御部は、室温よりも高い所定の第１温度範囲内で前記第１半導体層を形成する工程と、前記第１半導体層を形成した後に前記室温に戻すことなく所定の前記第１温度範囲よりも高い温度の熱処理をして前記緩衝層を形成する工程と、前記緩衝層を形成した後に前記室温に戻すことなく前記室温よりも高い所定の第２温度範囲で前記第２半導体層を形成する工程と、を制御する機能を更に備えてもよい。
本発明によれば、大面積で転位密度が小さい高品質な半導体結晶層を半導体母材基板上に形成できるという効果を奏する。
本実施形態に係る半導体基板の製造フローの一例を示す。 本実施形態に係る第１基板１００の一例を示す。 本実施形態に係る第１基板１００にエッチング処理を施した例を示す。 本実施形態に係る第１基板１００のテラス部１０２及びステップ部１１０を形成した面に第１半導体層１２０を形成した例を示す。 図４の第１半導体層１２０を形成した第１基板１００の表面の断面を拡大した基板断面の模式図である。 本実施形態に係るシード層成長基板１４０を高温加熱炉４１６の中で高温加熱処理を行った例を示す。 本実施形態に係るステップ部１１０の高さｈに対して第１半導体層１２０の厚さを変えて成長させた場合の例を示す。 本実施形態に係るシード層成長基板１４０に高温加熱処理を行った後の状態を模式的に示した図である。 図８に示す高温加熱処理を行った後のシード層成長基板１４０の表面の状態を模式的に示した図である。 本実施形態に係る中間層１５０の上面に第２半導体層１６０を結晶成長した例を示す。 形成した第１半導体層１２０の高速電子線回折像の第１例を示す。 形成した第１半導体層１２０の高速電子線回折像の第２例を示す。 形成した中間層１５０の表面のラマン散乱スペクトルの一例を示す。 形成した中間層１５０の表面を原子間力顕微鏡で観察した表面像の一例を示す。 形成した第２半導体層１６０の対称反射Ｘ線ロッキングカーブの一例を示す。 形成した第２半導体層１６０から他の面に対する非対称反射Ｘ線ロッキングカーブの一例を示す。 形成した第２半導体層１６０のラマン散乱スペクトルを示す。 本実施形態に係る複合材料基板２００の構成例を示す。 本実施形態に係る第１基板２０２及び第２基板２０４の構成例を示す。 本実施形態に係る第２半導体層１６０を第１基板１００から分離する構成例を示す。 本実施形態に係る第２半導体層１６０を第１基板１００から分離した後の構成例を示す。 本実施形態に係る第２半導体層１６０の上面に補強基板３５０を接合した例を示す。 本実施形態に係る第２半導体基板３６０の第１例を示す。 本実施形態に係る第２半導体基板３６０の第２例を示す。 本実施形態に係る第１製造装置４００の構成例を示す。 本実施形態に係る第２製造装置４５０の構成例を示す。
＜半導体基板の製造フローの一例＞
図１は、本実施形態に係る半導体基板の製造フローの一例を示す。また、図２から図１０には、当該製造フローによって、半導体基板が形成されていく過程を示す。
まず、母材となる第１基板１００を準備する（Ｓ１０）。図２は、本実施形態に係る第１基板１００の一例を示す。第１基板１００は、少なくともＳｉとＣとを含む半導体結晶から形成した基板である。半導体結晶は、ＳｉＣの単結晶であることが望ましい。本実施例において、第１基板１００の一例としてＳｉＣ単結晶基板を用いた例を説明する。
第１基板１００は、４Ｈ－ＳｉＣ単結晶基板又は６Ｈ－ＳｉＣ単結晶基板とすることができる。第１基板１００は、半導体結晶の結晶成長方向と直交する水平面に対して傾斜した面で当該半導体結晶を切り出して形成した基板である。ここで、半導体結晶の結晶成長方向と直交する水平面は（０００１）面である。このように、第１基板１００の表面である第１面１０１は、正確な（０００１）面に対して傾斜した方位（オフアングルと呼ぶこともある）を有する。ここで、（０００１）面に対する傾斜角をθとする。第１基板１００の第１面１０１は、例えばＳｉ面である。第１面１０１をＳｉ面と反対側のＣ面とすることもできる。
次に、第１基板１００に複数の平坦部（本実施形態において、テラス部と呼ぶ）と一又は複数の壁部（本実施形態において、ステップ部と呼ぶ）を形成する（Ｓ１１）。例えば、水素ガス雰囲気で基板温度を高温に加熱できる炉に第１基板１００を設置し、水素（Ｈ２）雰囲気下で第１基板１００の第１面１０１をエッチング処理する。第１面１０１のエッチング処理は、基板温度を基板表面処理に適した温度に設定することができるエッチング装置を用いることが望ましい。エッチング装置は、基板温度を加熱できる炉と共通の装置であってもよい。
エッチング装置は、例えば、第１基板１００の温度を１０００℃以上とすることができる。また、エッチング装置は、水素ガスの圧力を基板表面処理に適した圧力とすることができ、例えば水素ガス雰囲気を１気圧とすることができる。なお、第１基板１００の第１面１０１のエッチング処理では、水素ガス雰囲気の他、水素ガスと他のガス（例えば、アルゴン（Ａｒ）ガス、アンモニア（ＮＨ３）ガスなど）の混合ガス雰囲気としてもよい。
図３は、本実施形態に係る第１基板１００にエッチング処理を施した例を示す。図３は、エッチング処理後の第１基板１００の表面の断面を拡大した基板断面の模式図である。
第１基板１００は、（０００１）面を結晶の水平面として結晶成長して形成されているので、（０００１）面に対して傾斜した第１面１０１にエッチング処理をすると、第１基板１００の表面は（０００１）面と平行な面を形成するように加工される。エッチング前の第１基板１００の第１面１０１が（０００１）面に対して傾斜しているので、このようなエッチングにより、第１基板１００の表面に、所定の高さに高さ制御されたステップが形成される。
図３は、第１基板１００の（０００１）面と平行な第１方向に並び、第１方向に沿った面である複数のテラス部１０２と、第１方向において隣接する２つのテラス部１０２の間に位置する所定の高さｈのステップ部１１０とが形成された例を示す。図３において、テラス部１０２の幅はｗである。ステップ高さｈは、第１基板１００のオフアングル、オフ方向、エッチング温度、水素ガス流量、エッチィング温度、エッチング圧力、昇温レート及びエッチング時間を制御パラメータとして制御することができる。
ステップ高さｈは、このようなパラメータに依存した第１基板１００の表面自由エネルギーの極小点により決定されると考えられる。概略的には、ステップ形成エネルギー及びステップ間の相互作用による表面自由エネルギーの極小化により、ステップ高さｈのステップ部１１０と、当該ステップ部１１０を挟む幅ｗのテラス部１０２の表面モフォロジ―が決定されると考えられる。
第１基板１００のエッチング処理では、例えば、ステップ高さｈがＳｉＣ単結晶基板のｃ軸方向（基板表面（０００１）面に垂直な方向）の格子定数の整数倍となるようにエッチングプロセスを制御する。なお、４Ｈ－ＳｉＣ基板、６Ｈ―ＳｉＣ基板のｃ軸方向の格子定数は、それぞれ１．０ｎｍ、１．５ｎｍである。ステップ高さｈの具体的な値については、後述する。
大面積基板上に均一な高品質半導体層を形成する観点から、ステップ高さｈの第１基板１００の面内ばらつきは、ステップ高さｈの中心値に対して±１０～２０％程度に制御することが望ましい。一例として、第１基板１００のエッチング動作を制御することにより、第１基板１００の面内のステップ高さｈの中心値を６０ｎｍ、面内ばらつきを±１０ｎｍとすることができる。
テラス幅ｗは、第１基板１００のオフアングルθによって決まる。オフアングルθは、第１基板１００の成長条件によって適宜決めることができる。第１基板１００の第１面１０１のオフアングルθは、０°よりも大きく１０°よりも小さい角度の範囲が実用的である。オフアングルθは、２°＜θ＜６°の範囲でもよい。オフアングルθは、例えば、４°である。
第１基板１００の第１面１０１にテラス部１０２とステップ部１１０とを形成した後に、ステップ部１１０の一部が露出するように第１半導体層１２０を形成する（Ｓ１２）。図４は、本実施形態に係る第１基板１００のテラス部１０２及びステップ部１１０を形成した面に第１半導体層１２０を形成した例を示す。また、図５は、図４の第１半導体層１２０を形成した第１基板１００の表面の断面を拡大した基板断面の模式図である。なお、第１基板１００に第１半導体層１２０を形成した基板をシード層成長基板１４０と呼ぶ。
第１半導体層１２０は、例えば、ＭＯＣＶＤ法により成長する。ミスフィット転位の発生を抑制し高品質な半導体層（半導体単結晶層）を形成するために、第１半導体層１２０として、第１基板１００の格子定数との差が小さい半導体材料を選択することが望ましい。例えば、第１基板１００の格子定数と第１半導体層１２０の格子定数との差が４％以下とすることができる。格子定数の差は、２％以下にすることがより望ましい。
第１基板１００がＳｉＣ単結晶基板である場合、第１半導体層１２０は、窒化アルミニウム（ＡｌＮ）が好適例である。ＳｉＣとＡｌＮの格子定数の差異（格子不整合率）は、１．２７％と小さく、ミスフィット転位の発生を極力抑制できる。本実施例において、第１半導体層１２０の一例としてＡｌＮを用いた例を説明する。
第１半導体層１２０の厚さｄは、第１基板１００のステップ高さｈ以下の厚さとすることが望ましい。より好ましくは、図５に示すようにステップ高さｈよりも第１半導体層１２０の厚さｄを小さくすることが望ましい。第１半導体層１２０の厚さｄをステップ高さｈよりも小さくすることにより、第１半導体層１２０の形成後にステップ部１１０の一部を露出させることができる。
例えば、第１半導体層１２０は、第１基板１００のテラス部１０２とステップ部１１０とを形成した面に、ステップ部１１０の高さｈ以下の厚みの第１半導体層１２０の材料を堆積させて形成する。この場合、テラス部１０２の端部又は平面上において、半導体材料の核が形成され、２次元的あるいは３次元的に成長が進行してテラス部１０２全面が半導体材料で被覆するように結晶成長が進行する。
ここで、成長界面に平行に格子不整合性に起因するミスフィット転位が形成されることがある。しかし、ＳｉＣとＡｌＮとの格子定数のミスマッチが小さいため、ＡｌＮ結晶成長層へ加わる応力が小さく結晶成長層上面に貫通する転位へ成長することが抑制される。これにより、欠陥が少ない良好な第１半導体層１２０を形成できる。
実際には、ステップ高さｈ及び第１半導体層１２０の厚さｄは第１基板１００の面内でばらつきが生じることがある。そこで、このようなばらつきを考慮して、第１半導体層１２０の厚さｄがステップ高さｈ以下となるように第１半導体層１２０の成長条件を決めることができる。
なお、格子定数不整合率が数％の場合であっても、第１半導体層１２０の成長温度における格子不整合に伴う転位は、第1基板１００と第１半導体層１２０との界面に存在するミスフィット転位がほとんどである。このような転位は、結晶欠陥が第１半導体層１２０の上部に至るような成長層の結晶性を劣化させる貫通転位ではない。したがって、第１半導体層１２０の厚さを臨界膜厚以上の層厚に成長させても、第１半導体層１２０は、ｃ軸配向及びａ軸配向が適切に制御され、転位密度が１０２ｃｍ－２以下の極低転位密度単結晶として形成できる。
ここで、第１半導体層１２０のステップ高さｈは、第１基板１００に形成する第１半導体層１２０の成長条件に基づいて設計できる。実用の生産に適したＭＯＣＶＤ法によって第１半導体層１２０を形成する場合、ＭＯＣＶＤ法による半導体層の成長速度の条件等を考慮して、ステップ部１１０の高さは、例えば、第１基板１００に結晶成長させて得られる第１半導体層１２０の臨界膜厚以上の高さとする。
ここで、ＳｉＣ単結晶基板上にＳｉＣとの格子定数差が小さいＡｌＮを成長する場合、臨界膜厚は約３ｎｍとなる。そこで、ステップ部１１０の高さｈを約３ｎｍよりも大きい値である５ｎｍ以上２００ｎｍ以下の範囲にする。より好ましくは、ステップ部１１０の高さｈを第１半導体層１２０の成長制御が容易な３０ｎｍ～１００ｎｍの範囲にしてもよい。
次に、第１半導体層１２０を形成した第１基板１００を熱処理することにより、緩衝層１３０を形成する（Ｓ１３）。図６は、本実施形態に係るシード層成長基板１４０を高温加熱炉４１６の中で高温加熱処理を行った例を示す。高温加熱炉４１６は、シード層成長基板１４０を窒素（Ｎ２）ガス又はアルゴン（Ａｒ）ガスなどの不活性ガス雰囲気の中で高温加熱処理を行う。高温加熱炉４１６は、第１半導体層１２０を成長する炉と異なる炉であってもよく、また、所定の高温領域まで昇温できる加熱装置が付帯していれば第１半導体層１２０を成長する炉であってもよい。
高温加熱処理の温度は、第１半導体層１２０を成長する温度よりも高い温度とすることができる。例えば、第１半導体層１２０がＡｌＮの場合には、ＡｌＮの成長温度を１０００℃～１２００℃とすることができるので、高温加熱処理の温度を、１３００℃～２０００℃の範囲にすることができる。
このような高温加熱処理は、ＳｉＣ単結晶基板表面のＳｉＣを熱分解してＳｉを脱離させる。例えば、第１基板１００としてＳｉＣ単結晶基板を使った場合、第１基板１００の表面の第１半導体層１２０から露出しているステップ部１１０からＳｉが蒸発し、ＳｉＣが熱分解してＳｉが脱離した後のＣが第１半導体層１２０と第１基板１００の表面との間に残留する。そして、第１半導体層１２０と第１基板１００の表面との間に残留したＣは、互いに２次元的な結合を形成し、少なくとも１層のグラフェン、例えば、数層のグラフェン層となる。
以上のように、高温加熱処理は、第１半導体層１２０から露出しているステップ部１１０の一部から第１基板１００のＳｉの一部を蒸発させて、第１半導体層１２０と第１基板１００との間の少なくとも一部に少なくとも１層のグラフェンを有する、緩衝層１３０を形成する。言い換えると、第１半導体層１２０からステップ部１１０の一部を露出させることにより、露出させたステップ部１１０から第１基板１００の熱分解元素を効率よく蒸発させることができる。なお、第１基板１００がＳｉＣ単結晶基板の場合、熱分解して蒸発する元素はＳｉである。
なお、上述の高温加熱処理は、加熱温度が第１半導体層１２０を成長する温度よりも高いため、高温加熱処理の工程中に第１半導体層１２０の表面も熱分解されて、第１半導体層１２０の厚さを減少させることがある。図７は、本実施形態に係るステップ部１１０の高さｈに対して第１半導体層１２０の厚さを変えて成長させた場合の例を示す。図７は、ステップ部１１０の高さｈに対して、第１半導体層１２０の厚さが小さい場合（第１半導体層１２０の厚さ＝ｄ１＜ｈ）、第１半導体層１２０の厚さが等しい場合（第１半導体層１２０の厚さ＝ｄ２＝ｈ）、第１半導体層１２０の厚さが大きい場合（第１半導体層１２０の厚さ＝ｄ３＞ｈ）の３つの例を示している。
第１基板１００の面内で、ステップ高さｈに対して第１半導体層１２０の厚さが小さい（ｈ＞ｄ１）場合、上述のように、高温加熱処理によって第１基板１００と第１半導体層１２０との間にグラフェン層を形成することができる。また、ステップ高さｈに対して第１半導体層１２０の厚さが等しい（ｈ＝ｄ２）場合、高温加熱処理により、第１半導体層１２０の表面を蒸発させつつ、Ｓｉを蒸発させて、第１基板１００と第１半導体層１２０との間にグラフェン層を形成することができる。
一方、ステップ高さｈに対して第１半導体層１２０の厚さが大きい（ｈ＜ｄ３）場合、ステップ部１１０が第１半導体層１２０で覆われているので、高温加熱処理の工程の初期にはステップ部１１０からＳｉが蒸発せずにグラフェン層が形成されない。しかしながら、高温加熱処理によって第１半導体層１２０の厚さが減少するので、ステップ部１１０が露出するように高温加熱処理を行い、更に高温加熱処理を継続させることにより、露出したステップ部１１０からＳｉを蒸発させることができる。
したがって、高温加熱処理前に第１基板１００の面内にｈ＜ｄ３の第１半導体層１２０の領域が存在していても、高温加熱処理の条件の設定により、第１基板１００と第１半導体層１２０との間にグラフェン層を形成することができる。言い換えると、Ｓ１２において、第１基板１００のテラス部１０２及びステップ部１１０を形成した面にステップ部１１０を覆うように第１半導体層１２０を形成してもよい。この場合、Ｓ１３において、ステップ部１１０の一部を露出するように高温加熱処理を行い、更に高温加熱処理を継続させることにより、グラフェン層を形成することができる。
図８は、本実施形態に係るシード層成長基板１４０に高温加熱処理を行った後の状態を模式的に示した図である。なお、高温加熱処理を行った後のシード層成長基板１４０を結晶成長用基板１４２と呼ぶことがある。第１半導体層１２０は、当該第１半導体層１２０の成長温度よりも高い温度で加熱されたことにより、層厚が減少することがある。
なお、本実施形態において、層厚が減少した第１半導体層１２０を残留シード層１２２と呼ぶことがある。言い換えると、残留シード層１２２は、第１基板１００に形成されている第１半導体層１２０を示す。また、第１基板１００と第１半導体層１２０の界面には、第１基板１００の表面で基板の構成原子の結合が切れて構成原子の一部が蒸発することによって、緩衝層１３０が形成される。
例えば、第１基板１００がＳｉＣ単結晶基板、第１半導体層１２０がＡｌＮの場合、上記高温加熱処理により、ＡｌＮの第１半導体層１２０の厚さが減少してＡｌＮの残留シード層１２２となる。ＡｌＮの第１半導体層１２０とＳｉＣ単結晶基板である第１基板１００とＡｌＮの界面では、ＳｉＣが熱分解してＳｉが蒸発することにより、Ｃが２次元的に結合したグラフェンを有する緩衝層１３０（グラフェン層）が形成される。ここで緩衝層１３０の厚さは、グラフェンの１層分の厚み（０．６７ｎｍ）又は、グラフェンの複数層分の厚み（０．６７ｎｍ×ｎ、ｎは整数）を有する。
図９は、図８に示す高温加熱処理を行った後のシード層成長基板１４０の表面の状態を模式的に示した図である。図９は、ステップ高さｈよりも薄い第１半導体層１２０が高温加熱処理により層厚が減少して残留シード層１２２となっている。
また、第１基板１００と第１半導体層１２０の界面に緩衝層１３０が形成されている。緩衝層１３０は、例えば、エピタキシャルグラフェンであってもよく、ターボスタックグラフェンであってもよい。本実施形態において、高温加熱処理により形成された残留シード層１２２と緩衝層１３０は、残留シード層１２２上に高品質の半導体層（半導体単結晶層）を成長するための中間層１５０と呼ぶことがある。
次に、第１半導体層１２０の上面に第２半導体層１６０を形成する（Ｓ１４）。図１０は、本実施形態に係る中間層１５０の上面に第２半導体層１６０を結晶成長した例を示す。第２半導体層１６０は、単結晶半導体層とすることが望ましい。
第２半導体層１６０の結晶成長は、ウエハの大型化や効率的な生産の観点から、有機金属気相成長法（ＭＯＣＶＤ）法、スパッタ法などを使うことが望ましい。残留シード層１２２がＡｌＮの場合、第２半導体層１６０の材料は、単一元素の半導体材料、ＩＩＩ－Ｖ族窒化物半導体材料、及びＩＩ－ＶＩ族化合物半導体材料のうち少なくとも１つの材料を含む。第２半導体層１６０は、例えば、Ｓｉ、ＡｌｘＧａ１－ｘＮ、ＩｎｘＧａ１－ｘＮ、及びＡｌｘＧａｙＩｎ１－ｘ－ｙＮ（０≦ｘ，ｙ≦１）のうち少なくとも１つを含む。第２半導体層１６０の厚さは、材料の結晶の基本格子の厚み以上であれば、目的に応じた厚さに成長させることができる。
第２半導体層１６０の結晶成長においては、ｃ軸方向及びａ軸方向の配向制御を行うことにより、極低転位密度の結晶成長を行うことが望ましい。ここで極低転位密度とは、水酸化カリウム（ＫＯＨ）エッチングや透過電子顕微鏡などの評価法による転位密度１０２ｃｍ－２以下の密度を指す。
残留シード層１２２がＡｌＮの場合（第１基板１００がＳｉＣで、中間層１５０がＡｌＮ層／グラフェン層の場合）、第２半導体層１６０は、単元素半導体としてＳｉが好適例である。また、第２半導体層１６０は、ＩＩＩ－Ｖ族化合物半導体としては六方晶系の化合物半導体、例えば、ＧａＮ、ＩｎＮ、及びＡｌＧａＮ混晶、ＩｎＧａＮ混晶、ＩｎＡｌＮ混晶などを含むＩＩＩ－Ｖ族窒化物半導体が好適例である。
Ｓｉは、六方晶のｃ面に近似的に格子整合する原子配置が可能であり、ｃ軸方向及びａ軸方向の配向制御が可能である。なお、このような第２半導体層１６０を用いても、第２半導体層１６０と残留シード層１２２との間において、格子定数との差、及び／又は熱膨張係数の差が生じることがある。このような格子定数の差、及び／又は熱膨張係数の差は、応力を発生させて結晶歪が生じてしまうことがある。
しかしながら、残留シード層１２２の厚さは、第１基板１００表面のステップ部１１０の高さｈよりも薄く、例えば、高々１００ｎｍ程度である。したがって、第２半導体層１６０と残留シード層１２２との間において、格子定数の差、及び／又は熱膨張係数の差が生じても、応力起因の結晶歪は緩衝層１３０または中間層１５０が吸収し、第２半導体層１６０における転位発生を抑制することができる。
その結果、極低転位密度の第２半導体層１６０を結晶成長することができる。言い換えると、極低転位密度の第２半導体層１６０を有する第１半導体基板３００を作製することができる。このような第１半導体基板３００の第２半導体層１６０は、所定のデバイスを作製するための半導体層として利用できる。
なお、第１基板１００上の残留シード層１２２の一部を蒸発させた後または除去した後に第２半導体層１６０を結晶成長させてもよい。この場合、残留シード層１２２の一部を蒸発または除去した領域において、緩衝層１３０と第２半導体層とが接する領域、又は第１基板１００と第２半導体層１６０とが接する領域が形成されてもよい。
以上のように、本実施形態に係る半導体基板の製造フローによれば、１ｃｍ２を超える面積で転位密度が１０４ｃｍ－２より小さい高品質な第２半導体層１６０を第１基板１００上に形成することができる。なお、作製した第１半導体基板３００を提供することができるが、シード層成長基板１４０の段階で高品質な第２半導体層１６０を作製するための基板として提供することもできる。
また、第２半導体層１６０内および第２半導体層１６０上に所定のデバイスを更に形成した後に、所定のデバイスを形成した基板を提供することもできる。所定のデバイスを形成した基板には、所定のデバイス領域の間を分離するストリートラインを形成してもよい。ストリートラインの領域では、第２半導体層１６０、中間層１５０を除去して第１基板１００の表面を露出させてもよい。
＜検証実験１＞
以上の本実施形態に係る半導体基板の製造フローを実際に実行して、極低転移密度の高品質な第２半導体層１６０が得られることを実験的に検証した。第１基板１００は、ＳｉＣ単結晶基板を用意した。第１基板１００の基板サイズは、１０ｍｍ×１０ｍｍ×３５０μｍである。第１基板１００の第1面１０１のオフアングルは、（１１－２０）方向へ４°である。
次に、水素エッチングにより、第１基板１００の表面のステップ高さｈを５０ｎｍから６０ｎｍになるように制御してテラス部１０２及びステップ部１１０を形成した。そして、第１基板１００の表面にシングルドメインの第１半導体層１２０として単結晶のＡｌＮを結晶成長した。第１半導体層１２０の層厚は、４０ｎｍとした。ここで第１半導体層１２０の厚さは、臨界膜厚以上の厚さである。
次に、高温熱処理装置を用いて、窒素雰囲気中、１６５０℃、５００Ｔｏｒｒ、２０分間の熱処理を行った。この高温熱処理により、第１基板１００に、ＡｌＮ層／グラフェン層が形成されていることを確認した。ここで、ＡｌＮ層が残留シード層１２２、グラフェン層が緩衝層１３０に相当する。すなわち、ＳｉＣ単結晶基板上に中間層１５０（ＡｌＮ層／グラフェン層）が形成されている。
図１１は、このように形成した第１半導体層１２０の高速電子線回折像の第１例を示す。図１１（ａ）は、高温熱処理前の第１半導体層１２０の高速電子線回折（ＲＨＥＥＤ：Ｒｅｆｆｒｅｃｔｉｏｎ ｏｆ Ｈｉｇｈ Ｅｎｅｒｇｙ Ｄｉｆｆｒａｃｔｉｏｎ）像の一例を示す。また、図１１（ｂ）は、高温熱処理後の中間層１５０の表面の高速電子線回折像の一例を示す。
なお、図１１（ａ）及び（ｂ）は、電子線の方向を［１０－１０］と平行にした場合の回折像である。図１１（ａ）の高速電子線回折像には、図中に示すようにＡｌＮの格子定数に相当する間隔のストリークラインが見られた。このことからＳｉＣ単結晶基板上に第１半導体層１２０として単結晶ＡｌＮ層が形成できていることを確認した。
図１１（ｂ）の高速電子線回折像には、図中に示すようにＡｌＮ及びグラフェンの格子定数に相当する間隔のストリークラインが見られた。このことからＳｉＣ単結晶基板上に残留シード層１２２として単結晶ＡｌＮ層が残留していることと、緩衝層１３０としてのグラフェン層を形成できていることを確認した。
図１２は、形成した第１半導体層１２０の高速電子線回折像の第２例を示す。図１２（ａ）は、高温熱処理前の第１半導体層１２０の高速電子線回折像の第２例を示し、図１２（ｂ）は、高温熱処理後に形成された中間層１５０の表面の高速電子線回折像の第２例を示す。なお、図１２（ａ）及び図１２（ｂ）は、電子線の方向を［１１－２０］と平行にした場合の回折像である。
図１２（ａ）の高速電子線回折像には、図中に示すようにＡｌＮの格子定数に相当する間隔のストリークラインが見られた。このことからＳｉＣ単結晶基板上に第１半導体層１２０として単結晶ＡｌＮ層が形成できていることを確認した。図１２（ｂ）の高速電子線回折像には、図中に示すようにＡｌＮ及びグラフェンの格子定数に相当する間隔のストリークラインが見られた。このことからＳｉＣ単結晶基板上に残留シード層１２２として単結晶ＡｌＮ層が残留していることと、緩衝層１３０としてのグラフェン層が形成されていることを確認した。
図１３は、高温熱処理によって形成した中間層１５０の表面のラマン散乱スペクトルの一例を示す。図１３に示すように、ラマン散乱スペクトルから図中左側ピークにＧバンド、図中右側にＧ’バンドが観測された。ＧバンドとＧ’バンドの強度比から、２原子層のグラフェン層で構成された緩衝層１３０が第１基板１００と残留シード層１２２の間に形成されていることを確認した。
図１４は、形成した中間層１５０の表面を原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）で観察した表面像の一例を示す。図１４は、高温熱処理後に形成された中間層１５０の表面を観察した結果を示す。原子間力顕微鏡のスキャンエリアは、１０００ｎｍ×１０００ｎｍである。
図１４に示すように、原子間力顕微鏡法による表面像の高低差（ｐｅａｋ－ｔｏ－ｖａｌｌａｙの値）は３．８ｎｍであることを確認した。言い換えると、中間層１５０の表面となる残留シード層１２２の表面が、原子レベルで平坦であることを確認した。また、ＡＦＭ像に転位やドメインの存在を示す異常が観測されないことを確認した。
以上のように作製した中間層１５０の上面に、ＭＯＣＶＤ法によって、第２半導体層１６０としてＧａＮ層を成長した。ＧａＮ層の厚さは、１．０μｍである。図１５は、このように形成した第２半導体層１６０の対称反射Ｘ線ロッキングカーブの一例を示す。図１５は、第２半導体層１６０の［０００２］面に対する対称反射Ｘ線ロッキングカーブである。
また、図１６は、形成した第２半導体層１６０から他の面に対する非対称反射Ｘ線ロッキングカーブの一例を示す。図１６（ａ）～（ｄ）はそれぞれ、［１０－１１］面、［１０－１２］面、［１０－１３］面、［３０－３２］面に対する非対称反射Ｘ線ロッキングカーブである。
形成した第２半導体層１６０は、下地の影響を受けやすい１μｍという薄いＧａＮ層ではあるが、図１５に示した対象反射Ｘ線ロッキングカーブ及び図１６に示した非対象反射Ｘ線ロッキングカーブが得られ、また、図１５および図１６に示したいずれのロッキングカーブでも半値幅（ＦＷＨＭ値）として３５０ａｒｃｓｅｃ（３５０／３６００＝０．０９７２［ｄｅｇ］）という小さいＦＷＨＭ値が得られた。なお、ロッキングカーブのＦＷＨＭ値は、試料の結晶品質が高いほど小さくなる。
検証実験で得られた対象反射Ｘ線ロッキングカーブおよび非対象反射Ｘ線ロッキングカーブのＦＷＨＭ値＝３５０ａｒｃｓｅｃは、今までに知られているＧａＮ単結晶成長膜のロッキングカーブのＦＷＨＭ値と比較して小さい値である。したがって、従来よりも高品質の第２半導体層１６０が形成できていると言える。また、従来技術では、対象反射Ｘ線ロッキングカーブと非対称反射Ｘ線ロッキングカーブの両方で小さいＦＭＨＭ値を得ることが困難であった。これに対し、形成した第２半導体層１６０は、対象反射Ｘ線ロッキングカーブと非対称反射Ｘ線ロッキングカーブの両方で小さいＦＭＨＭ値を得ることができることから、従来技術に対して大幅に第２半導体層１６０の結晶品質を向上できることを検証できた。
図１７は、形成した第２半導体層１６０のラマン散乱スペクトルを示す。図１７に示すように、ラマン散乱スペクトルにおけるＧａＮ－ＬＯフォノンモードのピーク位置から、結晶成長した第２半導体層１６０には界面応力がほとんど働いていないことがわかる。
更に、上記検証実験における残留シード層１２２と同じＡｌＮ層を中間層１５０の表面に１．０μｍ成長した試料を作製し、作製した試料のラマン散乱スペクトルを結晶性を同様に測定した。その結果、ラマン散乱スペクトルにおいて界面応力によるＡｌＮのピークシフトは観測されなかった。したがって、残留シード層１２２にも界面応力がほとんど働いていないことがわかる。
＜検証実験２＞
上述の検証実験１に加えて、ステップ高さｈを１／３にした検証実験２を行った。検証実験２においては、第１基板１００としてＳｉＣ単結晶基板を準備し、エッチングによりステップ高さｈが２０ｎｍの段差を形成するように表面処理を行った。そして、第１基板１００の表面に第１半導体層１２０として層厚が５ｎｍ及び１０ｎｍの厚みの単結晶ＡｌＮ層を形成した２つの試料を用意した。２つのいずれの試料においても、第１半導体層１２０の厚さは、第１基板１００のステップ高さｈよりも小さい値とした。
第１半導体層１２０を形成した後、高温熱処理（検証実験１と同じ１６５０℃、窒素雰囲気）を行った。そして、検証実験１に記載と同様に、高温熱処理により中間層１５０として残留ＡｌＮ層／グラフェン層の積層構造が第１半導体層１２０の上面にできていることを確認した。
次に、ＭＯＣＶＤ法を用いて第２半導体層１６０としてＧａＮ層を中間層１５０の上面に５６０ｎｍ形成した。そして、作製した試料の第２半導体層１６０の結晶品質を、検証実験１と同様の方法で評価した。
対称反射及び非対称反射のＸ線ロッキングカーブのＦＷＨＭ値は、検証実験１と同様、それぞれ３５０ａｒｃｓｅｃ以下と小さい値であり、第１基板１００のステップ高さｈが比較的小さい範囲で制御して形成した場合であっても、高品質な第２半導体層１６０を形成できることを検証した。また、第２半導体層１６０のラマン散乱スペクトルにおいて、検証実験１同様、界面応力によるピークシフトが観測されないことも確認した。
上記検証実験１及び検証実験２の結果は、従来技術よりも高品質な第２半導体層１６０を第１基板１００の上面に形成できることを実証する結果である。更に、上記検証実験の結果は、第２半導体層１６０の結晶成長後のＳｉＣ単結晶基板面方位及び第２半導体層１６０の膜厚に依存した当該第２半導体層１６０の結晶軸の揺らぎなどを考慮しても、結晶方位が制御された極低転位密度（転位密度１０２ｃｍ－２以下）の高品質な単結晶半導体層として第２半導体層１６０を第１基板１００の上面に形成できることを示している。
以上の本実施形態に係る半導体基板の製造フローによれば、第１基板１００に第１基板１００の上面を被覆する第１半導体層１２０を形成した後に高温加熱処理をすることにより、第１基板１００と第１半導体層１２０との間に緩衝層１３０を形成することができる。ここで、第１基板１００に形成したステップ部１１０の端部を第１半導体層１２０から露出させることにより、ステップ部１１０の端部から第１基板１００を形成している材料原子の一部を効率よく蒸発（昇華）させることができる。これにより、第１基板１００の表面全体において、第１基板１００の表面とは共有結合を持たない、均一な緩衝層１３０を形成することができる。
また、中間層１５０は、このような緩衝層１３０と薄膜の残留シード層１２２との積層構造であり、上面に第２半導体層１６０を結晶成長するための層である。このような中間層１５０により、第１基板１００と第２半導体層１６０との間で格子定数の差及び／又は熱膨張係数の差があっても、緩衝層１３０によって格子定数の差及び熱膨張係数の差を緩和することができる。
したがって、第１基板１００の上面の全体にわたり、極低転位密度の高品質な第２半導体層１６０を形成することができる。言い換えると、第１基板１００の上面にｃ軸配向及びａ軸配向が適切に制御された、所定の組成を有する極低転位密度の高品質な第２半導体層１６０が得られる。
また、第１基板１００の表面に形成する段差と第１半導体層１２０は、第１半導体層１２０からステップ部１１０の端部が露出する程度に形成されればよい。例えば、第１基板１００の表面に平均高さｈの段差を形成し、当該平均高さｈ以下の層厚で第１半導体層１２０を形成する。このように、第１半導体層１２０は、原子層レベルの精密な結晶成長制御を行う必要がなく、実用化で要求される生産性が高いＭＯＣＶＤ法による高効率な結晶成長を用いることができる。これにより、第１基板１００を大口径化することもできる。
また、一般的に、半導体層の結晶品質を低下させている原因は、結晶を成長させる表面と結晶成長する半導体層との格子定数の不整合及び熱膨張係数の不整合に伴って発生する界面応力である。本実施形態に係る半導体基板の製造フローによれば、残留シード層１２２の上面に成長する第２半導体層１６０と当該残留シード層１２２との格子定数の不整合及び熱膨張係数の不整合を緩衝層１３０で緩和して、界面応力の発生を抑制できるようにする。したがって、従来の２段階成長法等における低温バッファ層に代えて緩衝層１３０により、より高品質な第２半導体層１６０を得ることができる。
以上のように、本実施形態において形成した高品質な第２半導体層１６０を用いることにより、従来の半導体デバイスと比較して大幅に特性及び品質を向上させた半導体デバイスを形成することができる。また、第２半導体層１６０として適応できる範囲は、単元素半導体、ＩＩＩ－Ｖ族化合物半導体、ＩＩ－ＩＶ族化合物半導体等といった半導体であって、半導体デバイスとして形成する材料として広く応用することができる。
特に、ＩＩＩ－Ｖ族窒化物半導体混晶は、一般に格子定数の不整合及び熱膨張係数の不整合を原因として高密度刃状転位及び貫通転位を有する。ＩＩＩ－Ｖ族窒化物半導体混晶は、このような転位（格子欠陥）がドナーの役割を果たすので、高い残留電子濃度を有するｎ型の電気特性を示す。このため、ＩＩＩ－Ｖ族窒化物半導体混晶は、アクセプター不純物を添加してもｐ型伝導度を制御することが困難であった。しかしながら、本実施形態において形成した第２半導体層１６０は、結晶欠陥を低密度に制御することができるので、ＩＩＩ－Ｖ族窒化物半導体混晶として形成してもｐ型の伝導度を制御することができる。
＜変形例＞
以上の本実施形態において、単結晶ＳｉＣにＳｉ、Ｃ以外の不純物元素がドーピングされていてもよい。また、高品質な半導体層の面積は限られた面積となると考えられるが、第１基板は多結晶ＳｉＣであってもよい。この時、Ｓｉ、Ｃ以外の元素、例えばＯが含まれていてもよい。
以上の本実施形態において、第１半導体層１２０を結晶成長する手段として、ＭＯＣＶＤ法を用いる例を説明したが、これに限定されることはない。第１半導体層１２０を結晶成長する手段は、分子線エピタキシー法（ＭＢＥ法）、レーザーアブレーション法等の方法を用いてもよい。このような方法によって第１半導体層１２０を結晶成長させても、高品質な第２半導体層１６０を中間層１５０の上面に形成できる。
また、以上の本実施形態において、第１基板１００を単一の材料で形成された単結晶基板を例として説明したが、これに限定されることはない。第１基板１００は、複合材料で形成されていてもよい。このような複合材料の第１基板１００を複合材料基板２００として次に説明する。
図１８は、本実施形態に係る複合材料基板２００の構成例を示す。複合材料基板２００は、第１材料の第１基板２０２と、第２材料の第２基板２０４とを有する。第１基板２０２は、単結晶材料である。第１基板２０２は、例えば、ＳｉＣ単結晶基板である。第１基板２０２がＳｉＣ単結晶基板の場合、第１基板２０２の第２基板２０４とは反対側の第１面２０１は、例えば、ＳｉＣ結晶構造のＳｉ面とすることができる。これに代えて、第１面２０１をＳｉと反対側のＣ面とすることもできる。
第１基板２０２は、第２基板２０４で補強されているので、単一の材料で形成された第１基板１００と比較して厚さを薄くすることができる。第１基板２０２は、例えば、０．５μｍ程度以上の厚さにすることができる。第１基板２０２の厚さは、後述のように、例えば、第２基板２０４の上面に貼り合わせることができる程度の厚さを有していることが望ましい。
また、第１基板２０２は、第２基板２０４に貼り合わせた後に、第１基板２０２の第１面２０１を研磨すること等により、厚さが調節されてもよい。この場合、第１基板２０２の厚さは、０．５μｍよりも薄い厚さにすることもできる。
第２基板２０４は、例えば、ＳｉＣ焼結体基板とすることができる。第２基板２０４の第２材料は、他の単結晶材料、焼結体材料であってもよく、例えば、ＳｉＮ、ＡｌＮ、Ｃ等であってもよい。
図１８に示す複合材料基板２００は、例えば、以下のように作製することができる。まず、第１材料の第３基板２０６、第２材料の第２基板２０４を準備する。図１９は、本実施形態に係る第１基板２０２及び第２基板２０４で構成される複合材料基板の一例を示す。図１９（ａ）は、準備した第３基板２０６及び第２基板２０４の構成例を示す。第３基板２０６、第２基板２０４は、それぞれ平坦な表面、例えばナノメーターオーダーで平坦な第２面２０３、第３面２０５を有する。
図１９（ａ）に示すように、第３基板２０６は、分離領域２０８を有する。分離領域２０８は、第３基板２０６の第２面２０３から所定の距離だけ離れた位置に設けられている。分離領域２０８は、例えば、酸素イオンなどのイオンを打ち込んで形成した変質層として形成することができる。このような分離領域２０８は、当該第３基板２０６を機械的又は化学的に分離可能にする。
そして、第３基板２０６を分離領域２０８で分離すると、当該第３基板２０６の一部は第１基板２０２になり、残りの一部は第１材料基板部分２０７になる。言い換えると、分離領域２０８は、第３基板２０６から分離させる第１基板２０２の厚さを所定の距離とし、第３基板２０６の第２面２０３から当該所定の距離だけ離れた位置に設けられている。
このような第３基板２０６の第２面２０３と第２基板２０４の第３面２０５とを、化学的な表面処理、あるいはプラズマ処理などの表面処理を行った後に、圧接、加熱することによって接合する。接合は大気中又は真空中で行うことができる。そして、第３基板２０６と第２基板２０４を接合後、分離領域２０８で化学的又は機械的に分離する。
図１８（ｂ）は、第３基板２０６に第２基板２０４を接合してから分離領域２０８で分離した例を示す。そして、機械的研磨、化学的研磨等の研磨処理及び洗浄等を含む表面処理により、第２基板２０４の上面に接合した第１基板２０２の表面を所定のオフ角を備えた第１面２０１に仕上げる。これにより、第１材料の第１基板２０２と第２材料の第２基板２０４とが接合された複合材料基板２００が得られる。
第１基板１００に代えて、以上の複合材料基板２００を用い、図１に示すＳ１０からＳ１４の動作フローを実行することにより、複合材料基板２００の上面に中間層１５０及び第２半導体層１６０を形成することができる。このような複合材料基板２００は、単一の材料の第１基板１００と比較して、基板を構成する第１材料の量を削減できる。したがって、第２基板２０４の第２材料を第１材料と比較して低価格の材料を使うことができ、高品質な単結晶材料である第１材料を削減してコストを低減できる。
＜自立半導体基板の形成＞
以上の本実施形態に係る半導体基板の製造フローにおいて、第１基板１００又は複合材料基板２００の上面に中間層１５０及び第２半導体層１６０を形成する例を説明したが、これに限定されることはない。図１に示す製造フローを用いて、第２半導体層１６０を自立する自立半導体基板として形成してもよい。
例えば、Ｓ１４において、中間層１５０の上面に第２半導体層１６０を成長させて図１０に示す第１半導体基板３００を作製できることを説明した。ここで、第２半導体層１６０だけで取り扱える程度に、第２半導体層１６０の厚さをより大きく成長させることもできる。例えば、第２半導体層１６０の厚さを５μｍ～１ｍｍの範囲とすることができる。
ここで、支持することなく第２半導体層１６０だけで取り扱う観点からは、第２半導体層１６０の厚さを１ｍｍ以上としてもよい。
第２半導体層１６０の結晶成長においては、ＭＯＣＶＤ法、ＨＶＰＥ法などを使うことができる。また、複数の結晶成長方法を組み合わせて使用することもできる。例えば、ＭＯＣＶＤ法とＨＶＰＥ法を組み合わせて使うこともできる。この場合、例えば、ある所定の厚さまでＭＯＣＶＤ法で成長し、その後、所定の厚さまでＨＶＰＥ法で更に成長してもよい。
この場合においても、中間層１５０によって、第１基板１００と、残留シード層１２２及び第２半導体層１６０との格子定数の差及び熱膨張率の差による第２半導体層１６０への応力の影響は緩和され、例えば、自立できる所定の厚さの高品質な第２半導体層１６０を結晶成長できる。
そして、第２半導体層１６０を所定の厚さまで成長した後、第２半導体層１６０を第１基板１００から分離してもよい。第２半導体層１６０は、中間層１５０によって第１基板１００と連結しているが、中間層１５０を構成する緩衝層１３０は、２次元的結合を有する単層又は複数の層を備えた積層構造を有する。
緩衝層１３０の２次元的結合を有する各層の間、緩衝層１３０と第１基板１００の第１面１０１との間、及び緩衝層１３０と残留シード層１２２との間の結合は、ファンデルワールス力のような弱い力で結合している。したがって、緩衝層１３０を、例えば、化学的エッチング方法によってエッチング除去することなく、以下のように、第２半導体層１６０を第１基板１００から容易に分離することができる。
図２０（ａ）は、本実施形態に係る第２半導体層１６０を第１基板１００から分離する構成例を示す。第１基板１００に第２半導体層１６０を結晶成長した第１半導体基板３００の一方の面を、第１固定ステージ３１０及び第２固定ステージ３１２を備えた分離装置に設置する。図２０（ａ）は、第１基板１００の底面を第１固定ステージ３１０で固定した例を示す。なお、図２０の装置構成は一例であって、第２半導体層１６０を第１基板１００から分離する方法を限定するものではない。第２半導体層１６０を第１基板１００から機械的に分離できればよく、分離する方法及び装置は、図２０の例に限定されない。
第１固定ステージ３１０及び第２固定ステージ３１２は、それぞれ吸着ステージとすることができる。この場合、第１固定ステージ３１０及び第２固定ステージ３１２の吸着方法は、真空吸着、電磁的吸着、ベルヌーイ方式やサイクロン方式の非接触吸着等を使用できる。吸着方法は、使用する基板材料や厚さ、サイズなどに適した方法を選択することが望ましい。
また、第１固定ステージ３１０及び第２固定ステージ３１２の吸着方法は、例えば、仮固定が可能な粘着シート、粘着剤を貼付又は塗布した基板等を固定ステージに吸着し、当該粘着シート又は当該基板を介して第１半導体基板３００を固定してもよい。なお、粘着シートは、例えば、熱剥離あるいはＵＶ剥離が可能な粘着シートである。
上記吸着ステージに代えて、ステージを加熱する加熱装置又はステージにＵＶを照射するＵＶ照射装置と、熱剥離又はＵＶ剥離が可能な粘着シートとを有する固定ステージを用いてもよい。第１半導体基板３００の固定にあたって、第１固定ステージ３１０と第２固定ステージ３１２は、同様の固定方式を備えた構成であっても、異なる固定方式を備えた構成であってもよく、固定方式は適宜変更が可能であることが望ましい。
次に、第２固定ステージ３１２によって第１半導体基板３００のもう一方の側、例えば、第２半導体層１６０の表面を固定する。次に、第１固定ステージ３１０に第１半導体基板３００を固定した状態で、第２固定ステージ３１２を第２半導体層１６０が第１基板１００から分離できる位置まで移動させる。第２固定ステージ３１２は、例えば、第１半導体基板３００の表面に対して垂直方向に移動する機構を備える他、第１半導体基板３００の表面に対して第１基板１００から垂直方向と異なる方向に移動する機構を備えることが望ましい。
図２０（ｂ）は、本実施形態に係る第２半導体層１６０を第１基板１００から分離した後の構成例を示す。図２０（ｂ）に示すように、第２固定ステージ３１２の中心が移動する軌跡が、第１半導体基板３００の基板端部付近を支点として円弧を描くように、第２固定ステージ３１２の移動機構が構成されていることが望ましい。なお、図２０（ｂ）では、第２固定ステージ３１２のサイズが、分離する第２半導体層１６０のサイズよりも大きい例を示したが、これに限定されることはない。第２固定ステージ３１２のサイズは、分離する第２半導体層１６０のサイズと同等のサイズまたは小さいサイズであってもよい。
このような第２固定ステージ３１２の移動機構により、例えば、移動させる第１半導体基板３００が大口径ウエハで表面積が大きい基板であっても、第１半導体基板３００全体、第１基板１００、及び第２半導体層１６０に大きな負荷をかけることなく、安定かつ安全に第２半導体層１６０を第１基板１００から分離することができる。
なお、分離する第２半導体層１６０のサイズが小さい場合、例えば表面積がおよそ１００ｍｍ２以下の場合（一例として、一辺の長さが１０ｍｍの正方形のサイズ以下の場合）、垂直方向に移動する方式でも、容易かつ第２半導体層１６０にクラックなどのダメージを発生させることなく安全に分離することができる。複数の第２半導体層１６０を分離する場合、分離対象の領域のサイズが小さい場合、例えば対象の領域の面積がおよそ１００ｍｍ２以下の場合（一例として、一辺の長さが１０ｍｍの正方形のサイズ以下の場合）、垂直方向に移動する方式でも、容易かつ第２半導体層１６０にクラックなどのダメージを発生させることなく安全に分離することができる。
なお、第２半導体層１６０を第１基板１００から分離する際の第１固定ステージ３１０と第２固定ステージ３１２の上記役割を入れ替えることもできる。この場合、第１固定ステージ３１０は、移動する機構を備えており、第１基板１００を移動してもよい。また、第１固定ステージ３１０と第２固定ステージ３１２が移動する機構を備えており、第１固定ステージ３１０と第２固定ステージ３１２を共に移動してもよい。
次に、第２固定ステージ３１２から第２半導体層１６０を取り外すことにより、所定の厚さの高品質な第２半導体層１６０を含む自立半導体基板が得られる。
自立半導体基板は、自立可能な厚さを有する。
自立半導体基板は、第２半導体層１６０と中間層１５０とを有する構成であってもよく、これに代えて、中間層１５０を除去してもよい。中間層１５０は、例えば、酸素あるいは塩素系のガスを使ったドライエッチングによって除去することができる。また、化学的機械研磨（ＣＭＰ）によって中間層１５０を除去してもよい。
第２半導体層１６０を第１基板１００から分離した後の第１基板１００は、第１基板１００の中間層１５０を形成した側の表面に残留している緩衝層１３０を除去することにより、再利用することができる。第１基板１００の表面に残留した緩衝層１３０は、例えば、酸素ガスあるいは塩素ガスなどを使ったドライエッチングによって除去することができる。第１基板１００の再利用にあたっては、適宜、化学的機械研磨（ＣＭＰ）等の研磨処理を第１基板１００の表面に行ってもよい。
以上のように、第１基板１００に第２半導体層１６０を形成した後に、形成した第２半導体層１６０を含む一部の領域を第１基板１００から分離することで、第２半導体層１６０で形成されている自立半導体基板を形成することができる。これにより、所定の構成元素の混晶比を有するＩＩＩ－Ｖ族化合物半導体、ＩＩ－ＶＩ族化合物半導体、Ｓｉなどの半導体基板について、従来技術と比較して著しく高品質な自立半導体基板が得られる。
また、従来技術のような基板材料の切断や研磨などの加工工程や化学的なエッチング工程を経ることなく、所定の厚さの高品質な自立半導体基板が得られる。更に、所定の厚さの高品質な自立半導体基板は、第１基板１００を破壊することなく、緩衝層１３０の位置で第１基板１００から分離するので、容易に第１基板１００を再利用できる。
以上の本実施形態に係る半導体基板の製造フローにおいて、第１基板１００又は複合材料基板２００の上面に中間層１５０及び第２半導体層１６０を形成した後に、第２半導体層１６０を第１基板１００から分離する例を説明したが、これに限定されることはない。例えば、図１に示す半導体基板の製造フローを実行して第１基板１００に第２半導体層１６０を形成した後に、第２半導体層１６０の上面に補強基板３５０を更に接合してから、第２半導体層１６０を第１基板１００から分離してもよい。
図２１（ａ）は、本実施形態に係る第２半導体層１６０の上面に補強基板３５０を接合した例を示す。例えば、第２半導体層１６０の接合予定面及び補強基板３５０の接合予定面を適宜洗浄、プラズマ処理等の表面処理を行った後、お互いの接合予定面を密着させ加圧することにより、第２半導体層１６０及び補強基板３５０が接合される。
お互いの接合予定面を密着させて加圧する接合の工程は、大気中で行っても、真空中で行ってもよい。また、このような接合の工程は、室温で行っても、加熱して行ってもよい。第２半導体層１６０及び補強基板３５０の接合強度は、少なくとも緩衝層１３０を構成する２次元層状材料の層間に働いている力（層間の相互作用の大きさ又は層間の結合力）よりも大きいことが望ましい。
第２半導体層１６０に補強基板３５０を接合した後に、第１基板１００と補強基板３５０に接合した第２半導体層１６０とを分離する。例えば、図２０（ａ）及び図２０（ｂ）で説明した方法と同様に、第１基板１００の表面と補強基板３５０の表面をそれぞれ第１固定ステージ３１０と第２固定ステージ３１２で固定し、第１固定ステージ３１０及び／又は第２固定ステージ３１２を移動させて、第１基板１００と第２半導体層１６０とを分離する。
第１基板１００と第２半導体層１６０とを分離した後に、第２半導体層１６０の補強基板３５０と反対側の面をエッチング処理する。これにより、第２半導体層１６０の補強基板３５０と反対側の面に存在する残留シード層１２２、又は残留シード層１２２と緩衝層１３０の一部等を除去できる。なお、当該エッチング処理において、残留する緩衝層１３０を除去し、残留シード層１２２を第２半導体層１６０の表面に残してもよい。
以上により、補強基板３５０に第２半導体層１６０が接合された第２半導体基板を作製できる。図２１（ｂ）は、本実施形態に係る第２半導体基板３６０の第１例を示す。以上の第２半導体基板３６０の作製の手順は一例であって、これに限定されることはない。
例えば、図２０（ａ）及び図２０（ｂ）で説明した方法と同様に、第１基板１００と第２半導体層１６０とを分離した後に、分離した第２半導体層１６０の第１基板１００が設けられていた側の面を補強基板３５０と接合してもよい。この場合、第２半導体層１６０の第１基板１００と反対側の面に、第２半導体層１６０を支持可能な支持体を設けた後、第１基板１００から第２半導体層１６０を分離してもよい。支持体は、第１基板１００から第２半導体層１６０を分離した後の第２半導体層１６０を支持することができ、分離後の第２半導体層１６０を容易に取り扱うことを可能とするものである。
第１基板１００から第２半導体層１６０を分離した後は、残留シード層１２２に残留している緩衝層１３０の一部または全部をエッチング除去する。そして、残留シード層１２２の第２半導体層１６０とは反対側の面に補強基板３５０を圧接する。圧接する工程は、大気中で行ってもよく、これに代えて、真空中で行ってもよい。そして、第２半導体層１６０を支持している支持体を第２半導体層１６０から分離又は除去する。
以上により、第２半導体基板３６０を作製できる。図２２は、このようにして作製した本実施形態に係る第２半導体基板３６０の第２例を示す。なお、第２半導体基板３６０は、第２半導体層１６０に所定の半導体デバイスを形成した後に、第１基板１００を分離して第２半導体層１６０を補強基板３５０に接合してもよい。
なお、補強基板３５０には一部の領域に回路素子、配線などのデバイス構造、光導波路などの光学部品構造などが形成されていてもよい。また、補強基板３５０は、第２半導体層１６０を支持および補強する機能に加えて、放熱機能などの他の機能を有するデバイス、装置等を備えていてもよい。
以上の第２半導体基板３６０は、単層の第２半導体層１６０を補強基板３５０の上面に接合した形態を例示したが、これに限定されることはない。第２半導体層１６０が接合される領域は、第２半導体基板３６０の全面であってもよく、一部の領域であってもよい。
第２半導体基板３６０は、上記工程を複数回繰り返すことで、補強基板３５０の上面の少なくとも一部の領域に複数の同一材料又は異種材料の第２半導体層１６０を接合した構造を有してもよい。この場合、複数の同一材料又は異種材料の第２半導体層１６０を２次元的または３次元的に積層して第２半導体基板３６０を形成してもよい。
また、補強基板３５０の上面の少なくとも一部の領域に複数の第２半導体層１６０を接合してもよい。この場合、複数の第２半導体層１６０は、互いに分離した島状になって補強基板３５０に２次元的または３次元的に接合されてもよい。第２半導体基板３６０の第２半導体層の接合は接着剤を使わない接合の他、接着剤を使用する接合であってもよい。例えば、熱硬化接着剤、ＵＶ硬化接着剤を使った接合であってもよい。補強基板３５０は、半導体基板、誘電体基板、ガラス基板、金属基板、樹脂基板等であってもよい。
補強基板３５０および／又は第２半導体基板３６０には、接合前に回路素子、配線等が形成されていてもよい。この場合、補強基板３５０および第２半導体基板３６０の回路素子および配線は接合後に互いに接続されていてもよい。また、補強基板３５０と第２半導体基板３６０を接合した後に、第２半導体基板３６０に回路素子および配線を形成してもよい。
以上により、高品質な第２半導体層１６０を、緩衝層１３０の位置で第１基板１００から分離して補強基板３５０の上面に接合した第２半導体基板３６０を容易に作製することができる。第２半導体基板３６０の作製は、緩衝層１３０をエッチングしなくても実行することができ、少ない工程で第１基板１００とは異なる異種材料の補強基板３５０の上面に高品質な第２半導体層１６０を接合できる。また、第２半導体層１６０を緩衝層１３０の位置で第１基板１００から分離するので、第１基板１００を容易に再利用できる。
＜製造装置＞
以上の本実施形態に係る第１半導体基板３００及び第２半導体基板３６０は、別個独立の半導体製造装置を用いて作製することができるが、簡易な製造工程で作製できることから、専用の半導体製造装置を用いて作製することもできる。そこで、第１半導体基板３００及び第２半導体基板３６０を作製するための製造装置について次に説明する。
図２３は、本実施形態に係る第１製造装置４００の構成例を示す。第１製造装置４００は、第１半導体層形成装置４１０と、第１搬送路４１２と、ゲートバルブ４１４と、高温加熱炉４１６とを備える。高温加熱炉４１６は、アニール装置と呼ぶこともある。なお、第１製造装置４００は、図２３には図示していないが、第１固定ステージ３１０と、第２固定ステージ３１２と、エッチング装置と、制御部とを更に備えてもよい。また、図２３は、例えば、基板をセットする準備室、ガスの導入設備、加熱ステージ等の詳細構成を省略し、第１製造装置４００の構成のポイントのみを示している。
第１半導体層形成装置４１０は、第１基板１００を収容するチャンバを有し、チャンバ内で第１基板１００に所定の厚さの第１半導体層１２０を形成させる。また、第１半導体層形成装置４１０は、第１基板１００に第２半導体層１６０を形成させる。第１半導体層形成装置４１０は、半導体層を結晶成長させるための半導体結晶成長炉である。第１半導体層形成装置４１０は、例えば、ＭＯＣＶＤ炉とすることができる。
また、第１半導体層形成装置４１０は、内部にエッチング装置が設けられている。エッチング装置は、第１固定ステージ３１０に固定された第１基板１００の第１面１０１をエッチングして、第１基板１００の水平面と平行な第１方向に並ぶ複数のテラス部１０２と、第１方向において隣接する２つのテラス部１０２の間に所定の高さのステップ部１１０を形成させる。
高温加熱炉４１６は、第１基板１００を収容するチャンバを有する。高温加熱炉４１６は、チャンバ内で第１半導体層１２０を形成した第１基板１００を加熱して、第１半導体層１２０から露出しているステップ部１１０の一部から第１基板１００の一部のＳｉを蒸発させて第１半導体層１２０と第１基板１００との間の少なくとも一部にグラフェンを有する緩衝層１３０を形成させる。高温加熱炉４１６は、第１基板１００の表面に第１半導体層１２０を形成した後に、不活性ガス雰囲気中で１３００℃以上の温度の高温加熱処理を行うための炉である。高温加熱炉４１６は例えばＲＦ加熱炉とすることができる。
第１搬送路４１２は、第１半導体層形成装置４１０と、高温加熱炉４１６とを接続する。第１半導体層形成装置４１０のチャンバと、高温加熱炉４１６のチャンバと、第１搬送路４１２とには、基板搬送機構が設けられている。基板搬送機構は、第１固定ステージ３１０に固定された第１基板１００を、第１半導体層形成装置４１０のチャンバと高温加熱炉４１６のチャンバとの間で移動可能とする。このような第１搬送路４１２は、第１半導体層形成装置４１０と高温加熱炉４１６の間で大気にさらすことなく第１基板１００を搬送できる搬送路である。
ゲートバルブ４１４は、半導体結晶成長及び高温加熱処理のプロセスに応じて、それぞれのプロセス時に第１半導体層形成装置４１０と高温加熱炉４１６の間でガスの流れを遮断できるバルブである。
第１固定ステージ３１０は、第１基板１００を固定する。第１固定ステージ３１０は、例えば、第１基板１００の第１面１０１を露出させて、第１面１０１とは反対側の第２面を固定する。第１固定ステージ３１０は、第１基板１００を固定したまま、第１搬送路４１２内を通って、第１半導体層形成装置４１０のチャンバ内と高温加熱炉４１６のチャンバ内とを移動可能に構成されている。第１固定ステージ３１０は、図２０（ａ）及び図２０（ｂ）で説明した固定ステージと同様のステージであってもよく、異なるステージであってもよい。
制御部は、第１固定ステージ３１０、エッチング装置、第１半導体層形成装置４１０、及び高温加熱炉４１６を制御する。制御部は、図１に示す動作フローを実行する。制御部は、例えば、第１基板１００を固定した第１固定ステージ３１０を移動させる機能、第１基板１００に複数のテラス部１０２とステップ部１１０を形成させ、ステップ部１１０の一部が露出するように第１半導体層１２０を形成させ、第１半導体層１２０を形成させた後に緩衝層１３０を形成させる機能を備える。制御部は、形成した緩衝層１３０の上面に形成されている第１半導体層１２０の上面に第２半導体層１６０を形成する機能を備えていてもよい。
制御部は、例えば、ＣＰＵ（Central Processing Unit）と記憶部を有する。ＣＰＵは、記憶部に記憶されたプログラムを実行することにより、第１固定ステージ３１０、エッチング装置、第１半導体層形成装置４１０、及び高温加熱炉４１６を制御する制御部として機能する。
以上の第１製造装置４００は、第１基板１００を大気にさらさないまま、第１基板１００に段差を形成する工程から第１基板１００に第２半導体層１６０を形成する工程までを実行することができる。したがって、第１製造装置４００は、第１基板１００の表面の清浄度を維持することができるため、より高品質な第２半導体層１６０を成長できる。
図２４は、本実施形態に係る第２製造装置４５０の構成例を示す。第２製造装置４５０において、図２３に示された本実施形態に係る第１製造装置４００の動作と略同一のものには同一の符号を付け、重複する説明を省略する。第２製造装置４５０は、第２半導体層形成装置４１８と第２搬送路４２０とを更に備える。
第２製造装置４５０の第１半導体層形成装置４１０は、第１基板１００に所定の厚さの第１半導体層１２０を形成させる。そして、第２半導体層形成装置４１８は、第１基板１００に所定の厚さの第２半導体層１６０を形成させる。第２半導体層形成装置４１８は、第１半導体層形成装置４１０とは異なる方式で第２半導体層１６０を形成してもよい。第２半導体層形成装置４１８は、例えば、ＨＶＰＥ炉とすることができる。
第２搬送路４２０は、第２半導体層形成装置４１８の第１基板１００を収容するチャンバと、高温加熱炉４１６の第１基板１００を収容するチャンバとを接続する。また、第１固定ステージ３１０は、第１基板１００を固定したまま第２半導体層形成装置４１８のチャンバと高温加熱炉４１６のチャンバとを更に移動可能に設けられている。第２搬送路４２０は、高温加熱炉４１６に固定された第１基板１００を第２半導体層形成装置４１８内へ移動、固定するための搬送機構を備えていてもよい。
これにより、制御部は、第１基板１００に緩衝層１３０を形成させた後に第２半導体層形成装置４１８を制御して、形成した緩衝層１３０の上面に形成されている第１半導体層１２０の上面に第２半導体層１６０を形成させる機能を備える。
以上の第２製造装置４５０も、第１製造装置４００と同様に、第１基板１００を大気にさらさないまま、第１基板１００に段差を形成する工程から第１基板１００に第２半導体層１６０を形成する工程までを実行することができる。したがって、第１製造装置４００は、第１基板１００の表面の清浄度を維持することができるため、より高品質な第２半導体層１６０を成長できる。
以上の第１製造装置４００及び第２製造装置４５０は、第１基板１００に形成された第２半導体層１６０の第１基板１００とは反対側の面を固定する第２固定ステージ３１２を更に備えてもよい。この場合、制御部は、図２０（ａ）及び図２０（ｂ）で説明したように、第１基板１００に第２半導体層１６０を形成した後に第１固定ステージ３１０及び第２固定ステージ３１２を制御して、形成した第２半導体層１６０を含む一部の領域を第１基板１００から分離させる機能を備えていてもよい。これにより、第１製造装置４００及び第２製造装置４５０は、第１基板１００を分離する工程まで実行することができる。
以上の本実施形態に係る第１製造装置４００及び第２製造装置４５０において、制御部は、室温よりも高い所定の第１温度範囲内で第１半導体層１２０を形成させる。第１温度範囲は、例えば、１０００℃～１２００℃である。そして、制御部は、第１半導体層１２０を形成した後に室温に戻すことなく所定の第１温度範囲よりも高い所定の温度の熱処理をして緩衝層１３０を形成させる機能を備えてもよい。所定の温度は、例えば、１３００℃以上の予め定められた温度である。
また、制御部は、緩衝層１３０を形成した後に第１基板１００の基板温度を室温に戻すことなく室温よりも高い所定の第２温度範囲で第２半導体層１６０を形成させる機能を備えていてもよい。第２温度範囲は、例えば、１０００℃から１３００℃以上の予め定められた温度までの範囲である。これにより、第１製造装置４００及び第２製造装置４５０は、第１基板１００に第１半導体層１２０を形成した後に、第１基板１００の基板温度を室温に降下させることなく、第１基板１００に第２半導体層１６０を形成することができる。
基板温度を降下させると、基板内に熱膨張係数の差に起因する応力が発生する。第１半導体層１２０と第２半導体層１６０のエピ成長界面付近領域の格子不整合によって発生したミスフィット転移が、基板温度降下時に熱膨張係数差によって発生した応力によって、第２半導体層１６０内で相互に反応して第２半導体層１６０表面（第１基板１００の側と反対側の表面）に達する貫通転移を発生させることがある。第１製造装置４００及び第２製造装置４５０は、第１基板１００の基板温度を室温に降下させることなく、第１基板１００に第２半導体層１６０を形成できるので、第２半導体層１６０においてこのような貫通転移の発生を抑制することができ、より欠陥が少ない高品質の第２半導体層１６０を形成できる。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されず、その要旨の範囲内で種々の変形及び変更が可能である。例えば、装置の全部又は一部は、任意の単位で機能的又は物理的に分散・統合して構成することができる。また、複数の実施の形態の任意の組み合わせによって生じる新たな実施の形態も、本発明の実施の形態に含まれる。組み合わせによって生じる新たな実施の形態の効果は、もとの実施の形態の効果を併せ持つ。
１００ 第１基板
１０１ 第１面
１０２ テラス部
１１０ ステップ部
１２０ 第１半導体層
１２２ 残留シード層
１３０ 緩衝層
１４０ シード層成長基板
１４２ 結晶成長用基板
１５０ 中間層
１６０ 第２半導体層
２００ 複合材料基板
２０１ 第１面
２０２ 第１基板
２０３ 第２面
２０４ 第２基板
２０５ 第３面
２０６ 第３基板
２０７ 第１材料基板部分
３００ 第１半導体基板
３１０ 第１固定ステージ
３１２ 第２固定ステージ
３５０ 補強基板
３６０ 第２半導体基板

Claims (21)

  1. 少なくともＳｉとＣを含む半導体結晶の結晶成長方向と直交する水平面に対して傾斜した面に沿って前記半導体結晶を切り出して形成した第１基板の第１面に、前記第１基板の前記水平面と平行な第１方向に沿った面である複数のテラス部と、前記第１方向において隣接する２つの前記テラス部の間に位置する所定の高さのステップ部とを形成する工程と、
    前記第１基板の前記第１面に前記テラス部と前記ステップ部とを形成した後に臨界膜厚以上の第１半導体層を堆積して、前記ステップ部の一部が露出するように前記第１半導体層を形成する工程と、
    前記第１半導体層を形成した前記第１基板を熱処理することにより、前記第１半導体層から露出している前記ステップ部の一部から、前記第１基板のＳｉの一部を蒸発させて、前記第１半導体層と前記第１基板との間の少なくとも一部に少なくとも一層のグラフェン層を有する、緩衝層を形成する工程と
    を有し、
    前記ステップ部の所定の高さは、前記第１基板の前記第１面に結晶成長させて得られる前記第１半導体層の臨界膜厚よりも大きい高さである、
    半導体基板の製造方法。
  2. 複数の前記テラス部と前記ステップ部とを形成する工程において、水素ガス雰囲気で前記第１基板の前記第１面をエッチングすることで、前記第１基板の前記第１面に前記テラス部と前記ステップ部とを形成する、
    請求項１に記載の半導体基板の製造方法。
  3. 前記半導体結晶はＳｉＣ単結晶であり、
    前記半導体結晶の結晶成長方向と直交する前記水平面は（０００１）面であり、
    前記第１基板の前記第１面は、０°よりも大きく１０°よりも小さい角度の範囲で前記水平面に対して傾斜している、
    請求項１に記載の半導体基板の製造方法。
  4. 前記第１半導体層を形成する工程において、前記第１基板の前記第１面に前記ステップ部の高さ以下の厚みの半導体を堆積させることにより前記第１半導体層を形成する、請求項１に記載の半導体基板の製造方法。
  5. 前記ステップ部の高さは、５ｎｍ以上２００ｎｍ以下である、請求項１に記載の半導体基板の製造方法。
  6. 前記第１基板の格子定数と前記第１半導体層の格子定数との差が４％以下である、請求項１に記載の半導体基板の製造方法。
  7. 前記緩衝層を形成する工程の後に、前記第１半導体層の上面に第２半導体層を形成する工程を更に有する、請求項１から６のいずれか一項に記載の半導体基板の製造方法。
  8. 前記第２半導体層は、単一元素の半導体材料、ＩＩＩ－Ｖ族窒化物半導体材料、及びＩＩ－ＶＩ族化合物半導体材料のうち少なくとも１つの材料を含む、請求項７に記載の半導体基板の製造方法。
  9. 前記緩衝層を形成する工程において、前記第１基板を熱処理することにより、前記第１半導体層の少なくとも一部を蒸発させて、前記緩衝層と前記第２半導体層とが接する領域、又は前記第１基板と前記第２半導体層とが接する領域を形成する、請求項７に記載の半導体基板の製造方法。
  10. 前記第２半導体層を形成した後に、前記第２半導体層を含む少なくとも一部の領域を前記第１基板から分離して、前記第２半導体層を含む第２基板を形成する工程を更に有する、請求項７に記載の半導体基板の製造方法。
  11. 前記第２基板を形成する工程は、前記第２半導体層を形成した後に、前記第２半導体層に所定のデバイスを形成する工程を更に含む、請求項１０に記載の半導体基板の製造方法。
  12. 前記第２基板を形成した後に、前記第２基板を第３基板に接合する工程を更に有する、請求項１０に記載の半導体基板の製造方法。
  13. 前記第１半導体層を形成する工程において、室温よりも高い所定の第１温度範囲内で前記第１半導体層を形成し、
    前記緩衝層を形成する工程において、前記第１半導体層を形成した後に前記室温に戻すことなく所定の前記第１温度範囲よりも高い温度の熱処理をして前記緩衝層を形成し、
    前記第２半導体層を形成する工程において、前記緩衝層を形成した後に前記室温に戻すことなく前記室温よりも高い所定の第２温度範囲内で前記第２半導体層を形成する、
    請求項７に記載の半導体基板の製造方法。
  14. 少なくともＳｉとＣを含む半導体結晶で形成されており、前記半導体結晶の結晶成長方向に垂直な水平面と平行な第１方向に沿った面である複数のテラス部と、前記第１方向において隣接する２つの前記テラス部の間に設けられている所定の高さのステップ部とを第１面に含む第１基板と、
    前記第１基板の複数の前記テラス部が形成されている面の少なくとも一部において、複数の前記テラス部の上に前記ステップ部の高さ未満、かつ、臨界膜厚以上の厚みで形成されている第１半導体層と、
    前記第１半導体層と前記第１基板との間の少なくとも一部に形成されている、少なくとも１層のグラフェン層を有する、緩衝層と
    を備え、
    前記ステップ部の所定の高さは、前記第１基板の前記第１面に結晶成長させて得られる前記第１半導体層の臨界膜厚よりも大きい高さである、
    半導体基板。
  15. 前記第１半導体層の前記第１基板とは反対側の面に形成されている第２半導体層を更に備える、請求項１４に記載の半導体基板。
  16. 前記緩衝層と前記第２半導体層とが接する領域、又は前記第１基板と前記第２半導体層とが接する領域が形成されている、請求項１５に記載の半導体基板。
  17. 少なくともＳｉとＣを含む半導体結晶の結晶成長方向に垂直な水平面に対して傾斜した面に沿って前記半導体結晶を切り出して形成した第１基板の第１面を露出させて、前記第１面とは反対側の第２面を固定する第１固定ステージと、
    前記第１固定ステージに固定された前記第１基板の前記第１面をエッチングして、前記第１基板の前記水平面と平行な第１方向に沿った面である複数のテラス部と、前記第１方向において隣接する２つの前記テラス部の間に位置する所定の高さのステップ部を形成するためのエッチング装置と、
    前記第１基板の前記第１面に臨界膜厚以上の第１半導体層を形成するための第１半導体層形成装置と、
    前記第１半導体層を形成した前記第１基板を加熱して、前記第１半導体層から露出している前記ステップ部の一部から前記第１基板のＳｉの一部を蒸発させて、前記第１半導体層と前記第１基板との間の少なくとも一部に少なくとも一層のグラフェン層を有する、緩衝層を形成するためのアニール装置と、
    前記第１半導体層形成装置の前記第１基板を収容するチャンバと、前記アニール装置の前記第１基板を収容するチャンバとを接続する第１搬送路と、
    前記第１固定ステージ、前記エッチング装置、前記第１半導体層形成装置、及び前記アニール装置を制御する制御部と
    を備え、
    前記第１半導体層形成装置の前記第１基板を収容するチャンバと、前記アニール装置の前記第１基板を収容するチャンバと、前記第１搬送路とには基板搬送機構が設けられ、前記基板搬送機構は前記第１固定ステージに固定された前記第１基板を、前記第１半導体層形成装置のチャンバと前記アニール装置のチャンバとの間で移動可能とし、
    前記エッチング装置は、前記第１半導体層形成装置の内部に設けられており、
    前記制御部は少なくとも、前記第１基板を固定した前記第１固定ステージから前記第１基板を移動する工程と、前記第１基板に複数の前記テラス部と前記ステップ部を形成する工程と、前記ステップ部の一部が露出するように前記第１半導体層を形成する工程と、前記第１半導体層を形成する工程の後に前記緩衝層を形成する工程とを制御する機能を備え、
    前記ステップ部の所定の高さは、前記第１基板の前記第１面に結晶成長させて得られる前記第１半導体層の臨界膜厚よりも大きい高さである、
    半導体基板の製造装置。
  18. 前記第１半導体層形成装置は、前記緩衝層を形成した後に、前記第１基板の前記第１面の側に第２半導体層を形成可能であり、
    前記制御部は、前記緩衝層を形成した後に、前記第１基板の前記第１面の側に前記第２半導体層を形成する工程を制御する機能を更に備える、
    請求項１７に記載の半導体基板の製造装置。
  19. 前記第１基板の前記第１面に第２半導体層を形成するための第２半導体層形成装置と、
    前記第２半導体層形成装置の前記第１基板を収容するチャンバと、前記アニール装置の前記第１基板を収容するチャンバとを接続する第２搬送路と
    を備え、
    前記第２半導体層形成装置の前記第１基板を収容するチャンバと、前記アニール装置の前記第１基板を収容するチャンバと、前記第２搬送路とには、搬送機構が設けられ、前記搬送機構は、前記第１固定ステージに固定された前記第１基板を、前記第２半導体層形成装置のチャンバと前記アニール装置のチャンバとの間で移動可能とし、
    前記制御部は、前記緩衝層を形成させた後に前記第２半導体層形成装置を制御して、前記第１基板の前記第１面の側に前記第２半導体層を形成する工程を制御する機能を更に備える、
    請求項１７に記載の半導体基板の製造装置。
  20. 前記第１基板に形成された前記第２半導体層の前記第１基板とは反対側の面を固定する第２固定ステージを更に備え、
    前記制御部は、前記第１基板に前記第２半導体層を形成した後に前記第１固定ステージ及び前記第２固定ステージを制御して、形成した前記第２半導体層を含む少なくとも一部の領域を前記第１基板から分離する工程を制御する機能を更に備える、
    請求項１８又は１９に記載の半導体基板の製造装置。
  21. 前記制御部は、
    室温よりも高い所定の第１温度範囲内で前記第１半導体層を形成する工程と、
    前記第１半導体層を形成した後に前記室温に戻すことなく所定の前記第１温度範囲よりも高い温度の熱処理をして前記緩衝層を形成する工程と、
    前記緩衝層を形成した後に前記室温に戻すことなく前記室温よりも高い所定の第２温度範囲で前記第２半導体層を形成する工程と、を制御する機能を更に備える、
    請求項１８又は１９に記載の半導体基板の製造装置。
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