KR101082772B1 - 비대칭 도전성 스페이서들을 사용하는 반도체 제조 방법 - Google Patents

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프리스케일 세미컨덕터, 인크.
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Abstract

반도체 공정 및 이의 결과적인 트랜지스터는 게이트 전극(116)의 어느 한 측면상에 도전 연장 스페이서들(146, 150)을 형성하는 단계를 포함한다. 도전성 연장들(146, 150) 및 게이트 전극(116)은 구조들의 각각이 n-형 또는 p-형일 수 있도록 개별적으로 도핑된다. 소스/드레인 영역들(156)은 측면으로 주입되어 스페이서들(146, 150)의 어느 한 측면상에 배치된다. 스페이서들(146, 150)은 제 1 연장 스페이서(146)를 도핑하는 제 1 경사 주입(132) 및 제 2 스페이서(150)를 도핑하는 제 2 경사 주입(140)을 사용함으로서 개별적으로 도핑될 수 있다. 일 실시예에서, 다르게 도핑된 연장 스페이서들(146, 150)의 사용은 임계치 조절 채널 주입들에 대한 필요성을 제거한다.
비대칭 도전성 스페이서, 게이트 전극, 전기 도전성 연장 스페이서, 유전체 매개물.

Description

비대칭 도전성 스페이서들을 사용하는 반도체 제조 방법{SEMICONDUCTOR FABRICATION PROCESS WITH ASYMMETRICAL CONDUCTIVE SPACERS}
본 발명은 일반적으로 반도체 제조 분야, 특히 낮은 누설 및 허용가능한 임계 전압들을 가진 소형 트랜지스터들을 형성하는 방법에 관한 것이다.
반도체 디바이스들의 분야에서, 트랜지스터들은 고성능 및 저전력 특징들을 동시에 나타내야 한다. 이들 두 개의 파라미터들은 통상적으로 서로 상충한다. 예컨대 디바이스의 속도를 개선하기 위하여 트랜지스터 채널 길이들이 감소함에 따라, 부임계 누설 및 임계 전압과 같은 다른 파라미터들을 제어하기가 더욱더 곤란하게 되었다. 통상적으로, 도핑된 트랜지스터 채널들은 원하는 범위 내에서 임계 전압들을 제어하기 위하여 사용된다. 이들 도핑된 채널들은 종종 이온 주입을 사용하여 달성된다.
최근에, 절연체상 실리콘(silicon on insulator; SOI) 기술은 저전력 소비를 달성하기 위하여 사용되었다. 더욱이, 게이트 길이들은 각각의 새로운 공정 기술을 통하여 짧아지게 되었다. SOI 및 딥 서브-미크론 디바이스들(deep sub-micron devices)을 위하여 필요한 얕은 채널들은 종래의 채널 도핑 주입들과 일치하게 달성하는 것은 어렵다. 그러나, 이들 도핑된 채널들 없이, 낮은 누설 전류, 충분한 임계 전압들, 및 허용가능한 저 임계 전압 변동을 가진 딥 서브-미크론 디바이스들을 제조하는 것은 어렵다. 따라서, 공정 비용 또는 공정 복잡성을 증가시키지 않고 짧은 채널 길이, 충분한 임계 전압 및 낮은 부임계 누설을 가진 결과적인 트랜지스터 및 이의 제조 공정을 실행하는 것이 바람직하다.
전술한 문제점은 게이트 전극 중 한 측면 상에 도전성 연장들을 형성하는 단계를 포함하는 반도체 공정 및 결과적인 트랜지스터에 의하여 해결된다. 도전성 연장들 및 게이트 전극은 구조들의 각각이 n-형, p-형 또는 진성(intrinsic)일 수 있도록 독립적으로 도핑된다. 소스/드레인 영역들은 측면으로 주입되어 연장들의 한 측면상에 배치된다. 연장들은 제 1 연장을 도핑하기 위한 제 1 경사 주입 및 제 2 연장을 도핑하기 위한 제 2 경사 주입을 사용함으로써 개별적으로 도핑될 수 있다. 일 실시예에서, 다르게 도핑된 연장들을 사용하면, 트랜지스터의 채널 영역에 주입된 종이 거의 없도록 임계치 조절 채널 주입들에 대한 필요성이 제거된다.
본 발명은 첨부 도면과 관련하여 기술된 이하의 상세한 설명을 참조할 때 발명의 장점과 함께 최상으로 이해될 것이다.
도 1은 게이트 유전체가 반도체 기판 위에 형성되는 반도체 웨이퍼의 부분 단면도.
도 2는 게이트 전극막이 게이트 유전체 위에 형성되는 도 1 이후의 처리를 도시한 도면.
도 3은 게이트 전극막이 게이트 전극 구조를 형성하기 위하여 패터닝되는 도 2 이후의 처리를 도시한 도면.
도 4는 유전체가 기판 및 게이트 전극 위에 형성되는 도 3 이후의 처리를 도시한 도면.
도 5는 도전막이 유전체 막 위에 형성되는 도 4 이후의 처리를 도시한 도면.
도 6은 도전막의 제 1 부분이 제 1 도펀트로 주입되는 도 5 이후의 처리를 도시한 도면.
도 7은 도전막의 제 2 부분이 제 2 도펀트로 주입되는 도 6 이후의 처리를 도시한 도면.
도 8은 도전막이 도전성 연장들을 형성하기 위하여 패터닝되는 도 7 이후의 처리를 도시한 도면.
도 9는 유전체 막이 연장들 및 게이트 전극 위에 형성되는 도 8 이후의 처리를 도시한 도면.
도 10은 유전체 막이 유전체 스페이서들을 형성하기 위하여 에칭되는 도 9 이후의 처리를 도시한 도면.
도 11은 기판의 소스/드레인 영역들이 주입 마스크로서 게이트 전극, 연장들 및 유전체들을 사용하여 주입되는 도 10 이후의 처리를 도시한 도면.;
도 12는 금속막이 웨이퍼위에 증착되는 도 11 이후의 처리를 기술한 도면.
도 13은 게이트 전극 및 연장들이 실리사이드의 열처리에 의하여 함께 접합되는 도 12 이후의 처리를 기술한 도면.
도 14는 연장들을 트랜지스터의 나머지 부분에 접속하는 대안 방법에 대한 평면도.
본 발명은 본 발명의 바람직한 실시예들과 관련하여 지금 상세히 기술될 것이며, 이들의 예는 첨부 도면들에 기술된다. 도면들은 단순화된 형태로 기술되며 반드시 실제 크기로 기술되지 않는다는 것을 유의해야 한다. 비록 본 발명이 임의의 실시예들과 관련하여 기술될지라도, 이들 실시예들은 본 발명을 제한하지 않고 단지 예시적으로 기술된다는 것이 이해되어야 한다. 이하의 상세한 설명은 첨부된 청구범위에 의하여 한정되는 본 발명의 사상 및 범위 내에 속하는 모든 수정들, 대안들 및 균등물들을 포함한다.
여기에 기술된 공정 단계들 및 구조들은 직접 회로를 제조하는 완전한 공정 흐름을 커버하지 않는다는 것을 이해해야 한다. 본 발명은 종래에 사용된 다양한 직접 회로 제조기술들과 관련하여 실시될 수 있으며 통상적으로 실시되는 공정 단계들이 본 발명의 이해를 위하여 여기에 포함된다.
일반적으로 말해서, 본 발명은 트랜지스터 게이트 전극의 측벽들 상에 전기 도전성의 스페이서 구조들(여기에서 연장들로 언급됨)을 사용하는 트랜지스터의 형성을 고려한다. 종래의 게이트 전극 구조와 함께, 도전성 스페이서들은 3-부분 트랜지스터 게이트를 형성한다. 3개의 게이트 구조들의 각각에 대한 극성은 트랜지스터가 예컨대 한 극성의 두 구조들 및 또 다른 극성의 한 구조를 가질 수 있도록 개별적으로 제어가능하다. 이러한 방식으로, 비대칭 도핑된 연장들을 제공하는 능력은 매우 짧은 채널 트랜지스터들의 채널 길이, 부임계 누설, 및 임계 전압을 제어하는 능력을 유리하게 개선한다.
도 1을 지금 참조하면, 게이트 유전체 막(104)은 반도체 웨이퍼(100)의 반도체 기판(102) 위에 형성된다. 일 실시예에서, 게이트 유전체 막(104)은 반도체 기판(102)의 상부 표면의 열 산화에 의하여 형성된 이산화실리콘막이다. 기판(102)의 열 산화는 반도체 제조 방법의 당업자에게 잘 알려진 바와 같이 900℃를 초과하는 온도에서 산화 대기(예컨대, O2, H2O)에 웨이퍼를 노출시킴으로써 달성된다. 이러한 실시예에서, 게이트 유전체(102)는 15 내지 150 옹스트롬(angstroms)의 두께를 가진다. 다른 실시예들에서, 게이트 유전체 막(104)은 4.0보다 큰 유전 상수를 가진 "높은 K(high K)" 유전체 막이다. 높은 K 유전체 막은 두꺼운 막을 사용하여 충분한 커패시턴스를 달성하기 위하여 게이트 유전체 막들에 사용하기에 바람직하다. 유전체 막(104)의 높은 K 실시예에 사용하기에 적합한 재료들은 하프늄-산화물(hafnium oxide) 뿐만 아니라, 알루미늄 산화물, 하프늄 실리케이트, 지르코늄 실리케이트, 하프늄 알루미네이트, 란탈 알루미네이트, 지르코늄 알루미네이트 및 란탈 산화물을 포함하는 다른 재료들과 같은 다양한 금속-산화물 화합물들을 포함한다. 높은 K 유전체들에 관한 부가 정보는 예컨대 "높은 K 유전체 및 짧은 게이트 길이를 가진 트랜지스터 및 이의 제조 방법" 이라는 명칭을 가진 Samavedam에 의한 미국 특허 번호 제6,514,808호에 개시되어 있다.
반도체 기판(102)의 상부 부분은 전형적으로 게이트 유전체 막(104)이 형성되는 실리콘과 같은 단결정 반도체 재료를 포함한다. 이동 및 무선 디바이스들과 같은 저전력 애플리케이션들에 사용하기에 특히 적합한 일 실시예에서, 반도체 기판(102)은 단결정 실리콘이 대략 1000 내지 20,000 옹스트롬 범위의 두께를 가진 매립된 산화물 위에 형성된 비교적 얇은 막(즉, 10,000 옹스트롬 이하)인 절연체상 실리콘(SOI) 기판이다.
도 2를 참조하면, 게이트 전극막(106)은 게이트 유전체 막(104) 위에 형성된다. 일 실시예에서, 게이트 전극막(106)은 대략 550-650℃의 범위의 온도로 유지되는 반응기 챔버내에서 실란(silane)을 열적으로 분해함으로써 형성된 폴리실리콘막이다. 이러한 폴리실리콘막은 비도핑된 실리콘으로서 증착된 후 이온 주입을 사용하여 n-형(예컨대, 인, 비소) 또는 p-형(예컨대, 붕소) 도펀트로 도핑된다. 다른 실시예들에서, 폴리실리콘은 인-시튜(in-situ) 또는 확산에 의하여 도핑될 수 있다. 또 다른 실시예들에서, 게이트 전극막은 폴리실리콘에 부가하거나 또는 폴리실리콘 대신에, 게르마늄, 탄탈 실리콘 질화물, 탄탈 질화물, 몰리브덴 질화물 또는 이들의 결합물을 포함하는 재료 또는 화합물을 포함할 수 있다.
이제 도 3을 참조하면, 게이트 전극막(106)은 거의 수직인 측벽들(112)을 가진 게이트 전극(116)을 형성하기 위하여 패터닝된다. 게이트 전극(16)의 패터닝은 이 분야에 잘 알려진 포토리소그라피 공정 및 이방성 또는 건식 에칭 기술들을 사용하여 이루어진다. 포토리소그라피 공정은 비반사 코팅(ARC) 및 포토레지스트 패터닝 기술들의 사용을 포함할 수 있다.
이제 도 4를 참조하면, 연장 유전체 막(120)은 게이트 전극(116) 위에 형성된다. 일 실시예에서, 유전체 막(120)은 대략 4.0 보다 낮은 유전 상수를 가진 낮은-K 유전체이다. 다른 실시예들에서, 유전체 막(104)은 화학 기상 증착(CVD) 실리콘 질화물의 막을 포함한다. 이러한 실시예에서, CVD 실리콘 질화물은 300 내지 800℃ 범위의 온도로 유지되는 반응기내에서 디클로로실란 또는 실란 및 암모니아를 반응시킴으로써 형성된다. CVD 실리콘 산화물 패드층은 실리콘 질화물이 실리콘과 접촉할 때 발생하는 압력을 완화시키기 위하여 실리콘 질화물을 증착시키기 전에 게이트 전극(116) 위에 증착될 수 있다. CVD 유전체 막(120)은 표면 형태의 수직 부분들의 막 두께가 대략 표면 형태의 수평 부분들의 막 두께의 적어도 80%내에 있도록 거의 등각 방식으로 증착된다.
유전체 막(120)은 비등방성으로 에칭될 수 있거나 또는 증착된 상태로 유지될 수 있다. 만일 유전체 막(120)이 에칭되면, 게이트 전극(116)의 측벽들에 인접한 막의 부분들은 게이트 전극(116) 및 증착된 도전성 연장 구조간에 절연부를 계속해서 제공한다. 또한, 기판(102)으로부터 도전성 연장 구조를 분리하기 위하여 게이트 전극(116)에 의하여 커버되지 않은 기판(102)의 부분들 위에 유전체 막을 유지하는 것이 바람직하다. 만일 막(120)이 에칭되면, 기판으로부터의 절연부는 막(120)이 에칭된 후에 남아있는 게이트 유전체(104)의 부분들에 의하여 제공될 수 있다. 더욱이, 만일 막(120)이 실리콘 산화물 패드 층 위에 실리콘 질화물을 포함하면, 막(120)의 에칭은 바람직하게 실리콘 산화물 후방을 유지하면서 실리콘 질화물을 제거한다.
하나 이상의 주입 단계들은 유전체 막(120)을 형성한 후에 수행될 수 있다. 일 실시예에서, 하나 이상의 연장 주입들은 게이트 전극(116)에 의하여 커버되지 않은 기판(102)의 부분들에 소스 드레인 연장 영역들(118)을 도입하기 위하여 수행된다. 소스/드레인 연장 영역들은 앞서 언급되고 이하에 추가로 기술된 도전성 연장에 의한 혼동을 방지하기 위하여 LDD 영역들(118)로서 언급될 것이다. LDD 주입 영역들(18)은 결과적인 장치의 임계 전압 및 유효 채널-길이를 제어하는데 바람직하다. 그러나, 기판(102)의 SOI 실시예에서, 높은 도즈(dose) 이온 주입은 매우 얕은 실리콘기판내에서 도즈를 충분히 유지하는 것이 곤란하기 때문에 바람직하지 않다. 이러한 문제점을 해결하기 위하여, LDD 주입물들은 임의의 공정 실시예들로부터 전체적으로 제거될 수 있으며, 이 경우에 임계 전압 제어는 연장들 중 한 연장의 도핑 극성을 변경시킴으로써(이하에서 더 상세히 기술됨) 이루어진다.
이제 도 5를 참조하면, 전기 도전성 연장 스페이서막(124)은 유전체 막(120) 위에 증착된다. 일 실시예에서, 연장 스페이서막(124)은 게이트 전극막(106)(도 2 참조)의 폴리실리콘 실시예와 거의 동일한 방식으로 형성된 CVD 폴리실리콘이다. 이러한 실시예에서, 폴리실리콘은 막의 다양한 부분들이 적절하게 도핑될 수 있도록 비도핑 막으로서 증착된다. 다른 실시예들에서, 연장 스페이서막(124)은 실리콘 게르마늄, 또는 탄탈, 또는 탄탈 기반 금속과 같은 대안 도전막이다.
도 6 및 도 7을 지금 참조하면, 제 1 및 제 2 주입들(132, 140)이 수행된다. 제 1 주입(132)은 제 1 도펀트를 도전성 연장막(124)에 유입하기 위하여 6° 내지 60°의 제 1 주입 각도로 수행된다. 제 1 주입(132) 동안 사용된 주입 각도는 주입 종들(species)이 주입 각도에 의하여 노출된 도전성 연장(124)의 부분(136)에 주로 남아있도록 한다. 적절한 주입 각도를 사용하고 웨이퍼(100) 상에 트랜지스터들의 방향을 적절히 설정함으로써(예컨대, 웨이퍼 평면에 대하여), 제 1 주입(132)은 도전성 연장막(124)의 제 1 부분(136)에서 제 1 도핑 프로파일을 발생시키며, 여기서 연장막(124)의 제 1 부분(136)은 게이트 전극(116)의 제 1 측벽(112)상의 막(124)의 부분을 나타낸다.
유사하게, 제 2 주입(140)은 주로 제 2 주입 각도를 사용함으로써 연장막(124)의 제 2 부분(142)으로 제 2 도핑 프로파일을 유입한다. 제 2 주입 각도는 제 1 주입(132) 동안 사용되는 제 1 주입 각도와 반대이다. 만일 예컨대 제 1 주입(132)의 각도가 10°이면, 제 2 주입(140)의 각도는 -10°이다. 트랜지스터의 임계 전압 및 부임계 누설을 제어하기에 적절한 실시예에서, 제 1 주입(132) 및 제 2 주입(140) 동안 사용된 주입 종의 극성들은 반대이다. 따라서, 제 1 주입(132)은 붕소와 같은 p-형 종을 사용할 수 있는 반면에, 제 2 주입(140)은 인 또는 비소와 같은 n-형 종을 사용한다. n-채널 트랜지스터들을 제어하기에 적합한 하나의 특정 실시예에서, 예컨대 도전성 게이트(116) 및 연장막(124)의 제 2 부분(142)은 n-도핑되는 반면에, 연장막(124)의 제 1 부분(136)은 p-도핑된다. 이러한 실시예에서, 막(124)의 제 1 부분(136) 아래의 영역이 장치의 드레인 영역으로서 사용될 때, 결과적인 트랜지스터는, 전체 게이트 구조가 균일 극성으로 도핑되는 대응 트랜지스터보다 낮은 부임계 누설 및 개선된 (향상된) Vt을 가질 것이다.
제 1 및 제 2 주입들(132, 140)의 주입 도즈는 각각 연장막(124)의 고농도로 도핑된 제 1 및 제 2 부분(136, 142)을 달성하기에 충분해야 한다. 제 1 주입(132)이 p-형 주입이고 제 2 주입(140)이 n-형 주입인 실시예에서, 주입을 위하여 바람직한 도즈는 대략 1013ions/cm2 이상이다. 주입 에너지는 연장막(124)의 중심 근처에서 피크 도즈를 달성하기에 충분하다. p-형(붕소) 주입들의 대표 주입 에너지는 대략 10 내지 100 keV의 범위내에 있는 반면에, n-형(인) 주입들은 대략 30 내지 100keV의 범위내에 있다. 다른 실시예들에서, 플라즈마 주입 및 차단층들(기존 주입을 조정하기 위하여)과 같은 추가 또는 대안 주입 기술들이 사용될 수 있다.
도 8을 지금 참조하면, 도 7의 도전성 연장막(124)은 제 1 및 제 2 도전성 연장 스페이서 구조들(146, 150)을 각각 생성하기 위하여 비등방성으로 에칭되었다. 도 8에 도시된 바와 같이, 도전성 연장 스페이서들(146, 150)은 유전체 막들(120, 104)에 의하여 게이트 전극(116) 및 기판(102)으로부터 전기적으로 분리된다. 일 실시예에서, 연장 스페이서들(146, 150)의 측면 두께는 게이트 전극(116)의 측면 크기(L)의 대략 1/4 내지 1/2이다. 만일 예컨대 게이트 전극(116)이 대략 100nm의 L이면, 연장 스페이서들(146, 150)의 측면 두께는 결합되어 또는 개별적으로 대략 25 내지 50nm의 범위 내에 있다. 다른 실시예들에서, 연장 스페이서들(146, 150)의 측면 크기들은 이러한 범위 밖에 있을 수 있다.
도 9 및 도 10을 지금 참조하면, 유전체 스페이서막(158)은 증착된 후 연장 스페이서들(146, 150)의 외부 측벽들 상에 유전체 스페이서들(162)을 형성하기 위하여 에칭된다. 스페이서 막(158)은 CVD 실리콘 산화물, 실리콘 질화물, 또는 이들의 결합물일 수 있다. 스페이서 구조들(162)은 결과적인 트랜지스터의 게이트 전극 및 소스/드레인 영역들 간의 단락을 유리하게 방지한다. 특히, 공정의 일 실시예는 게이트 전극(116)에 연장 스페이서들(146, 150)을 단락시키기 위하여 실리사이드 시퀀스를 사용한다. 이러한 실시예에서, 스페이서 구조들(162)은 실리사이드를 사용하여 소스/드레인 영역들이 연장들에 단락되는 것을 방지하도록 한다.
도 11을 지금 참조하면, 소스/드레인 주입(154)은 소스/드레인 영역들(156)이 스페이서들(162)에 자체 정렬되도록 주입 마스크로서 게이트 전극(116), 연장 스페이서들(146, 150) 및 유전체 스페이서들(162)를 사용하여 기판(102)내에 소스/드레인 불순물 분포(영역)(156)를 유입하기 위하여 수행되며, 스페이서들(162)이 바람직한 비교적 얇고 균일하기 때문에 소스/드레인 영역들(156)은 연장 스페이서들(146, 150)에 효율적으로 자체 정렬된다. 또 다른 실시예에서, 주입(154)은 소스/드레인 영역들(156)이 연장 스페이서들(146, 150)에 직접 자체 정렬되도록 유전체 스페이서들(162)을 형성하기 전에 수행된다. 어느 한 실시예에서, 소스/드레인 영역들(156)은 연장 스페이서들(146, 150)에 정렬된다. n-채널 트랜지스터 실시예에서 소스/드레인 주입은 인 또는 비소와 같은 n-형 종을 사용하는 반면에, p-채널 트랜지스터 실시예에서 소스/드레인 주입(154)은 붕소 또는 다른 p-형 도펀트를 사용한다. 불순물 분포(156)는 바람직하게 대략 1019 atoms/cm3 이상이다.
도 12 및 도 13을 지금 참조하면, 연장 스페이서들(146, 150)은 실리사이드 공정을 사용하여 게이트 전극(116)에 전기적으로 접속된다. 도 12에서, 코발트와 같은 금속(166)은 웨이퍼(100) 위에 균일하게 증착된다. 이러한 증착 전에, 소스/드레인 영역들(156) 위의 유전체 막(120)과 게이트 전극(116)의 상부면상의 임의의 잔류 유전체 막을 포함하는 유전체 막들은 기판(102) 내의 도핑된 반도체 및 게이트 전극(116)의 폴리실리콘 또는 다른 재료를 노출시키기 위하여 클리어된다. 클리어될 유전체 막이 실리콘-산화물을 포함하는 경우에, HF 딥 또는 다른 적절한 습식 공정이 사용될 수 있는 반면에 실리콘 질화물 및 다른 유전체 막이 종래의 건식 에칭 공정을 필요로할 수 있다.
금속(166)이 증착된 후에, 웨이퍼(100) 및 금속(166)은 금속(166)이 실리콘(또는 다른 반도체)과 접촉할 때마다 실리사이드를 형성하기 위하여 가열된 대기(170)에 노출된다. 스페이서(162)와 같이 유전체 막과 접촉하는 금속(166)의 부분들은 가열 단계 후에 계속해서 반응되지 않으며 이에 따라 비반응 부분들이 도 13에 도시된 바와 같이 선택적으로 제거된다. 이러한 실리사이드 공정은 제 1 및 제 2 연장 스페이서들(146, 150)을 게이트 전극(116)에 전기적으로 접속하는 도전성 브리지(174)를 생성한다. 코발트에 부가하거나 또는 코발트 대신에, 금속(166)은 니켈, 티타늄, 티타늄 질화물 및 이들의 결합물과 같은 재료를 포함할 수 있다.
도 13에 도시된 결과적인 트랜지스터(110)는 게이트 전극(116)과 제 1 및 제 2 도전성 연장 스페이서들(146, 150)을 포함하는 3-부분 바이어싱 구조를 포함하며, 이들의 각각은 앞서 언급되었으며 삽입 유전체 막에 의하여 하부 기판(102)으로부터 분리된다. 유전체 막(120)은 연장 스페이서들(146, 150) 및 게이트 전극(116)의 측벽들 사이에 삽입된다. 기판 내의 소스/드레인 영역들(156)은 연장 스페이서들(146, 150)에 의하여 한정된 채널 영역(111)의 어느 한 측면 상에 배치된다. 연장 스페이서들(146, 150) 뿐만 아니라 게이트 전극(116)에 공급된 전압들은 채널 영역(111)의 도전성을 변조시킨다.
바람직한 실시예에서, 바이어싱 구조의 소자들에 대한 극성들 또는 도핑형들은 개별적으로 변한다. 따라서, 바이어싱 구조들의 3가지 소자들 각각은 n-형 또는 p-형 또는 진성일 수 있다. 다른 도전형들과 연관된 일함수 차이들 때문에, 게이트 구조의 3-부분 각각에 공급된 공통 전압은 하부 채널(111)에 대하여 다른 변조 효과를 가질 수 있다.
일 실시예에서, 제 1 연장 스페이서(146) 아래의 영역(156)은 트랜지스터 드레인으로서 사용된다. 이러한 실시예에서, 제 1 연장 스페이서(146)는 p-형으로 도핑되는 반면에, 게이트 전극(116) 및 제 2 연장 스페이서(150)는 둘다 n-형으로 도핑된다. 이러한 구성은 트랜지스터의 임계 전압을 효과적으로 상승시키고 부임계 누설 및 DIBL(드레인 유도 장벽 누설)을 포함하는 짧은 채널 효과를 감소시키는 드레인 근방 에너지 밴드갭 피크를 유리하게 생성한다.
도 14에는 연장 스페이서들(146, 150)과 접촉하여 바이어싱하는 대안적인 수단들이 도시된다. 도 12 및 도 13과 관련하여 앞서 기술된 실리사이드 공정을 사용하여 연장 스페이서들(146, 150)을 게이트 전극(116)에 브리징하는 대신에, 접촉부들(180, 184)은 기판(102)의 p+ 및 n+ 부분들에 연장 스페이서들(146, 150)을 각각 접합하기 위하여 사용된다. 이러한 실시예에서, 비임계 마스크 및 에칭 시퀀스는 연장 구조를 두 개의 전기적으로 분리된 부분들로 분리하는 공극들(voids)(186)을 형성하기 위하여 사용된다. 이러한 실시예는 특정 응용들에서 임계 전압들을 제어할 때 유리할 수 있는 트랜지스터 바이어싱 구조의 소자들을 개별적으로 바이어싱할 수 있다.
따라서, 앞서 기술된 장점들을 달성하는 직접 회로 제조 방법이 본 발명에 따라 제공된다는 것은 당업자에게 명백할 것이다. 비록 본 발명이 예시적인 특정 실시예들과 관련하여 기술되었을지라도, 본 발명은 이들 실시예들에 제한되지 않는다는 것을 유의해야 한다. 당업자는 본 발명의 사상을 벗어나지 않고 이들 실시예들을 수정 및 변형할 수 있다는 것을 인식해야 한다. 따라서, 첨부된 청구항들 및 이의 균등물에 속하는 모든 수정 및 변형들은 본 발명내에 포함된다.

Claims (20)

  1. 트랜지스터를 형성하는 방법에 있어서,
    반도체 기판 위의 게이트 유전체 위에 게이트 전극을 형성하는 단계;
    상기 게이트 전극의 각각의 제 1 및 제 2 측벽들에 인접하여 전기 도전성 제 1 및 제 2 연장 스페이서들(extension spacers)을 형성하는 단계로서, 상기 제 1 및 제 2 연장 스페이서들의 각각과 그 각각의 게이트 전극 측벽 사이에는 유전체 매개물(dielectric intermediate)이 있는 상기 형성 단계;
    제 1 종들(species)로 상기 제 1 연장 스페이서를 도핑하고, 제 2 종들로 상기 제 2 연장 스페이서를 도핑하는 단계로서, 상기 제 1 및 제 2 연장 스페이서들의 극성들은 반대인, 상기 도핑 단계; 및
    상기 제 1 및 제 2 연장 스페이서들에 정렬된 상기 기판에 소스/드레인 영역들을 형성하는 단계를 포함하는, 트랜지스터 형성 방법.
  2. 제 1 항에 있어서,
    실리사이드로 상기 게이트 전극을 상기 제 1 및 제 2 연장 스페이서들에 전기적으로 브리징하는 단계를 더 포함하는, 트랜지스터 형성 방법으로서,
    상기 전기적으로 브리징하는 단계는 상기 소스/드레인 영역들을 형성하는 단계 이후에 수행되는, 트랜지스터 형성 방법.
  3. 제 1 항에 있어서,
    상기 기판의 제 1 부분에 상기 제 1 연장 스페이서를 전기적으로 접촉시키고, 상기 기판의 제 2 부분에 상기 제 2 연장 스페이서를 전기적으로 접촉시키는 단계를 더 포함하며, 그 가운데 상기 제 1 및 제 2 연장 스페이서들의 개별적인 바이어싱을 인에이블링하는, 트랜지스터 형성 방법으로서,
    상기 전기적으로 접촉시키는 단계는 상기 소스/드레인 영역들을 형성하는 단계 이후에 수행되는, 트랜지스터 형성 방법.
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  10. 집적 회로내 트랜지스터에 있어서,
    기판 위의 게이트 유전체 위에 형성된 게이트 전극;
    상기 게이트 전극의 측벽들 각각에 인접하는 전기 도전성 제 1 및 제 2 연장 스페이서들로서, 연장 유전체 매개물이 각각의 상기 제 1 및 제 2 연장 스페이서들 및 그 연장 스페이서의 게이트 전극 측벽 사이에 있고, 상기 제 1 연장 스페이서는 제 1 도전형을 가지며, 상기 제 2 연장 스페이서는 제 2 도전형을 갖는, 상기 전기 도전성 제 1 및 제 2 연장 스페이서들; 및
    상기 게이트 전극과 상기 제 1 및 제 2 연장 스페이서들 아래 채널 영역을 한정하기 위하여, 상기 제 1 및 제 2 연장 스페이서들에 정렬된 상기 기판 내의 소스/드레인 불순물 영역들을 포함하는, 집적 회로내 트랜지스터.
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  16. 반도체 제조 방법에 있어서,
    반도체 기판 위에 형성된 게이트 전극의 각각의 측벽들에 인접하여 전기 도전성 제 1 및 제 2 연장 스페이서들을 형성하는 단계로서, 상기 게이트 전극은 제 1 형의 도전성을 갖는, 상기 제 1 및 제 2 연장 스페이서들을 형성하는 단계;
    상기 제 1 도전형의 불순물로 상기 제 1 연장 스페이서를 도핑하고, 제 2 도전형의 불순물로 상기 제 2 연장 스페이서를 도핑하는 단계; 및
    상기 제 1 및 제 2 연장 스페이서들에 측면으로 정렬된 소스/드레인 영역들을 상기 기판내에 형성하는 단계로서, 상기 소스/드레인 영역들은 그들 사이에 채널 영역을 한정하며, 상기 채널 영역은 상기 게이트 전극, 상기 제 1 연장 스페이서, 또는 상기 제 2 연장 스페이서에 인가된 전압에 의하여 변조되는, 상기 소스/드레인 영역들을 형성하는 단계를 포함하는, 반도체 제조 방법.
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