KR101079510B1

KR101079510B1 - 무선 통신용 다중-반송파 수신기

Info

Publication number: KR101079510B1
Application number: KR1020097003047A
Authority: KR
Inventors: 롤랜드 라인하르트 릭; 블라디슬라브 소로키네
Original assignee: 콸콤 인코포레이티드
Priority date: 2006-07-14
Filing date: 2007-07-13
Publication date: 2011-11-03
Also published as: JP5180206B2; US8295371B2; CN101490997B; EP2041907A2; CN101490997A; JP2009544251A; EP2041907B1; WO2008009007A2; KR20090039781A; WO2008009007A3; US20080013654A1; TW200816682A

Abstract

하나 또는 다수의 주파수 채널들을 동시에 수신할 수 있는 다중-반송파 수신기가 기재된다. 일 설계로, 상기 다중-반송파 수신기는 단일 무선 주파수(RF) 수신 체인, 아날로그-디지털 변환기(ADC), 및 적어도 하나의 처리기를 포함한다. 상기 RF 수신 체인은 수신된 RF 신호를 처리하여 다수의 주파수 채널들 상의 다수의 신호들을 포함하는 아날로그 기저대역 신호를 제공한다. ADC는 아날로그 기저대역 신호를 디지털화한다. 상기 처리기(들)는 상기 ADC로부터의 샘플들을 디지털적으로 처리하여 입력 샘플 스트림을 획득한다. 본 디지털 프로세싱은 디지털 필터링, DC 오프셋 소거, I/Q 미스매치 보상, 비정밀 스케일링 등을 포함할 수 있다. 처리기(들)는 각각의 주파수 채널에 대한 상기 입력 샘플 스트림을 디지털적으로 하향변환시켜 상기 주파수 채널에 대한 하향변환된 샘플 스트림을 획득한다. 그리고 나서 상기 처리기(들)는 각각의 하향변환된 샘플 스트림을 디지털적으로 처리하여 대응하는 출력 샘플 스트림을 획득한다. 본 디지털 프로세싱은 디지털 필터링, 다운샘플링, 등화 필터링, 업샘플링, 샘플 레이트 변환, 정밀 스케일링 등을 포함할 수 있다.

Description

무선 통신용 다중-반송파 수신기{MULTI-CARRIER RECEIVER FOR WIRELESS COMMUNICATION}

본 특허 출원은 2006년 7월 14일에 "DEMODULATION OF MULTIPLE DATA CHANNELS WITH A SINGLE RF RECEIVE CHAIN"이란 명칭으로 가출원된 제 60/830,923호를 우선권으로 청구한다.
본 발명은 일반적으로 통신에 관한 것으로서, 더 특정하게는 무선 통신 시스템용 수신기에 관한 것이다.

음성, 비디오, 패킷 데이터, 메시징, 브로드캐스트 등과 같은 다양한 통신 서비스들을 제공하기 위해서 무선 통신 시스템들이 광범위하게 전개된다. 이러한 시스템들은 가용 시스템 자원들을 공유함으로써 다수의 사용자들을 지원할 수 있는 다중-접속 시스템들일 수 있다. 그러한 다중-접속 시스템들의 예들은 코드 분할 다중 접속(CDMA) 시스템들, 시 분할 다중 접속(TDMA) 시스템들, 주파수 분할 다중 접속(FDMA) 시스템들, 직교 FDMA(OFDMA) 시스템들, 및 단일-반송파 FDMA(SC-FDMA) 시스템들을 포함한다.

무선 통신 시스템들에 대한 데이터 이용은 더 높은 데이터 요구사항들을 갖는 새로운 애플리케이션들의 출현과 더불어 증가하는 사용자들의 수 때문에 지속적으로 증가한다. 시스템은 양호한 채널 조건들 하에서 하나의 주파수 채널상에서 특정한 최대 데이터 레이트를 지원할 수 있다. 이러한 최대 데이터 레이트는 전형적으로 시스템 설계에 의해 결정된다. 용량을 증가시키기 위해, 시스템은 전송에 다수의 주파수 채널들을 활용할 수 있다. 그러나, 수신기의 설계 복잡성 및 비용이 다수의 주파수 채널들의 수신을 지원하기 위해 실질적으로 증가할 수 있다.

그러므로, 다수의 주파수 채널들의 수신을 지원할 수 있는 비용 효율적 수신기에 대한 수요가 당해 기술분야에 존재한다.

단일 무선 주파수(RF) 수신 체인을 이용하여 하나 이상의 주파수 채널들을 동시에 수신할 수 있는 다중-반송파 수신기가 여기에 기재된다. 상기 단일 RF 수신 체인은 광대역이며 특정한 최대 개수(T)의 주파수 채널들을 위해 설계될 수 있다. 최대 T개의 신호들이 본 단일 RF 수신 체인을 이용하여 최대 T개의 주파수 채널들로부터 동시에 수신될 수 있다.

일 설계로, 상기 다중-반송파 수신기는 하나의 RF 수신 체인, 아날로그-디지털 변환기(ADC), 및 적어도 하나의 처리기를 포함한다. 상기 RF 수신 체인은 수신된 RF 신호를 처리(예컨대, 증폭, 하향변환, 및 아날로그 필터링)하여 다수의 주파수 채널들 상의 다수의 신호들을 포함하는 아날로그 기저대역 신호를 제공할 수 있다. ADC는 아날로그 기저대역 신호를 디지털화하여 하나 이상의 샘플 스트림들을 제공할 수 있다.

처리기(들)는 ADC로부터의 상기 하나 이상의 샘플 스트림들을 디지털적으로 처리하여 상기 다수의 주파수 채널들 상의 다수의 신호들을 포함하는 입력 샘플 스트림을 획득할 수 있다. 본 디지털 처리는 디지털 필터링, 직류 전류(DC) 오프셋 소거(cancellation), 동위상/직교위상(I/Q) 미스매치(mismatch) 보상, 비정밀 스케일링 등을 포함할 수 있다. 그리고나서 상기 처리기(들)는 각 주파수 채널에 대한 상기 입력 샘플 스트림을 하향변환시켜 상기 주파수 채널에 대한 하향변환된 샘플 스트림을 획득할 수 있다. 각 주파수 채널에 대한 상기 디지털 하향변환 주파수는 계산된 중심 주파수 및 상기 주파수 채널에 대한 추정된 주파수 오차에 기초하여 결정될 수 있다. 상기 처리기(들)는 각 주파수 채널에 대한 상기 하향변환된 샘플 스트림을 디지털적으로 추가로 처리하여 상기 주파수 채널에 대한 출력 샘플 스트림을 획득할 수 있다. 본 디지털 처리는 디지털 필터링, 다운샘플링, 등화 필터링, 업샘플링, 샘플 레이트 변환, 정밀 스케일링, DC 오프셋 소거 등을 포함할 수 있다. 상기 다양한 종류의 디지털 처리가 이하에 기재된다. 비정밀(coarse) 자동 이득 제어(AGC)가, 예컨대 RF 수신 체인 내의 아날로그 회로 블록들의 이득들을 조정함으로써, 모든 주파수 채널들에 대한 입력 샘플 스트림에 대해 수행될 수 있다. 정밀(fine) AGC는 각 주파수 채널에 대한 상기 출력 샘플 스트림에 대해 독립적으로 수행될 수 있다. 이는 상이한 수신 전력 레벨들을 갖는 다수의 신호들의 수신을 허용할 수 있다.

본 개시물의 다양한 특징들 및 사양들이 이하에서 더 상세히 기재된다.

도 1은 다수의 CDMA 채널들 상의 CDMA 신호들을 도시한다.

도 2는 다중-반송파 수신기의 블록도를 도시한다.

도 3은 상기 다중-반송파 수신기 내의 전-처리기의 블록도를 도시한다.

도 4는 DC 오프셋 소거 유닛의 블록도를 도시한다.

도 5는 디지털 하향변환을 위한 회전기(rotator)의 블록도를 도시한다.

도 6은 상기 회전기 내부의 CORDIC 유닛의 블록도를 도시한다.

도 7은 디지털 필터의 블록도를 도시한다.

도 8은 디지털 가변 이득 증폭기(DVGA)의 블록도를 도시한다.

도 9는 CDMA 채널 처리기의 블록도를 도시한다.

도 10은 다수의 주파수 채널들로부터 신호들을 수신하는 프로세스를 도시한다.

도 11은 RF 수신 체인에 의해 수행되는 프로세스를 도시한다.

여기 기재된 다중-반송파 수신기는 CDMA, TDMA, FDMA, OFDMA, 및 SC-FDMA 시스템들과 같은 다양한 무선 통신 시스템들에 이용될 수 있다. 용어들 "시스템"과 "네트워크"는 종종 상호교환적으로 이용된다. CDMA 시스템은 cdma2000, Universal Terrestrial Radio Access(UTRA) 등과 같은 무선 기술을 구현할 수 있다. cdma2000은 IS-2000, IS-95, 및 IS-856 표준들을 망라한다. UTRA는 광대역-CDMA(W-CDMA) 및 Low Chip Rate(LCR)를 포함한다. TDMA 시스템은 Global System for Mobile Communications(GSM)과 같은 무선 기술을 구현할 수 있다. OFMDA는 Evolved UTRA(E-UTRA), IEEE 802.11, IEEE 802.16, IEEE 802.20, Flash-OFDM® 등과 같은 무선 기술을 구현할 수 있다. 이러한 다양한 무선 기술들 및 표준들은 당해 기술분야에 공지되어 있다. UTRA, E-UTRA, 및 GSM은 "제 3 세대 파트너십 프로젝트"(3GPP)로 명명된 조직으로부터의 문헌들에 기재된다. cdma2000은 "제 3 세대 파트너십 프로젝트 2"(3GPP2)로 명명된 조직으로부터의 문헌들에 기재된다. 3GPP 및 3GPP2 문헌들은 공개적으로 이용가능하다.

명확화를 위해, 상기 다중-반송파 수신기의 특정 사양들이 IS-856을 구현하는 HRPD 시스템에 대해 기재된다. 또한 HRPD는 CDMA2000 1xEV-DO (Evolution-Data Optimized), 1xEV-DO, 1x-DO, DO, High Dara Rate(HDR) 등으로도 지칭된다. 용어들 "HRPD", "EV-DO", 및 "DO"는 종종 상호교환적으로 이용된다. HRPD는 2007년 3월자의 "cdma2000 High Rate Packet Data Air Interface Specification"으로 명명되는 3GPP C.S0024-B에 기재되며, 이는 공개적으로 이용가능하다. 명확화를 위해, HRPD 용어들이 이하의 기재 대부분에서 이용된다.

여기 기재된 다중-반송파 수신기는 액세스 포인트뿐만 아니라 액세스 단말에 이용될 수 있다. 액세스 포인트는 일반적으로 액세스 단말들과 통신하는 고정국이며 기지국, 노드 B 등으로도 지칭될 수 있다. 액세스 단말은 고정형 또는 이동형일 수 있으며 이동국, 사용자 장치(UE), 이동 장치, 단말, 가입자 유닛, 스테이션 등으로도 지칭될 수 있다. 액세스 단말은 셀룰러 전화, 개인 휴대 정보 단말(PDA), 핸드셋, 무선 통신 장치, 휴대용 장치, 무선 모뎀, 랩톱 컴퓨터 등일 수 있다. 명확화를 위해, 액세스 단말에 대한 다중-반송파 수신기의 이용이 이하에 기재된다.

다중-반송파 수신기는 하나 또는 다수의 CDMA 신호들을 동시에 수신할 수 있다. 각 CDMA 신호는 상이한 CDMA 채널 상으로 전송될 수 있다. CDMA 채널은 하나의 CDMA 신호에 대한 주파수 채널이며 HRPD에서 1.2288 MHz 폭이다. 또한 CDMA 채 널은 통상 반송파로도 지칭된다.

도 1은 N개의 CDMA 채널들 상의 N개의 CDMA 신호들의 예시적인 전송을 도시하며, 여기서 일반적으로는 N≥1이고, 다중-반송파 동작에서는 N>1이다. 본 예시에서, CDMA 채널 1은 f_ch ₁의 반송파 주파수를 가지고, CDMA 채널 2는 f_ch ₂의 반송파 주파수를 가지며.., CDMA 채널 N은 f_ch _N의 반송파 주파수를 갖는다. 상기 반송파 주파수들은 일반적으로 채널간 간섭을 감소시키기 위해 CDMA 채널들이 충분히 멀리 분리되어 이격되도록 선택된다. 일반적으로, N개의 CDMA 채널들의 반송 주파수들은 서로 관련되거나 관련되지 않을 수 있다. 각 CDMA 채널의 반송파 주파수는 최소 채널간 이격 기준에 따라 독립적으로 선택될 수 있다. 반송파 주파수들은 주파수에 걸쳐 균일하게 이격될 수 있으며 f_spacing 의 고정 주파수 이격(spacing)만큼 분리될 수 있고, 이는 1.2288 MHz이거나 임의의 더 큰 값일 수 있다. 상기 N개의 CDMA 신호들은 음성, 비디오, 패킷 데이터, 텍스트 메시징 등과 같은 임의의 서비스를 위한 임의의 종류의 데이터를 반송할 수 있다. N개의 CDMA 신호들은 하나 또는 다수의 액세스 포인트들로부터 수신될 수 있으며 상이한 전력 레벨들로(도 1에 도시된 바와 같이) 또는 동일한 전력 레벨로 수신될 수 있다.

비용을 감소시키고, 전력 소모를 줄이고, 신뢰성을 개선하고, 그리고 다른 이점들을 취하기 위해 가능한 적은 회로를 이용하여 하나 또는 다수의 CDMA 채널들의 수신을 지원하는 것이 바람직하다. T개의 상이한 RF 수신 체인들이 최대 T개의 CDMA 채널들로부터 최대 T개의 CDMA 신호들을 수신하는데 이용될 수 있으며, 여기 서 T는 동시에 수신될 수 있는 CDMA 신호들의 최대 개수이다. 그러나, T개의 RF 수신 체인들은 액세스 단말의 비용을 현저히 증가시킬 수 있다.

일 특징으로, 다중-반송파 수신기는 단일 RF 수신 체인을 채택하여 최대 T개의 상이한 CDMA 채널들로부터 최대 T개의 CDMA 신호들의 동시 수신을 지원한다. 상기 단일 RF 수신 체인은 광대역이며 T개의 인접 CDMA 채널들에 대해 설계될 수 있고, 여기서 T는 임의의 적절한 값일 수 있다. N개의 CDMA 신호들이 본 단일 RF 수신 체인을 통해 수신될 수 있으며, 여기서 N은 최대 T일 수 있다. 다중-반송파 수신기는 단일 RF 수신 체인의 이용 때문에 전력 효율적이면서 비용 효율적일 수 있다.

도 2는 다중-반송파 수신기(200)의 설계의 블록도를 도시하며, 이는 액세스 단말에 이용될 수 있다. 다중-반송파 수신기(200)는 RF 수신 체인(202) 및 디지털 섹션(204)을 포함한다. 안테나(206)는 순방향 링크 신호들을 하나 이상의 액세스 포인트들로부터 수신할 수 있다. 듀플렉서(208)는 요망되는 순방향 링크 주파수 대역에 대한 안테나(206)로부터 RF 신호를 필터링하여 수신된 RF 신호를 RF 수신 체인(202)에 제공할 수 있다.

RF 수신 체인은 수퍼-헤테로다인 구조 또는 직접-변환 구조를 구현할 수 있다. 수퍼-헤테로다인 구조에서, 수신된 RF 신호는 다수의 스테이지들에서 주파수 하향변환되는데, 예컨대 일 스테이지에서는 RF로부터 중간 주파수(IF)로 주파수 하향변환되고, 다른 스테이지에서는 IF로부터 기저대역으로 주파수 하향변환된다. 제로-IF 구조로도 지칭되는, 직접-변환 구조에서, 수신된 RF 신호는 하나의 스테이지에서 RF로부터 직접 기저대역으로 주파수 하향변환된다. 상기 수퍼-헤테로다인 및 직접-변환 구조들은 상이한 회로 블록들을 이용하거나 및/또는 상이한 회로 요구사항들을 가질 수 있다. 이하의 기재사항은 직접-변환 구조의 이용을 전제한다.

RF 수신 체인(202) 내에서, 저 잡음 증폭기(LNA)(212)는 수신된 RF 신호를 수신하여 이득 G_LNA를 통해 증폭함으로써 증폭된 RF 신호를 제공할 수 있다. 대역통과 필터(214)는 LNA(212)로부터의 신호를 필터링하여 대역외(out-of-band) 신호 성분들을 제거하여 입력 RF 신호를 제공할 수 있다. 대역통과 필터(214)는 표면 탄성파(SAW) 필터, 세라믹 필터, 또는 임의의 다른 종류의 필터일 수 있다. 믹서(216)는 국부 발진기(LO) 발생기(218)로부터의 아날로그 LO 신호를 이용하여 상기 입력 RF 신호를 RF로부터 기저대역으로 주파수 하향변환시킬 수 있다. LO 발생기(218)는 전압 제어 발진기(VCO), 위상 동기 루프(PLL), 기준 발진기 등을 포함할 수 있다. 가변 이득 증폭기(VGA)(220)는 믹서(216)로부터의 상기 하향변환된 신호를 이득 G_VGA을 통해 증폭할 수 있다. 합산기(222)는 VGA(220)로부터의 상기 증폭된 신호의 DC 오프셋을 제거할 수 있다. 아날로그 저역통과 필터(224)는 VGA(220)로부터의 신호를 필터링하여 아날로그 기저대역 신호를 디지털 섹션(204)에 제공할 수 있다.

디지털 섹션(204)내에서, ADC(232)는 상기 아날로그 기저대역 신호를 f_ADC 의 샘플링 레이트로 디지털화하여 하나 이상의 샘플 스트림들을 제공할 수 있다. ADC 샘플링 레이트는 고정될 수 있으며 동시에 수신될 수 있는 CDMA 채널들의 최대 개수에 기초하여 선택될 수 있다. 대안적으로, ADC 샘플링 레이트는 설정가능하며 수신되는 CDMA 채널들의 개수에 기초하여 선택될 수 있다. 전-처리기(234)는 ADC(232)로부터의 하나 이상의 샘플 스트림들에 전-처리를 수행하여, f_sample 의 샘플 레이트로 입력 샘플 스트림을 N개의 CDMA 채널들에 대한 N개의 디지털 프로세싱 체인들(240a 내지 240n)에 제공할 수 있다. 입력 샘플 레이트 f_sample 은 정수 또는 비-정수 인수(factor)에 의해 ADC 샘플링 레이트 f_ADC 에 관련될 수 있다.

도 2에 도시된 설계에서, 각 디지털 프로세싱 체인(240)은 회전기(242), 디지털 필터(244), 및 DVGA(246)를 포함한다. CDMA 채널 n에 대한 디지털 프로세싱 체인(240)내에서, 회전기(242)는 디지털 하향변환기로서 동작하고, 입력 샘플 스트림을 디지털 LO 신호를 통해 주파수 하향변환시키고, CDMA 채널 n에 대한 하향변환된 샘플 스트림을 제공할 수 있다. CDMA 채널 n에 대한 디지털 LO 신호는 f_n 의 주파수를 가지며, 이는 CDMA 채널 n에 대한 반송파 주파수 f_chn 및 RF로부터 기저대역으로의 하향변환에 이용되는 아날로그 LO 신호의 주파수 f_c 에 의해 결정된다. 디지털 필터(244)는 상기 하향변환된 샘플 스트림을 필터링하여 디지털 하향변환에 의해 야기되는 이미지들 및 다른 원하지 않는 신호 성분들을 제거할 수 있다. DVGA(246)는 필터(244)로부터의 상기 필터링된 샘플들을 스케일링하여 원하는 진폭을 얻고 CDMA 채널 n에 대한 출력 샘플 스트림을 데이터 처리기(250)에 제공할 수 있다. 도 2에 도시되지 않았을지라도, 믹서(216)로부터 데이터 처리기(250)로의 신호들은 일반적으로 동위상(I) 및 직교위상(Q) 성분들을 갖는 복소 신호들 및 샘플 스트림들이다.

RF 수신 체인(202), ADC(232) 및 전-처리기(234)는 N개의 CDMA 채널들로부터의 N개의 CDMA 신호들의 수신을 지원할 정도로 광대역일 수 있다. 대역통과 필터(214)는 광대역일 수 있으며, 전체 주파수 대역, 예컨대 셀룰러 대역에 대한 869 내지 894 MHz 및 개인 휴대 전화(PCS) 대역에 대한 1930 내지 1990 MHz를 통과시킬 수 있다. 아날로그 저역통과 필터(224)는 수신되는 모든 CDMA 신호들을 통과시키에 충분히 넓을 수 있는 고정 또는 가변 대역폭을 가질 수 있다. RF 수신 체인(202) 내의 다른 아날로그 회로 블록들도 모든 CDMA 신호들을 통과시킬 수 있는 광대역일 수 있다. ADC(232)는 충분히 높은 클록 레이트로 동작될 수 있으며 N개의 CDMA 신호들을 포함하는 아날로그 기저대역 신호를 디지털화하는데 충분한 분해능(resolution)을 가질 수 있다.

도 2는 RF 수신 체인(202)의 특정 설계를 도시한다. 일반적으로, RF 수신 체인은 증폭기, 필터, 믹서 등으로 구성되는 하나 이상의 스테이지들을 포함할 수 있다. 이러한 회로 블록들은 도 2에 도시된 구성과 상이하게 배열될 수 있다. RF 수신 체인은 도 2에 도시되지 않은 상이한 및/또는 추가적인 회로 블록들을 포함할 수도 있다. RF 수신 체인(202)의 전부 또는 일부가 하나 이상의 RF 집적 회로(RFIC)들, 혼합-신호 IC들 등에 구현될 수 있다. 예를 들어, LNA(212), 믹서(216), LO 발생기(218), VGA(220), 합산기(222), 및 아날로그 저역통과 필터(224)는 RFIC, 예컨대, RF 수신기(RFR) 또는 RF 송신기/수신기(RTR) 칩 상에 구 현될 수 있다.

데이터 처리기(250)는 데이터 수신 및 다른 기능들을 위한 다양한 처리 유닛들을 포함할 수 있다. 예를 들어, 데이터 처리기(250)는 디지털 신호 처리기(DSP), 축소 명령 세트 컴퓨터(RISC) 처리기, 중앙 처리 장치(CPU) 등을 포함할 수 있다. 제어기/처리기(260)는 다중-반송파 수신기(200)의 동작을 제어할 수 있다. 메모리(262)는 다중-반송파 수신기(200)에 대한 프로그램 코드들 및 데이터를 저장할 수 있다. 디지털 섹션(204)은 하나 이상의 처리기들로써 구현될 수 있으며, 이는 상이한 종류들일 수 있다. 디지털 섹션(204)은 하나 이상의 주문형 반도체(ASIC)들 및/또는 다른 IC들로써 구현될 수도 있다.

다중-반송파 수신기(200)는 하나 이상의 CDMA 채널들 상으로 동시에 송신할 수 있는 다중-반송파 송신기와 함께 이용될 수 있다. 상기 다중-반송파 송신기는 하나 이상의 CDMA 채널들에 대한 데이터 및 제어 정보를 처리하여 출력 RF 신호를 생성할 수 있다. 듀플렉서(208)는 상기 출력 RF 신호를 다중-반송파 송신기로부터 안테나(206)로 라우팅(rout)할 수 있다.

ADC(232)는 잡음이 저 주파수들로부터 고 주파수들로 올려지도록 양자화 잡음을 스펙트럼상으로(spectrally) 성형(shape)할 수 있는 델타-시그마(ΔΣ)로써 구현될 수 있다. 이러한 잡음 성형은 CDMA 신호들로 하여금 대역내(inband)에서 양자화 잡음을 덜 관찰(observe)하게 하여주며 따라서 더 높은 신호-대-잡음 비(SNR)들을 달성할 수 있게 하여 준다. 대역외(out-of-band) 양자화 잡음은 이후의 디지털 필터들에 의해 더 용이하게 필터링될 수 있다. 상기 ΔΣ ADC의 잡음 스펙트럼은 상기 ΔΣ ADC의 샘플링 레이트-대-디지털화되는 CDMA 신호들의 양-측(two-side) 대역폭의 비율인 오버샘플링(oversampling) 비율(OSR)에 의해 결정될 수 있다. 일반적으로, 더 높은 샘플링 레이트가 더 높은 주파수에서의 양자화 잡음을 밀어내고, ΔΣ ADC의 대역폭을 증가시키고, 그리고 SNR을 개선할 수 있다. 그러나, 더 높은 샘플링 레이트는 더 높은 전력 소모를 야기할 수도 있다. 샘플링 레이트는 수신되는 CDMA 신호들의 수, 동작 조건들(예컨대, 원하는 CDMA 신호 레벨 및 원하지 않는 신호 레벨), 전력 소모 고려사항 등과 같은 다양한 요인들에 기초하여 가변될 수 있다.

상기 ΔΣ ADC는 아날로그 기저대역 신호 진폭의 변화들의 근사(approximation)를 위해 기준 전압 V_ref 를 이용할 수 있다. 본 V_ref 전압은 클리핑(clipping)없이 상기 ΔΣ ADC에 의해 캡처될 수 있는 최대 신호 레벨을 결정할 수 있으며, 이는 종종 풀-스케일(full-scale) 레벨로 불린다. 상기 V_ref 전압은 양자화 잡음을 결정할 수도 있으며, 이는 일반적으로 V_ref 전압에 대하여 주어진다. V_ref 전압은 수신되는 CDMA 신호들의 개수, CDMA 신호 레벨, 원하지 않는 신호 레벨 등과 같은 다양한 인자들에 기초하여 가변될 수 있다. 예를 들어, V_ref 전압은 다수의 CDMA 신호들을 수신시, CDMA 신호 레벨이 낮을 때 등에서는 감소될 수 있다. 낮은 V_ref 전압은 양자화 잡음 레벨을 낮추고 앞서 기재된 시나리오들에 대한 SNR을 개선할 수 있다. 그러나, 양자화 잡음 레벨이 강하함에 따라 ΔΣ ADC의 잡음 플로어(floor)가 작용하기 시작하여 제한 인자(limiting factor)가 될 수 있다.

일반적으로, 더 넓은 대역폭은 샘플링 레이트를 증가시키고 그리고/또는 V _ref 전압을 감소시킴으로써 ΔΣ ADC에 대해 달성될 수 있다. 더 넓은 대역폭은 다수의 CDMA 신호들의 수신을 동시에 수용할 수 있다.

도 3은 도 2의 전-처리기(234)의 설계의 블록도를 도시한다. 전-처리기(234)내에서, ADC 오차 소거 유닛(312)은 하나 이상의 샘플 스트림들을 ADC(232)로부터 수신하여 에러 소거를 수행할 수 있다. ADC(232)는 다수의(예컨대, 두개) ΔΣ 변조기 스테이지들을 구비하는 ΔΣ ADC로서 구현될 수 있다. 제 1 ΔΣ 변조기 스테이지는 아날로그 기저대역 신호를 CDMA 신호들 및 제 1 ΔΣ 변조기의 양자화 잡음을 포함하는 제 1 샘플 스트림으로 변환시킬 수 있다. 제 2 ΔΣ 변조기 스테이지는 상기 제 1 ΔΣ 변조기의 출력 상에서 동작하며 CDMA 신호들 및 상기 두 개의 ΔΣ 변조기들의 양자화 잡음을 포함하는 제 2 샘플 스트림을 제공할 수 있다. 유닛(312)은 상기 제 1 및 제 2 샘플 스트림들을 결합하여 상기 제 1 ΔΣ 변조기의 양자화 잡음을 소거시키고 상기 제 2 ΔΣ 변조기의 양자화 잡음을 스펙트럼적으로 성형할 수 있다. 유닛(312)에 의한 에러 소거는 ADC(232)에 대한 높은 동작 범위(dynamic range)를 달성할 수 있다. 유닛(312)의 설계는 당해 기술분야에서 공지된 바와 같이, ADC(232)의 ΔΣ 변조기들의 설계에 의존할 수 있다.

데시메이션(decimation) 필터(314)는 다운샘플러(downsampler)가 후속하는 전-데스메이션(pre-decimation) 필터를 포함할 수 있다. 상기 전-데시메이션 필터는 유닛(312)으로부터의 샘플들을 필터링하여 (i) 후속하는 데시메이션 후의 대역내(inband)로 폴딩(fold)하는 주파수 성분들 또는 이미지들 및 (ii) ΔΣ ADC 로부터의 스펙트럼 성형된 양자화 잡음을 감쇠(attenuate)시킬 수 있다. 필터(314)의 응답은 상기 데시메이션에 의해 대역내로 폴딩할 수 있는 이미지들의 충분한 감쇠를 제공하면서 통과대역 처짐(droop)을 감소시키도록 선택될 수 있다. 다운샘플러는 매 m-번째(m-th) 샘플을, 예컨대, 2의 인수(factor)로써 다운샘플링하기 위해 매 2번째 샘플을 폐기(throw out)함으로써 상기 사전-데시메이션 필터로부터의 샘플들을 다운샘플링 또는 데시메이션할 수 있다.

부스트/디부스트(boost/deboost) 유닛(316)은 비정밀(coarse) 이득 조정에 이용될 수 있다. 수신된 RF 신호는 CDMA 신호들에 대해 주파수에서 가까이 위치할 수 있는 큰 원하지 않는/간섭 신호들(또는 재머(jammer)들)과 더불어 원하는 CDMA 신호들을 포함할 수 있다. 재머들이 검출될 때, RF 수신 체인(202)의 신호들의 이득(따라서 진폭)이 감소(또는 디부스트)되어 아날로그 회로 블록들과 ADC(232)의 포화를 회피할 수 있다. 유닛(316)의 이득은 대응하는 양만큼 증가되어 유닛(316)으로부터의 샘플들에 대한 근사적으로 일정한 전체 이득을 유지할 수 있다. 반대로, 재머들이 검출되지 않을 때, RF 수신 체인(202)의 신호들의 이득은 증가(즉 부스트)되어 ADC(232)의 가용 동작 범위를 더 완전히 활용할 수 있다. 유닛(316)의 이득은 대응하는 양만큼 감소될 수 있다.

DC 오프셋 소거 유닛(318)은 아날로그 DC 오프셋 소거를 위해 유닛(316)으로부터의 샘플들 내의 DC 오프셋 량을 추정(estimate)하여 비정밀 DC 오프셋 추정치 를 RF 수신 체인(202) 내부의 합산기(222)에 제공할 수 있다. 또한 유닛(318)은 합산기(222)에 의해 제거되지 않는 잔여/정밀(fine) DC 오프셋을 추정 및 제거할 수 있다. 유닛(318)은 이하에 기재된 바와 같이 구현될 수 있다.

I/Q 미스매치(mismatch) 보상 유닛(320)은 I/Q 보상을 수행하여 RF로부터 기저대역으로의 아날로그 직교 하향변환에서 I와 Q 경로들 간의 이득 및 위상 미스매치들을 정정할 수 있다. 믹서들(216)은 I와 Q 경로들에 대한 두 개의 믹서들을 포함할 수 있다. 이득 미스매치는 상기 두 개의 믹서들에 대한 상이한 이득들 및/또는 LO 발생기(218)로부터의 아날로그 I 및 Q LO 신호들의 진폭 불평형에 의해 야기될 수 있다. 위상 미스매치는 정확하게 90°위상차가 아닌 아날로그 I 및 Q LO 신호들로부터 야기될 수 있다. 이득 및/또는 위상 매스매치는 믹서(216)로부터 하향변환된 신호에서 생성되는 잔여 측대역(sideband) 에너지(RSB)를 초래할 수 있다. 본 RSB 이미지는, 특히 CDMA 신호들이 광범위한 수신 전력들을 가질 때, 성능을 열화시킬 수 있어서, RSB 이미지가 가장 약한 CDMA 채널에 비교하여 상대적으로 클 수 있다.

믹서(216)의 입력에서의 RF 신호는 다음과 같이 표현될 수 있다:

등식(1)

여기서 I(t) 및 Q(t)는 I 및 Q 신호 성분들이고,

R(t)는 믹서(216)의 입력에서의 RF 신호이고, 그리고

는 라디안/초 단위의 아날로그 LO 주파수이다.

믹서(216)로부터의 I 및 Q 하향변환된 신호들은 다음과 같이 표현될 수 있다:

등식(2)

등식(3)

여기서 I _rx (t) 및 Q _rx (t)는 믹서(216)로부터의 I 및 Q 하향변환된 신호들이고, 그리고

α는 이득 미스매치이며 φ는 위상 미스매치이다.

등식들 (2) 및 (3)은 Q 성분의 이득 및 위상 미스매치들 모두를 일괄한다.

이득 및 위상 미스매치들을 정정하기 위한 I/Q 보상은 다음과 같이 표현될 수 있다:

그리고 등식(4)

등식(5)

여기서 I _comp (t) 및 Q _comp (t)는 I 및 Q 보상된 신호들이고, 그리고

A = -tanφ 이고 B=1/(α·cosφ) 이다.

파라미터들 α및 φ는 RF 수신 체인(202)의 조정(calibration)으로부터 획득될 수 있다. 상기 이득 및 위상 미스매치들의 추정이 정확하다면, I 및 Q 보상된 신호들은, 각각, 대개 I 및 Q 성분들을 포함할 것이다.

I/Q 미스매치 보상 유닛(320)은 유닛(318)으로부터 I 및 Q 샘플들을 수신하 여, 예컨대 등식들(4) 및 (5)에 제시된 바와 같이 I 및 Q 보상된 샘플들을 발생시킬 수 있다. 유닛(318)으로부터의 I 및 Q 샘플들은 등식들(4) 및 (5)의 I _rx (t) 및 Q _rx (t)에 대응할 수 있으며, 유닛(320)으로부터의 I 및 Q 샘플들은 I _comp (t) 및 Q _comp (t)에 대응할 수 있다. 또한 유닛(320)은 B = -1/(α·cosφ)로 세팅함으로써 합동 스펙트럼 역변환(joint spectral inversion) 및 I/Q 미스매치를 수행할 수도 있다.

전력 검출기(322)는 필터(314)로부터의 샘플들의 전력을 추정할 수 있다. 일 설계로, 검출기(322)는 다음과 같이 전력 추정치를 유도할 수 있다:

등식(6)

여기서 I _filtered 및 Q _filtered 는 필터(314)로부터의 I 및 Q 샘플들이고, 그리고

P _est 는 검출기(322)로부터의 전력 추정치이다.

다른 설계로, 검출기(322)는 다음과 같이 전력 추정치를 유도할 수 있다:

등식(7)

등식(7)로부터의 전력 추정치는 근사적으로 등식(6)으로부터의 전력 추정치와 같을 수 있지만 더 간소한 계산을 이용하여 얻어질 수 있다. 또한 검출기(322)는 다른 방식들로 전력 추정치를 유도할 수 있다. 검출기(322)로부터의 전력 추정치는 디지털 필터(314)에 의해 통과되는 모든 신호 성분들을 포함할 수 있다.

비정밀 이득 제어 유닛(324)은 검출기(322)로부터 상기 전력 추정치를 수신하고 RF 수신 체인(202)에 대한 비정밀 이득을 선택하여 ADC(232)의 포화를 회피할 수 있다. 유닛(324)은 전력 추정치 P _est 가 작을 때 RF 수신 체인(202)에 대한 더 큰 이득을 선택하여 SNR을 개선할 수 있다. 유닛(324)은 전력 추정치가 클 때 RF 수신 체인(202)에 대해 더 작은 이득을 선택하여 신호들의 클리핑을 회피할 수 있다. 유닛(324)은 상기 전력 추정치를 하나 이상의 임계치들에 비교할 수 있으며, 상기 전력 추정치가 임계치를 초과할 때마다, 상기 임계치에 대응하는 더 낮은 비정밀 이득을 선택할 수 있다.

도 2의 데이터 처리기(250) 내의 비정밀 자동 이득 제어(AGC) 유닛(252)은 도 3의 비정밀 이득 제어 유닛(324)으로부터 비정밀 이득 및 가능하게는 다른 입력들을 수신할 수 있다. 유닛(252)은 상기 입력들에 기초하여 RF 수신 체인(202)에서 LNA(212)에 대해 적절한 이득 GLNA 및 VGA(220)에 대한 적절한 이득 GVGA을 선택할 수 있다. DVGA(246)의 이득은 RF 수신 체인(202)에 대한 비정밀 이득의 역(inverse)으로써 변경될 수 있다. 부스트/디부스트 유닛(316)은 비정밀 이득 제어 유닛(324)에 의해 구현되는 이득 변화를 중화시킬 수 있으며, AGC 유닛(252)에 의한 결정들은 DVGA(246)에 의해 중화될 수 있다.

도 3은 전-처리기(234)의 특정 설계를 도시한다. 일반적으로, 전-처리기(234)는 다양한 방식들로 ADC(232)로부터의 샘플들을 처리할 수 있으며 디지털 필터링, 데시메이션, 리샘플링(resampling), DC 오프셋 소거, I/Q 미스매치 보상, 비정밀 스케일링 등과 같은 다양한 기능들을 수행할 수 있다. 또한 디지털 프로세싱 블록들은 도 3에 도시된 구성과 다른 순서들로 배열될 수도 있다.

도 4는 도 3의 전-처리기 내부의 DC 오프셋 소거 유닛(318)의 설게의 블록도를 도시한다. 본 설계에서, 유닛(318)은 I 샘플 스트림을 위한 비정밀 DC 오프셋 추정기(410a) 및 정밀 DC 오프셋 추정기(410b) 그리고 Q 샘플 스트림을 위한 비정밀 DC 오프셋 추정기(410c) 및 정밀 DC 오프셋 추정기(410d)를 포함한다. 도 4에 도시된 설계에서, 각각의 DC 오프셋 추정기(410)는 두 개의 누산기들(420a 및 420b)을 포함하며, 이들은 직렬로(in cascade) 결합된다.

I 샘플 스트림에 대한 비정밀 DC 오프셋 추정기(410a) 내부에서, 누산기(420a) 내부의 합산기(422)는 레지스터(428)의 출력을 I 샘플로부터 차감한다. 곱셈기(424)는 합산기(422)의 출력을 이득 K₁과 곱한다. 합산기(426)는 곱셈기(424)의 출력을 레지스터(428)의 출력과 합산하여 그 출력을 레지스터(428)에 제공한다. 레지스터(428) 및 합산기(426)는 곱셈기(424)의 출력을 누산하는 누산기를 형성한다. DC 누산기(420b) 내부에서, 합산기(432)는 레지스터(438)의 출력을 레지스터(428)의 출력으로부터 차감한다. 곱셈기(434)는 상기 합산기(432)의 출력을 이득 K₂와 곱한다. 합산기(436)는 곱셈기(436)의 출력을 레지스터(438)의 출력과 합산하여 그 출력을 레지스터(438)에 제공한다. 레지스터(438) 및 합산기(436)는 곱셈기(434)의 출력을 누산하는 누산기를 형성한다. 레지스터(438)는 I 경로에 대한 비정밀 DC 오프셋 추정치를 제공한다.

I 샘플 스트림에 대한 정밀 DC 오프셋 추정기(410b)는 비정밀 DC 오프셋 추정기(410a)의 DC 누산기들과 유사한 방식으로 결합 및 동작되는 DC 누산기들(420a 및 420b)을 포함한다. 그러나, 정밀 DC 오프셋 추정기(410b)내부에서 이득 K₃는 곱셈기(424)에 적용되고 이득 K₄는 곱셈기(434)에 적용된다. 정밀 DC 오프셋 추정기(410b)의 레지스터(438)는 I 경로에 대한 정밀 DC 오프셋 추정치를 제공한다.

Q 샘플 스트림에 대한 비정밀 DC 오프셋 추정기(410c)는 I 샘플 스트림에 대한 비정밀 DC 오프셋 추정기(410a)와 동일할 수 있으며 곱셈기(424)에 대해 이득 K₁을 그리고 곱셈기(434)에 대해 이득 K₂를 이용할 수 있다. Q 샘플 스트림에 대한 정밀 DC 오프셋 추정기(410d)는 I 샘플 스트림에 대한 정밀 DC 오프셋 추정기(410b)와 동일할 수 있으며 곱셈기(424)에 대해 이득 K₃을 그리고 곱셈기(434)에 대해 이득 K₄를 이용할 수 있다.

비정밀 DC 오프셋 추정기들(410a 및 410c)은, 각각, I 및 Q 샘플 스트림들의 비정밀 DC 오프셋을 추정할 수 있다. 상기 비정밀 I 및 Q DC 오프셋 추정치들은 RF 수신 체인(202) 내부의 합산기(222)에 제공되어 아날로그 I 및 Q 기저대역 신호들의 DC 오프셋을 제거하는데 이용될 수 있다. 정밀 DC 오프셋 추정기들(410c 및 410d)은, 각각, I 및 Q 샘플 스트림들의 정밀 DC 오프셋을 추정할 수 있다. 합산기(440a)는 정밀 I DC 오프셋 추정치를 I 샘플들로부터 차감하여 I DC 정정된 샘플들을 제공할 수 있다. 유사하게, 합산기(440b)는 정밀 Q DC 오프셋 추정치를 Q 샘 플들로부터 차감하여 Q DC 정정된 샘플들을 제공할 수 있다.

이득들 K1, K2, K3 및 K4는 DC 오프셋 소거를 위해 원하는 성능을 획득하도록 선택될 수 있다. 각각의 이득은 관련된 DC 누산기의 시상수(time constant)를 결정할 수 있다. 정밀 DC 오프셋 추정기들(410b 및 410d)은 비정밀 DC 오프셋 추정기들(410a 및 410c) 보다 더 큰 시상수들(따라서 더 작은 이득들)을 가질 수 있다. 각 DC 오프셋 추정기(410)는 다수의 동작 모드들, 예컨대, 포착 모드 및 추적 모드를 지원할 수도 있다. 포착(acquisition) 모드는 더 짧은 시상수를 가질 수 있으며 신속하게 DC 오프셋을 추정 및 정정하는데 이용될 수 있다. 추적 모드는 더 긴 시상수를 가질 수 있으며 더 정확하게 DC 오프셋을 추정하고 정정하는데 이용될 수 있다.

DC 오프셋 소거 유닛(318)은 표 1에 제시된 갱신 모드들을 지원할 수 있다.

표 1

모드	설명
비정밀 DC 오프셋 전용	비정밀 DC 오프셋이 추정되어 RF 수신 체인(202)에 주기적으로 제공된다. 이득들 K₃ 및 K₄는 영(zero)으로 세팅되어 정밀 DC 오프셋 추정기들(410b 및 410d)을 불능화(disable)시킨다.
정밀 DC 오프셋 전용	정밀 DC 오프셋이 추정되고 I 및 Q 샘플들로부터 제거된다. 이득들 K₁ 및 K₂가 영으로 세팅되어 비정밀 DC 오프셋 추정기들(410a 및 410c)을 불능화시킨다.
비정밀 및 정밀 DC 오프셋	비정밀 DC 오프셋이 추정되고 RF 수신 체인(202)로 한번 또는 주기적으로 제공된다. 정밀 DC 오프셋이 추정되어 I 및 Q 샘플들로부터 제거된다.

도 4의 설계는 각각의 DC 오프셋 추정기(410)에 대해 두 개의 DC 누산기들(420a 및 420b)을 이용한다. 추가적인 DC 누산기(420b)는 재머들과 같은 대역외 주파수 성분들의 더 나은 감쇠를 제공할 수 있다. 이는 더 정확한 DC 오프셋 추정치들을 가져올 수 있다. 일반적으로, 각 DC 오프셋 추정기는 임의의 수의 섹션들을 포함할 수 있으며, 각 섹션은 임의의 전달 함수를 가질 수 있다. 예를 들어, 각 섹션은 도 4에 도시된 제 1 차(first order) DC 누산기에 대응할 수 있다.

도 2를 다시 참조하면, 전-처리기(234)는 입력 샘플 스트림을 N개의 CDMA 채널들에 대한 회전기들(242a 내지 242n) 각각에 제공할 수 있다. 각 회전기(242)는 상기 입력 샘플 스트림을 그 CDMA 채널 n에 대한 주파수 f _n 으로부터 그 DC로 디지털적으로 하향변환할 수 있다. 일 설계로, 각 회전기(242)는 상기 입력 샘플 스트림을 디지털 LO 신호와 주파수 f _n 에서 곱하여 하향변환된 샘플 스트림을 획득할 수 있는 복소 곱셈기로써 구현될 수 있다. 다른 설계로, 각 회전기(242)는 Coordinate Rotational Digital Computer(CORDIC) 계산을 수행할 수 있다. CORDIC 알고리듬은 단순한 시프트 및 가산/감산(add/subtract) 하드웨어를 이용하여 삼각 함수들의 고속 하드웨어 계산을 가능하게 하는 반복 알고리듬이다.

복소 입력 샘플, I _in + jQ _in 은, 다음과 같이, 각도 θ만큼 회전될 수 있다:

등식(8)

그리고 등식(9)

등식(10)

여기서 I _rot + jQ _rot 는 복소 회전된 샘플이다.

각도 θ는 0 내지 90°의 범위 내로 제약될 수 있다. 그리고 나서 각 θ는, 다음과 같이 더 작은 각도들의 합으로써 표현될 수 있다:

등식(11)

여기서 θ_i = arctan(1/2i) 는 i번째 더 작은 각도이고,

d_i ∈{-1, +1}은 i번째 더 작은 각에 대한 부호 비트이고, 그리고

L은 각 θ를 근사화하는데 이용되는 더 작은 각도들의 개수이다.

각 θ _i 는 i=0에 대해 45°이고, i의 더 큰 값들에 대해 점진적으로 더 작으며, i의 각각의 값에 대해 고정되고 알려진다. 각 θ는 각각의 연속적인 더 작은 각 θ _i 를 가산 또는 차감함으로써 근사화될 수 있다. d _i =+1이면 각 가 가산되고 d _i =+1이면 차감된다. 그러므로, 각 θ는 부호 비트 d _i 에 대한 값들의 시퀀스로써 정의될 수 있으며, 이는 다음과 같이 정의될 수 있다:

등식(12)

등식(13)

등식(14)

더 작은 각도들 또는 반복들의 수(L)는 더 작은 각도들의 합을 이용하여 각 θ의 근사화의 정확도를 결정한다. 예를 들어, 각 θ가 L=10 반복들 동안 ±0.112°, L=12 반복들 동안 ±0.028°..의 정확도로써 근사화될 수 있다. L은 임의의 적절한 값일 수 있다.

복소 입력 샘플, I _in + jQ _in 은, 다음과 같이, 연속적인 더 작은 각도 θ _i 만큼 회전될 수 있다:

그리고 등식(15)

등식(16)

여기서 I_i + jQ_i 는 i번째 반복에 대한 복소 회전된 샘플이고, 그리고

K_i 는 i번째 반복에 대한 CORDIC 이득이다.

등식들(15) 및 (16)에서의 2 ⁱ 에 의한 제법(division)은 i 비트들만큼의 우측 시프트에 대응한다. 따라서 등식들(15) 및 (16)에 대한 계산은 시프트, 가산 및 감산 연산들을 이용하여 수행될 수 있다. CORDIC 이득 K_i 는 완료되는 반복들의 개수에 따를 수 있으며 디지털 섹션(204) 내부의 다른 회로 블록들(예컨대, 전-처리기(234) 또는 DVGA(246))에 의해 보상(account for)될 수 있다.

도 5는 회전기(242x)의 설계의 블록도를 도시하며, 이는 도 2의 회전기들(242a 내지 242n) 각각에 이용될 수 있다. 회전기(242x)는 CORDIC 유닛(510a) 및 위상 계산 유닛(540)을 포함한다. CORDIC 유닛(510a)은 하나의 CDMA 채널 n에 대한 입력 샘플 스트림의 디지털 하향변환에 대한 CORDIC 계산을 수행한다. 위상 계산 유닛(540)은 CDMA 채널 n에 대한 각 입력 샘플들에 대한 위상을 결정한다.

CORDIC 유닛(510a) 내부에서, 다중화기들(Mux)(512 및 522)은 I_in 및 Q_in 입력 샘플들을, 각각, 전-처리기(234)로부터 수신하여 1번째 반복, 즉 i=0에 대한 이러한 샘플들을 제공한다. 시프터들(514 및 524)은 다중화기들(512 및 522)로부터의 샘플들을, 각각, i번째 반복 동안 i개의 비트들만큼 우측으로 시프트한다. 곱셈기들(516 및 526)은, 각각, 시프터들(514 및 524)로부터의 샘플들을, 부호 비트 d_i 와 곱한다. 합산기(518)는 곱셈기(526)의 출력을 다중화기(512)의 출력으로부터 차감하여, 등식(15)에 제시된 바와 같이, 샘플 I_i+1 을 제공한다. 합산기(528)는 곱셈기(516)의 출력을 다중화기(522)의 출력과 합산하여, 등식(16)에 제시된 바와 같이, 샘플 Q_i+1 을 제공한다. 다중화기들(512 및 522)는, 각각, 합산기들(518 및 528)로부터의 샘플들 I_i+q 및 Q_i+1 을 수신하여, 각각의 이후의 반복, 즉 i>0 에 대해 이러한 샘플들을 제공한다. 모든 L개의 반복들이 완료된 후, 스위치들(520 및 530)은, 각각, 합산기들(518 및 528)로부터의 샘플들 I_i+1 및 Q_i+1 을 I_rot 및 Q_rot 회전된 샘플들로서 제공한다.

위상 계산 유닛(540) 내부에서, PLL(542)은, 예컨대, CDMA 채널 n에 대한 파일럿 추정치들에 기초하여, 본 CDMA 채널의 주파수 오차를 결정한다. 합산기(544)는 CDMA 채널 n에 대한 주파수 f_n (이는 고정된 계산된 값일 수 있음) 및 CDMA 채널 n의 주파수 오차(이는 CDMA 채널 n으로부터 수신된 CDMA 신호에 기초하여 추적될 수 있음)을 합산한다. 합산기(546) 및 레지스터(548)는 각 샘플 주기에서 합산기(544)의 출력을 누산하는 위상 누산기를 형성한다. 상기 위상 누산기의 비트-폭은 최고 하향변환 주파수 및 원하는 주파수 분해능에 기초하여 선택될 수 있다. 예를 들어, 23-비트 위상 누산기가 2.34Hz의 주파수 분해능을 통해 ±9.83 MHz의 주파수 범위를 지원한다. 각 샘플 주기에서, 합산기(550)는 레지스터(548)로부터의 현재의 위상 값을 위상 오프셋과 합산하며, 이는 RF 수신 체인(202)의 LNA(212) 또는 VGA(220)의 상이한 상태들에 관련되는 상이한 위상들을 보상하는데 이용될 수 있다. 각 샘플 주기에서, 위상 룩-업(look-up) 테이블(552)은 상기 위상 값을 합산기(550)로부터 수신하여 부호 비트 d_i 에 대해 대응하는 L-비트 시퀀스를 제공한다.

전-처리기(234)는 f _sample 의 샘플 레이트의 입력 샘플들을 제공할 수 있다. 회전기(242x)는 L·f _sample 의 클록 속도로 동작되어 하나의 샘플 주기의 지연을 갖는 각 샘플 주기에서의 하향변환된 샘플을 제공할 수 있으며, 여기서 L은 반복들의 개수이다. 이 클록 속도가 너무 높다면, CORDIC 유닛은 다수의 파이프라인 스테이지들로써 구현되고 더 낮은 클록 속도로 동작될 수 있다.

도 6은 CORDIC 유닛(510b)의 설계의 블록도를 도시하며, 이는 다수(L)의 파이프라인 스테이지들에서 CORDIC 계산을 수행한다. CORDIC 유닛(510b)은 도 5의 CORDIC 유닛(510a) 대신에 이용될 수 있다.

CORDIC 유닛(510b)의 제 1 스테이지 내에서, 곱셈기들(616a 및 626a)은, 각각, 전-처리기(234)로부터의 I _in 및 Q _in 입력 샘플들을 부호 비트 d ₀와 곱한다. 합 산기(618a)는 곱셈기(626a)의 출력을 I _in 샘플로부터 차감하여 I ₁ 샘플을 제공한다. 합산기(628a)는 곱셈기(616a)의 출력을 Q _in 샘플과 합산하여 Q ₁ 샘플을 제공한다. 제 2 스테이지 내에서, 시프터들(614b 및 624b)은 제 1 스테이지로부터의 I ₁ 및 Q ₁ 샘플들을 1 비트만큼 우측으로 시프트시킨다. 곱셈기들(616b 및 626b)은, 각각, 시프터들(614b 및 625b)의 출력들을, 부호 비트 d ₁과 곱한다. 합산기(618b)는 곱셈기(626b)의 출력을 I ₁ 샘플로부터 차감하여 I ₂ 샘플을 제공한다. 합산기(628a)는 곱셈기(616b)의 출력을 Q ₁ 샘플과 합산하여 Q ₂ 샘플을 제공한다. 각각의 이후의 스테이지는 상기 제 2 스테이지와 유사한 방식으로 동작한다. 최종 스테이지로부터의 합산기들(6181 및 6281)은, 각각, I _rot 및 Q _rot 회전된 샘플들을 제공한다.

CORDIC 유닛(510b)은 f _sample 의 입력 샘플 레이트와 동일한 클록 속도로 동작될 수 있다. CORDIC 유닛(510b)은 L개의 샘플 주기들의 파이프라인 지연을 갖는 각 샘플 주기에서의 하향변환된 샘플을 제공할 수 있다.

도 7은 디지털 필터(244x)의 설계의 블록도를 도시하며, 이는 도 2의 디지털 필터들(244a 내지 244n) 각각에 이용될 수 있다. 디지털 필터(244x) 내부에서, 사전-데시메이션 필터(712)는 관련된 회전기(242)로부터의 하향변환된 샘플들을 필터링하여 차후의 데시메이션 후에 대역내로 폴딩되는 주파수 성분들을 감쇠시킬 수 있다. 필터(712)는 하나 이상의 필터 스테이지들을 이용하여 구현될 수 있으며 통과대역 처짐(droop) 량을 감소시키면서 원하지 않는 주파수 성분들의 충분한 감쇠를 제공할 수 있다. 다운샘플러(714)는 모든 제-m 샘플을 폐기(throw out)함으로써 필터(712)로부터의 샘플들을 데시메이션 또는 다운샘플링할 수 있다. 사전-데시메이션 필터(712) 및 다운샘플러(714)의 다수의 스테이지들이 다단으로 접속될 수 있다.

재머 필터(716)는 다운샘플러(714)로부터의 샘플들을 필터링하여, 다운샘플러(714)로부터의 샘플들에 존재할 수 있는, 재머들을 포함하는, 대역외 성분들을 감쇠시킬 수 있다. 재머 필터(716)는 하나의 CDMA 신호의 대역폭과 근사적으로 동일한 대역폭을 가질 수 있다. 등화 필터(718)는 (i) 디지털 필터들(712, 714 및 716) 및/또는 아날로그 저역통과 필터(224)에 기인하는 통과대역에서의 진폭 및/또는 위상 왜곡 및 (ii) 액세스 포인트의 송신기에 의해 야기되는 임의의 알려진 왜곡을 보상할 수 있다. 업샘플링/내삽(interpolation) 필터(720)는 등화 필터(718)로부터의 샘플들에 내삽을 수행할 수 있다. 내삽 필터(720)는 하나 이상의 스테이지들로써 구현될 수 있으며, 각 스테이지는 더 높은 레이트로의 업샘플링을 수행하고 필터링을 수행하여 업샘플링으로부터 야기되는 이미지들을 제거한다.

리샘플러(resampler)(722)는 내삽 필터(720)로부터의 샘플들에 샘플 레이트 변환(sample rate conversino)을 수행할 수 있다. 일 설계로, 체감기(divider)는 LO 발생기(218)로부터의 아날로그 LO 신호를 정수 인수로 체감(divide)시켜 ADC(232)에 대한 샘플링 클록을 획득할 수 있다. ADC 샘플링 클록 주파수는 칩 레이트(chip rate)의 정수배가 아닐 수 있으며, 이는 HRPD에 대해 1.2288 메가칩/초(megachips/second)(Mcps)이다. 리샘플러(722)는 필터(720)로부터의 샘플들을 리샘플링하여 칩 레이트의 정수배의 샘플들을 획득할 수 있다.

필터들(712, 716, 718 및 720)은 각각 임의의 수의 스테이지들로 구현될 수 있다. 각 스테이지는 유한 임펄스 응답(FIR) 필터, 무한 임펄스 응답(IIR) 필터, 또는 어떠한 다른 필터 구조로 구현될 수 있다. 각 스테이지는 임의의 적절한 응답을 가질 수 있으며, 이는 고정 또는 프로그램가능할 수 있다. 주어진 스테이지의 응답은 수신되는 CDMA 신호들의 수, 아날로그 저역통과 필터(224)의 대역폭, 재머들이 검출되는지 아닌지 여부 등과 같은 다양한 요인들에 기초하여 프로그램가능할 수 있다. 각 스테이지는 인네이블(enable) 또는 바이패스(bypass)될 수도 있다.

도 7은 하나의 CDMA 채널에 대한 디지털 필터(244x)의 특정 설계를 도시한다. 일반적으로, 디지털 필터(244x)는 다양한 방식들로 관련된 회전기(242)로부터의 하향변환된 샘플들을 처리할 수 있으며 디지털 필터링, 데시메이션, 다운샘플링, 업샘프링, 리샘플링, DC 오프셋 소거, I/Q 미스매치 보상, 스케일링 등과 같은 다양한 기능들을 수행할 수 있다. 디지털 프로세싱 블록들은 도 7에 도시된 구성과 상이한 순서들로 배치될 수도 있다.

도 8은 DVGA(246x)의 설계의 블록도를 도시하며, 이는 도 2의 DVGA(246a 내지 246n) 각각에 이용될 수 있다. DVGA(246x)는 관련된 디지털 필터(244)로부터의 각각의 필터링된 샘플을 디지털 이득과 곱하여 대응하는 출력 샘플을 제공할 수 있다. 상기 곱은 도 8에 도시된 바와 같이 대수(logarithmic)(log) 영역에서 수행될 수 있다. 본 로그 구현은, 특히 필터링된 샘플들이 디지털 프로세싱에 기인하는 많은 비트들의 분해능(resolution)을 가지며 출력 샘플들이 훨씬 적은 비트들의 분해능을 갖는다면, 더 나은 성능을 제공할 수 있다.

DVGA(246x) 내부에서, 유닛(812)은 선형 영역에서의 필터링된 샘플을 수신하고, 상기 필터링된 샘플의 크기를 로그 룩-업 테이블(814)에 제공하고, 그리고 상기 필터링된 샘플의 부호를 지수(exponential) 룩-업 테이블(820)에 제공할 수 있다. 룩-업 테이블(814)은 상기 샘플 크기의 로그를 제공할 수 있다. 합산기(816)는 테이블(814)로부터의 로그 샘플 크기를 로그 이득 G _n 과 합산하여 로그 영역에서의 곱셈을 수행할 수 있다. 포화 유닛(818)은 합산기(816)의 출력을 미리 결정된 범위의 값들 이내가 되도록 제약할 수 있다. 지수 룩-업 테이블(820)은 유닛(818)의 출력의 지수(exponential)를 제공하고, 유닛(812)으로부터의 부호를 부착하고, 그리고 선형 영역에서 출력 샘플을 제공할 수 있다.

수신 신호 강도 지시자(received signal strength indicator, RSSI) 추정기(822)는, 예컨대, 등식들(6) 또는 (7)에 제시된 바와 같이 또는

와 같은 임의의 다른 등식에 기초하여, 룩-업 테이블(820)로부터의 출력 샘플들의 수신 신호 강도 P_ch 를 추정할 수 있다. 정밀 AGC 유닛(824)은 추정기(822)로부터 RSSI 측정치들을 수신하고 CDMA 채널 n에 대한 디지털 이득 G_n 을 결정할 수 있다. 데이터 처리기(250) 내부의 비정밀 AGC 유닛(252)은 모든 N개의 CDMA 채널들에 대한 디지털 이득들 G ₁ 내지 G _N 및 도 3의 유닛(324)으로부터의 비정밀 이득을 이용하여 RF 수신 체인(202)의 LNA(212)에 대한 이득 G_LNA 및 VGA(220)에 대한 이득 G_VGA 을 결정할 수 있다.

도 9는 CDMA 채널 처리기들(910a 내지 910n)의 설계의 블록도를 도시하며, 이는 도 2의 데이터 처리기(250)에 의해 구현되고 N개의 CDMA 채널들에 이용될 수 있다. 도 9에 도시된 설계에서, CDMA 채널 처리기(910a)는 레이크 수신기(912) 및 등화기 수신기(914)를 포함하며, 이들 중 하나가 선택되어 CDMA 채널 1에 대한 CDMA 신호를 처리할 수 있다. 레이크 수신기(912)가 일부 동작 시나리오들(예컨대, 낮은 SNR)에 선택될 수 있으며 등화기 수신기(914)가 다른 동작 시나리오들(예컨대, 높은 SNR 및/또는 높은 데이터 레이트)에 선택될 수 있다. 일반적으로, 레이크 수신기(912) 또는 등화기 수신기(914)는 어느 수신기가 더 나은 성능을 제공할 수 있는지에 따라 선택될 수 있다.

레이크 수신기(912)는 CDMA 채널 1에 대해 검출된 하나 이상의 신호 경로들(또는 다중경로들)에 대한 CDMA 채널 1에 관한 출력 샘플 스트림을 처리할 수 있다. 레이크 수신기(912)는 액세스 포인트에 의해 이용되는 복소 의사-난수(pseudo-random number, PN) 시퀀스를 이용한 역확산, 데이터, 파일럿 및 오버헤드 채널들에 이용되는 월시 코드들을 이용한 디커버링(decovering), 파일럿 추정, 파일럿 추정치들을 이용한 디커버링된 심볼들의 코히어런트(coherent) 복조, 다중경로들에 걸친 심볼 조합(combining) 등과 같은 다양한 기능들을 수행할 수 있다. 등화기 수신기(914)는 CDMA 채널 1에 대한 출력 샘플 스트림을 처리할 수 있다. 등화기 수신기(914)는 파일럿 추정, 필터 계수들의 유도/적응, 필터 계수들을 이용한 출력 샘플들의 필터링, 복소 PN 시퀀스를 이용한 역확산, 월시 코드들을 이용한 디커버링, 심볼 스케일링 등과 같은 다양한 기능들을 수행할 수 있다.

디인터리버(916)는 레이크 수신기(912) 또는 등화기 수신기(914)로부터 심볼 추정치들을 수신할 수 있으며 액세스 포인트에 의해 수행되는 인터리빙과 상보적인 방식으로 상기 심볼 추정치들을 디인터리빙(또는 리오더링(reorder))할 수 있다. 디코더(918)는 상기 디인터리빙된 심볼 추정치들을 디코딩하여 CDMA 채널 1에 대한 디코딩된 데이터를 제공할 수 있다. 일반적으로, 각 주파수 채널에 대한 다중-반송파 수신기(200)에 의한 프로세싱은 송신기 또는 액세스 포인트에 의해 상기 주파수 채널에 대해 수행되는 프로세싱에 따른다.

도 10은 다수의 주파수 채널들로부터 신호들을 수신하는 프로세스(1000)의 설계를 도시한다. 주파수 채널은 CDMA 채널, GSM 채널, RF 채널, 반송파 등일 수 있다. 다수의 주파수 채널들 상의 다수의 신호들을 포함하는 아날로그 기저대역 신호는 ADC, 예컨대, ΔΣ ADC를 이용하여 디지털화될 수 있다(블록(1012)). 다수의 주파수 채널들 상의 상기 다수의 신호들은 HRPD 시스템의 다수의 CDMA 채널들 상의 다수의 CDMA 신호들에 대응할 수 있다. 상기 ΔΣADC는 가변 샘플링 클록 및/또는 가변 기준 전압으로 동작될 수 있으며, 이는 수신되는 다수의 주파수 채널들의 대역폭, 상기 신호들의 특성들(예컨대, 재머들의 존재 또는 부재, 강하거나 약한 원하는 신호들 등) 및/또는 다른 요인들에 기초하여 결정될 수 있다.

상기 다수의 주파수 채널들 상의 다수의 신호들을 포함하는 입력 샘플 스트림은 ADC로부터의 하나 이상의 샘플 스트림들을 처리함으로써 획득될 수 있다(블록(1014)). 블록(1014)의 프로세싱은 에러 소거, 디지털 필터링, DC 오프셋 소거, I/Q 미스매치 보상, 비정밀 스케일링 등을 포함할 수 있다. 상이한 종류의 프로세싱이 다양한 순서들로 수행될 수 있으며, 그 중 하나의 예가 도 3에 도시된다. ΔΣADC가 다수의 샘플 스트림들을 제공한다면, 에러 소거가 수행되어 이러한 다수의 샘플 스트림들을 결합할 수 있다. DC 오프셋 소거를 위해, 예컨대 도 4에 도시된 바와 같이, 비정밀 DC 오프셋이 적어도 하나의 DC 누산기의 제 1 세트로서 추정될 수 있으며, 정밀 DC 오프셋은 적어도 하나의 DC 누산기의 제 2 세트로서 추정될 수 있다. 각 세트는 직렬로 연결되는 다수의 DC 누산기들을 포함할 수 있다. 상기 추정된 정밀 DC 오프셋은 입력 샘플 스트림으로부터 소거(cancel)될 수 있다. 추정된 비정밀 DC 오프셋이 제공되어 아날로그 DC 오프셋 소거에 이용될 수 있다. I/Q 미스매치 보상을 위해, RF로부터 기저대역으로의 아날로그 직교 하향변환의 이득 및/또는 위상 미스매치가 추정되고 정정 인자들 A 및 B를 유도하는데 이용될 수 있다. 그리고 나서 I/Q 미스매치 보상이 상기 정정 인자들 A 및 B에 기초하여 입력 샘플 스트림에 수행되어, 예컨대, 등식(4) 및 (5)에 제시된 바와 같이, 이득 및/또는 위상 미스매치들을 보상할 수 있다. 비정밀 스케일링 또는 부스트/디부스트를 위해, 예컨대, 비정밀 스케일링 이전에 샘플들의 전력에 기초하여, ADC의 포화가 검출될 수 있다. ADC의 포화가 검출된다면 제 1 이득이 상기 입력 샘플 스트림에 적용될 수 있다. ADC의 포화가 검출되지 않는다면 상기 제 1 이득보다 작은 제 2 이득이 상기 입력 샘플 스트림에 적용될 수 있다.

입력 샘플 스트림이 다수의 주파수 채널들 각각에 대해 상이한 주파수로부터 디지털적으로 하향변환되어 상기 주파수 채널에 대한 하향변환된 샘플 스트림을 획득할 수 있다(블록(1016)). 상기 디지털 하향변환은, 예컨대, 도 5에 도시된 반복적 CORDIC 유닛 또는 도 6에 도시된 파이프라인 CORDIC 유닛을 이용한, CORDIC 계산에 기초할 수 있다. 각 주파수 채널에 대해, 중심 주파수 f _n 은 상기 주파수 채널의 반송파 주파수 f _chn 및 아날로그 LO 신호 주파수 f _c 에 기초하여 결정될 수 있다. 또한 주파수 오차가, 예컨대, PLL을 이용하여 추정될 수도 있다. 순시 주파수(instantaneous frequency)는 상기 계산된 중심 주파수 및 추정된 주파수 오차에 기초하여 결정될 수 있다. 입력 샘플 스트림은 상기 순시 주파수에 기초하여 디지털적으로 하향변환될 수 있다.

각 주파수 채널에 대한 하향변환된 샘플 스트림이 디지털적으로 처리되어 상기 주파수 채널에 대한 출력 샘플 스트림을 획득할 수 있다(블록(1018)). 상기 디지털 프로세싱은 디지털 필터링, 다운샘플링, 등화 필터링, 업샘플링, 샘플 레이트 변환, 정밀 스케일링, DC 오프셋 소거 등을 포함할 수 있다. 상이한 종류의 디지털 프로세싱이 다양한 순서들로 수행될 수 있으며, 그 중 하나의 예가 도 2 및 7에 도시된다. 각 주파수 채널에 대해, 상기 하향변환된 샘플 스트림은 디지털적으로 필터링되어 원하는 신호를 통과시키고 원하지 않는 신호들, 예컨대, 재머들 및 원치않는 이미지들을 감쇠시킬 수 있다. 등화 필터링이 수행되어 상기 주파수 채널에 대해 수행되는 모든 필터링에 기인하는 진폭 및 위상 왜곡을 보상할 수 있다. 샘플 레이트 변환이 수행되어 요망되는 샘플 레이트의 출력 샘플 스트림을 획득할 수 있으며, 이는 정수 인수로서 칩 레이트에 관련될 수 있다. 정밀 스케일링을 위해, 디지털 이득이 출력 샘플 스트림의 수신 신호 강도에 기초하여 상기 주파수 채널에 대해 결정될 수 있다. 디지털 스케일링이 상기 이득에 기초하여 출력 샘플 스트림에 대해 수행될 수 있다(예컨대, 도 8에 도시된 바와 같이 로그 영역에서). 각 주파수 채널에 대한 출력 샘플 스트림이, 예컨대, 도 9에 도시된 바와 같은 레이크 수신기 또는 등화기 수신기로서 처리되어, 상기 주파수 채널에 대한 심볼 추정치들을 획득할 수 있다(블록(1020)). 각 주파수 채널에 대한 심볼 추정치들이 디인터리빙 및 디코딩되어 상기 주파수 채널로 전송되는 데이터 및/또는 시그널링을 획득할 수 있다(블록(1022)).

비정밀 AGC가, 예컨대, LNA(212), VGA(220) 등과 같은 아날로그 회로 블록들의 이득들을 조정함으로써, 모든 주파수 채널들에 대한 입력 샘플 스트림에 수행될 수 있다. 정밀 AGC는, 예컨대, DVGA(246)의 이득을 조정함으로써, 각 주파수 채널에 대한 출력 샘플 스트림에 대해 독립적으로 수행될 수 있다. 이는 상이한 수신 전력 레벨들을 갖는 다수의 신호들의 수신을 가능하게 한다.

도 11은 단일 RF 수신 체인을 통해 다수의 주파수 채널들을 수신하는 프로세스(1100)의 설계를 도시한다. 다수의 주파수 채널들 상의 다수의 신호들을 포함하는 수신된 RF 신호는 LNA를 이용하여 증폭될 수 있다(블록(1112)). 필터링이 상기 LNA를 이용한 증폭 후에 수행되거나 수행되지 않을 수 있다. 상기 다수의 주파수 채널들 상의 다수의 신호들을 포함하는 입력 RF 신호가 RF로부터 기저대역으로 하향변환되어 하향변환된 신호를 획득할 수 있다(블록(1114)). 입력 RF 신호는 LNA 또는 LNA 이후의 필터로부터 유래할 수 있다.

하향변환된 신호가 증폭(예컨대, VGA를 이용하여)되어 증폭된 신호를 획득할 수 있다(블록(1116)). 상기 증폭된 신호는 아날로그 필터를 이용하여 필터링되어 상기 다수의 주파수 채널들 상의 다수의 신호들을 포함하는 아날로그 기저대역 신호를 획득할 수 있다(블록(1118)). 상기 아날로그 필터는 다수의 주파수 채널들의 최대 가능한 대역폭에 기초하여 결정되는 고정 대역폭을 가질 수 있다. 또한 상기 아날로그 필터는 수신되는 다수의 주파수 채널들의 대역폭에 기초하여 결정되는 가변 대역폭을 가질 수도 있다. ADC의 포화가 검출되면 제 1 이득이(예컨대, LNA 및/또는 VGA에 대해) 이용될 수 있다. ADC의 포화가 검출되지 않는다면 상기 제 1 이득보다 높은 제 2 이득이 이용될 수 있다.

상기 다수의 주파수 채널들 상의 다수의 신호들은 다음의 방식들에서 OFDM 신호의 다수의 부반송파들과 상이할 수 있다. 첫째, 상기 다수의 주파수 채널들의 주파수들이 송신기와 독립적으로 선택될 수 있는 반면(최소 이격 기준에 다라) OFDM의 부반송파들은 직교성을 유지하기 위해 특정 주파수들/위치들로 제약된다. 둘째, 주파수 채널들이 수신기에서 개별적으로 필터링되는 반면 OFDM의 부반송파들은 필터링되지 않는다. 셋째, 순환 프리픽스가 송신기에 의해 각 OFDM 심볼에 부가되며 수신기에 의해 제거된다. 순환 프리픽스는 상기 다수의 주파수 채널들 상의 다수의 신호들에 이용되지 않는다. 넷째, 각 주파수 채널은 데이터 및 제어 채널들을 반송할 수 있는 반면 데이터는 전형적으로 OFDM에서 많은 부반송파들에 걸쳐 전송된다. 다섯째, 각 주파수 채널이 다른 주파수 채널들과 독립적으로 송신 및 수신될 수 있는 반면 OFDM에 대해 전형적으로 모든 부반송파들이 전송 및 수신된다.

당업자는 정보 및 신호들이 임의의 다양한 기술 및 기법들을 이용하여 표현될 수 있음을 알 것이다. 예를 들어, 상기 기술 내용 전체에 걸쳐 참조될 수 있는 데이터, 명령, 커맨드, 정보, 신호, 비트, 심볼, 그리고 칩은 전압, 전류, 전자기파, 자기장 또는 입자, 광장 또는 입자, 또는 이들의 임의의 조합으로써 표현될 수 있다.

또한 당업자는 여기 개시된 상기 실시예들에 관련된 다양한 도식적인 논리 블록, 모듈, 회로, 및 알고리듬 단계들이 전자 하드웨어, 컴퓨터 소프트웨어, 또는 양자의 조합으로서 구현될 수 있음을 이해할 것이다. 하드웨어 및 소프트웨어의 이러한 교환성을 명확하게 나타내기 위해, 다양한 도식적인 컴포넌트, 블록, 모듈, 회로, 및 단계들이 기능성의 관점에서 일반적으로 앞서 기술되었다. 그러한 기능성이 하드웨어 또는 소프트웨어로서 구현될 것인지 여부는 특정한 애플리케이션 및 전체 시스템에 부과되는 설계 제약들에 달려 있다. 당업자는 각각의 특정한 애플리케이션에 대해서 다양한 방법으로 상기 기술된 기능성을 구현할 수 있지만, 그러한 구현 결정들이 본 발명의 범위를 벗어나도록 하는 것으로 해석되어서는 안 된다.

여기 개시된 실시예들과 관련하여 기재된 상기 다양한 도식적인 논리 블록, 모듈, 그리고 회로는 범용 처리기, 디지털 신호 처리기(DSP), 주문형 반도 체(ASIC), 필드 프로그래머블 게이트 어레이(FGPA) 또는 다른 프로그래머블 논리 장치, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 컴포넌트, 또는 상기 기술된 기능들을 수행하도록 설계된 이들의 임의의 조합으로써 구현되거나 수행될 수 있다. 범용 처리기는 마이크로프로세서일 수 있지만, 대안으로, 상기 처리기는 임의의 종래의 처리기, 제어기, 마이크로제어기, 또는 상태 머신일 수 있다. 또한 처리기는 컴퓨팅 장치들의 조합, 예컨대, DSP와 마이크로프로세서의 조합, 복수의 마이크로프로세서들, DSP 코어와 함께 하나 이상의 마이크로프로세서들, 또는 임의의 다른 그러한 구성으로서 구현될 수 있다.

여기 개시된 상기 실시예들과 관련하여 기술된 방법 또는 알고리듬의 단계들은 하드웨어, 처리기에 의해 실행되는 소프트웨어 모듈, 또는 상기 양자의 조합에 직접 수록될 수 있다. 소프트웨어 모듈은 RAM 메모리, 플래시 메모리, ROM 메모리, EPROM 메모리, EEPROM 메모리, 레지스터, 하드 디스크, 소거가능 디스크, CD-ROM, 또는 공지된 임의의 다른 형태의 저장 매체에 상주할 수 있다. 예시적인 저장 매체가 상기 처리기에 접속되어 상기 처리기가 상기 저장 매체로부터 정보를 읽고, 상기 저장 매체에 정보를 수록할 수 있다. 대안으로, 상기 저장 매체는 상기 처리기의 구성요소일 수 있다. 상기 처리기 및 저장 매체는 ASIC 내에 탑재될 수 있다. ASIC은 사용자 단말에 탑재될 수 있다. 대안으로, 상기 처리기 및 저장 매체는 사용자 단말에 이산 컴포넌트로서 탑재될 수 있다.

상기 개시된 실시예들에 대한 상술내용은 임의의 당업자로 하여금 본 발명을 생산 또는 이용하게 하기 위하여 제시된다. 이러한 실시예들에 대하여 다양한 변 형들이 당업자에게 용이하게 명백할 것이며, 여기 정의된 일반 원리들은 본 발명의 사상과 범위를 벗어나지 않고도 다른 실시예들에 적용될 수 있다. 따라서, 본 발명은 여기 제시된 실시예들에 제한하고자 하는 것이 아니라 여기 개시된 원리들과 신규한 특징들에 따라서 가장 광범위하게 해석되어야 한다.

Claims

다수의 주파수 채널들 상의 다수의 신호들을 포함하는 아날로그 기저대역 신호를 디지털화하고, 상기 다수의 주파수 채널들에 대한 입력 샘플 스트림을 생성하기 위한 델타-시그마 아날로그-디지털 변환기(△ΣADC) ― 상기 △ΣADC는 수신되고 있는 상기 다수의 주파수 채널들의 대역폭 또는 수신되고 있는 상기 다수의 신호들의 특성들 중 적어도 하나에 기초하여 가변 기준 전압을 가짐 ―;

다수의 하향변환된 샘플 스트림들을 생성하기 위해 상기 다수의 주파수 채널들에 대한 입력 샘플 스트림을 디지털적으로 하향변환시키고 ― 각각의 주파수 채널에 대하여 하나의 하향변환된 샘플 스트림이 생성됨 ―, 각각의 주파수 채널에 대한 출력 샘플 스트림을 생성하기 위해 각각의 주파수 채널에 대한 하향변환된 샘플 스트림을 디지털적으로 처리하기 위한 적어도 하나의 처리기; 및

상기 적어도 하나의 처리기에 접속되는 메모리를 포함하는, 장치.
삭제
제 1 항에 있어서,

상기 △ΣADC는 다수의 샘플 스트림들을 제공하며, 상기 적어도 하나의 처리기는 상기 △ΣADC로부터의 상기 다수의 샘플 스트림들을 결합(combine)하기 위해 에러 소거(cancellation)를 수행하는, 장치.
제 1 항에 있어서,

상기 △ΣADC는 상기 수신되고 있는 다수의 주파수 채널들의 대역폭에 기초하여 결정되는 가변 샘플링 클록을 통해 동작되는, 장치.
제 1 항에 있어서,

상기 수신되고 있는 다수의 신호들의 특성들은 신호 레벨, 원하지 않는(undesired) 신호 레벨 및 상기 다수의 신호들의 수 중 적어도 하나를 포함하는, 장치.
제 1 항에 있어서,

상기 적어도 하나의 처리기는 상기 입력 샘플 스트림에 대해 직류 전류(DC) 오프셋 소거를 수행하는, 장치.
제 1 항에 있어서,

상기 적어도 하나의 처리기는 적어도 하나의 DC 누산기(accumulator)의 제 1 세트를 통해 비정밀(coarse) 직류 전류(DC) 오프셋을 추정하고, 적어도 하나의 DC 누산기의 제 2 세트를 통해 정밀(fine) DC 오프셋을 추정하고, 상기 입력 샘플 스트림으로부터 상기 추정된 정밀 DC 오프셋을 소거(cancel)하고, 아날로그 DC 오프셋 소거를 위해 상기 추정된 비정밀 DC 오프셋을 제공하는, 장치.
제 7 항에 있어서,

상기 제 1 세트 및 상기 제 2 세트 각각은 직렬(cascade)로 연결되는 다수의 DC 누산기들을 포함하는, 장치.
제 1 항에 있어서,

상기 적어도 하나의 처리기는 무선 주파수(RF)로부터 기저대역으로의 아날로그 직교 하향변환의 이득 및 위상 미스매치(mismatch)들을 보상하기 위해 상기 입력 샘플 스트림에 대해 I/Q 미스매치 보상을 수행하는, 장치.
제 1 항에 있어서,

상기 적어도 하나의 처리기는 상기 △ΣADC의 포화(saturation)를 검출하고, 상기 △ΣADC의 포화가 검출되면 상기 입력 샘플 스트림에 대해 제 1 이득을 적용하고, 상기 △ΣADC의 포화가 검출되지 않으면 상기 입력 샘플 스트림에 대해 상기 제 1 이득보다 작은 제 2 이득을 적용하는, 장치.
제 1 항에 있어서,

상기 적어도 하나의 처리기는 각각의 주파수 채널에 대한 하향변환된 샘플 스트림을 생성하기 위해 CORDIC(Coordinate Rotational Digital Computer) 계산에 기초하여 각각의 주파수 채널에 대한 입력 샘플 스트림을 디지털적으로 하향변환시키는, 장치.
제 11 항에 있어서,

상기 적어도 하나의 처리기는 특정 위상만큼 각각의 입력 샘플을 회전(rotate)시키기 위해 다수의 파이프라인 스테이지들에서 각각의 입력 샘플에 대한 CORDIC 계산의 다수의 반복(iteration)들을 수행하는, 장치.
제 1 항에 있어서,

각각의 주파수 채널에 대해 상기 적어도 하나의 처리기는 각각의 주파수 채널의 중심 주파수를 결정하고, 각각의 주파수 채널의 주파수 오차를 추정하고, 상기 중심 주파수 및 상기 추정된 주파수 오차에 기초하여 각각의 주파수 채널의 순시(instantaneous) 주파수를 결정하고, 각각의 주파수 채널에 대한 상기 순시 주파수에 기초하여 상기 입력 샘플 스트림을 디지털적으로 하향변환시키는, 장치.
제 1 항에 있어서,

상기 적어도 하나의 처리기는 각각의 주파수 채널에 대한 원하는 신호는 통과시키고 원하지 않는 신호들은 감쇠(attenuate)시키기 위해 각각의 주파수 채널에 대한 상기 하향변환된 샘플 스트림을 디지털적으로 필터링하는, 장치.
제 1 항에 있어서,

상기 적어도 하나의 처리기는 각각의 주파수 채널에 대해 수행되는 필터링에 기인하는 진폭 및 위상 왜곡을 보상하기 위해 각각의 주파수 채널에 대한 하향변환된 샘플 스트림에 대해 진폭 및 위상 등화를 수행하는, 장치.
제 1 항에 있어서,

상기 적어도 하나의 처리기는 각각의 주파수 채널에 대한 출력 샘플 스트림을 생성하기 위해 각각의 주파수 채널에 대한 하향변환된 샘플 스트림에 대해 샘플 레이트 변환을 수행하는, 장치.
제 1 항에 있어서,

각각의 주파수 채널에 대해 상기 적어도 하나의 처리기는 각각의 주파수 채널에 대한 출력 샘플 스트림의 수신 신호 강도에 기초하여 각각의 주파수 채널에 대한 디지털 이득을 결정하고, 상기 디지털 이득에 기초하여 상기 출력 샘플 스트림에 대한 디지털 스케일링(scaling)을 수행하는, 장치.
제 17 항에 있어서,

상기 적어도 하나의 처리기는 대수 영역(logarithm domain)에서 상기 디지털 스케일링을 수행하는, 장치.
제 1 항에 있어서,

상기 적어도 하나의 처리기는 상기 다수의 주파수 채널들에 대한 입력 샘플 스트림에 대해 비정밀 자동 이득 제어(AGC)를 수행하고, 각각의 주파수 채널에 대한 출력 샘플 스트림에 대해 정밀 AGC를 수행하는, 장치.
제 1 항에 있어서,

상기 적어도 하나의 처리기는 각각의 주파수 채널에 대한 심볼 추정치(estimate)들을 생성하기 위해서 상기 출력 샘플 스트림의 신호-대-잡음 비(SNR)에 기초하여 레이크(RAKE) 수신기 또는 등화기 수신기(equalizer receiver)를 통해 각각의 주파수 채널에 대한 출력 샘플 스트림을 처리하는, 장치.
제 1 항에 있어서,

상기 다수의 주파수 채널들은 HRPD(High Rate Packet Data) 시스템의 다수의 코드 분할 다중 접속(CDMA) 채널들에 대응하는, 장치.
입력 샘플 스트림을 생성하기 위해서 델타-시그마 아날로그-디지털 변환을 통해 다수의 주파수 채널들 상의 다수의 신호들을 포함하는 아날로그 기저대역 신호를 디지털화하는 단계 ― 상기 델타-시그마 아날로그-디지털 변환은 수신되고 있는 상기 다수의 주파수 채널들의 대역폭 또는 수신되고 있는 상기 다수의 신호들의 특성들 중 적어도 하나에 기초하여 가변 기준 전압을 사용함 ―;

다수의 하향변환된 샘플 스트림들을 생성하기 위해 상기 다수의 주파수 채널들에 대한 입력 샘플 스트림을 디지털적으로 하향변환시키는 단계 ― 각각의 주파수 채널에 대하여 하나의 하향변환된 샘플 스트림이 생성됨 ―; 및

각각의 주파수 채널에 대한 출력 샘플 스트림을 생성하기 위해 각각의 주파수 채널에 대한 하향변환된 샘플 스트림을 디지털적으로 처리하는 단계를 포함하는, 방법.
제 22 항에 있어서,

다수의 샘플 스트림들을 생성하는 단계; 및

결합된 샘플 스트림을 생성하기 위해서 상기 다수의 샘플 스트림들을 결합하기 위해 에러 소거(error cancellation)를 수행하는 단계를 더 포함하며,

상기 입력 샘플 스트림이 상기 결합된 샘플 스트림에 기초하여 생성되는, 방법.
제 22 항에 있어서,

상기 입력 샘플 스트림의 비정밀 직류 전류(DC) 오프셋을 추정하는 단계;

상기 입력 샘플 스트림의 정밀 DC 오프셋을 추정하는 단계;

상기 입력 샘플 스트림으로부터 상기 추정된 정밀 DC 오프셋을 소거하는 단계; 및

아날로그 DC 오프셋 소거를 위해 상기 추정된 비정밀 DC 오프셋을 제공하는 단계를 더 포함하는, 방법.
제 22 항에 있어서,

무선 주파수(RF)로부터 기저대역으로의 아날로그 직교 하향변환의 이득 및 위상 미스매치들을 보상하기 위해 상기 입력 샘플 스트림에 대한 I/Q 미스매치 보상을 수행하는 단계를 더 포함하는, 방법.
제 22 항에 있어서,

상기 델타-시그마 아날로그-디지털 변환의 포화를 검출하는 단계;

상기 델타 -시그마 아날로그-디지털 변환의 포화가 검출되면 상기 입력 샘플 스트림에 대해 제 1 이득을 적용하는 단계; 및

상기 델타-시그마 아날로그-디지털 변환의 포화가 검출되지 않는다면 상기 입력 샘플 스트림에 대해 상기 제 1 이득보다 작은 제 2 이득을 적용하는 단계를 더 포함하는, 방법.
제 22 항에 있어서,

상기 입력 샘플 스트림을 디지털적으로 하향변환시키는 단계는 각각의 주파수 채널에 대한 하향변환된 샘플 스트림을 생성하기 위해 CORDIC(Coordinate Rotational Digital Computer) 계산에 기초하여 각각의 주파수 채널에 대한 입력 샘플 스트림을 디지털적으로 하향변환시키는 단계를 포함하는, 방법.
제 22 항에 있어서,

상기 각각의 주파수 채널에 대한 하향변환된 샘플 스트림을 디지털적으로 처리하는 단계는 각각의 주파수 채널에 대한 원하는 신호는 통과시키고 원하지 않는 신호들은 감쇠시키기 위해 각각의 주파수 채널에 대한 하향변환된 샘플 스트림을 디지털적으로 필터링하는 단계를 포함하는, 방법.
제 22 항에 있어서,

상기 다수의 주파수 채널들에 대한 입력 샘플 스트림에 대해 비정밀 자동 이득 제어(AGC)를 수행하는 단계; 및

각각의 주파수 채널에 대한 출력 샘플 스트림에 대해 정밀 AGC를 수행하는 단계를 더 포함하는, 방법.
제 22 항에 있어서,

각각의 주파수 채널에 대한 심볼 추정치들을 생성하기 위해서 상기 출력 샘플 스트림의 신호-대-잡음 비(SNR)에 기초하여 레이크(RAKE) 수신기 또는 등화기 수신기를 통해 각각의 주파수 채널에 대한 출력 샘플 스트림을 처리하는 단계를 더 포함하는, 방법.
입력 샘플 스트림을 생성하기 위해서 델타-시그마 아날로그-디지털 변환을 통해 다수의 주파수 채널들 상의 다수의 신호들을 포함하는 아날로그 기저대역 신호를 디지털화하기 위한 수단 ― 상기 델타-시그마 아날로그-디지털 변환은 수신되고 있는 상기 다수의 주파수 채널들의 대역폭 또는 수신되고 있는 상기 다수의 신호들의 특성들 중 적어도 하나에 기초하여 가변 기준 전압을 사용함 ―;

다수의 하향변환된 샘플 스트림들을 생성하기 위해 상기 다수의 주파수 채널들에 대한 입력 샘플 스트림을 디지털적으로 하향변환시키기 위한 수단 ― 각각의 주파수 채널에 대하여 하나의 하향변환된 샘플 스트림이 생성됨 ―; 및

각각의 주파수 채널에 대한 출력 샘플 스트림을 생성하기 위해 각각의 주파수 채널에 대한 하향변환된 샘플 스트림을 디지털적으로 처리하기 위한 수단을 포함하는, 장치.
제 31 항에 있어서,

다수의 샘플 스트림들을 생성하기 위한 수단; 및

결합된 샘플 스트림을 생성하기 위해서 상기 다수의 샘플 스트림들을 결합하기 위해 에러 소거를 수행하기 위한 수단을 더 포함하며,

상기 입력 샘플 스트림은 결합된 샘플 스트림에 기초하여 생성되는, 장치.
제 31 항에 있어서,

상기 입력 샘플 스트림의 비정밀(coarse) 직류 전류(DC) 오프셋을 추정하기 위한 수단;

상기 입력 샘플 스트림의 정밀(fine) DC 오프셋을 추정하기 위한 수단;

상기 입력 샘플 스트림으로부터 상기 추정된 정밀 DC 오프셋을 소거하기 위한 수단; 및

아날로그 DC 오프셋 소거를 위해 상기 추정된 비정밀 DC 오프셋을 제공하기 위한 수단을 더 포함하는, 장치.
제 31 항에 있어서,

무선 주파수(RF)로부터 기저대역으로의 아날로그 직교 하향변환의 이득 및 위상 미스매치들을 보상하기 위해 상기 입력 샘플 스트림에 대해 I/Q 미스매치 보상을 수행하기 위한 수단을 더 포함하는, 장치.
제 31 항에 있어서,

델타-시그마 아날로그-디지털 변환의 포화를 검출하기 위한 수단;

상기 델타-시그마 아날로그-디지털 변환의 포화가 검출되면 상기 입력 샘플 스트림에 대해 제 1 이득을 적용하기 위한 수단; 및

상기 델타-시그마 아날로그-디지털 변환의 포화가 검출되지 않으면 상기 입력 샘플 스트림에 대해 상기 제 1 이득보다 작은 제 2 이득을 적용하기 위한 수단을 더 포함하는, 장치.
제 31 항에 있어서,

상기 입력 샘플 스트림을 디지털적으로 하향변환시키기 위한 수단은 각각의 주파수 채널에 대한 하향변환된 샘플 스트림을 생성하기 위해 CORDIC(Coordinate Rotational Digital Computer) 계산에 기초하여 각각의 주파수 채널에 대한 입력 샘플 스트림을 디지털적으로 하향변환시키기 위한 수단을 포함하는, 장치.
제 31 항에 있어서,

각각의 주파수 채널에 대한 하향변환된 샘플 스트림을 디지털적으로 처리하기 위한 수단은 각각의 주파수 채널에 대해 원하는 신호는 통과시키고 원하지 않는 신호들을 감쇠시키기 위해 각각의 주파수 채널에 대한 하향변환된 샘플 스트림을 디지털적으로 필터링하기 위한 수단을 포함하는, 장치.
제 31 항에 있어서,

상기 다수의 주파수 채널들에 대한 입력 샘플 스트림에 대해 비정밀 자동 이득 제어(AGC)를 수행하기 위한 수단; 및

각각의 주파수 채널에 대한 출력 샘플 스트림에 대해 정밀 AGC를 수행하기 위한 수단을 더 포함하는, 장치.
제 31 항에 있어서,

각각의 주파수 채널에 대한 심볼 추정치들을 생성하기 위해서 상기 출력 샘플 스트림의 신호-대-잡음 비(SNR)에 기초하여 레이크(RAKE) 수신기 또는 등화기 수신기를 통해 각각의 주파수 채널에 대한 출력 샘플 스트림을 처리하기 위한 수단을 더 포함하는, 장치.
컴퓨터로 하여금 입력 샘플 스트림을 생성하기 위해서 델타-시그마 아날로그-디지털 변환을 통해 다수의 주파수 채널들 상의 다수의 신호들을 포함하는 아날로그 기저대역 신호를 디지털화하도록 하기 위한 코드 ― 상기 델타-시그마 아날로그-디지털 변환은 수신되고 있는 상기 다수의 주파수 채널들의 대역폭 또는 수신되고 있는 상기 다수의 신호들의 특성들 중 적어도 하나에 기초하여 가변 기준 전압을 사용함 ―;

상기 컴퓨터로 하여금 다수의 하향변환된 샘플 스트림들을 생성하기 위해 상기 다수의 주파수 채널들에 대한 입력 샘플 스트림을 디지털적으로 하향변환시키도록 하기 위한 코드 ― 각각의 주파수 채널에 대하여 하나의 하향변환된 샘플 스트림이 생성됨 ―; 및

상기 컴퓨터로 하여금, 각각의 주파수 채널에 대한 출력 샘플 스트림을 생성하기 위해 각각의 주파수 채널에 대한 하향변환된 샘플 스트림을 디지털적으로 처리하도록 하기 위한 코드를 포함하는, 비-일시적인(non-transitory) 컴퓨터-판독가능 매체.
다수의 주파수 채널들 상의 다수의 신호들을 포함하는 입력 RF 신호를 수신하고, 상기 입력 RF 신호를 RF로부터 기저대역으로 하향변환시키고, 하향변환된 신호를 제공하기 위한 믹서(mixer);

상기 하향변환된 신호를 증폭시켜 증폭된 신호를 제공하기 위한 증폭기;

상기 증폭된 신호를 필터링하고, 상기 다수의 주파수 채널들 상의 다수의 신호들을 포함하는 아날로그 기저대역 신호를 제공하기 위한 아날로그 필터; 및

상기 아날로그 기저대역 신호를 디지털화하고, 상기 다수의 주파수 채널들에 대한 샘플 스트림을 생성하기 위한 델타-시그마 아날로그-디지털 변환기(△ΣADC)를 포함하고,

상기 △ΣADC는 수신되고 있는 상기 다수의 주파수 채널들의 대역폭 또는 수신되고 있는 상기 다수의 신호들의 특성들 중 적어도 하나에 기초하여 가변 기준 전압을 갖는, 장치.
제 41 항에 있어서,

상기 아날로그 필터는 상기 다수의 주파수 채널들의 가장 큰 가능한 대역폭에 기초하여 결정되는 고정 대역폭을 갖는, 장치.
제 41 항에 있어서,

상기 아날로그 필터는 상기 수신되고 있는 다수의 주파수 채널들의 대역폭에 기초하여 결정되는 가변 대역폭을 갖는, 장치.
제 41 항에 있어서,

상기 증폭기는 상기 아날로그 기저대역 신호에 대해 △ΣADC의 포화가 검출되면 제 1 이득을 갖고, 상기△ΣADC의 포화가 검출되지 않으면 상기 제 1 이득보다 높은 제 2 이득을 갖는, 장치.
제 41 항에 있어서,

상기 다수의 주파수 채널들은 HRPD(High Rate Packet Data) 시스템의 다수의 코드 분할 다중 접속(CDMA) 채널들에 대응하는, 장치.
다수의 주파수 채널들 상의 다수의 신호들을 포함하는 입력 무선 주파수(RF) 신호를 수신하기 위한 수단;

하향변환된 신호를 생성하기 위해 상기 입력 RF 신호를 RF로부터 기저대역으로 하향변환시키기 위한 수단;

증폭된 신호를 생성하기 위해 상기 하향변환된 신호를 증폭하기 위한 수단;

상기 다수의 주파수 채널들 상의 다수의 신호들을 포함하는 아날로그 기저대역 신호를 생성하기 위해서 아날로그 필터를 통해 상기 증폭된 신호를 필터링하기 위한 수단; 및

샘플 스트림을 생성하기 위해서 델타-시그마 아날로그-디지털 변환을 통해 상기 아날로그 기저대역 신호를 디지털화하기 위한 수단을 포함하고,

상기 델타-시그마 아날로그-디지털 변환은 수신되고 있는 상기 다수의 주파수 채널들의 대역폭 또는 수신되고 있는 상기 다수의 신호들의 특성들 중 적어도 하나에 기초하여 가변 기준 전압을 사용하는, 장치.
제 46 항에 있어서,

상기 아날로그 필터는 상기 다수의 주파수 채널들의 가장 큰 가능 대역폭에 기초하여 결정되는 고정 대역폭을 갖는, 장치.
제 46 항에 있어서,

상기 아날로그 기저대역 신호에 대해 상기 델타-시그마 아날로그-디지털 변환의 포화가 검출되면 제 1 이득을 선택하기 위한 수단; 및

상기 델타-시그마 아날로그-디지털 변환의 포화가 검출되지 않으면 상기 제 1 이득보다 높은 제 2 이득을 선택하기 위한 수단을 더 포함하며,

상기 하향변환된 신호는 상기 제 1 이득 또는 상기 제 2 이득에 기초하여 증폭되는, 장치.
다수의 주파수 채널들 상의 다수의 신호들을 포함하는 입력 무선 주파수(RF) 신호를 수신하는 단계;

하향변환된 신호를 생성하기 위해 상기 입력 RF 신호를 RF로부터 기저대역으로 하향변환하는 단계;

증폭된 신호를 생성하기 위해 상기 하향변환된 신호를 증폭하는 단계;

상기 다수의 주파수 채널들 상의 다수의 신호들을 포함하는 아날로그 기저대역 신호를 생성하기 위해서 아날로그 필터를 통해 상기 증폭된 신호를 필터링하는 단계; 및

샘플 스트림을 생성하기 위해서 델타-시그마 아날로그-디지털 변환을 통해 상기 아날로그 기저대역 신호를 디지털화하는 단계를 포함하고,

상기 델타-시그마 아날로그-디지털 변환은 수신되고 있는 상기 다수의 주파수 채널들의 대역폭 또는 수신되고 있는 상기 다수의 신호들의 특성들 중 적어도 하나에 기초하여 가변 기준 전압을 사용하는, 방법.
제 49 항에 있어서,

상기 아날로그 기저대역 신호에 대해 상기 델타-시그마 아날로그-디지털 변환의 포화가 검출되면 제 1 이득을 선택하는 단계; 및

상기 델타-시그마 아날로그-디지털 변환의 포화가 검출되지 않으면 상기 제 1 이득보다 높은 제 2 이득을 선택하는 단계를 더 포함하며,

상기 하향변환된 신호는 상기 제 1 이득 또는 상기 제 2 이득에 기초하여 증폭되는, 방법.