KR20120072262A - 이동통신을 위한 디지털 수신기 및 그 동작 방법 - Google Patents

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KR20120072262A
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박미정
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유현규
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한국전자통신연구원
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Abstract

본 발명은 IF가 존재하는 이동통신 수신기의 디지털 프론트 엔드에 디지털 믹서를 사용하여 DC로 변경하며, 디지털 믹서를 사용함으로써 I/Q 부정합 문제를 해결할 수 있도록 한 이동통신을 위한 디지털 수신기 및 그 동작 방법에 관한 것으로, RF(Radio Frequency) 아날로그 신호를 디지털신호로 변환하는 ADC(Analog-to-Digital Converter); 상기 ADC의 출력신호의 중심주파수를 DC로 변환하는 디지털 믹서와 디지털 자동 이득 제어를 통해 다중 밴드의 신호를 만족시키는 필터를 포함하는 디지털 프론트 엔드; 및 상기 디지털 프론트 엔드의 출력신호를 입력받아 복조하는 모뎀을 포함하는 것을 특징으로 한다.

Description

이동통신을 위한 디지털 수신기 및 그 동작 방법{Digital receiver for mobile communication and operating method using the same}
본 발명은 이동통신을 위한 디지털 수신기에 관한 것으로서, 더 상세하게는 디지털 프론트 엔드 구조 및 그 동작 방법에 관한 것이다.
일반적으로, 이동통신 디지털 수신기에서 디지털 프론트 엔드(Digital Front End)는 RF(Radio Frequency)의 수신신호를 받아 처리하는 ADC(Analog-to-Digital Convter) 이후부터 기저대역(Baseband) 신호 이전까지 신호를 처리하는 부분을 의미한다. RF 수신기와 무선 장치 설계에서 중요한 경향 중 하나가 기존 아날로그 기능의 블록들을 디지털 신호 처리(DSP, Digital Signal Processing) 블록으로 기능을 이전하는 움직임이다.
이는 디지털로 구현 시 설계 소모시간, 전력소모 그리고 면적을 줄이는 것뿐만 아니라, 다중 모드, 다중 밴드를 지원할 수 있는 유동성을 가지기 때문이다. 이러한 역할을 디지털 프론트 엔드에서 맡게 된다.
디지털 프론트 엔드는 용도에 맞게 다양하게 구성될 수 있다. 이러한 디지털 프론트 엔드를 구성하는 주 요소는 샘플링 주파수가 높은 ADC 출력 신호를, 수신된 데이터의 정보는 유지하면서 기저대역 신호의 낮은 샘플링 주파수로 변경해 주기 위한 데시메이터(Decimator)와 잡음을 제거하기 위해 사용되는 디지털 필터, 그리고 수신된 신호의 샘플링 레이트와 모뎀에서 요구되는 샘플링 레이트가 다를 때, 모뎀에서 요구되는 정확한 샘플링 레이트로 변경하기 위한 샘플링 레이트 컨버터가 사용된다.
기존의 디지털 수신기의 디지털 프론트 엔드에서 ADC 이전에 믹서(mixer)가 존재하여 DC로 컨버전(conversion)하는 제로-IF(zero-IF, zero-Intermediate frequency)의 경우, 아날로그 로컬 오실레이터(Local Oscillator)를 사용하여 I/Q과 분리 시 I와 Q의 부정합이 발생한다. 또한 ADC 이전 부분에서 아날로그 VGA(Variable Gain Amplifier, 가변이득증폭기)를 사용하여 신호의 신호대잡음비(SNR)를 만족하도록 동작하는데, 만약 ADC에 들어오는 신호가 다중 모드, 다중 밴드의 신호인 경우 ADC를 통해 출력되는 SNR은 상황에 따라 달라질 수 있다. 이러한 상황에서는 ADC 이전의 전압 이득 증폭기(Voltage Gain Amplifier)를 통해 신호를 조절하는 방법으로는 만족할 수 없다. 또한, 이러한 문제점을 극복하기 위해 각 모드 또는 대역에 맞는 패스(path)를 따로 구성하기도 하지만 이러면 하드웨어의 크기가 증가될 수 밖에 없다.
본 발명은 상술한 바와 같은 문제점을 해결하기 위해 도출된 것으로, IF가 존재하는 이동통신 수신기의 디지털 프론트 엔드에 디지털 믹서를 사용하여 DC로 변경하며, 디지털 믹서를 사용함으로써 I/Q 부정합 문제를 해결하고자 한다. 또한 다중 모드, 다중 밴드의 신호를 만족하기 위한 디지털 자동 이득 제어장치를 포함한 필터 사용 동작 방법 및 구조를 제공하고자 한다.
본 발명의 범위가 상술한 과제에 의해 제한되는 것은 아니다.
상술한 목적을 달성하기 위한 본 발명의 일 양상에서는, 이동통신 시스템에서 하드웨어 자원을 최소로 사용하여 다양한 주파수 대역폭을 지원하기 위한 수신기 디지털 프론트 엔드 장치 및 그 동작 방법이 제공된다. 이하 설명에서는 LTE(Long Term Evolution) 표준에서 규정하고 있는 6개의 주파수 대역폭 즉, 20MHz, 15MHz, 10MHz, 5MHz, 3MHz, 1.4MHz 의 주파수 대역폭을 입력으로 하는 경우를 예를 들어 설명하겠지만, 다른 주파수 대역폭을 입력으로 하는 경우에도 적용할 수 있을 것이다.
상술한 과제를 해결하기 위한 본 발명의 일 양상에 따른 디지털 수신기가 제공된다. 이 수신기는 RF(Radio Frequency) 아날로그 신호를 디지털신호로 변환하는 ADC(Analog-to-Digital Converter), 상기 ADC의 출력신호의 중심주파수를 DC로 변환하는 디지털 믹서를 포함하는 디지털 프론트 엔드, 및 상기 디지털 프론트 엔드의 출력신호를 입력받아 복조하는 모뎀을 포함한다.
이때, 상기 디지털 믹서에 입력되는 클럭 레이트는 상기 ADC 출력의 샘플링 레이트와 동일할 수 있다.
이때, 상기 디지털 믹서는, 상기 ADC의 출력신호를 정위상(In-phase) 신호 및 수직위상(Quadrature-phase) 신호로 분리하는 데에 사용되는 수치제어 발진기 및 곱셈기를 포함할 수 있다.
이때, 상기 디지털 프론트 엔드는, 상기 모뎀이 처리 가능한 SNR(Signal-to-Noise Ratio)을 갖는 신호를 제공하기 위하여 상기 ADC의 출력신호의 잡음을 제거하도록 되어 있는 디지털 프론트 엔드 필터를 포함할 수 있다.
이때, 상기 디지털 프론트 엔드 필터는 CIC(Cascated Integrator Comb) 필터, 제1 FIR(Finite Impulse Response) 필터, 샘플 레이트 변환부, 제2 FIR 필터, 및 디지털 자동이득조정부를 포함하며, 상기 디지털 믹서의 출력은 상기 CIC 필터, 상기 제1 FIR 필터, 상기 샘플 레이트 변환부, 상기 제2 FIR 필터 및 상기 디지털 자동이득조정부를 순차적으로 통과하여 출력될 수 있다.
이때, 상기 디지털 자동 이득 제어부는 다중 대역 신호 또는 간섭 신호로 인해 생긴 신호 크기의 변동에 대응하기 위해 상기 디지털 엔드 필터 출력의 유효 비트를 찾도록 되어 있을 수 있다. 상기 디지털 자동 이득 제어부는 필요에 따라 DFE에 적용되는 어떠한 필터 뒤에서도 사용될 수 있다.
이때, 상기 디지털 프론트 엔드 필터는 상기 ADC의 출력신호의 샘플링 레이트를 상기 모뎀의 샘플링 레이트로 변환하도록 되어 있을 수 있다.
이때, 상기 디지털 프론트 엔드 필터는 상기 디지털 프론트 엔드 필터에 입력된 신호를 데시메이션(decimation)하도록 되어있을 수 있다.
이때, 상기 CIC 필터는 먹스(multiplexer) 및 복수 개의 서브 CIC 필터를 포함할 수 있다.
이때, 상기 디지털 자동이득조정부는 제어신호 발생부, 전력 검출부, 전력 예측부, 정규화부 및 가변이득증폭기(DVGA)를 포함하며, 피드-포워드(feed-forward) 구조를 가질 수 있다.
이때, 상기 CIC 필터는, M개의 서브(sub)-CICM 필터들 및 멀티플렉서(multiplexer)를 포함하며, 상기 멀티플렉서는 상기 M개의 서브-CICM 필터들의 출력들을 입력으로 받으며, 상기 M개의 서브-CICM 필터 중 k번째 서브-CICM 필터는 (k-1)번째 서브-CICM 필터의 출력을 입력으로 받으며, M은 1이상의 정수이고, k는 2이상 M 이하의 정수일 수 있다.
이때, 상기 M개의 서브-CICM 필터들 중 적어도 하나의 서브-CICM 필터는,
Figure pat00001
의 함수를 수행하는 서브-필터(sub-filter), 디지털 자동이득조정부 및 다운 샘플러(down sampler)를 포함하며, 상기 적어도 하나 이상의 서브-CICM 필터에 입력된 신호는 상기 서브-필터, 디지털 자동이득조정부 및 다운 샘플러를 순차적으로 통과하여 출력될 수 있다.
이때, 상기 서브-필터는 N개의 기능블록으로 구성되며, 상기 N개의 기능블록의 각각은 덧셈기와 지연기(delay block)를 사용하여 적분 및 미분 기능을 수행하도록 되어 있을 수 있다.
이때, 상기 서브-필터는 N개의 기능블록으로 구성되며, 상기 N개의 기능블록의 각각은 캐스캐이드 형태로 연결되어 있는 L개의 지연블록 및 상기 L개의 지연블록의 출력을 더해주는 덧셈기를 포함할 수 있다.
본 발명의 다른 양상에 따른 무선주파수 아날로그 신호 복조 방법이 제공된다. 이 방법은 무선주파수 아날로그 신호를 디지털 신호로 변환하는 단계, 상기 디지털 신호의 중심 주파수를 DC로 변환하여 정위상(In-phase) 신호 및 직교위상(Quadrature-phase) 신호로 분리하는 단계, 및 상기 정위상 신호 및 상기 직교위상 신호를 처리하여 복조하는 단계를 포함한다.
본 발명에 따르면 종래에는 아날로그 블록에서 수행하던 기능을 디지털 프론트 엔드의 디지털 로직으로 구현할 수 있으며. 이에 따라 기존의 아날로그 방식에 비하여 개발비용, 면적, 소모전력을 줄이고, 다중모드, 다중대역을 지원이 가능하게 할 수 있다. 또한, 디지털 믹스를 사용하여 I/Q 부정합을 방지할 수 있다. 또한, 정수, 유리수 데시메이션을 이용하여 다중모드(표준) 표본화를 지원할 수 있다. 또한, 고속으로 동작하는 필터의 유효 출력 범위를 결정해주는 피드백 디지털 AGC와 신호의 변동이 큰 경우 빠르게 신호의 크기를 조절할 수 있는 피드-포워드 디지털 AGC의 사용으로 수신신호의 SNR을 만족시킬 수 있다.
본 발명의 범위가 상술한 효과에 의해 제한되는 것은 아니다.
도 1은 본 발명의 일 실시예에서 사용 가능한 이동통신 시스템에서의 수신기 구조를 간략히 도시하고 있다.
도 2는 본 발명의 일 실시예에 따른 디지털 프론트 엔드(140)의 구조의 일 예를 나타낸 것이다.
도 3은 도 2에 도시한 CIC 필터(230)의 구조의 일 예를 나타낸 것이다.
도 4는 도 3에 도시한 서브 CIC1 필터(320)의 구조의 일 예를 나타낸 것이다.
도 5는 도 3에 도시한 서브 CIC1 필터(320)의 구조의 다른 예를 나타낸 것이다.
도 6은 도 4 또는 도 5에 나타낸 DAGC1(480)의 구조의 일 예를 나타낸다.
도 7은 도 3에서의 서브 CIC2 필터(330)의 구조의 일 예를 나타낸 것이다.
도 8은 도 3에 나타낸 서브 CIC3 필터부(340) 내지 서브 CICM 필터부(350)에 공통으로 적용될 수 있는 구조의 일 예를 나타낸 것이다.
도 9는 도 2에서의 DAGC2부(270)의 구조의 일 예를 나타낸 것이다.
도 1은 본 발명의 일 실시예에서 사용 가능한 이동통신 시스템에서의 수신기 구조를 간략히 도시하고 있다.
도 1을 참조하면, 이동통신 시스템의 수신기는 전송된 방송 신호를 수신하기 위한 안테나(100), 안테나(100)를 통해 수신된 신호를 원하는 중간 주파수(Intermediate Frequency)의 통과 대역(Pass-band) 신호로 변환하는 RF 처리부(110), 변환된 통과 대역 신호의 크기를 조절하는 AGC부(Automatic Gain Control)(120), AGC부(120)로부터 출력된 신호에 대한 표본화(sampling)를 수행하여 디지털 신호로 변환시켜주는 ADC(130), 모뎀에서 처리 가능한 SNR(Signal to Noise Ratio)를 만족하도록 RF 신호를 처리해주는 한편 수신 신호의 샘플링 레이트를 모뎀(150)의 데이터 클럭 레이트로 변경하는 역할을 해주는 디지털 프론트 엔드 처리부(Digital Front End)(140), 수신된 변조 신호를 복조하는 BB(Base band) 모뎀(150)을 포함하여 구성될 수 있다. 이때, AGC부(120)는 ADC(130)에 입력되는 신호의 크기를 일정하게 유지시키기 위하여, 기준 신호의 크기에 따라 계산한 이득값을 RF 처리부(110)로부터 출력된 신호에 곱해주는 기능을 할 수 있다.
도 2는 본 발명의 일 실시예에 따른 디지털 프론트 엔드(140)의 구조의 일 예를 나타낸 것이다.
도 2는 도 1의 디지털 프론트 엔드(140)의 구성을 더 자세히 도시한 것이다.
디지털 프론트 엔드(140)는 디지털 믹서(210) 및 DFE 필터(220)를 포함하여 구성될 수 있다. 디지털 믹서(210)는 ADC(130)의 출력신호를 입력받아 입력된 신호의 중심 주파수를 DC로 떨어뜨리는 역할을 하며 주파수 변경은 주파수 제어 값(FCW:Frequency Control Word)을 참조하여 이루어질 수 있다. 그리고 DFE 필터(220)의 적어도 일부 및 디지털 믹서(210)를 구동하기 위한 클럭으로서 CLK1을 사용할 수 있는데, CLK1은 ADC(130)의 샘플링 레이트와 동일한 클럭 레이트를 가질 수 있다. DFE 필터(220)는 ADC(130)의 출력신호를 BB 모뎀(150)에서 처리 가능한 SNR을 만족하게 하는 신호로 만들기 위해 잡음을 감쇄시키고, 수신 신호의 샘플링 레이트를 모뎀의 데이터 클럭 레이트로 변경하여 BB 모뎀(150)으로 I/Q 신호를 전달하는 역할을 할 수 있다. DFE 필터(220)에는 상술한 CLK1 및 BB 모뎀(150)의 클럭 레이트인 CLK2의 두 가지 클럭이 사용될 수 있으며, 또한 여러 대역별로 유동적으로 동작시키기 위한 용도로 사용되는 컨트롤 신호 BW가 사용될 수 있다.
도 2의 디지털 프론트 엔드(140)는 다중 대역 신호 또는 간섭 신호로 인해 생긴 신호 크기의 변동에 대응하기 위해 필터 출력의 유효 비트를 찾는 디지털 자동 이득 제어 장치(DAGC)(270)를 구성에 포함함을 특징으로 한다.
도 2의 DFE 필터(220)는 CIC 필터(230), FIR1 필터(240), 샘플레이트 컨버터(250), FIR2 필터(260), DAGC2(270)를 포함하여 구성될 수 있다. DFE 필터(220)의 각 구성요소에 입력되는 신호 BW는 DFE 필터(220)를 여러 대역 별로 유동적으로 동작시키기 위해 사용되는 컨트롤 신호이다. 예를 들어, 입력 신호의 주파수 대역폭이 20MHz, 15MHz, 10MHz, 5MHz, 3MHz, 1.4MHz일 경우 신호 BW는 1, 2, 3, 4, 5, 6의 값을 가질 수 있다. 만일., BW가 1 내지 M의 값을 가진다 가정하면, 여기서 M은 각 시스템 별로 지원되는 주파수 대역폭 개수의 정수 값을 의미한다.
CIC 필터(230)는 디지털 믹서(210)로부터 출력된 I/Q 신호를 입력으로 받아 처리하는 부분으로서 신호의 샘플링 주파수가 상대적으로 높을 수 있다. 그러므로 이러한 높은 주파수를 낮춰주는 데시메이션(Decimation) 기능을 CIC 필터(230)에서 일부 수행할 수 있다. DFE 필터(220)를 여러 대역별로 유동적으로 동작시키기 위해 사용되는 컨트롤 BW 신호를 입력으로 받아, CIC 필터(230)에서 주파수 대역폭 별로 수행되는 데시메이션 레이트를 BW 신호에 따라 다르게 적용할 수 있다. 또한 각 대역 별 또는 간섭신호로 인해 생기는 신호 크기 변동에 대응한 필터 출력의 유효 비트를 찾기 위한 DAGC1부가 포함되며, CLK1 신호를 기준으로 동작될 수 있다.
FIR1 필터(240)는 CIC 필터(230)를 사용하면서 발생될 수 있는 왜곡을 보정하기 위한 역할을 하며, CIC 보상(Compensation) 필터를 FIR 구조로서 사용한다. FIR1 필터(240) 역시 BW 신호를 입력으로 받아 각각의 대역 별로 동일한 탭 수를 가진 계수 값을 입력으로 받아 유동적으로 사용할 수 있다. 이때 하드웨어 크기를 줄이기 위해 동일한 배수의 데시메이션을 사용하면 대역별로 사용하는 계수 값을 공통으로 적용하여 사용할 수 있다. FIR1 필터(240)는 CLK1 신호를 기준으로 동작될 수 있다.
샘플 레이트 컨버터(250)는 FIR1 필터(240)의 샘플링 레이트로부터 모뎀(150)에서 요구하는 샘플링 레이트로 변경시켜주는 역할을 하며, 패로우(Farrow) 필터를 사용할 수 있다. BW 신호를 입력으로 받아 여러 대역 별로 유동적으로 사용할 수 있다. 여기서도 하드웨어 크기를 줄이기 위해 동일한 리샘플 레이트(re-sample rate)를 가지는 경우는 동일한 샘플 레이트 컨버터(250)을 적용하고, 리샘플레이트가 다른 경우 패로우 필터에서의 지연값을 계산하는 부분만 먹스(MUX)로 선택하여 사용할 수 있다. 샘플 레이터 컨버터(250)는 신호의 레이트를 변경시켜 주므로 CLK1과 CLK2란 두 신호로 동작되게 된다.
FIR2 필터(260)는 본래 송신한 신호 이외의 잡음을 제거하는 목적의 채널 선택 필터(CSF:Channel Selection Filter)를 FIR 구조로서 사용할 수 있다. FIR1 필터(240) 역시 BW 신호를 입력으로 받아 각각의 대역 별 동일한 탭수를 가진 계수값을 입력으로 받아 유동적으로 사용할 수 있다. 이때 하드웨어 크기를 줄이기 위해 동일한 샘플링 주파수와 신호의 대역폭 비가 같은 경우는 동일한 필터를 사용할 수 있다. FIR2 필터(441)는 CLK2 신호를 기준으로 동작될 수 있다. DAGC2부(270)는 모뎀(150)으로 들어가는 신호의 크기를 맞춰주기 위한 이득을 자동으로 적용시켜주는 블록이다.
도 3은 도 2에 도시한 CIC 필터(230)의 구조의 일 예를 나타낸 것이다.
CIC 필터(230)는 먹스(310), 서브 CIC1 필터(320), 서브 CIC2 필터(330), 서브 CIC3 필터(340), 서브 CICM 필터(350)를 포함하여 구성될 수 있다.
도 3의 CIC 필터(230)는 하드웨어 자원을 최소로 사용하여 다양한 주파수 대역폭을 지원하기 위해 BW 값에 따라 중복으로 사용되는 하드웨어의 수를 줄일 수 있다. 그래서 서브 CIC필터(320,330,340,350)들을 캐스캐이드(cascade) 형태로 배치를 하며, BW 값에 따라 원하는 캐스케이드 출력값을 선택하여 출력할 수 있다. 또한 CIC 입력신호의 변동에 대응하기 위한 DAGC1부를 결합하여 새로운 형태의 CIC 필터를 구성할 수 있다.
도 4는 도 3에 도시한 서브 CIC1 필터(320)의 구조의 일 예를 나타낸 것이다.
서브 CIC1 필터(320)는 LPF 필터(410), DAGC1부(480), 다운 샘플러(Down Sampler)(490)를 포함하여 구성될 수 있다. LPF 필터(410)는 아래 식 (1)과 같은 함수를 수행하는 필터로서, 곱셈기가 없이 적분기와 미분기1(420), 적분기와 미분기2(430) 그리고 적분기와 미분기N(440) 등 N개의 모듈을 포함하여 구성될 수 있다. 적분기와 미분기 블록들(420,430,440)은 N개의 캐스캐이드 형태로 구성될 수 있으며, N값이 커질수록 CIC의 감쇄 효과를 증가시킬 수 있는 장점이 있다. 각각의 적분기와 미분기 블록 1~N(420,430,440)은 덧셈기(421) 및 지연블록(422)으로 이루어지는 적분기와, 덧셈기(424) 및 K만큼 지연시키는 지연블록(423)으로 이루어지는 미분기를 포함하여 구성될 수 있다. N값이 커지면 커질수록 스펙트럼 감쇄 효과는 좋아지지만 다중 대역의 신호처럼, 대역폭마다 제어되는 신호의 크기가 다르거나 수신된 신호의 신호 대 잡음비의 변화폭이 큰 경우에는 LPF 필터(410)을 거치면 출력의 유효 비트 범위가 넓어지게 된다. 하지만 비트 수가 늘어날수록 하드웨어 복잡도는 높아지므로 DAGC1부(480)에서 다양한 크기의 입력신호에도 정해진 출력 비트 수에 맞는 유효 비트들을 선택하여 주는 이득 조절 역할을 한다. 다운 샘플러(490)는 D1이라는 자연수 값을 입력으로 받아 D1값 마다의 입력 샘플만 출력하는 역할을 하여 1/D1배 샘플 레이트를 줄여주는 역할을 한다.
[식 (1)]
Figure pat00002
도 5는 도 3에 도시한 서브 CIC1 필터(320)의 구조의 다른 예를 나타낸 것이다.
도 5에 도시한 서브 CIC1 필터(320)는 LPF 필터(410), DAGC1부(480), 다운 샘플러(Down Sampler)(490)를 포함하여 구성될 수 있다. 다만, LPF 필터(410)의 구성이 도 4에 나타낸 구성과 다를 수 있다.
도면 5에 나타낸 LPF 필터(410)는 식 (1)과 같은 함수를 수행하는 구조로서, 지연 덧셈기1(450), 지연 덧셈기2(460), 지연 덧셈기N(470)등을 포함한 구조로 설계할 수 있다. 지연 덧셈기 블록들(450,460,470)의 N개의 캐스캐이드 형태로 구성될 수 있으며, N값이 커질수록 CIC의 감쇄 효과를 증가시킬 수 있는 장점이 있다. 각각의 지연 덧셈기 블록1~N(450,460,470)은 자연수 K개의 지연블록(451,452,453)과 덧셈기(454)를 포함하여 구성될 수 있다. 이 구조는 단순하면서도 본 발명에서 사용하는 빠른 속도의 CLK1에서의 동작을 만족할 수 있다.
도 6은 도 4 또는 도 5에 나타낸 DAGC1(480)의 구조의 일 예를 나타낸다.
DAGC1(480)은 크게 신호 레벨 검출부(510), 이득 조절부(520), DVGA1부(530)를 포함하여 구성될 수 있다. 신호 레벨 검출부(510)는 현재 입력신호의 레벨을 구하여 이득 조절부(520)로 현재 입력신호의 레벨값을 전달한다. 이득 조절부(520)는 저장된 참조 기준 신호 레벨값과 현재 입력신호의 레벨값을 비교를 하여 입력의 크기를 줄일지 더 키울지를 결정하고 피드백을 통해 DVGA1(330)을 통해 입력의 크기의 이득을 적용시킨다. DAGC1부(530)는 구조가 단순하여 클럭 레이트가 높은 곳뿐만 아니라 신호의 유효비트 범위가 넓은 디지털 필터의 뒤 어느 곳에서나 모두 적용 가능하다.
신호 레벨 검출부(510)는 절대값 계산부(511,512), I/Q 최대값부(513), 진폭 최대값부(514), 평균부(515)를 포함하여 구성될 수 있다. 보통의 AGC는 기준신호의 전력과 입력신호의 전력으로 신호의 이득값을 결정한다. 하지만 높은 클럭 CLK1에서 동작시키고, LPF 필터(410)에서 출력될 유효 비트수만 찾으면 되는 간단한 역할을 요구하므로, 신호 크기의 최대값을 이용하여 이득 조절부(520)의 입력으로 사용할 수 있다.
이득 조절부(520)는 기준 신호 전력값(524), 덧셈기(523), 루프필터(522), 곱셈기(521), ROM(525)를 포함하여 구성될 수 있다. 신호 레벨 검출부(510)에서 구한 입력신호의 최대값과 원하는 출력값에 대응되는 기준 입력값의 차를 덧셈기(523)를 이용하여 계산할 수 있다. 덧셈기(523)의 출력값을 루프필터(522)에 통과시키고, 루프필터(522) 출력값을 신호 레벨 검출부(510)에서 구한 입력신호의 최대값에 곱셈기(521)를 이용하여 곱하며, 곱셈기(521)의 출력값을 피드백시켜 최종 원하는 레벨의 출력값을 만들 수 있다. 이때 사용된 루프필터(522)의 출력값은 결국 DVGA1(530)의 입력 이득 값이 된다. 이 값을 직접 DVGA1(530)에서 곱하여 계산하여도 되지만 하드웨어 복잡도를 낮추기 위해 단수 비트 쉬프트를 통한 기능으로 사용할 수 있게 루프필터(522)에서 출력을 2^X 의 형태로 바꿔주는 ROM을 사용할 수 있다.
DVGA1(530)는 비트 쉬프트부(531,532)로 구성될 수 있다. 이득 조절부(520)에서 구한 2^X의 형태 출력값을 적용하여 비트 이동으로 신호의 이득을 적용할 수 있다.
도 7은 도 3에서의 서브 CIC2 필터(330)의 구조의 일 예를 나타낸 것이다.
서브 CIC2 필터(330)는 먹스(610), LPF 필터(620), 이득부(630), 다운 샘플러(Down Sampler)(640,650)를 포함하여 구성될 수 있다. 다중 모드 다중 대역에 따른 유동적인 동작을 수행하기 위해 SEL_CIC2라는 컨트롤 신호를 사용할 수 있다. SEL_CIC2가 1이면 입력신호를 그대로 통과시킨 값을 선택하고, 2이면 LPF 필터(620), 이득부(630), 다운샘플러(640)를 통과하여 데시메이션된 값을 선택하고, 3이면 LPF 필터(620)와 이득부(630)를 통과한 값를 적용한 값을 선택하고, 4이면 서브 CIC1 필터(320)의 DAGC1(480) 출력에서 다른 샘플링 레이트를 적용하는 다운 샘플러(650) 출력을 선택할 수 있다. 다운 샘플러(640,650)는 D2라는 자연수 값을 입력으로 받아 D2값 마다의 입력 샘플만 출력하는 역할을 하여 1/D2배 샘플 레이트를 줄여주는 역할을 할 수 있다.
도 8은 도 3에 나타낸 서브 CIC3 필터부(340) 내지 서브 CICM 필터부(350)에 공통으로 적용될 수 있는 구조의 일 예를 나타낸 것이다.
서브 CICM 필터부(350)는 먹스(710), LPF 필터(720), 이득부(730), 다운 샘플러(Down Sampler)(740,750)를 포함하여 구성될 수 있다. 다중 모드 다중 대역에 따른 유동적인 동작을 수행하기 위해 SEL_CICM라는 컨트롤 신호를 사용할 수 있다. SEL_CICM가 1이면 입력신호를 그대로 통과시킨 값을 선택하고, 2이면 SCIC필터(720), 이득부(730), 다운샘플러(740)를 통과하여 데시메이션된 출력 값을 선택하고, 3이면 LPF 필터(720)와 이득부(730)를 통과한 값을 선택하고, 4이면 서브 CIC(M-1) 필터의 출력에서 다른 샘플링 레이트를 적용하는 다운 샘플러(750) 출력을 선택할 수 있다. 다운 샘플러(740,750)는 DM라는 자연수 값을 입력으로 받아 DM값 마다의 입력 샘플만 출력하는 역할을 하여 1/DM배 샘플 레이트를 줄여주는 역할을 한다.
도 9는 도 2에서의 DAGC2부(270)의 구조의 일 예를 나타낸 것이다.
DAGC2부(270)는 제어 신호 발생부(810), 전력 검출부(Power Detector)(820), 전력 예측부(Power Estimation)(830), 정규화부(Normalization)(840), DVGA2(850)를 포함하여 구성될 수 있다.
DAGC2부(270)는 빠른 셋틀링(settling) 시간을 가지는 피드-포워드(Feed-forward) 구조를 사용한다. 또한 시간에 따른 변동이 심한 OFDM(Orthogonal Frequency Division Multiplexing) 신호의 경우 1차 외삽에 의한 전력 레벨 예측 방법을 적용하여, OFDM 심볼 구간 내의 전력 변동이 선형적인 경우 분산(Variation)이 크더라도 신호 레벨 보정이 가능한 구조이다.
전력 검출부(820)는 전력계산부(821)와 전력 예측부1,2(822,823)로 구성된다. 전력 계산부(821)는 I와 Q의 제곱 값의 합으로 전력을 계산하여, 전력 측정부 1,2(822,823)로 입력신호를 보내준다. 전력 예측부1(822)는 SIG1신호가 인가될 때의 전력값을 측정하고, 전력 측정부2(822)는 SIG2신호가 인가될 때의 전력값을 측정한다.
전력 예측부(830)의 외삽 계산부(834)는 신호 예측 알고리즘인 외삽(extrapolation)의 알고리즘에 의한 계산을 수행하는 블록으로 구성될 수 있다.
정규화부(Normalization)(840)는 저전력 제한블록(841), 먹스(842), 나눗셈 블록(843), sqrt 계산부(844)를 포함하여 구성될 수 있다. 저전력 제한 블록(841)은 너무 작은 입력 값일 때는 하드웨어의 제한 상 나눗셈의 기능을 수행할 수 없으므로 그 동작의 제한을 주기 위한 기능을 한다. 먹스(842)는 DAGC2부(270)의 출력이 적용되는 시점을 지정하는 EN_AGC1가 1이 되면 전력 예측값을 출력한다. 예측한 전력 값과 BB 모뎀(150)에서 요구하는 신호의 전력 레벨값 Ref_lev을 나눗셈 블록(843)을 통해 정규화시키고, sqrt 계산부(844)에서 전력을 전압 값으로 변경하여 DVGA2(850)의 입력으로 전달한다.
DVGA2(850)는 곱셈기(851,852)로 구성되며, 다중 대역의 FIR2필터(260) 출력을 모뎀에서 요구하는 신호의 크기로 맞춰주는 정규화된 이득값과 곱해 출력한다.
이하 본 발명에 따른 실시예를 도 1 내지 도 11 및 여기에 표시된 참조부호를 이용하여 설명한다.
실시예 1
본 발명에 따른 일 실시예로서 디지털 수신기가 제공될 수 있다.
이 디지털 수신기는 안테나(100)를 통과한 RF(Radio Frequency) 아날로그 신호를 디지털신호로 변환하는 ADC(Analog-to-Digital Converter)(130), ADC(130)의 출력신호의 중심주파수를 DC로 변환하는 디지털 믹서(210)를 포함하는 디지털 프론트 엔드(140), 및 디지털 프론트 엔드(140)의 출력신호를 입력받아 복조하는 모뎀(150)을 포함할 수 있다. 안테나(100)와 ADC(130) 사이에는 RF 아날로그 신호를 처리하는 RF 처리부(110) 및 RF 아날로그 신호의 이득을 자동으로 조절하는 AGC부(120)가 더 포함될 수 있다.
디지털 프론트 엔드(140)에 포함된 디지털 믹서(210)에 입력되는 클럭 레이트는 ADC(130) 출력의 샘플링 레이트와 동일할 수 있다.
이때, 디지털 믹서(210)는, ADC(130)의 출력신호를 정위상(In-phase) 신호 및 수직위상(Quadrature-phase) 신호로 분리하는 데에 사용되는 수치제어 발진기(330) 및 곱셈기(310, 320)를 포함할 수 있다.
이때, 디지털 프론트 엔드(140)는, 모뎀(150)이 처리 가능한 SNR(Signal-to-Noise Ratio)을 갖는 신호를 제공하기 위하여 ADC(130)의 출력신호의 잡음을 제거하도록 되어 있는 DFE 필터(220)를 포함할 수 있다.
이때, DFE 필터(220)는 ADC130)의 출력신호의 샘플링 레이트를 모뎀(150)의 샘플링 레이트로 변환하도록 되어 있을 수 있다.
이때, DFE 필터(220)는 DFE 필터(220)에 입력된 신호를 데시메이션(decimation)하도록 되어있을 수 있다.
이때, DFE 필터(220)는, CIC(Cascated Integrator Comb) 필터(230), 제1 FIR(Finite Impulse Response) 필터(240), 샘플 레이트 변환부(250), 제2 FIR 필터(260) 및 디지털 자동이득조정부(270)를 포함하며, 디지털 믹서(210)의 출력은 CIC 필터(230), 제1 FIR 필터(240), 샘플 레이트 변환부(250), 제2 FIR 필터(260) 및 디지털 자동이득조정부(270)를 순차적으로 통과하여 출력될 수 있다.
이때, 디지털 자동이득조정부(270)는 제어신호 발생부(810), 전력 검출부(820), 외삽(extrapolation) 계산부(830), 정규화부(840) 및 가변이득증폭기(DVGA)(850)를 포함하며, 피드-포워드(feed-forward) 구조를 가질 수 있다.
이때, CIC 필터(230)는, M개의 서브(sub)-CICM 필터들(320, 330, 340, 350) 및 멀티플렉서(multiplexer)(310)를 포함하며, 멀티플렉서(310)는 M개의 서브-CICM 필터들(320, 330, 340, 350)의 출력들을 입력으로 받으며, M개의 서브-CICM 필터(320, 330, 340, 350) 중 k번째 서브-CICM 필터는 (k-1)번째 서브-CICM 필터의 출력을 입력으로 받으며, M은 1 이상의 정수이고, k는 2 이상 M 이하의 정수일 수 있다.
이때, M개의 서브-CICM 필터들(320, 330, 340, 350) 중 적어도 하나의 서브-CICM 필터(320)는, 상술한 식 (1)의 함수를 수행하는 서브-필터(sub-filter)(410), 디지털 자동이득조정부(480) 및 다운 샘플러(down sampler)(490)를 포함하며, 적어도 하나 이상의 서브-CICM 필터(320)에 입력된 신호는 서브-필터(410), 디지털 자동이득조정부(480) 및 다운 샘플러(490)를 순차적으로 통과하여 출력될 수 있다.
이때, 서브-필터(410)는 N개의 기능블록(420, 430, 440)으로 구성되며, N개의 기능블록(420, 430, 440)의 각각은 덧셈기(421, 420)와 지연기(delay block)(422, 423)를 사용하여 적분 및 미분 기능을 수행하도록 되어 있을 수 있다.
이때, 서브-필터(410)는 N개의 기능블록(420, 430, 440)으로 구성되며, N개의 기능블록(420, 430, 440)의 각각은 캐스캐이드 형태로 연결되어 있는 L개의 지연블록(451, 452, 453) 및 L개의 지연블록(451, 452, 453)의 출력을 더해주는 덧셈기(454)를 포함할 수 있다.
실시예 2
본 발명에 따른 다른 실시예로서 무선주파수 아날로그 신호를 복조하는 방법이 제공될 수 있다.
이 방법은 무선주파수 아날로그 신호를 디지털 신호로 변환하는 제1 단계, 디지털 신호의 중심 주파수를 DC로 변환하여 정위상(In-phase) 신호 및 직교위상(Quadrature-phase) 신호로 분리하는 제2 단계, 및 정위상 신호 및 직교위상 신호를 처리하여 복조하는 제3 단계를 포함할 수 있다. 제1 단계는 안테나(100), RF 처리부(110), AGC부(120), 및 ADC(130) 중 하나 이상을 이용하여 수행할 수 있다. 제2 단계는 디지털 믹서(210)에 의해 수행될 수 있다. 제3 단계는 DFE 필터(220) 및 모뎀(150)에 의해 수행될 수 있다.
이와 다르게, 제2 단계는 디지털 프론트 엔드(140)에 의해 수행되고, 제3 단계는 모뎀(150)에 의해 수행될 수 있다.
100: 안테나 110: RF 처리부
120: 자동이득조정부 130: 아날로그 디지털 변환기(ADC)
140: 디지털 프론트 엔드 150: 모뎀
210: 디지털 믹서 220: DFE 필터
270: 디지털 자동이득조정부

Claims (15)

  1. RF(Radio Frequency) 아날로그 신호를 디지털신호로 변환하는 ADC(Analog-to-Digital Converter);
    상기 ADC의 출력신호의 중심주파수를 DC로 변환하는 디지털 믹서와 디지털 자동 이득 제어를 통해 다중 밴드의 신호를 만족시키는 필터를 포함하는 디지털 프론트 엔드; 및
    상기 디지털 프론트 엔드의 출력신호를 입력받아 복조하는 모뎀을 포함하는 이동통신을 위한 디지털 수신기.
  2. 제1항에 있어서, 상기 디지털 믹서에 입력되는 클럭 레이트는 상기 ADC 출력의 샘플링 레이트와 동일한 것을 특징으로 하는 이동통신을 위한 디지털 수신기.
  3. 제1항에 있어서,
    상기 디지털 믹서는, 상기 ADC의 출력신호를 정위상(In-phase) 신호 및 수직위상(Quadrature-phase) 신호로 분리하는 데에 사용되는 수치제어 발진기 및 곱셈기를 포함하는 이동통신을 위한 디지털 수신기.
  4. 제1항에 있어서,
    상기 디지털 프론트 엔드는, 상기 모뎀이 처리 가능한 SNR(Signal-to-Noise Ratio)을 갖는 신호를 제공하기 위하여 상기 ADC의 출력신호의 잡음을 제거하도록 되어 있는 디지털 프론트 엔드 필터를 포함하는 이동통신을 위한 디지털 수신기.
  5. 제4항에 있어서, 상기 디지털 프론트 엔드 필터는 CIC(Cascated Integrator Comb) 필터, 제1 FIR(Finite Impulse Response) 필터, 샘플 레이트 변환부, 제2 FIR 필터, 및 디지털 자동이득조정부를 포함하며, 상기 디지털 믹서의 출력은 상기 CIC 필터, 상기 제1 FIR 필터, 상기 샘플 레이트 변환부, 상기 제2 FIR 필터 및 상기 디지털 자동이득조정부를 순차적으로 통과하여 출력되는 이동통신을 위한 디지털 수신기.
  6. 제5항에 있어서, 상기 디지털 자동 이득 제어부는 다중 대역 신호 또는 간섭 신호로 인해 생긴 신호 크기의 변동에 대응하기 위해 상기 디지털 엔드 필터 출력의 유효 비트를 찾도록 되어 있는 이동통신을 위한 디지털 수신기.
  7. 제4에 있어서,
    상기 디지털 프론트 엔드 필터는 상기 ADC의 출력신호의 샘플링 레이트를 상기 모뎀의 샘플링 레이트로 변환하도록 되어 있는 이동통신을 위한 디지털 수신기.
  8. 제4항에 있어서,
    상기 디지털 프론트 엔드 필터는 상기 디지털 프론트 엔드 필터에 입력된 신호를 데시메이션(decimation)하도록 되어있는 이동통신을 위한 디지털 수신기.
  9. 제5항에 있어서, 상기 CIC 필터는 먹스(multiplexer) 및 복수 개의 서브 CIC 필터를 포함하는 이동통신을 위한 디지털 수신기.
  10. 제5항에 있어서,
    상기 디지털 자동이득조정부는 제어신호 발생부, 전력 검출부, 전력 예측부, 정규화부 및 가변이득증폭기(DVGA)를 포함하며, 피드-포워드(feed-forward) 구조를 갖는 이동통신을 위한 디지털 수신기.
  11. 제5항에 있어서,
    상기 CIC 필터는, M개의 서브(sub)-CICM 필터들 및 멀티플렉서(multiplexer)를 포함하며,
    상기 멀티플렉서는 상기 M개의 서브-CICM 필터들의 출력들을 입력으로 받으며,
    상기 M개의 서브-CICM 필터 중 k번째 서브-CICM 필터는 (k-1)번째 서브-CICM 필터의 출력을 입력으로 받으며,
    M은 1 이상의 정수이고, k는 2 이상 M 이하의 정수인, 이동통신을 위한 디지털 수신기.
  12. 제11항에 있어서,
    상기 M개의 서브-CICM 필터들 중 적어도 하나의 서브-CICM 필터는,
    Figure pat00003
    의 함수를 수행하는 서브-필터(sub-filter), 디지털 자동이득조정부 및 다운 샘플러(down sampler)를 포함하며,
    상기 적어도 하나 이상의 서브-CICM 필터에 입력된 신호는 상기 서브-필터, 디지털 자동이득조정부 및 다운 샘플러를 순차적으로 통과하여 출력되는, 이동통신을 위한 디지털 수신기.
  13. 제12항에 있어서,
    상기 서브-필터는 N개의 기능블록으로 구성되며, 상기 N개의 기능블록의 각각은 덧셈기와 지연기(delay block)를 사용하여 적분 및 미분 기능을 수행하도록 되어 있는 이동통신을 위한 디지털 수신기.
  14. 제12항에 있어서,
    상기 서브-필터는 N개의 기능블록으로 구성되며, 상기 N개의 기능블록의 각각은 캐스캐이드 형태로 연결되어 있는 L개의 지연블록 및 상기 L개의 지연블록의 출력을 더해주는 덧셈기를 포함하는 이동통신을 위한 디지털 수신기.
  15. 무선주파수 아날로그 신호를 디지털 신호로 변환하는 단계;
    상기 디지털 신호의 중심 주파수를 DC로 변환하여 정위상(In-phase) 신호 및 직교위상(Quadrature-phase) 신호로 분리하는 단계; 및
    상기 정위상 신호 및 상기 직교위상 신호를 디지털 자동 이득 제어 기능을 갖는 디지털 프론트 엔드 필터를 통과시켜 필터링한 후 복조하는 단계를 포함하는 것을 특징으로 하는 이동통신을 위한 디지털 수신기의 동작 방법.












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