KR100999754B1 - 반도체장치 및 그 제조방법 - Google Patents

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이케나가치카오
시마자키유
마스다마사치카
호소카와가즈히토
오케유이다쿠지
요시카와게이스케
이케무라가즈히로
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니토 덴코 가부시키가이샤
다이니폰 인사츠 가부시키가이샤
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Abstract

반도체장치의 제조방법은 접착시트(50)에서의 접착제층 상에 부분적으로 복수의 도전부(20)를 형성하는 기판작성공정과, 반도체소자(10)를 전극이 형성되어 있지 않은 측이 접착시트(50)측으로 되도록 상기 접착시트(50) 상에 고착하고, 복수의 도전부(20)의 상측과 반도체소자(10)의 전극(11)을 와이어(30)에 의해 전기적으로 접속하는 반도체소자 탑재공정을 구비하고 있다. 반도체소자(10)와 와이어(30)와 도전부(20)를 밀봉수지(40)로 밀봉한다. 다음에, 밀봉수지(40)로부터 접착시트(50)를 분리한다. 이에 따라, 도전부(20)가 소직경부(20b)와 소직경부(20b)로부터 튀어나온 장출(張出)부분(20a)을 갖는 형상으로 되어, 도전부(20)와 밀봉수지(40)의 접합강도를 높게 한다.

Description

반도체장치 및 그 제조방법{SEMICONDUCTOR APPARATUS AND MANUFACTURING METHOD THEREOF}
도 1은 본 발명에 따른 반도체장치의 1예를 나타내는 개략구성도,
도 2는 본 발명에 따른 반도체장치의 다른 예를 나타내는 개략구성도,
도 3의 (a) 내지 도 3의 (d)는 도 1에 나타낸 반도체장치의 제조방법을 나타내는 공정도,
도 4는 도 3의 공정으로 도전부를 형성한 시점에서의 접착시트의 평면도를 모식적으로 나타낸 설명예,
도 5의 (a) 내지 도 5의 (e)는 기판작성의 순서를 나타내는 공정도,
도 6의 (a), 도 6의 (b)는 본 발명의 반도체장치의 제조방법의 기판작성공정에서 접착시트에 도전부를 형성한 상태의 상면도,
도 7의 (a), 도 7의 (b)는 리드리스구조를 한 종래의 반도체장치의 1예를 나타낸 설명도,
도 8의 (a), 도 8의 (b)는 리드리스구조를 한 종래의 반도체장치의 다른 예를 나타낸 설명도이다.
본 발명은 표면실장형의 반도체장치의 기술분야에 속하고, 상세하게는 리드리스구조를 한 표면실장형의 반도체장치 및 그 제조방법에 관한 것이다.
일반적으로, 반도체장치는 그 구성부재 중 하나로 금속제의 리드프레임을 이용하지만, 다핀화(多pin化)를 실현하기 위해서는, 리드프레임에서의 리드의 피치를 미세화하는 것이 요구된다. 그런데, 이에 따라 리드 자체의 폭을 작게 하면, 리드의 강도가 저하되어, 리드의 휨 등에 의한 단락현상이 발생해버린다. 따라서, 리드의 피치를 확보하기 위해 패키지를 대형화하는 것이 부득이 했었다. 이와 같이, 리드프레임을 이용한 반도체장치는 패키지 사이즈가 크면서 두껍게 된다. 이에 따라, 리드프레임의 영향이 없는, 소위 리드리스구조를 한 표면실장형의 반도체장치가 제안되고 있다(예컨대, 특허문헌1, 특허문헌2 참조).
[특허문헌1] 일본국 특허공개평9-252014호 공보
[특허문헌2] 일본국 특허공개 2001-210743호 공보
특허문헌1에 기재된 반도체장치를 도 7의 (a), 도 7의 (b)에 나타낸다. 이 반도체장치의 제조방법은, 우선 기재(101)에 금속박을 붙이고, 소정 부분에 금속박을 남기도록 해당 금속박의 에칭을 행한 후, 반도체소자(102)와 동등한 크기를 갖는 금속박(103a; 다이패드) 상에 접착제(104)를 이용해서 반도체소자(102)를 고착한다. 더욱이, 와이어(105)에 의해 반도체소자(102)와 금속박(103b)의 전기적 접속을 행하고, 금형을 이용해서 밀봉수지(106)로 트랜스퍼몰드한다(도 7의 (a)). 마지막으로, 성형된 밀봉수지(106)를 기재(101)로부터 분리함으로써 반도체소자를 패키지로서 완성하고 있다(도 7의 (b)). 그러나, 이 제조방법에 의해 얻어지는 반도체장치는 반도체소자(102)에 접착제(104) 및 금속박(103a; 다이패드)이 부수적으로 존재하고 있기 때문에, 작고 얇은 반도체장치를 요망하는 입장에서는 아직 문제가 남는다.
또한, 특허문헌1에 기재된 제조방법에서는, 금속박의 에칭공정 및 밀봉수지의 몰드공정에서 기재와 금속박이 충분히 밀착하고 있는 것이 요구되는 한편, 몰드공정 후는 기재와 밀봉수지, 기재와 금속박은 용이하게 분리할 수 있는 것이 요구된다. 이와 같이, 기재와 금속박은 밀착특성에서 상반되는 특성이 요구된다. 즉, 에칭에 사용하는 약품에 대해서는 내구성이 요구되어, 몰드공정에서의 고온 하 및 밀봉수지가 금형 내를 흐를 때에 가해지는 압력 하에 있어서는, 반도체소자가 엇갈리는 일이 없는 내구성이 필요함에도 불구하고, 몰드 후에는 기재와 밀봉수지, 기재와 금속박을 용이하게 분리할 수 있는 것이 요구된다. 그런데, 기재로서 예시되는 테프론(등록상표)재료, 실리콘재료 혹은 테프론(등록상표) 코팅한 금속 등에서는 이와 같은 밀착특성을 도저히 만족시킬 수 없다.
특허문헌2에 기재된 반도체장치를 도 8의 (a) 및 도 8의 (b)에 나타낸다. 이 반도체장치는 다음의 방법에 의해 제조된다. 우선, 기재로 되는 금속판에 박둑판 눈금 형상의 凹도랑(201a)을 형성한 금속판(201)을 얻는다. 다음에, 반도체소자(202)를 접착제(203)로 금속판(201)에 고착하고, 그 후에 설계상 필요한 장소에 와이어본딩해서 와이어(204)를 형성하며, 밀봉수지(205)로 트랜스퍼몰드한다(도 8의 (a)). 다음에, 금속판(201) 및 접착제(203)를 연마하고, 나아가서 설계에 입각한 치수로 밀봉수지(205)와 함께 금속판(201)을 절단해서 반도체장치를 얻는다(도 8의 (b)). 그러나, 이 제조방법에 있어서도, 얻어지는 반도체장치는 반도체소자(202)의 아래에 접착제층(203)이나 금속판(201)이 부수적으로 존재하기 때문에 산업계에서 요망되고 있는 박형화의 반도체장치의 요망에 대해서는 어려운 점이 있었다.
이와 같이, 종래의 제조방법에서는 박형화한 반도체장치를 얻는 것은 곤란했다. 그 때문에, 박형화한 반도체장치를 얻기 위해서는 반도체소자(칩) 자체를 얇게 연마할 필요가 있는바, 그 제조공정에 있어서 반도체소자에 금이 가거나 파편이 발생하기 쉬워, 비용상승으로 연결되고 있었다. 또한, 접착제 등을 사용하므로, 여분의 공정 및 여분의 재료가 필요하여, 이 또한 비용상승의 원인으로 되고 있었다.
본 발명은 이와 같은 문제점을 감안해서 이루어진 것으로, 그 목적으로 하는 것은 저비용으로 박형화가 가능한 리드리스(leadless)구조이고, 게다가 강도면에서도 우수한 표면실장형의 반도체장치 및 그 제조방법을 제공함에 있다.
본 발명은, 반도체소자와, 반도체소자에 와이어에 의해 연결된 복수의 도전부 및, 반도체소자와 와이어와 도전부를 밀봉하는 밀봉수지를 구비하고, 반도체소자 및 도전부의 이면이 바깥쪽으로 노출됨과 더불어 도전부가 소직경부와 소직경부로부터 튀어나온 장출부를 갖는 것을 특징으로 하는 반도체장치이다.
본 발명은, 도전부의 장출부가 소직경부보다 밀봉수지 안쪽에 설치되어 있는 것을 특징으로 하는 반도체장치이다.
본 발명은, 도전부가 소직경부와 소직경부의 양측에 설치된 1쌍의 장출부를 갖는 것을 특징으로 하는 반도체장치이다.
본 발명은, 기재층과 접착제층을 갖는 접착시트를 준비하는 공정과, 접착시트의 접착제층 상에 복수의 도전부를 설치하는 공정, 접착시트의 접착제층 상에 반도체소자를 설치함과 더불어 각 도전부와 반도체소자를 와이어로 연결하는 공정, 접착시트의 접착제층 상에 밀봉수지를 설치해서 이 밀봉수지에 의해 반도체소자와 각 도전부 및 와이어를 밀봉하는 공정, 밀봉수지로부터 접착시트를 분리하는 공정 및, 밀봉수지를 반도체소자마다 절단하는 공정을 구비하고, 접착시트의 접착제층 상에 도전부를 설치하는 공정이 금속박의 적어도 한쪽 면에 니켈도금층과 귀금속도금층을 겹쳐서 설치하는 공정과, 니켈도금층과 귀금속도금층을 갖는 금속박을 접착시트의 접착제층 상에 설치하는 공정과, 니켈도금층과 귀금속도금층을 레지스트로서 금속박을 에칭해서 금속박으로 이루어지는 소직경부와, 니켈도금층 및 귀금속도금층으로 이루어져 소직경부로부터 튀어나온 장출부를 갖는 도전부를 형성하는 공정을 갖추고 있는 것을 특징으로 하는 반도체장치의 제조방법이다.
본 발명은, 도전부를 설치하는 공정에 있어서, 금속박의 양면에 니켈도금층과 귀금속도금층을 겹쳐서 설치함으로써 금속박으로 이루어지는 소직경부와, 니켈도금층 및 귀금속도금층으로 이루어지고 소직경부의 양측에 위치하는 1쌍의 장출부를 갖는 도전부를 형성하는 것을 특징으로 하는 반도체장치의 제조방법이다.
본 발명은, 도전부를 설치하는 공정이 금속박을 에칭해서 도전부를 형성한 후, 프레스가공에 의해 접착시트의 외형을 가공하는 공정을 더 갖춘 것을 특징으로 하는 반도체장치의 제조방법이다.
본 발명은, 금속박이 동 또는 동합금으로 이루어지고 그 두께가 0.01~0.1mm인 것을 특징으로 하는 반도체장치의 제조방법이다.
본 발명은, 귀금속도금층이 적어도 Au, Ag, Pd 중 어느 하나의 귀금속을 갖는 것을 특징으로 하는 반도체장치의 제조방법이다.
본 발명은, 접착시트에서의 기재층의 200℃에서의 탄성률이 1.0GPa 이상이면서 접착제층의 200℃에서의 탄성률이 0.1MPa 이상인 것을 특징으로 하는 반도체장치의 제조방법이다.
본 발명은, 접착시트에서의 접착제층이 열경화형 접착제로 이루어지고, 100~150℃에서의 경화 전의 탄성률이 0.1MPa 이하이며, 200℃에서의 경화 후의 탄성률이 0.1MPa 이상인 것을 특징으로 하는 반도체장치의 제조방법이다.
본 발명은, 열경화형 접착제가, 에폭시수지, 에폭시경화제, 탄성체를 필수성분으로 함유하는 것을 특징으로 하는 반도체장치의 제조방법이다.
본 발명은, 접착시트에서의 접착제층의 도전부에 대한 접착력이 0.1~15N/20mm인 것을 특징으로 하는 반도체장치의 제조방법이다.
발명을 실시하기 위한 최적의 형태
이하, 본 발명의 실시형태에 대해서 도면을 참조하면서 상세히 설명한다.
도 1은 본 발명에 따른 반도체장치의 1예를 나타내는 개략구성도이고, 반도체장치는 반도체소자(10)와 반도체소자(10)에 와이어(30)에 의해 연결된 복수의 도전부(20), 반도체소자(10), 와이어(30) 및 도전부(20)를 밀봉하는 밀봉수지(40)를 구비하고 있다. 반도체소자(10)는 복수의 도전부(20)와 전기적으로 접속하기 위해 반도체소자(10)의 상측에 있는 전극(11)이 도전부(20)의 상측과 각각 와이어(30)로 접속되어 있고, 반도체소자(10)와 와이어(30)와 도전부(20)가 외부환경으로부터 보호하기 위해 밀봉수지(40)로 밀봉되어 있다. 그리고, 반도체소자(10)의 전극(11)이 형성되어 있지 않은 하측 이면과 도전부(20)의 와이어(30)에 접속되어 있지 않은 하측 이면이 밀봉수지(40)와 동일면 상에 위치한 상태에서 밀봉수지(40)의 이면으로부터 바깥쪽으로 노출하고 있다. 더욱이, 도전부(20)는 소직경부(20b)와 소직경부(20b)의 양측에 설치되어 소직경부(20b)로부터 바깥쪽으로 튀어나온 1쌍의 장출부(20a)를 갖고 있다. 이 중, 위쪽의 장출부(20a)는 소직경부(20b)보다 밀봉수지(40)의 안쪽에 위치하고 있다. 이와 같이, 도시의 반도체장치는 반도체소자(10)의 하면과 도전부(20)의 하면이 밀봉수지(40)의 표면으로 노출하는 구조로, 다이패드나 반도체소자 고착용의 접착제층을 갖지 않는 리드리스구조로 되어 있다. 게다가, 도전부(20)의 장출부분(20a)이 밀봉수지(40) 중에서 앵커효과를 발휘하므로, 도전부(20)와 밀봉수지(40)의 접합강도가 높게 되어 있다. 또한, 소직경부(20b)의 외경은 위쪽의 장출부(20a)측으로부터 아래쪽의 장출부(20a)측까지 일정하게 되어 있지만, 이 소직경부(20b)의 외경을 위쪽의 장출부(20a)측에서 최소로 하고, 아래쪽의 장출부(20a)측으로 향해서 서서히 확대시켜도 좋다.
도 2는 본 발명에 따른 반도체장치의 다른 예를 나타내는 개략구성도이고, 이 도 2에 나타낸 반도체장치는 도전부(20)가 소직경부(20b)와 소직경부(20b)의 상측의 기능면에만 설치된 장출부분(20a)을 갖는 형상을 하고 있는 점을 제외하면 도 1의 것과 마찬가지의 리드리스구조를 하고 있다. 이 반도체장치에 있어서도, 도전부(20)의 장출부분(20a)이 밀봉수지(40) 중에서 앵커효과를 발휘한다.
종래의 반도체장치에서는 다이패드의 두께가 약 100~200㎛, 반도체소자 고착용의 접착제층의 두께는 약 10~50㎛이다. 그 때문에, 본 발명에 따른 반도체장치에 의하면, 반도체소자의 두께 및 반도체소자 위를 덮는 밀봉수지의 두께가 동일한 경우에는, 다이패드 및 접착제층이 불필요하므로, 두께 110~250㎛의 박형화가 가능하게 된다.
도 3은 도 1에 나타낸 반도체장치의 제조방법을 나타낸 공정도로서, 동 도면에 의해 이하에 제조의 순서를 설명한다.
우선, 도 3의 (a)에 나타낸 바와 같이, 기재층(51) 및 접착제층(52)을 갖는 접착시트(50)를 준비하고, 이 접착시트(50)에서의 접착제층(52) 상에 부분적으로 복수의 도전부(20)를 형성해서 기판을 제작한다. 도시한 바와 같이, 도전부(20)는 소직경부(20b), 소직경부(20b)의 상하에 각각 설치된 장출부(20a)를 갖고 있지만 이 도전부(20)를 형성하는 기판작성공정에 대해서는 후술한다.
도전부(20)를 형성한 시점에서의 접착시트(50), 즉 기판의 평면도를 모식적으로 나타낸 것이 도 4이다. 반도체소자(10)의 전극 수에 대응한 도전부(20)가 접착시트(50) 상에 복수개 형성되어 있지만, 복수개의 도전부(20)는 전부 전기적으로 독립하고 있다.
다음에, 도 3의 (b)에 나타낸 바와 같이, 전극(11)이 형성되어 있는 반도체소자(10)를 전극이 형성되어 있지 않은 측이 접착시트(50)측으로 되도록 접착시트(50) 상의 소정위치에 접착제층(52)에 의해 고착하고, 복수의 도전부(20)와 반도체소자(10)의 전극(11)을 와이어(30)에 의해 전기적으로 접속한다. 한편, 반도체소자(10)의 칩사이즈가 작아서 접착시트(50)에 의한 고착력이 불충분한 경우는, 은페이스트, 다이어태칭필름(die-attaching film) 등의 시판의 다이어태치재료로 반도체소자(10)를 접착시트(50) 상에 견고하게 고착하도록 해도 관계없다. 이 경우에도, 다이패드는 불필요하기 때문에, 종래의 반도체장치와 비교해서 두께 100~200㎛의 박형화가 가능하다.
다음에, 도 3의 (c)에 나타낸 바와 같이 반도체소자(10)와 와이어(30)와 도전부(20)를 밀봉수지(40)로 밀봉해서 접착시트(50) 상에 반도체장치를 형성한다. 밀봉수지(40)에 의한 밀봉은 통상의 트랜스퍼몰드법에 의해 금형을 이용해서 행한다. 또한, 몰드 후에는 필요에 따라서 밀봉수지(40)의 후경화가열을 행하도록 한다. 후경화가열은 후술하는 접착시트(50)의 분리 전이어도 후이어도 관계없다. 이어서, 도 3의 (d)에 나타낸 바와 같이, 반도체장치(10)로부터 접착시트(50)를 분리해서 도 1에 나타낸 반도체장치를 얻는다.
상기 기판작성공정, 즉 접착시트(50)에서의 접착제층(52) 상에 부분적으로 도전부(20)를 형성하는 순서를 도 5에 나타낸다. 이 공정을 설명하면 다음과 같다.
도전부(20)의 소재로서는 동 또는 동합금으로 이루어진 금속박(60)을 준비한다. 이 금속박(60)으로서는 강도의 관점으로부터 두께가 0.01~0.1mm의 것을 사용한다. 그리고, 우선 금속박(60)의 양면에 드라이필름레지스트(61)를 붙이고, 도 5의 (a)에 나타낸 바와 같이 포토리소그래피법에 의해 도전부(20)의 형상과는 반대 패턴으로 금속박(60)의 양면의 드라이필름 레지스트(61)를 각각 패터닝한다.
다음에, 도 5의 (b)에 나타낸 바와 같이, 드라이필름 레지스트(61)를 마스크로 해서 동의 확산배리어층(62)으로서의 니켈도금과, 귀금속도금층(63)을 도전부의 형상으로 부분 도금한다. 다음에, 도 5의 (c)에 나타낸 바와 같이 드라이필름 레지스트(61)를 제거한다. 여기서, 귀금속도금층(63)에 이용하는 귀금속으로서는 적어도 Au, Ag, Pd 중의 어느 하나로 한다.
이어서, 도 5의 (d)에 나타낸 바와 같이, 확산배리어층(62)과 귀금속도금층(63)이 형성된 금속박(60)을 접착시트(50)의 접착제층(52)측에 붙인다. 다음에, 이와 같이 붙인 상태에서 도 5의 (e)에 나타낸 바와 같이 귀금속도금층(63)을 레지스트로 해서 금속박(60)을 에칭하여 도전부(20)를 독립시키고, 더욱이 프레스가공에 의해 접착시트(50)의 외형가공을 행한다. 그리고, 귀금속도금층(63)을 레지스트로 해서 금속박(60)을 에칭하여 도전부(20)를 독립시킨다. 이 에칭공정에서 금속박(60)의 측면도 에칭함으로써 금속박(60)으로 이루어지는 소직경부(20b)와 이 소직경부(20b)의 상하에 귀금속과 니켈로 이루어지는 장출부분(20a)을 설치한다.
이와 같이, 도 5의 (a) 내지 도 5의 (e)의 공정도에서는 소직경부(20b)와 이 소직경부(20b)의 상하 양면에 설치된 장출부분(20a)을 갖는 타입의 도전부(20)를 형성한다. 도 2에 나타낸 반도체장치와 같이, 금속박(60)으로 이루어지는 소직경부(20b)와 이 소직경부(20b)의 기능면에만 설치된 장출부분(20)을 갖는 도전부(20)를 형성하는 경우는, 금속박(60)의 기능면에만 확산배리어층(62)과 귀금속도금층(63)을 실시하고, 도금되지 않은 측의 면에서 금속박(60)을 접착시트(50)에 붙인다. 이와 같이 붙인 상태에서 금속박(60)의 에칭을 행하도록 함으로써 소직경부(20b)와 이 소직경부(20b)의 기능면에만 설치된 장출부분(20a)을 갖는 도전부(20)를 독립시킬 수 있다.
또한, 본 발명의 반도체장치의 제조방법은 반도체장치를 복수개 합쳐서 제조하는 것이 실용적이다. 도 6에 그 예를 나타낸다. 도 6의 (a)는 접착시트(50)의 평면도를 모식적으로 나타낸 설명도이고, 접착시트(50)의 상면에는 하나의 반도체소자를 고착하는 영역(71)과 그 주위에 형성된 도전부(20)를 하나의 블록(70)으로서 표시하고, 그 블록(70)이 바둑판 눈금 형상으로 다수 형성되어 있다. 한편, 도 6의 (b)는 하나의 블록(70)의 확대도이고, 반도체소자고착영역(71)의 주위에 도전부(20)가 필요한 수만큼 형성되어 있다.
도 6의 (a)에서, 예컨대 접착시트(50)의 폭(W)이 500mm폭이고, 소정의 공정을 거쳐서 접착시트(50) 상에 복수개의 블록(70)이 형성되며, 연속적으로 롤에 감긴 기재가 제작된다. 이와 같이 해서 얻어진 폭 500mm의 접착시트(50)는 다음의 반도체소자 탑재공정 및 수지밀봉공정에 필요한 블록 수로 되도록 적절히 절단된다. 이와 같이 복수개의 반도체소자를 일괄해서 수지밀봉하는 경우에는, 수지밀봉 후에 접착시트를 분리하고 나서 다이서커트 또는 펀칭으로 소정 치수로 절단해서 개개로 나누눔으로써 반도체장치를 얻는다.
본 발명의 반도체장치의 제조방법에 이용하는 접착시트(50)는 수지밀봉공정이 완료할 때까지 반도체소자(10)나 도전부(20)를 확실하게 고착하면서 반도체장치로부터 분리할 때에는 용이하게 박리할 수 있는 것이 바람직하다. 이와 같은 접착시트(50)는 상기한 바와 같이, 기재층(51)과 접착제층(52)을 갖는다. 기재층(51)의 두께는, 특별히 제한되지 않지만, 통상 12~200㎛ 정도, 바람직하게는 50~150㎛이다. 또한, 접착제층의 두께는 특별히 제한되지 않지만, 통상 1~50㎛정도, 바람직하게는 5~20㎛이다.
또한, 접착시트(50)로서는 그 기재층(51)의 200℃에서의 탄성률이 1.0GPa 이상이면서 접착제층(52)의 200℃에서의 탄성률이 0.1MPa 이상인 것을 이용하는 것이 바람직하다.
와이어본딩 등이 실시되는 반도체소자 탑재공정에서는, 온도는 대략 150~200℃ 정도의 온도조건에 놓여진다. 그 때문에, 접착시트(50)의 기재층(51) 및 접착제층(52)에는 이에 견딜 수 있는 내열성이 요구된다. 이러한 관점으로부터, 기재층(51)으로서는 200℃에서의 탄성률이 1.0GPa 이상, 바람직하게는 10GPa 이상의 것이 알맞게 이용된다. 기재층(51)의 탄성률은, 통상 1.0GPa~1000GPa 정도인 것이 바람직하다. 또한, 접착제층(52)으로서는 탄성률이 0.1MPa 이상, 바람직하게는 0.5MPa 이상, 더욱 바람직하게는 1MPa 이상의 것이 알맞게 이용된다. 접착제층(52)의 탄성률은, 통상 0.1~100MPa 정도인 것이 바람직하다. 이러한 탄성률의 접착제층(52)은 반도체소자 탑재공정 등에서 연화(軟化)·유동을 일으키기 어려워, 보다 안정한 결선이 가능하다. 한편, 탄성률의 측정은 상세하게는 실시예에 기재한 방법에 따른다.
접착시트(50)의 기재층(51)은 유기물이라도 무기물이라도 좋지만, 반송 시의 취급성, 몰드 시의 휨 등을 고려하면 금속박을 이용하는 것이 바람직하다. 이와 같은 금속박으로서는, SUS박, Ni박, Al박, 동박, 동합금박 등을 들 수 있지만, 저가로 입수 가능한 점 및 종류가 풍부한 점에서 동, 동합금으로부터 선택하는 것이 바람직하다. 또한, 이와 같은 기재층(51)으로 되는 금속박은 접착제층(52)과의 투묘성(投錨性)을 확보하기 위해, 편면을 거칠게 하는 처리[이하, 조화처리(粗化處理)하 칭함]를 실시한 것이 바람직하다. 조화처리의 수법으로서는, 종래 공지의 샌드브래스트 등의 물리적인 조화수법 혹은 에칭 등의 화학적인 조화수법 중 어느 것도 가능하다.
접착시트(50)의 접착제층(52)을 형성하는 접착제로서는 에폭시수지, 에폭시경화제, 탄성체를 필수성분으로서 함유하는 열경화성 접착제를 이용하는 것이 바람직하다. 열경화성 접착제의 경우, 통상 기재의 접합은 미경화의, 소위 B스테이지상태, 즉 150℃ 이하의 비교적 저온에서 접합을 행할 수 있으면서 접합 후에 경화시킴으로써 탄성율을 향상시켜 내열성을 향상시킬 수 있다.
여기서, 에폭시수지로서는 글리시질아민형 에폭시수지, 비스페놀 F형 에폭시수지, 비스페놀 A형 에폭시수지, 페놀노보락형 에폭시수지, 크레졸노보락형 에폭시수지, 비페닐형 에폭시수지, 나프탈렌형 에폭시수지, 지방족 에폭시수지, 지환족 에폭시수지, 복소환식 에폭시수지, 스피로환함유 에폭시수지, 할로겐화 에폭시수지 등을 들 수 있고, 이들을 단독 혹은 2종류 이상 혼합해서 이용할 수 있다. 에폭시 경화제로서는 각종 이미다졸계 화합물 및 그 유전체, 아민계 화합물, 디시안디아미드, 하이드라진 화합물, 페놀수지 등을 들 수 있고, 이들을 단독 혹은 2종류 이상 혼합해서 이용할 수 있다. 또한, 탄성체로서는 아크릴수지, 아크릴로니트릴 부타디엔공중합체, 페녹시수지, 폴리아미드수지 등을 들 수 있고, 이들을 단독 혹은 2종류 이상 혼합해서 이용할 수 있다.
또한, 접착제층(52)의 도전부(20)에 대한 접착력은 0.1~0.5N/20mm인 것이 바람직하다. 나아가서 접착제층(52)의 도전부(20)에 대한 접착력은 0.3~15N/20mm인 것이 바람직하다. 여기서, 접착제층(52)의 접착력은 도전부(20)의 크기에 의해서 상기 범위 내에서 적절히 선택할 수 있다. 즉, 도전부(20)의 사이즈가 큰 경우는 접착력은 비교적 작게, 도전부(20)의 사이즈가 작은 경우는 접착력은 크게 설정하는 것이 바람직하다. 이 접착력을 갖는 접착시트(50)는 적당한 접착력을 갖고, 기판작성공정~반도체소자 탑재공정에서는 접착제층(52)에 고착한 도전부(20)의 어긋남이 일어나기 어렵다. 또한, 시트분리공정에서는 밀봉수지(40)로부터의 접착시트(50)의 분리성이 양호하여 반도체장치로의 손상을 작게 할 수 있다. 한편, 접착력의 측정은 상세하게는 실시예에 기재된 방법에 따른다.
또한, 접착시트(50)에는 필요에 따라서 정전방지기능을 부여할 수 있다. 접착시트(50)에 정전방지기능을 부여하는 방법으로는, 기재층(51), 접착제층(52)에 대전방지제, 도전성 필라를 혼합하는 방법이 있다. 또한, 기재층(51)과 접착제층(52)의 경계면이나, 기재층(51)의 이면에 대전방지제를 도포하는 방법이 있다. 이 정전방지기능을 부여함으로써, 접착시트를 반도체장치로부터 분리할 때에 발생하는 정전기를 억제할 수 있다.
대전방지제로서는 정전방지기능을 갖는 것이면 특별히 제한은 없다. 구체예로서는, 예컨대 아크릴계 양성(兩性), 아크릴계 카티온, 무수말레인산-스티렌계 애니온 등의 계면활성제 등을 사용할 수 있다. 대전방지층용의 재료로서는, 구체적으로는 본디프 PA(Bondip PA®), 본디프 PX, 본디프 P(코니시사 제조) 등을 들 수 있다. 또한, 도전성 필라로서는 관용의 것을 사용할 수 있고, 예컨대 Ni, Fe, Cr, Co, Al, Sb, Mo, Cu, Ag, Pt, Au 등의 금속, 이들의 합금 또는 산화물, 카본블럭 등의 카본 등을 예시할 수 있다. 이들은 단독 또는 2종류 이상 조합해서 사용할 수 있다. 도전성 필라는 가루(분말)형상, 섬유형상 중의 어느 것이어도 좋다. 그 밖에, 접착시트 중에는 노화방지제, 안료, 가소제, 충전제, 점착부여제 등의 종래 공지의 각종 첨가물을 첨가할 수 있다.
이하에, 본 발명의 반도체장치의 제조방법을 실시예를 예로 들어 보다 구체적으로 설명한다.
-실시예1-
[접착시트의 제작]
비스페놀 A형 에폭시수지(재팬 에폭시레진사 제조「에비코트 1002」) 100중량부, 아크릴로니트릴 부타디엔공중합체(니폰 제온사 제조「니폴 1072J」) 35중량부, 페놀수지(아라카와 카가쿠사 제조 「P-180」) 4중량부, (시고쿠화인사 제조 「C11Z」) 2중량부를 메틸에틸케톤 350중량부에 용해하여, 접착제 용액을 얻었다. 이를 두께 100㎛의 편면을 거칠게 처리한 동합금박(재팬 에너지사 제조 「BHY-13B-7025」)에 도포한 후, 150℃에서 3분간 건조시킴으로써 기재층(51) 상에 두께 15㎛의 접착제층(52)을 형성한 접착시트(50)를 얻었다. 이 접착시트(50)에서의 접착제층(52)의 경화 전의 100℃에서의 탄성률은 2.5×10-3Pa이고, 경화 후의 200℃에서의 탄성률은 4.3MPa이며, 접착시트에 라미네이트된 접착력 측정용 동박에 대한 접착력은 12N/20mm였다. 또한, 기재층으로서 이용된 동박의 200℃에서의 탄성률은 130GPa이었다.
[도전부의 형성]
우선, 두께 40㎛의 동박(「Olin7025」)의 양면에 드라이필름 레지스트(도쿄오카 제조 「오디루 AR 330」)를 라미네이트했다. 그리고, 그 드라이필름 레지스트를 포토리소그래피법에 의해 도전부와는 반대의 패턴으로 패터닝했다. 다음에, 패터닝된 드라이필름 레지스트를 마스크로 해서 동박의 양면에 니켈도금과 Au도금을 순차 실시한 후, 드라이필름 레지스트를 제거했다. 이어서, 니켈도금층과 Au도금층의 적층물이 부분적으로 배치된 동박을 접착시트(50)에 접착제층(52)을 매개로 해서 붙였다. 그리고, 이 붙인 상태에서 Au도금층을 레지스트로 해서 동박을 에칭하여 도전부를 독립시켰다. 이 에칭가공에 즈음해서 동박의 측면도 에칭함으로써 동박으로 이루어지는 소직경부(20b)의 상하에 Au와 니켈로 이루어지는 장출부분(20a)을 설치했다. 마지막으로, 프레스가공에 의해 접착시트(50)의 외형을 가공했다.
그리고, 도 6의 (a), 도 6의 (b)의 예(W는 500mm)에서 나타낸 바와 같은 패턴으로 접착시트(50) 상에 도전부(20)를 형성했다. 하나의 블록(70)에서의 4각형의 각 변에 16개의 도전부(20)를 형성하여, 합계 64개의 도전부(20)를 형성했다.
[반도체소자의 탑재]
실험용의 알루미늄증착 실리콘칩(10:6mm×6mm)을 상기 접착시트(50)의 접착제층(52)면(도 6의 (b)의 참조부호 71에 상당)에 고착했다. 구체적으로는, 175℃, 0.3MPa, 1초 사이의 조건에서 붙인 후, 150℃에서 1시간 건조시켜서 고착했다. 다음에, 직경 25㎛의 금와이어를 이용해서, 실리콘칩(10)의 전극(11)과 도전부(20)의 사이를 본딩했다. 와이어본드 수는 1개의 칩마다 64점이다.
1단위(4개×4개)의 10단위에 대해, 즉 알루미늄증착칩 160개에 대하여 와이어본딩을 행했다. 와이어본딩의 성공률은 100%였다. 이어서, 트랜스퍼성형에 의해 밀봉수지(니토덴코 제조「HC-100」)를 몰드했다. 수지몰드 후, 실온에서 접착시트를 박리했다. 더욱이, 175℃에서 5시간, 건조기 중에서 후경화를 행했다. 그 후, 다이서로 1블록단위로 절단하여 반도체장치를 얻었다.
이 반도체장치에 대해 소프트 X선 장치(마이크로포커스 X선 텔레비젼 투시장치: 시마즈 세이사쿠쇼 제작「SMX-100」)로 내부 관찰을 행한바, 와이어 변형이나 칩 어긋남 등이 없고, 게다가 도전부의 장출부분이 밀봉수지 내에 매립된 상태로 되어 있어 도전부와 밀봉수지의 접합강도가 높은 반도체장치가 얻어졌음을 확인했다.
또한, 와이어본딩 조건, 트랜스퍼몰드 조건, 탄성률 측정방법, 접착력 측정방법, 와이어본드 성공률에 대해서는 다음과 같다.
[와이어본딩 조건]
장치: 가부시키가이샤 신카와 제작「UTC-300BI SUPER」
초음파 주파수: 115KHz
초음파 출력시간: 15msec
초음파 출력: 120mW
본드 하중: 1018N
서치 하중: 1037N
[트랜스퍼몰드 조건]
장치: TOWA 성형기
성형온도: 175℃
시간: 90sec
크램프 압력: 200KN
트랜스퍼 스피드: 3mm/sec
트랜스퍼 압력: 5KN
[탄성률 측정방법]
기재층, 접착제층의 어느 하나
평가기구: 레오메트릭스사 제작의 점탄성 스펙트로미터「ARES」
승온속도: 5℃/min
주파수: 1Hz
측정모드: 인장모드
[접착력 측정방법]
폭 20mm, 길이 50mm의 접착시트(50)를 120℃×0.5MPa×0.5m/min의 조건에서 접착력측정용의 35㎛ 동박(재팬 에너지 제조「C7025」)에 라미네이트했다. 150℃의 열풍오븐에 1시간 방치 후, 온도 23℃, 습도 65%RH의 분위기조건에서, 인장속도 300mm/min, 180°방향으로 접착시트에 라미네이트된 접착력측정용의 35㎛ 동박을 인장하여 그 중심값을 접착강도로 했다.
이 접착력측정용의 동박은 도전부와 등가의 것이라 생각된다.
[와이어본드 성공률]
와이어본드의 풀강도(pull strength: 인장강도)를 가부시키가이샤 레스카 제작의 본딩 테스터「PTR-30」을 이용하고, 측정모드: 풀테스트, 측정 스피드: 0.5mm/sec로 측정했다. 풀강도가 0.04N 이상의 경우를 성공, 0.04N보다 작은 경우를 실패로 했다. 와이어본드 성공률은 이들의 측정결과로부터 성공의 비율을 산출한 값이다.
-실시예2-
실시예2에서 금속박으로서 18㎛의 동-니켈 합금박(재팬 에너지 제조「C7025」)을 이용한 것 이외는 실시예1과 마찬가지로 해서 반도체장치를 제조했다. 와이어본드의 성공률은 100%였다. 반도체장치의 내부 관찰을 행한바, 와이어 변형이나 칩 어긋남 등이 없고, 도전부와 밀봉수지와의 접합강도가 높은 반도체장치가 얻어진 것을 확인했다.
이상, 본 발명의 실시형태에 대해서 상세하게 설명했지만, 본 발명에 따른 반도체장치 및 그 제조방법은 상기 실시형태에 한정되는 것이 아니라, 본 발명의 취지를 벗어나지 않는 범위에서 다양한 변형이 가능함은 물론이다.
본 발명의 반도체장치의 제조방법에 의하면, 리드프레임을 이용하지 않는 리드리스구조에 있어서, 게다가 반도체소자의 아래에는 아무것도 존재하지 않는다고 하는 철저한 박형화를 도모한 반도체장치를 제조할 수 있고, 또한 반도체소자의 위치 어긋남 없이 저비용이며 나아가서 외부와의 접촉부위인 도전부와 밀봉수지의 접합강도가 높은 강도면에서도 우수한 반도체장치를 얻을 수 있다.

Claims (12)

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  4. 기재층과 접착제층을 갖는 접착시트를 준비하는 공정과,
    접착시트의 접착제층 상에 복수의 도전부를 설치하는 공정,
    접착시트의 접착제층 위에 반도체소자를 설치함과 더불어 각 도전부와 반도체소자를 와이어로 연결하는 공정,
    접착시트의 접착제층 상에 밀봉수지를 설치해서 이 밀봉수지에 의해 반도체소자와 각 도전부 및 와이어를 밀봉하는 공정,
    밀봉수지로부터 접착시트를 분리하는 공정 및,
    밀봉수지를 반도체소자마다 절단하는 공정을 구비하고,
    접착시트의 접착제층 상에 도전부를 설치하는 공정은, 금속박의 적어도 한쪽 면에 니켈도금층과 금속도금층을 겹쳐서 설치하는 공정과, 니켈도금층과 금속도금층을 갖는 금속박을 접착시트의 접착제층 상에 설치하는 공정과, 니켈도금층과 금속도금층을 레지스트로서 금속박을 에칭해서 금속박으로 이루어지는 소직경부와, 니켈도금층 및 금속도금층으로 이루어져 소직경부로부터 튀어나온 장출부를 갖는 도전부를 형성하는 공정을 갖추고 있는 것을 특징으로 하는 반도체장치의 제조방법.
  5. 제4항에 있어서, 도전부를 설치하는 공정에 있어서 금속박의 양면에 니켈도금층과 금속도금층을 겹쳐서 설치함으로써 금속박으로 이루어지는 소직경부와, 니켈도금층 및 금속도금층으로 이루어지고 소직경부의 양측에 위치하는 1쌍의 장출부를 갖는 도전부를 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  6. 제4항에 있어서, 도전부를 설치하는 공정은 금속박을 에칭해서 도전부를 형성한 후, 프레스가공에 의해 접착시트의 외형을 가공하는 공정을 더 갖춘 것을 특징으로 하는 반도체장치의 제조방법.
  7. 제4항에 있어서, 금속박이 동 또는 동합금으로 이루어지고 그 두께가 0.01~0.1mm인 것을 특징으로 하는 반도체장치의 제조방법.
  8. 제4항에 있어서, 금속도금층이 적어도 Au, Ag, Pd 중 어느 하나의 귀금속을 갖는 것을 특징으로 하는 반도체장치의 제조방법.
  9. 제4항에 있어서, 접착시트에서의 기재층의 200℃에서의 탄성률이 1.0~1000GPa이면서 접착제층의 200℃에서의 탄성률이 0.1~100MPa인 것을 특징으로 하는 반도체장치의 제조방법.
  10. 제4항에 있어서, 접착시트에서의 접착제층이 열경화형 접착제로 이루어지고, 경화전에 100~150℃에서 접합이 행해지고, 200℃에서의 경화 후의 탄성률이 0.1~100MPa인 것을 특징으로 하는 반도체장치의 제조방법.
  11. 제10항에 있어서, 열경화형 접착제가, 에폭시수지, 에폭시경화제, 탄성체를 필수성분으로 함유하는 것을 특징으로 하는 반도체장치의 제조방법.
  12. 제4항에 있어서, 접착시트에서의 접착제층의 도전부에 대한 접착력이 0.1~15N/20mm인 것을 특징으로 하는 반도체장치의 제조방법.
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Families Citing this family (71)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6143981A (en) 1998-06-24 2000-11-07 Amkor Technology, Inc. Plastic integrated circuit package and method and leadframe for making the package
KR100369393B1 (ko) 2001-03-27 2003-02-05 앰코 테크놀로지 코리아 주식회사 리드프레임 및 이를 이용한 반도체패키지와 그 제조 방법
JP4107417B2 (ja) * 2002-10-15 2008-06-25 日東電工株式会社 チップ状ワークの固定方法
CN100555608C (zh) * 2004-07-15 2009-10-28 大日本印刷株式会社 半导体装置与半导体装置制造用基板及它们的制造方法
JP2006093577A (ja) * 2004-09-27 2006-04-06 Hitachi Cable Ltd 半導体装置用転写フィルム基板及びその製造方法並びにそれを用いた半導体装置
US7112875B1 (en) 2005-02-17 2006-09-26 Amkor Technology, Inc. Secure digital memory card using land grid array structure
US7595560B2 (en) * 2005-02-22 2009-09-29 Nec Electronics Corporation Semiconductor device
JP5001542B2 (ja) * 2005-03-17 2012-08-15 日立電線株式会社 電子装置用基板およびその製造方法、ならびに電子装置の製造方法
US20090123397A1 (en) * 2005-07-11 2009-05-14 Thor Specialities (Uk) Limited Microbiocidal compositions
US7456748B2 (en) * 2005-10-20 2008-11-25 National Starch And Chemical Investment Holding Corporation RFID antenna with pre-applied adhesives
US7507603B1 (en) 2005-12-02 2009-03-24 Amkor Technology, Inc. Etch singulated semiconductor package
JP4171499B2 (ja) 2006-04-10 2008-10-22 日立電線株式会社 電子装置用基板およびその製造方法、並びに電子装置およびその製造方法
US20160343593A1 (en) * 2006-05-10 2016-11-24 Amkor Technology, Inc. Semiconductor package including premold and method of manufacturing the same
JP4431123B2 (ja) 2006-05-22 2010-03-10 日立電線株式会社 電子装置用基板およびその製造方法、並びに電子装置およびその製造方法
JP5113346B2 (ja) * 2006-05-22 2013-01-09 日立電線株式会社 電子装置用基板およびその製造方法、ならびに電子装置およびその製造方法
US7968998B1 (en) 2006-06-21 2011-06-28 Amkor Technology, Inc. Side leaded, bottom exposed pad and bottom exposed lead fusion quad flat semiconductor package
US20080023852A1 (en) * 2006-07-31 2008-01-31 Yu-Cheng Huang Metal pad of mode dial and manufacturing method thereof
US7687893B2 (en) 2006-12-27 2010-03-30 Amkor Technology, Inc. Semiconductor package having leadframe with exposed anchor pads
US7829990B1 (en) 2007-01-18 2010-11-09 Amkor Technology, Inc. Stackable semiconductor package including laminate interposer
US7982297B1 (en) 2007-03-06 2011-07-19 Amkor Technology, Inc. Stackable semiconductor package having partially exposed semiconductor die and method of fabricating the same
WO2008114094A1 (en) * 2007-03-20 2008-09-25 Nxp B.V. Thin profile packaging with exposed die attach adhesive
US7977774B2 (en) 2007-07-10 2011-07-12 Amkor Technology, Inc. Fusion quad flat semiconductor package
US7687899B1 (en) 2007-08-07 2010-03-30 Amkor Technology, Inc. Dual laminate package structure with embedded elements
US7777351B1 (en) 2007-10-01 2010-08-17 Amkor Technology, Inc. Thin stacked interposer package
US8089159B1 (en) 2007-10-03 2012-01-03 Amkor Technology, Inc. Semiconductor package with increased I/O density and method of making the same
US9024455B2 (en) * 2010-05-26 2015-05-05 Hitachi Chemical Company, Ltd. Semiconductor encapsulation adhesive composition, semiconductor encapsulation film-like adhesive, method for producing semiconductor device and semiconductor device
US7847386B1 (en) 2007-11-05 2010-12-07 Amkor Technology, Inc. Reduced size stacked semiconductor package and method of making the same
US8009439B2 (en) * 2007-11-30 2011-08-30 Raytheon Company Metal foil interconnection of electrical devices
US7956453B1 (en) 2008-01-16 2011-06-07 Amkor Technology, Inc. Semiconductor package with patterning layer and method of making same
US7723852B1 (en) 2008-01-21 2010-05-25 Amkor Technology, Inc. Stacked semiconductor package and method of making same
US8067821B1 (en) 2008-04-10 2011-11-29 Amkor Technology, Inc. Flat semiconductor package with half package molding
US7768135B1 (en) 2008-04-17 2010-08-03 Amkor Technology, Inc. Semiconductor package with fast power-up cycle and method of making same
US7808084B1 (en) 2008-05-06 2010-10-05 Amkor Technology, Inc. Semiconductor package with half-etched locking features
US7944043B1 (en) 2008-07-08 2011-05-17 Amkor Technology, Inc. Semiconductor device having improved contact interface reliability and method therefor
US8125064B1 (en) 2008-07-28 2012-02-28 Amkor Technology, Inc. Increased I/O semiconductor package and method of making same
US8184453B1 (en) 2008-07-31 2012-05-22 Amkor Technology, Inc. Increased capacity semiconductor package
US7836586B2 (en) * 2008-08-21 2010-11-23 National Semiconductor Corporation Thin foil semiconductor package
US20170338127A1 (en) * 2008-09-12 2017-11-23 Ananda H. Kumar Methods for Forming Ceramic Substrates with Via Studs
US7847392B1 (en) 2008-09-30 2010-12-07 Amkor Technology, Inc. Semiconductor device including leadframe with increased I/O
US7989933B1 (en) 2008-10-06 2011-08-02 Amkor Technology, Inc. Increased I/O leadframe and semiconductor device including same
US8008758B1 (en) 2008-10-27 2011-08-30 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe
US8089145B1 (en) 2008-11-17 2012-01-03 Amkor Technology, Inc. Semiconductor device including increased capacity leadframe
US8072050B1 (en) 2008-11-18 2011-12-06 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe including passive device
US7875963B1 (en) 2008-11-21 2011-01-25 Amkor Technology, Inc. Semiconductor device including leadframe having power bars and increased I/O
US7982298B1 (en) 2008-12-03 2011-07-19 Amkor Technology, Inc. Package in package semiconductor device
US8487420B1 (en) 2008-12-08 2013-07-16 Amkor Technology, Inc. Package in package semiconductor device with film over wire
US20170117214A1 (en) 2009-01-05 2017-04-27 Amkor Technology, Inc. Semiconductor device with through-mold via
US8680656B1 (en) 2009-01-05 2014-03-25 Amkor Technology, Inc. Leadframe structure for concentrated photovoltaic receiver package
US8058715B1 (en) 2009-01-09 2011-11-15 Amkor Technology, Inc. Package in package device for RF transceiver module
US8026589B1 (en) 2009-02-23 2011-09-27 Amkor Technology, Inc. Reduced profile stackable semiconductor package
US7960818B1 (en) 2009-03-04 2011-06-14 Amkor Technology, Inc. Conformal shield on punch QFN semiconductor package
KR101154036B1 (ko) * 2009-03-17 2012-06-07 에스티에스반도체통신 주식회사 리드 프레임 및 반도체 패키지와 이들의 제조방법
US8575742B1 (en) 2009-04-06 2013-11-05 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe including power bars
JP5479073B2 (ja) * 2009-12-21 2014-04-23 新光電気工業株式会社 配線基板及びその製造方法
CN202275822U (zh) 2010-04-28 2012-06-13 先进封装技术私人有限公司 半导体封装件以及其基板
JP5333353B2 (ja) * 2010-06-14 2013-11-06 住友金属鉱山株式会社 半導体素子搭載用基板及びその製造方法
US8674485B1 (en) 2010-12-08 2014-03-18 Amkor Technology, Inc. Semiconductor device including leadframe with downsets
JP2012156163A (ja) * 2011-01-21 2012-08-16 Toshiba Corp 半導体製造装置
TWI557183B (zh) 2015-12-16 2016-11-11 財團法人工業技術研究院 矽氧烷組成物、以及包含其之光電裝置
US8648450B1 (en) 2011-01-27 2014-02-11 Amkor Technology, Inc. Semiconductor device including leadframe with a combination of leads and lands
JP2014518455A (ja) * 2011-07-03 2014-07-28 イオプレックス リミテッド 熱的に溶融されるパッケージ構成要素を伴うリードキャリア
US10109503B2 (en) * 2011-07-22 2018-10-23 Advanpack Solutions Pte Ltd. Method of manufacturing semiconductor package device
WO2013032280A2 (en) * 2011-09-02 2013-03-07 Lg Innotek Co., Ltd. Substrate for chip packages and method of manufacturing substrate for chip packages
CN103137570B (zh) 2011-11-29 2016-02-10 先进封装技术私人有限公司 基板结构、半导体封装元件及基板结构的制造方法
US9704725B1 (en) 2012-03-06 2017-07-11 Amkor Technology, Inc. Semiconductor device with leadframe configured to facilitate reduced burr formation
KR101384343B1 (ko) 2012-05-24 2014-04-14 에스티에스반도체통신 주식회사 칩 패드가 없는 반도체 패키지 제조방법
KR101486790B1 (ko) 2013-05-02 2015-01-28 앰코 테크놀로지 코리아 주식회사 강성보강부를 갖는 마이크로 리드프레임
KR101563911B1 (ko) 2013-10-24 2015-10-28 앰코 테크놀로지 코리아 주식회사 반도체 패키지
US9673122B2 (en) 2014-05-02 2017-06-06 Amkor Technology, Inc. Micro lead frame structure having reinforcing portions and method
JP6364543B2 (ja) 2015-03-30 2018-07-25 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN111106018B (zh) * 2018-10-26 2021-08-31 深圳市鼎华芯泰科技有限公司 一种封装过程中形成金属电极的方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010049156A1 (en) * 2000-01-28 2001-12-06 Advanced Semiconducto Engineering, Inc. Low-pin-count chip package and manufacturing method thereof
WO2002001634A2 (de) 2000-06-27 2002-01-03 Infineon Technologies Ag Systemträger für halbleiterchips und elektronische bauteile sowie herstellungsverfahren für einen systemträger und für elektronische bauteile
JP2002289739A (ja) 2001-03-23 2002-10-04 Dainippon Printing Co Ltd 樹脂封止型半導体装置および半導体装置用回路部材とその製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0751561A4 (en) * 1994-03-18 1997-05-07 Hitachi Chemical Co Ltd PROCESS FOR MANUFACTURING SEMICONDUCTOR PACKAGES AND SEMICONDUCTOR PACKAGES
JPH09252014A (ja) * 1996-03-15 1997-09-22 Nissan Motor Co Ltd 半導体素子の製造方法
US20010015489A1 (en) * 1997-07-30 2001-08-23 Atsushi Fujisawa Semiconductor device and its manufacturing method
US20020100165A1 (en) * 2000-02-14 2002-08-01 Amkor Technology, Inc. Method of forming an integrated circuit device package using a temporary substrate
JP3420153B2 (ja) * 2000-01-24 2003-06-23 Ｎｅｃエレクトロニクス株式会社 半導体装置及びその製造方法
US6342730B1 (en) * 2000-01-28 2002-01-29 Advanced Semiconductor Engineering, Inc. Low-pin-count chip package and manufacturing method thereof
US7091606B2 (en) * 2000-01-31 2006-08-15 Sanyo Electric Co., Ltd. Circuit device and manufacturing method of circuit device and semiconductor module
US6548328B1 (en) * 2000-01-31 2003-04-15 Sanyo Electric Co., Ltd. Circuit device and manufacturing method of circuit device
US6562660B1 (en) * 2000-03-08 2003-05-13 Sanyo Electric Co., Ltd. Method of manufacturing the circuit device and circuit device
TW506236B (en) * 2000-06-09 2002-10-11 Sanyo Electric Co Method for manufacturing an illumination device
JP2002353369A (ja) * 2001-05-28 2002-12-06 Sharp Corp 半導体パッケージおよびその製造方法
KR100445072B1 (ko) * 2001-07-19 2004-08-21 삼성전자주식회사 리드 프레임을 이용한 범프 칩 캐리어 패키지 및 그의제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010049156A1 (en) * 2000-01-28 2001-12-06 Advanced Semiconducto Engineering, Inc. Low-pin-count chip package and manufacturing method thereof
WO2002001634A2 (de) 2000-06-27 2002-01-03 Infineon Technologies Ag Systemträger für halbleiterchips und elektronische bauteile sowie herstellungsverfahren für einen systemträger und für elektronische bauteile
JP2002289739A (ja) 2001-03-23 2002-10-04 Dainippon Printing Co Ltd 樹脂封止型半導体装置および半導体装置用回路部材とその製造方法

Also Published As

Publication number Publication date
JP4245370B2 (ja) 2009-03-25
KR20040075778A (ko) 2004-08-30
US7365441B2 (en) 2008-04-29
US20060145363A1 (en) 2006-07-06
US20040164387A1 (en) 2004-08-26
US7064011B2 (en) 2006-06-20
JP2004253674A (ja) 2004-09-09

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