KR100976108B1 - 파워 ｉｃ 디바이스 및 그 제조 방법 - Google Patents

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샤프 가부시키가이샤
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Abstract

파워 IC 디바이스는, 표층 채널 CMOS 트랜지스터와 트렌치 파워 MOS 트랜지스터가 동일 칩에 형성되어 있다. 트렌치 파워 MOS 트랜지스터의 소스 영역 (14) 은, 표층 채널 CMOS 트랜지스터의 게이트 전극 (21a) 과 동일한 레벨로 형성되어 있다. 이로써, 트렌치 파워 MOS 트랜지스터와 표층 채널 CMOS 트랜지스터를 동일 칩에 형성하는 경우, 제조 비용을 저감시킬 수 있는 파워 IC 디바이스 및 그 제조 방법을 제공한다.
파워 IC 디바이스, 표층 채널 CMOS 트랜지스터, 트렌치 파워 MOS 트랜지스터

Description

파워 ＩＣ 디바이스 및 그 제조 방법{POWER IC DEVICE AND METHOD FOR MANUFACTURING SAME}
기술분야
본 발명은, 전원 공급, 전원 변환을 실시하기 위한, 고전압, 고전류에서의 스위칭, 또는 릴레이로서의 부하 스위칭 등에 주로 사용되는 트렌치 파워 MOS (Metal 0xide Semiconductor) 트랜지스터와, 예를 들어 그 제어용으로서 사용되는 CMOS (Complementary Metal 0xide Semiconductor) 트랜지스터가, 동일 칩 내에 형성되는 파워 IC 디바이스의 구조 및 그 제조 방법에 관한 것이다.
여기서, 트렌치 파워 MOS 트랜지스터란, 칩의 표면에 형성된 트렌치, 바꾸어 말하면, 표면으로부터 파내진 형태의 홈을 이용하여 형성된 파워 MOS 트랜지스터를 의미한다.
또, 파워 IC 디바이스란, 파워 MOS 트랜지스터와 CMOS 트랜지스터가 집적된 디바이스를 의미한다.
배경기술
파워 IC (Integrated Circuit : 반도체 집적 회로) 디바이스는, 파워 관리 및 파워 제어를 실시하므로, 고전류, 고전압 취급이 가능한 파워 MOS (Metal 0xide Semiconductor) 트랜지스터와 그 제어 회로의 집적에 의해 진보되어 왔다.
특히, DMOS (Double Diffused Metal Oxide Semiconductor : 이중 분산 MOS) 트랜지스터는, 전원 공급이나 모터 제어에서 필요한 하이파워를 취급할 수 있으므로, 유효한 파워 MOS 트랜지스터로서 흥미를 끌게 한다.
이 파워 IC 디바이스에 관해서, 예를 들어, 특허 문헌 1 에는 도 7 에 나타내는 바와 같이, DMOS 트랜지스터와 그 제어용으로서 사용되는 CMOS 트랜지스터가 집적된 파워 IC 에 대해 개시되어 있다.
상기 파워 IC 디바이스에 있어서는, 집적 효율의 향상, 바꾸어 말하면, 실리콘 웨이퍼 표면의 유효 이용을 더욱 진행시키는 목적으로, DMOS 트랜지스터 등의 파워 MOS 트랜지스터를 트렌치 파워 MOS 트랜지스터로 하는 것이 유용하다.
여기서, 상기 트렌치 파워 MOS 트랜지스터란, 칩의 표면에 형성된 트렌치, 바꾸어 말하면, 표면으로부터 파내진 형태의 홈을 이용하여 형성된 파워 MOS 트랜지스터를 의미한다.
이 트렌치 파워 MOS 트랜지스터는, 특허 문헌 1 에 개시되어 있는 것과 동일한 디바이스 구조에 대해서도 적용할 수 있다. 즉, 트렌치 파워 MOS 트랜지스터와 그 제어용 C0MS 트랜지스터가 동일한 칩에 집적되는 구조가 가능하다.
그리고, 파워 MOS 트랜지스터를 트렌치 파워 MOS 트랜지스터로 함으로써, 파워 IC 의 집적 효율을 높일 수 있다. 그 이유는, 트렌치 파워 MOS 트랜지스터는, DMOS 트랜지스터에 비해, 실리콘 웨이퍼 표면의 점유 면적이 작기 때문이다.
또한, 다른 파워 IC 디바이스의 구성으로는, 파워 MOS 트랜지스터와 제어용 CMOS 트랜지스터를 동일한 칩 상에 집적하는 상기 구성과는 달리, 제조 비용을 낮 추는 것을 목적으로 하여, 예를 들어, 각각의 트랜지스터를 별개의 칩 상에 형성하고, 그 후, 동일한 패키지에 장착하는 구성이 있다.
특허 문헌 1 : 미국 특허 제4795716호 명세서 (1989년 1월 3일 특허)
발명의 개시
그러나, 상기 종래의 파워 IC 디바이스 및 그 제조 방법에서는, 어느 구성 에 있어서도, 파워 IC 디바이스의 제조에 필요로 하는 비용이 비싸다는 문제가 있다.
구체적으로는, 제어용 CMOS 트랜지스터와 트렌치 파워 MOS 트랜지스터가, 각각 별도의 제조 공정에 의해 제조되기 때문에, 파워 IC 디바이스의 제조 비용이 비싸진다는 문제이다.
이 문제는, 각각의 트랜지스터가 별개의 칩 상에 형성되는 경우는 당연하게, 동일한 칩 상에 형성되는 경우에도 동일하게 발생한다.
즉, 각각의 트랜지스터가 형성되는 칩은 동일하더라도, 그 제조 공정 중에서, 양 트랜지스터의 형성에 공통적으로 관여하는 공정 (공통 공정) 은 종래에 없었다. 왜냐하면, 트렌치 파워 MOS 트랜지스터와 제어용 CMOS 트랜지스터로서 일반적으로 사용되는 표층 채널 CMOS 트랜지스터는, 그 적층 방법이 상이하기 때문이다. 여기서, 표층 채널 CMOS 트랜지스터란, 채널 전류가 칩 표면과 평행한 방향으로 흐르는 CMOS 트랜지스터를 의미한다.
본 발명은, 상기의 문제를 감안하여 이루어진 것으로, 그 목적은, 트렌치 파워 MOS 트랜지스터와 표층 채널 CMOS 트랜지스터를 동일 칩에 형성하는 경우에, 제 조 비용을 저감시킬 수 있는 파워 IC 디바이스 및 그 제조 방법을 제공하는 것에 있다.
본 발명의 파워 IC 디바이스는, 상기 과제를 해결하기 위해서, 표층 채널 CMOS 트랜지스터와 트렌치 파워 MOS 트랜지스터가 동일 칩에 형성된 파워 IC 디바이스로서, 상기 트렌치 파워 MOS 트랜지스터의 소스 영역은, 상기 표층 채널 CMOS 트랜지스터의 게이트 전극과 동일한 레벨로 형성되어 있다.
또, 본 발명의 파워 IC 디바이스의 제조 방법은, 상기 과제를 해결하기 위해서, 표층 채널 CMOS 트랜지스터와 트렌치 파워 MOS 트랜지스터가 동일 웨이퍼에 형성되는 파워 IC 디바이스의 제조 방법으로서, 상기 표층 채널 CMOS 트랜지스터의 게이트 전극과 상기 트렌치 파워 MOS 트랜지스터의 소스 영역은, 동일 제조 공정에 의해 형성된다.
또, 본 발명의 파워 IC 디바이스의 제조 방법은, 상기 과제를 해결하기 위해서, 표층 채널 CMOS 트랜지스터와 트렌치 파워 MOS 트랜지스터가 동일 웨이퍼에 형성되는 파워 IC 디바이스의 제조 방법으로서, 상기 표층 채널 CMOS 트랜지스터의 제조에서는, 웨이퍼 표면층에 있어서의 트렌치가 없는 부분에, 그 표면층과 평행이 되도록 반전 채널 영역을 형성하는 공정을 포함하고, 상기 트렌치 파워 MOS 트랜지스터의 제조에서는, 웨이퍼 표면층의 일부에 트렌치를 형성하는 공정과, 상기 트렌치의 내부를 매립하도록 게이트 영역을 형성하는 공정과, 상기 트렌치의 가로 벽에 반전 채널 영역을 형성하는 공정을 포함함과 함께, 상기 표층 채널 CMOS 트랜지스터의 제조에 있어서의 반전 채널 영역의 상층에 게이트 전극을 추가로 형성하는 공 정과, 상기 트렌치 파워 MOS 트랜지스터의 제조에 있어서의 상기 게이트 영역 및 반전 채널 영역의 상층에 있어서의 웨이퍼 표면층에 소스 영역을 추가로 형성하는 공정을 동일 제조 공정에 의해 실시한다.
또, 본 발명의 파워 IC 디바이스는, 상기 과제를 해결하기 위해서, 표층 채널 CMOS 트랜지스터와 트렌치 파워 MOS 트랜지스터가 동일 칩에 형성된 파워 IC 디바이스에 있어서, 상기 트렌치 파워 MOS 트랜지스터의 소스 영역과 상기 표층 채널 CMOS 트랜지스터의 게이트 전극은, 동일 층에 형성되어 있다.
또, 본 발명의 파워 IC 디바이스는, 상기 과제를 해결하기 위해서, 표층 채널 CMOS 트랜지스터와 트렌치 파워 MOS 트랜지스터가 동일 칩에 형성되어 있는 파워 IC 디바이스로서, 상기 표층 채널 CMOS 트랜지스터는, 칩의 표면층에 있어서의 트렌치가 없는 부분에, 그 표면층과 평행이 되도록 형성된 반전 채널 영역과, 상기 반전 채널 영역의 상층에 형성된 게이트 전극을 가짐과 함께, 상기 트렌치 파워 MOS 트랜지스터는, 칩의 표면층의 일부에 형성된 트렌치의 내부를 매립하도록 형성된 게이트 영역과, 상기 트렌치의 가로 벽에 형성된 반전 채널 영역과, 상기 게이트 영역 및 반전 채널 영역의 상층에 있어서의 칩의 표면층에 형성된 소스 영역과, 상기 칩의 이면층에 형성된 드레인 전극을 갖는 한편, 상기 트렌치 파워 MOS 트랜지스터의 소스 영역과 표층 채널 CMOS 트랜지스터의 게이트 전극은 동일 층에 형성되어 있다.
상기의 발명에 의하면, 표층 채널 CMOS 트랜지스터의 게이트 전극과 트렌치 파워 MOS 트랜지스터의 소스 영역이 동일한 레벨, 동일 층, 동일한 제조 공정에 의 해 형성되므로, 제조 공정수를 줄일 수 있어, 파워 IC 디바이스의 제조 비용을 저감시킬 수 있다.
따라서, 트렌치 파워 MOS 트랜지스터와 표층 채널 CMOS 트랜지스터를 동일 칩에 형성하는 경우에, 제조 비용을 저감시킬 수 있는 파워 IC 디바이스 및 그 제조 방법을 제공할 수 있다.
본 발명의 또 다른 목적, 특징, 및 우수한 점은, 이하에 나타내는 기재에 의해 충분히 알 수 있는 것이다. 또, 본 발명의 이익은, 첨부 도면을 참조한 다음 설명에서 명백해질 것이다.
도면의 간단한 설명
도 1(a) 는 본 발명에 있어서의 파워 IC 디바이스의 일 실시형태를 나타내는 것이며, 도 4(d) 에 계속되는, 파워 IC 디바이스의 제조 공정을 나타내는 주요부 단면도이다.
도 1(b) 는 상기 도 1(a) 에 계속되는, 파워 IC 디바이스의 제조 공정을 나타내는 주요부 단면도이다.
도 1(c) 는 상기 도 1(b) 에 계속되는, 파워 IC 디바이스의 제조 공정을 나타내는 주요부 단면도이다.
도 1(d) 는 상기 도 1(c) 에 계속되는, 파워 IC 디바이스의 제조 공정을 나타내는 주요부 단면도이다.
도 2 는 상기 파워 IC 디바이스의 구성을 나타내는 주요부 사시도이다.
도 3(a) 는 상기 파워 IC 디바이스의 제조 공정에 있어서의 최초의 공정을 나타내는 주요부 단면도이다.
도 3(b) 는 상기 도 3(a) 에 계속되는, 파워 IC 디바이스의 제조 공정을 나타내는 주요부 단면도이다.
도 3(c) 는 상기 도 3(b) 에 계속되는, 파워 IC 디바이스의 제조 공정을 나타내는 주요부 단면도이다.
도 3(d) 는 상기 도 3(c) 에 계속되는, 파워 IC 디바이스의 제조 공정을 나타내는 주요부 단면도이다.
도 4(a) 는 상기 파워 IC 디바이스의 제조 공정을 나타내는 것으로, 도 3(d) 의 계속되는 공정을 나타내는 주요부 단면도이다.
도 4(b) 는 상기 도 4(a) 에 계속되는, 파워 IC 디바이스의 제조 공정을 나타내는 주요부 단면도이다.
도 4(c) 는 상기 도 4(b) 에 계속되는, 파워 IC 디바이스의 제조 공정을 나타내는 주요부 단면도이다.
도 4(d) 는 상기 도 4(c) 에 계속되는, 파워 IC 디바이스의 제조 공정을 나타내는 주요부 단면도이다.
도 5(a) 는 상기 파워 IC 디바이스의 제조 공정을 나타내는 것으로, 도 1(d) 의 계속되는 공정을 나타내는 주요부 단면도이다.
도 5(b) 는 상기 도 5(a) 에 계속되는, 파워 IC 디바이스의 제조 공정을 나타내는 주요부 단면도이다.
도 5(c) 는 상기 도 5(b) 에 계속되는, 파워 IC 디바이스의 제조 공정을 나 타내는 주요부 단면도이다.
도 5(d) 는 상기 도 5(c) 에 계속되는, 파워 IC 디바이스의 제조 공정을 나타내는 주요부 단면도이다.
도 6 은 상기 파워 IC 디바이스의 제어 회로를 나타내는 블록도이다.
도 7 은 종래의 IC 디바이스를 나타내는 주요부 단면도이다.
부호의 설명
1 파워 IC 디바이스
2 실리콘 웨이퍼 (웨이퍼)
2a 칩
2b 베이스층
2c 탑층
3 트렌치
10 트렌치 파워 MOS 트랜지스터
11 게이트 영역
11a 게이트 전극
12 반전 채널 영역
13 드레인 영역
13a 드레인 전극
14 소스 영역
14a 소스 전극
14b N 웰 (NW) 내 소스 영역
15 N 웰 (NW)
16 게이트 절연막
17 패드 산화막
20 표층 채널 CMOS 트랜지스터
21a 게이트 전극
22 반전 채널 영역
23 드레인 영역
23a 드레인 전극
24 소스 영역
24a 소스 전극
25 고전압 N 웰 (NW)
26 P 웰 (PW)
27 게이트 절연막
30 TA 영역
31 마스킹
32 선택 산화막
33 폴리 실리콘층 (보호층)
34 CVD 산화층
35 SiN 층 (마스킹층)
36 CVD 산화층
37 폴리 실리콘
38 폴리 실리콘 선택 산화막 (절연층)
39 마스킹
40 폴리 실리콘층 (동일 제조 공정에 의해 형성된 층)
41 마스킹
42 마스킹
43 마스킹
44 마스킹
46 금속 전극
50 제어 회로
51 온도 검출 회로
52 전류 제어 회로
53 트랜지스터
54 트랜지스터
발명을 실시하기 위한 최선의 형태
본 발명의 일 실시형태에 대해 도 1 내지 도 6 에 기초하여 설명하면, 이하와 같다.
본 실시형태의 파워 IC (Integrated Circuit : 반도체 집적 회로) 디바이스 (1) 는, 도 2 에 나타내는 바와 같이, 트렌치 파워 MOS (Metal 0xide Semiconductor) 트랜지스터 (10) 와 표층 채널 CMOS (Complementary Metal Oxide Semiconductor) 트랜지스터 (20) 가 동일 칩 (2a) 에 형성되어 있다.
상기 트렌치 파워 MOS 트랜지스터 (10) 는, 칩 (2a) 의 표면층의 일부에 형성된, 예를 들어 직육면체 형상의 트렌치 (3) 를 가지고 있고, 이 트렌치 (3) 의 내부를 매립하도록 게이트 영역 (11) 이 형성되어 있다. 또, 상기 트렌치 (3) 의 가로 벽에는 반전 채널 영역 (12) 이 형성되어 있다.
또한, 상기 칩 (2a) 의 이면층에는, 드레인 전극 (13a) 이 형성되어 있는 한편, 칩 (2a) 의 표면층에 있어서의, 상기 게이트 영역 (11) 및 반전 채널 영역 (12) 의 상층의 표면층에 소스 영역 (14) 이 형성되어 있다. 상세하게는, 상기 소스 영역 (14) 은, 상기 반전 채널 영역 (12) 의 상층 부분에 형성된 N 웰 (NW : Nwell) 내 소스 영역 (14b) 과 일체가 되어, 트렌치 파워 MOS 트랜지스터 (10) 의 소스로서 기능한다.
또, 상기 반전 채널 영역 (12) 이 되는 N 웰 (NW) (15) 의 하층 영역에는, 상기 드레인 전극 (13a) 에 이를 때까지 드레인 영역 (13) 이 형성되어 있다. 그리고, 상기 구조에 의해, 트렌치 파워 MOS 트랜지스터 (10) 의 채널 전류는, 상기 반전 채널 영역 (12) 을 칩 (2a) 의 두께 방향으로 흐른다.
한편, 상기 표층 채널 CMOS 트랜지스터 (20) 는, 상기 칩 (2a) 의 표면층의 트렌치 (3) 가 없는 표면층에 형성되어 있다.
여기서, 이 표층 채널 CMOS 트랜지스터 (20) 는, 종래의 구조를 가지고 있다. 구체적으로는, 상기 칩 (2a) 의 표면층에 표면층과 거의 평행이 되도록 반 전 채널 영역 (22) 이 형성되어 있다. 그리고, 상기 반전 채널 영역 (22) 의 양 단부에는, 드레인 영역 (23) 과 소스 영역 (24) 이 형성되어 있다. 또, 상기 반전 채널 영역 (22) 의 상층에는, 게이트 전극 (21a) 이 형성되어 있다.
여기서, 본 실시형태의 파워 IC 디바이스 (1) 에서는, 트렌치 파워 MOS 트랜지스터 (10) 의 소스 영역 (14) 과 표층 채널 CMOS 트랜지스터 (20) 의 게이트 전극 (21a) 이, 동일 레벨, 동일 층, 동일 제조 공정에 의해 형성된 층으로 이루어져 있다.
구체적으로는, 트렌치 파워 MOS 트랜지스터 (10) 의 소스 영역 (14) 과 표층 채널 CMOS 트랜지스터 (20) 의 게이트 전극 (21a) 이, 동일 폴리 실리콘의 증착층인 후술하는 폴리 실리콘층 (40) 에 형성되어 있다.
상기 구성의 파워 IC 디바이스 (1) 의 제조 방법에 대해, 도 3(a) ∼ 도 3(d), 도 4(a) ∼ 도 4(d), 도 1(a) ∼ 도 1(d), 도 5(a) ∼ 도 5(d) 에 기초하여 설명한다. 또한, 여기서는, P 채널형 트랜지스터의 제조 방법에 대해 나타내지만, 반드시 이것에 한정되지 않고, N 채널형 트랜지스터에 대해서 거의 동일한 제조 방법을 사용할 수 있다. 또, 본 실시형태의 트렌치 파워 MOS 트랜지스터 (10) 및 표층 채널 CMOS 트랜지스터 (20) 의 형성에는, 종래의 IC 제조 공정을 적절히 사용할 수 있다.
먼저, 도 3(a) 에 나타내는 바와 같이, 실리콘 웨이퍼 (2) 에 P 형의 도전성을 부여하기 위해서, 붕소를 도프한다. 그 때, 상기 실리콘 웨이퍼 (2) 에, 두께 방향으로 캐리어 농도가 상이한 2 개의 층, 즉, 베이스층 (2b) 과 그 상층인 탑 층 (2c) 이 형성되도록 도프한다.
구체적으로는, 상기 베이스층 (2b) 에는, 저항률이 예를 들어 0.001 ∼ 0.005Ω·㎝ 가 되도록 도프한다.
한편, 상기 탑층 (2c) 에는, 트렌치 파워 MOS 트랜지스터 (10) 에 요구되는 전기 특성에 의해 결정되는 저항률 (Pepi) 과 두께 (Xepi) 를 갖도록 도프한다. 구체적으로는, 예를 들어, P 채널형의 트렌치 파워 MOS 트랜지스터 (10) 에 요구되는 파괴 전압이 80V 인 경우에는, 상기 탑층 (2c) 에는 저항률이 5Ω·㎝ 가 되도록, 또한 깊이가 10 ∼ 15㎛ 가 되도록 도프한다. 또한, 본 구성의 탑층 (2c) 은, 에피택셜인 도전층으로서 형성되어 있다.
다음으로, 실리콘 웨이퍼 (2) 의 상기 에피택셜인 탑층 (2c) 의 표면의 열산화를 실시하고, 계속해서, 표층 채널 CMOS 트랜지스터 (20) 용의 고전압 N 웰 (High Voltage Nwell : HNW) (25) 을 형성한다. 구체적으로는, 이 고전압 N 웰 (HNW) (25) 은, 깊이가 5 ∼ 8㎛ 가 되도록 인을 도프함으로써 형성된다.
다음으로, 표층 채널 CMOS 트랜지스터 (20) 용의 P 웰 (PW : Pwell) (26) 을 형성한다. 구체적으로는, 이 P 웰 (PW) (26) 은, 상기 고전압 N 웰 (HNW) (25) 의 영역 내에, 깊이가 1.5 ∼ 3㎛ 이고, 도프 농도가 대략 1 ∼ 3 × 1017at/㎤ 가 되도록 붕소를 도프함으로써 형성된다.
다음으로, P 채널형의 트렌치 파워 MOS 트랜지스터 (10) 용의 N 웰 (NW) (15) 을 형성한다. 구체적으로는, 실리콘 웨이퍼 (2) 표면층 중에서, 트렌치 파워 MOS 트랜지스터 (10) 가 형성되는 영역인 TA (Trench Power MOS Transistor Area) 영역 (30) 만이 개구된 마스킹 (31) 을 실시한 후, 인을 도프한다. 상세하게는, 깊이가 1.5 ∼ 3㎛ 이고, 도프 농도가 대략 0.5 ∼ 2 × 1017at/㎤ 가 되도록 인이 도프된다.
그리고, 상기 고전압 N 웰 (HNW) (25), P 웰 (PW) (26) 및 N 웰 (NW) (15) 을 도프에 의해 형성한 후, 1050℃ 에서의 열처리에 의한 드라이브인을 실시하여, 최종적인 도프 영역을 형성한다.
다음으로, 패드 산화막 (17) 을 두께가 대략 30㎚ 이하가 되도록 형성하고, 계속해서, 도시하지 않은 질화막을 두께가 대략 120㎚ 이하가 되도록 형성한다.
그리고, 상기 TA 영역 (30) 만 개구되어 있던 마스킹 (31) 을 제거하여, 실리콘 웨이퍼 (2) 의 전체 표면을 노출시킨다. 즉, 실리콘 웨이퍼 (2) 표면 중에서, 트렌치 파워 MOS 트랜지스터 (10) 및 표층 채널 CMOS 트랜지스터 (20) 가 형성되는 영역인 액티브 에어리어의 전체 표면을 개구한다.
계속해서, 선택 산화막 (Local Oxidation of Silicon : LOCOS) (32) 을 형성한다. 구체적으로는, 이 선택 산화막 (32) 은, 그 두께가 대략 300㎚ ∼ 600㎚ 가 되도록 형성되고, 이로써, 표층 채널 CMOS 트랜지스터 (20) 의 소자 분리를 도모한다. 또한, 이 선택 산화막 (32) 의 형성은 공지된 수법으로 실시하는 것이 가능하다.
이 선택 산화막 (32) 의 형성 후, 표층 채널 CMOS 트랜지스터 (20) 의 게이트 절연막 (27) 을 형성한다. 구체적으로는, 게이트 절연막 (27) 은, 실리콘 웨이퍼 (2) 를 열산화함으로써, 구동 전압에 의해 결정되는 두께인 예를 들어 14 ∼ 20㎚ 의 두께로 형성된다.
그리고, 상기 게이트 절연막 (27) 을 보호하기 위해서, 상기 게이트 절연막 (27) 의 상층이고, 또한 실리콘 웨이퍼 (2) 의 전체 표면에 폴리 실리콘층 (33) 과 CVD 산화층 (34) 을 형성한다. 구체적으로는, 폴리 실리콘층 (33) 을 그 두께가 50 ∼ 100㎚ 가 되도록 형성하고, 또한 CVD (Chemical Vapor Deposition) 산화층 (34) 을 그 두께가 대략 50㎚ 가 되도록 형성한다. 계속해서, 전체 표면에 형성된 폴리 실리콘층 (33) 및 CVD 산화층 (34) 중, 실리콘 웨이퍼 (2) 의 TA 영역 (30) 을 덮는 부분을 제거한다. 이 제거는, 공지 수법인 포토 에칭에 의한 패터닝에 의해 실시한다.
이 패터닝에 의해, 표층 채널 CMOS 트랜지스터 (20) 가 형성되는 영역만이, 보호층으로서의 폴리 실리콘층 (33) 에 의해 덮이게 된다. 따라서, 표층 채널 CMOS 트랜지스터 (20) 가 보호된 채의 상태에 있어서, 트렌치 파워 MOS 트랜지스터 (10) 를 형성하는 것이 가능해진다.
다음으로, 도 3(b) 에 나타내는 바와 같이, 상기 패터닝 후의 CVD 산화층 (34) 의 상층에, 실리콘 웨이퍼 (2) 표면의 전체면에 걸쳐서, 두께가 대략 120㎚ 인 마스킹층으로서의 SiN 층 (35) 을 형성하고, 계속해서 두께가 300㎚ 인 CVD 산화층 (36) 을 형성한다.
또한, 이 SiN 층 (35) 은, 다음에 서술하는 트렌치 (3) 를 형성할 때에 트렌치 (3) 와 함께 패터닝된다. 그리고, 이후에 상세히 서술하겠지만, 트렌치 파워 MOS 트랜지스터 (10) 에 있어서의 게이트 영역 (11) 의 절연막으로서의 폴리 실 리콘 선택 산화막 (38) 을 형성할 때에, 자기 정합 마스크로서 작용한다.
다음으로, 실리콘 웨이퍼 (2) 표면층의 TA 영역 (30) 에, 공지된 포토 에칭 기술에 의해, 직육면체 형상의 트렌치 (3) 를 형성한다. 여기서, 트렌치 (3) 란, 실리콘 웨이퍼 (2) 표면층으로부터 실리콘 웨이퍼 (2) 의 두께 방향에 대해 파내진 홈 형상인 것을 가리킨다.
여기서, 이 트렌치 (3) 의 형성은, 상기 SiN 층 (35) 및 CVD 산화층 (36) 이 형성된 후에 행해진다. 따라서, SiN 층 (35) 및 CVD 산화층 (36) 은, 트렌치 (3) 의 개구 부분만이 제거된다. 결과적으로, 트렌치 (3) 의 개구 부분과 SiN 층 (35) 및 CVD 산화층 (36) 이 제거된 부분은, 자기 정합에 의해 위치 어긋남을 일으키지 않는다. 즉, 자기 정합이란, 다음 공정에 있어서, 트렌치 파워 MOS 트랜지스터 (10) 에 있어서의 게이트 영역 (11) 상에 폴리 실리콘 선택 산화막 (38) 을 형성할 때에, SiN 층 (35) 의 개구를 마스킹으로서 사용하는 경우에, 전 (前) 공정에서 트렌치 (3) 를 개구할 때에 SiN 층 (35) 을 포함하여 개구하므로, 트렌치 (3) 의 개구와 SiN 층 (35) 의 개구가 자동적으로 일치하는 것을 말한다.
다음으로, 도 3(c) 에 나타내는 바와 같이, 상기 트렌치 (3) 를 형성한 후, 상기 CVD 산화층 (36) 을 제거한다. 계속해서, 트렌치 (3) 의 가로 벽의 표면 거침도를 저감시키는 것을 목적으로 하여, 웨트 환경 하, 1050℃ 에서, 200㎚ 의 두께까지 상기 트렌치 (3) 의 내표면의 열산화를 실시하고, 그 후에 이 열산화된 층을 제거한다.
다음으로, P 채널형의 트렌치 파워 MOS 트랜지스터 (10) 의 게이트 절연막 (16) 을 형성하기 위해서, 트렌치 (3) 의 내표면을 산화한다. 구체적으로는, 공지된 수법인 실리콘 열산화, 또는 실리콘 열산화와 CVD 산화의 병용에 의해 상기 산화를 실시한다.
이 게이트 절연막 (16) 의 두께는, 트렌치 파워 MOS 트랜지스터 (10) 에 요구되는 전압 조건 및 전기 특성의 사양에 의해 결정된다. 예를 들어, 80V 의 내전압이 요구되는 경우에는, 게이트 절연막 (16) 의 두께는 40 ∼ 80㎛ 가 된다.
다음으로, 도 3(d) 에 나타내는 바와 같이, 상기 트렌치 (3) 의 내부에, 상기 게이트 영역 (11) (도 2 참조) 을 형성한다. 구체적으로는, 상기 게이트 절연막 (16) 이 형성된 트렌치 (3) 에 폴리 실리콘 (37) 을 충전하고, 계속해서, N 형의 도전성을 발현시키기 위해서, POCl3 에 의한 도프를 실시함으로써 상기 게이트 영역 (11) 을 형성한다.
이어서, 트렌치 (3) 의 상면으로부터 비어져 나온 상기 폴리 실리콘 (37) 을 제거함으로써, 트렌치 (3) 의 상단면을 평탄화한다. 이 평탄화는, 예를 들어, 에치백, 화학적 기계적 연마 (Chemical Mechanical Polishing : CMP) 등의 공지 수법에 의해 실시할 수 있다.
다음으로, 도 4(a) 에 나타내는 바와 같이, 평탄화된 상기 게이트 영역 (11) 의 상층부를 절연한다. 구체적으로는, 상기 게이트 영역 (11) 에 충전되어 있는 폴리 실리콘 (37) 의 상층부를 산화시킴으로써 폴리 실리콘 선택 산화막 (38) 을 형성하고, 그에 따라 상기 게이트 영역 (11) 을 절연한다.
여기서, 이 산화는, 상기 SiN 층 (35) 을 마스크로 하여 실시하므로, 트렌치 (3) 와 마스크인 SiN 층 (35) 의 자기 정합에 의해, 상기 게이트 영역 (11) 의 상층부만을 선택적으로 산화시킬 수 있다.
다음으로, 도 4(b) 에 나타내는 바와 같이, 상기 폴리 실리콘 선택 산화막 (38) 의 근방의 상기 N 웰 (NW) (15) (도 3(a) 참조) 에 N 웰 (NW) 내 소스 영역 (14b) 을 형성한다. 구체적으로는, 상기 게이트 영역 (11) 및 N 웰 (NW) (15) 의 상층부만이 개구된 마스킹 (39) 을 형성한 후, 상기 N 웰 (NW) (15) 에만 선택적으로 붕소를 도프함으로써, 상기 N 웰 (NW) 내 소스 영역 (14b) 을 형성한다.
이 N 웰 (NW) 내 소스 영역 (14b) 은, 소스 영역 (14) 의 실질적인 두께를 확보하기 위해서 실시하는 것이다. 즉, 상기 폴리 실리콘 선택 산화막 (38) 을 형성할 때에, TA 영역 (30) 에 있어서의 실리콘 웨이퍼 (2) 표면이 침식되는 경우가 있고, 이 침식에 의해 폴리 실리콘 선택 산화막 (38) 및 N 웰 (NW) (15) 상에 형성되는 소스 영역 (14) 의 실질적인 두께가 얇아지는 경우가 있다. 그래서, 소스 영역 (14) 의 실질적인 두께를 확보하기 위해서, N 웰 (NW) (15) 의 상층 부분을 소스 영역 (14) 으로서 기능시키는 것이다.
따라서, 이 N 웰 (NW) 내 소스 영역 (14b) 은, N 웰 (NW) 내 소스 영역 (14b) 의 상층에 추가로 형성되는 소스 영역 (14) (이후에 상세히 서술한다), 바꾸어 말하면, N 웰 (NW) 내 소스 영역 (14b) 의 상층에 융기되는 형태로 추가로 형성되는 소스 영역 (14) 과 일체가 되어 기능한다.
다음으로, 도 4(c) 에 나타내는 바와 같이, 상기 붕소의 도프 후, N 웰 (NW) 내 소스 영역 (14b) 상의 표층 산화층을 제거한다.
계속해서, 도 4(d) 에 나타내는 바와 같이, 상기 TA 영역 (30) (도 3(a) 참조) 이외의 실리콘 웨이퍼 (2) 표면층을 덮고 있던 상기 마스킹 (39) 을 제거한다.
다음으로, 도 1(a) 에 나타내는 바와 같이, 실리콘 웨이퍼 (2) 의 전체면에 폴리 실리콘층 (40) 을 형성한다.
이 폴리 실리콘층 (40) 은, 이후의 패터닝을 거쳐, 트렌치 파워 MOS 트랜지스터 (10) 의 소스 영역 (14) 및 표층 채널 CMOS 트랜지스터 (20) 의 게이트 전극 (21a) 으로서 기능한다 (도 2 참조). 즉, 본 실시형태에서는, 트렌치 파워 MOS 트랜지스터 (10) 의 소스 영역 (14) 과 표층 채널 CMOS 트랜지스터 (20) 의 게이트 전극 (21a) 이, 실리콘 웨이퍼 (2) 의 표층 전면 (前面) 에 형성된 하나의 증착층에 의해 형성되어 있다.
다음으로, 도 1(b) 에 나타내는 바와 같이, 상기 폴리 실리콘층 (40) 을 이용하여, 트렌치 파워 MOS 트랜지스터 (10) 용의 소스 영역 (14) 을 형성한다. 구체적으로는, TA 영역 (30) 이외의 상기 폴리 실리콘층 (40) 을 마스킹 (41) 으로 덮고, TA 영역 (30) 의 폴리 실리콘층 (40) 에만 선택적으로 붕소를 도프한다. 그 때의 도프 농도는, 예를 들어, 2 × 1015ions/㎠ 로 한다.
다음으로, 도 1(c) 에 나타내는 바와 같이, 상기 폴리 실리콘층 (40) 을 이용하여, 표층 채널 CMOS 트랜지스터 (20) 용의 게이트 전극 (21a) 을 형성하는 전단계로서의 도프를 실시한다. 구체적으로는, TA 영역 (30) 의 폴리 실리콘층 (40) 을 마스킹 (42) 으로 덮고, 덮여지지 않은 폴리 실리콘층 (40) 에만 선택적으 로 31P+ 이온 (원자량 (31) 의 인 이온을 나타낸다) 을 도프한다. 그 때의 도프 농도는, 예를 들어, 2 × 1015ions/㎠ 로 한다.
다음으로, 도 1(d) 에 나타내는 바와 같이, 상기 폴리 실리콘층 (40) 을, 마스킹 (43) 을 이용한 포토 에칭에 의한 패터닝에 의해, 트렌치 파워 MOS 트랜지스터 (10) 의 소스 영역 (14) 및 표층 채널 CMOS 트랜지스터 (20) 의 게이트 전극 (21a) 을 형성한다.
상기와 같이, 폴리 실리콘층 (40) 은, 하나의 공정에 의해 형성된 층이면서, 그 부위에 의해, 트렌치 파워 MOS 트랜지스터 (10) 의 소스 영역 (14) 및 표층 채널 CMOS 트랜지스터 (20) 의 게이트 전극 (21a) 으로 하여 2 개의 상이한 기능을 갖도록 구성되어 있다.
이 이후, 파워 IC 디바이스 (1) 완성까지의 공정은, 공지된 범용적인 수법으로 실시할 수 있다.
먼저, 도 5(a) 에 나타내는 바와 같이, 표층 채널 CMOS 트랜지스터 (20) 의 상기 소스 영역 (24) 및 드레인 영역 (23) (도 2 참조) 을 형성하는 전단계로서, 필요에 따라 마스킹 (44) 을 실시한 후, 상기 폴리 실리콘층 (40) (도 1(a) 참조) 을 선택적으로 도프한다. 이 도프를, N+ 및 P+ 에 대해 실시함으로써, 도 5(b) 에 나타내는 바와 같이, 표층 채널 CMOS 트랜지스터 (20) 및 트렌치 파워 MOS 트랜지스터 (10) 가 형성된다.
다음으로, 도 5(c) 에 나타내는 바와 같이, 공지된 금속 상호 접속 (45) 등 의 범용 기술을 이용하여, 트렌치 파워 MOS 트랜지스터 (10) 의 게이트 전극 (11a) (도 2 참조) 및 소스 전극 (14a), 그리고 표층 채널 CMOS 트랜지스터 (20) 의 드레인 전극 (23a) 및 소스 전극 (24a) 등의 금속 전극 (46) 을 형성한다.
그리고, 도 5(d) 에 나타내는 바와 같이, 표층에 금속 패시베이션층 (47) (표면 부동능화층) 을 형성하고, 표면 연마 및 백메탈리제이션 등을 거쳐 파워 IC 디바이스 (1) 가 완성된다.
다음으로, 상기 파워 IC 디바이스 (1) 에 있어서의 표층 채널 CMOS 트랜지스터 (20) 와 트렌치 파워 MOS 트랜지스터 (10) 의 관계에 대해 설명한다.
본 실시형태의 파워 IC 디바이스 (1) 에서는, 도 2 에 나타내는 바와 같이, 동일 칩 (2a) 에 표층 채널 CMOS 트랜지스터 (20) 와 트렌치 파워 MOS 트랜지스터 (10) 가 형성되어 있는데, 이 표층 채널 CMOS 트랜지스터 (20) 는, 트렌치 파워 MOS 트랜지스터 (10) 의 제어용으로서 형성되어 있다.
여기서, 표층 채널 CMOS 트랜지스터 (20) 가 실시하는 트렌치 파워 MOS 트랜지스터 (10) 의 제어의 내용으로는, 예를 들어, 전류 제어, 전압 제어 및 온도 제어가 있다. 이하, 전류 제어와 온도 제어를 예로 들어, 그 구체예를 나타낸다.
상기 전류 제어와 온도 제어는, 도 6 에 나타내는 바와 같이, 온도 검출 회로 (51) 와 전류 제어 회로 (52) 로 이루어지는 제어 회로 (50) 에 의해 행해진다. 도 6 은 이 제어 회로 (50) 의 회로도를 나타낸다. 이 제어 회로 (50) 는, 수 암페어 내지 수십 암페어의 고전류 스위칭을 실시하는 트렌치 파워 MOS 트랜지스터 (M1) (10) 를 제어하기 위해서 형성된 것이다. 그리고, 이 제어 회로 (50) 는, 과열 상태를 검지하는 온도 검출 회로 (51) 와, 전류 제어 회로 (52) 와, 스위칭을 실시하는 트랜지스터 (M3) (53) 를 주된 구성 요소로 한다. 그리고, 상기 제어 회로 (50) 에 제어를 위한 정보를 공급하는 목적으로, 소형의 트랜지스터 (M2) (54) 가, 트렌치 파워 MOS 트랜지스터 (M1) (10) 와 병렬로 배치되어 있다.
다음으로, 상기 제어 회로 (50) 의 동작에 대해 설명한다. 트렌치 파워 MOS 트랜지스터 (M1) (10) 가 부하에 전력을 공급하는 동안, 상기 트랜지스터 (M2) (54) 가 트렌치 파워 MOS 트랜지스터 (M1) (10) 에 흐르는 전류 등을 감시한다. 그리고, 트랜지스터 (M2) (54) 가 이상 전류나 이상 과열 상태를 검출한 경우, 그 정보가 상기 제어 회로 (50) 에 전달된다. 상기 정보를 받은 제어 회로 (50) 는, 이 제어 회로 (50) 내에 형성된 스위칭을 위한 트랜지스터 (M3) (53) 를 작동시킨다.
구체적으로는, 트랜지스터 (M3) (53) 에 의해, 트렌치 파워 MOS 트랜지스터 (M1) (10) 를 셧 다운한다. 이로써, 트렌치 파워 MOS 트랜지스터 (Ml) (10) 의 안전 작동을 확보할 수 있다.
이와 같이, 본 실시형태의 파워 IC 디바이스 (1) 에서는, 표층 채널 CMOS 트랜지스터 (20) 의 게이트 전극 (21a) 과 트렌치 파워 MOS 트랜지스터 (10) 의 소스 영역 (14) 이 동일한 레벨, 동일 층, 동일한 제조 공정에 의해 형성되므로, 제조 공정 수를 줄일 수 있어, 파워 IC 디바이스의 제조 비용을 저감시킬 수 있다. 바꾸어 말하면, 트렌치 파워 MOS 트랜지스터 (10) 의 소스 영역 (14) 과 표층 채널 CMOS 트랜지스터 (20) 의 게이트 전극 (21a) 이 동일한 증착층에 형성되어 있으므로, 양 트랜지스터의 기재인 실리콘 웨이퍼 (2) 와 그 제조 공정의 일부분이 공용됨으로써, 양 트랜지스터의 경제적인 면에서의 통합을 도모할 수 있다. 이 결과, 트렌치 파워 MOS 트랜지스터 (10) 와 표층 채널 CMOS 트랜지스터 (20) 가 동일 칩 (2a) 상에 형성되는 경우에, 저비용인 파워 IC 디바이스 (1) 를 제공할 수 있다.
따라서, 트렌치 파워 MOS 트랜지스터 (10) 와 표층 채널 CMOS 트랜지스터 (20) 를 동일 칩에 형성하는 경우에, 제조 비용을 저감시킬 수 있는 파워 IC 디바이스 (1) 및 그 제조 방법을 제공할 수 있다.
또, 본 실시형태의 파워 IC 디바이스 (1) 에서는, 트렌치 파워 MOS 트랜지스터 (10) 의 소스 영역 (14) 과 표층 채널 CMOS 트랜지스터의 게이트 전극 (21a) 에 사용되는 층이, 아모르퍼스 실리콘, 폴리 실리콘 또는 폴리 사이드 중 어느 하나에 의해 형성되어 있으므로, 상기 층 형성시에, 종래의 IC 제조 기술을 사용하는 것이 가능해져, 층 형성, 층에 대한 도프 및 에칭에 의한 패턴 형성을 용이하게 실시할 수 있다. 또한, 상기 층은, 열안정성이 높고, 층 형성시의 제어가 용이하므로, 제조 조건에 대한 제약을 줄일 수 있다.
또, 본 실시형태의 파워 IC 디바이스 (1) 에서는, 트렌치 파워 MOS 트랜지스터 (10) 는, P 채널형 트랜지스터로서, 칩 (2a) 은, 탑층 (2c) 과, 그 하층의 베이스층 (2b) 과, 그리고 그 베이스층 (2b) 의 하층에 형성된 트렌치 파워 MOS 트랜지스터 (10) 의 드레인 전극 (13a) 을 갖고, 탑층 (2c) 은 P 형의 에피택셜인 도전층 으로 이루어지고, 또한 베이스층 (2b) 은 탑층 (2c) 에 비해 캐리어 농도가 높은 P 형의 도전층으로 이루어져 있는 것이 바람직하다.
이로써, P 채널형 트랜지스터의 트렌치 파워 MOS 트랜지스터 (10) 를 구비한 파워 IC 디바이스 (1) 를 제공할 수 있다. 또, 드레인 전극 (13a) 의 상층의 베이스층 (2b) 은 탑층 (2c) 에 비해 캐리어 농도가 높은 P 형의 도전층으로 이루어져 있으므로, 드레인 전극 (13a) 과의 도전성이 높아진다.
또, 본 실시형태의 파워 IC 디바이스 (1) 에서는, 트렌치 파워 MOS 트랜지스터 (10) 는 N 채널형 트랜지스터이고, 칩 (2a) 은, 탑층 (2c) 과, 그 하층의 베이스층 (2b) 과, 그리고 그 베이스층 (2b) 의 하층에 형성된 트렌치 파워 MOS 트랜지스터 (10) 의 드레인 전극 (13a) 을 갖고, 탑층 (2c) 은 N 형의 에피택셜인 도전층으로 이루어지고, 또한 베이스층 (2b) 은 탑층 (2c) 에 비해 캐리어 농도가 높은 N 형의 도전층으로 이루어져 있다고 할 수 있다.
이로써, N 채널형 트랜지스터의 트렌치 파워 MOS 트랜지스터 (10) 를 구비한 파워 IC 디바이스 (1) 를 제공할 수 있다. 또, 드레인 전극 (13a) 의 상층의 베이스층 (2b) 은 탑층 (2c) 에 비해 캐리어 농도가 높은 N 형의 도전층으로 이루어져 있으므로, 드레인 전극 (13a) 과의 도전성이 높아진다.
또, 본 실시형태의 파워 IC 디바이스 (1) 에서는, 표층 채널 CMOS 트랜지스터 (20) 는, 트렌치 파워 MOS 트랜지스터 (10) 의 제어용으로서 동일 칩 (2a) 에 형성되어 있으므로, 하나의 칩 (2a) 만으로, 트렌치 파워 MOS 트랜지스터 (10) 의 안전한 작동을 확보할 수 있다.
또, 본 실시형태의 파워 IC 디바이스 (1) 의 제조 방법에서는, 트렌치 파워 MOS 트랜지스터 (10) 의 제조가 행해지는 동안, 표층 채널 CMOS 트랜지스터 (20) 의 표면이 보호되고 있으므로, 제조 공정에 대한 제약이 적어져, 제조 공정의 간소화를 도모할 수 있다. 또한, 표층 채널 CMOS 트랜지스터 (20) 가, 트렌치 파워 MOS 트랜지스터 (10) 가 제조되는 동안에 손상을 받는 경우가 적어져, 파워 IC 디바이스 (1) 의 신뢰성을 향상시킬 수 있다. 예를 들어, 트렌치 파워 MOS 트랜지스터 (10) 가 형성되는 동안에 행해지는 조건이 엄격한 드라이 에칭 등에 의해, 표층 채널 CMOS 트랜지스터 (20) 의, 게이트 절연막 (27) 이나 그 하층에 있는 반전 채널 영역 (22) 등이 오염되는 것을 방지할 수 있다.
또, 본 실시형태의 파워 IC 디바이스 (1) 의 제조 방법에서는, 보호층은, 폴리 실리콘층 (33) 으로 이루어져 있는 것이 바람직하다. 이로써, 보호층의 열안정성이 높고, 트렌치 파워 MOS 트랜지스터 (10) 가 형성되는 동안, 확실하게 표층 채널 CMOS 트랜지스터 (20) 를 보호할 수 있다.
또, 본 실시형태의 파워 IC 디바이스 (1) 의 제조 방법에서는, 트렌치 (3) 의 개구부를 절연층을 덮을 때, 트렌치 (3) 의 개구부와 자기 정합한 SiN 층 (35), 즉 SiN 층 (35) 의 개구와 트렌치 (3) 의 개구부가 일치하는 마스킹층을 패턴 마스크로서 사용하므로, 트렌치 (3) 의 개구부에만 선택적으로 절연층을 형성할 수 있다.
그리고, 상기 절연층을 선택적으로 형성할 수 있기 때문에, 예를 들어, 복수의 트렌치 (3) 를 수반하는 트렌치 파워 MOS 트랜지스터 (10) 를 형성하는 경우, 트렌치 파워 MOS 트랜지스터 (10) 의 미세화 및 고밀도화가 가능해진다. 즉, 마스킹층의 자기 정합에 의해, 절연층이 트렌치 (3) 의 개구부에 확실하게 형성된다. 따라서, 패턴 마스크의 위치 어긋남을 고려하여, 트렌치의 간격을 넓게 할 필요가 없다.
그 결과, 트렌치의 간격을 좁게 하는 것이 가능하다. 또한, 게이트 영역 (11) 의 절연 불량을 고려하여, 트렌치 (3) 마다 소스와의 접속을 형성할 필요가 없다. 따라서, 소스 영역 (14) 을 실리콘 웨이퍼 (2) 표면의 전체면에 걸쳐서 형성하고, 그 후, 근접하는 복수의 트렌치 (3) 를 덮는 일련의 형상으로서 패터닝하여 형성할 수 있다. 이상의 결과, 트렌치 파워 MOS 트랜지스터 (10) 의 미세화, 고밀도화가 가능해진다.
또, 본 실시형태의 파워 IC 디바이스 (1) 의 제조 방법에서는, 마스킹층이, 질화 규소로 이루어지는 층인 것이 바람직하다. 이로써, 트렌치 (3) 의 개구부를 절연층으로 덮을 때, 박리 등을 일으키는 경우가 적고, 효과적으로 트렌치 (3) 의 개구부에만 절연층을 형성할 수 있다.
또한, 본 발명은 상기 서술한 실시형태에 한정되는 것이 아니고, 청구항에 나타낸 범위에서 여러 가지의 변경이 가능하다. 즉, 청구항에 나타낸 범위에서 적절히 변경한 기술적 수단을 조합하여 얻어지는 실시형태에 대해서도 본 발명의 기술적 범위에 포함된다.
예를 들어, 본 발명의 파워 IC 디바이스 (1) 의 트렌치 (3) 는, 상기 실시형태에 기재하는 것에 한정되지 않는다. 예를 들어, 트렌치 (3) 의 개수는 한정 되지 않고, 하나의 트렌치 파워 MOS 트랜지스터 (10) 에 대해 형성되는 트렌치 (3) 의 개수는, 1 개이어도 되고 복수개이어도 된다. 바람직하게는, 드레인 영역 (13) 을 흐르는 전류를 확보하는 점과 파워 IC 디바이스 (1) 를 고밀도화하는 점을 양립시킨다는 관점에서, 3 내지 5 개가 된다.
또, 트렌치 파워 MOS 트랜지스터 (10) 의 소스 영역 (14) 과 표층 채널 CMOS 트랜지스터 (20) 의 게이트 전극 (21a) 을 형성하는 재료는, 특별히 한정되는 것은 아니다. 예를 들어, 공지된 IC 제조 기술을 사용하는 것이 가능하다는 등의 점에서 아모르퍼스 실리콘, 폴리 실리콘 또는 폴리 사이드 등이 바람직하다.
또한, 대략 600℃ 이상으로 과열함으로써, 에피택셜 실리콘으로 성장할 수 있다는 점에서는, 아모르퍼스 실리콘을 사용할 수 있다.
한편, 대략 550℃ 에서 제어성이 좋고 CVD (Chemical Vapor Deposition : 화학적 증착) 에 의해 용이하게 형성할 수 있다는 점, 그리고 상기 소스 영역 (14) 및 게이트 전극 (21a) 에 대한 요구 특성을 만족시킨다는 점에서는, 폴리 실리콘을 사용할 수도 있다.
한편, 상기 소스 영역 (14) 및 게이트 전극 (21a) 에 대한 요구 특성을 만족시킨다는 점에서는, 폴리 실리사이드를 사용할 수도 있다. 여기서, 폴리 실리사이드란, 보텀층으로서의 폴리 실리콘층과 탑층으로서의 텅스텐 실리사이드 (WSix) 층을 갖는 적층체이다.
이상과 같이, 본 발명의 파워 IC 디바이스에서는, 상기 동일 층에 형성된 트렌치 파워 MOS 트랜지스터의 소스 영역, 및 표층 채널 CMOS 트랜지스터의 게이트 전극은, 아모르퍼스 실리콘, 폴리 실리콘 또는 폴리 사이드 중 어느 하나에 의해 형성되어 있는 것이 바람직하다.
상기의 발명에 의하면, 트렌치 파워 MOS 트랜지스터의 소스 영역과 표층 채널 CMOS 트랜지스터의 게이트 전극에 사용되는 층이, 아모르퍼스 실리콘, 폴리 실리콘 또는 폴리 사이드 중 어느 하나에 의해 형성되어 있으므로, 상기 층 형성시에, 종래의 IC 제조 기술을 사용하는 것이 가능해져, 층 형성, 층에 대한 도프 및 에칭에 의한 패턴 형성을 용이하게 실시할 수 있다. 또한, 상기 층은, 열안정성이 높고, 층 형성시의 제어가 용이하므로, 제조 조건에 대한 제약을 줄일 수 있다.
또, 본 발명의 파워 IC 디바이스에서는, 상기 트렌치 파워 MOS 트랜지스터는 P 채널형 트랜지스터이고, 상기 칩은 탑층과 그 하층의 베이스층과, 그리고 그 베이스층의 하층에 형성된 트렌치 파워 MOS 트랜지스터의 드레인 전극을 갖고, 상기 탑층은 P 형의 에피택셜인 도전층으로 이루어지며, 또한 상기 베이스층은 상기 탑층에 비해 캐리어 농도가 높은 P 형의 도전층으로 이루어져 있는 것이 바람직하다.
이로써, P 채널형 트랜지스터의 트렌치 파워 MOS 트랜지스터를 구비한 파워 IC 디바이스를 제공할 수 있다. 또, 드레인 전극의 상층의 베이스층은 탑층에 비해 캐리어 농도가 높은 P 형의 도전층으로 이루어져 있으므로, 드레인 전극과의 도전성이 높아진다.
또, 본 발명의 파워 IC 디바이스에서는, 상기 트렌치 파워 MOS 트랜지스터는 N 채널형 트랜지스터이고, 상기 칩은 탑층과, 그 하층의 베이스층과, 그리고 그 베 이스층의 하층에 형성된 트렌치 파워 MOS 트랜지스터의 드레인 전극을 갖고, 상기 탑층은 N 형의 에피택셜인 도전층으로 이루어지며, 또한 상기 베이스층은 상기 탑층에 비해 캐리어 농도가 높은 N 형의 도전층으로 이루어져 있는 것이 바람직하다.
이로써, N 채널형 트랜지스터의 트렌치 파워 MOS 트랜지스터를 구비한 파워 IC 디바이스를 제공할 수 있다. 또, 드레인 전극의 상층의 베이스층은 탑층에 비해 캐리어 농도가 높은 N 형의 도전층으로 이루어져 있으므로, 드레인 전극과의 도전성이 높아진다.
또, 본 발명의 파워 IC 디바이스에서는, 상기 표층 채널 CMOS 트랜지스터는, 트렌치 파워 MOS 트랜지스터의 제어용으로서 형성되어 있는 것이 바람직하다.
상기의 발명에 의하면, 표층 채널 CMOS 트랜지스터가 트렌치 파워 MOS 트랜지스터의 제어용으로서 동일 칩에 형성되어 있으므로, 하나의 칩만으로, 트렌치 파워 MOS 트랜지스터의 안전한 작동을 확보할 수 있다.
또, 본 발명의 파워 IC 디바이스의 제조 방법에서는, 상기 표층 채널 CMOS 트랜지스터는, 반전 채널 영역의 상층에 게이트 절연막을 형성하는 공정을 포함함과 함께, 상기 표층 채널 CMOS 트랜지스터의 게이트 절연막을 형성한 후, 상기 트렌치 파워 MOS 트랜지스터의 제조를 실시하는 동안, 그 표층 채널 CMOS 트랜지스터의 상층을 보호층에 의해 보호하는 것이 바람직하다.
상기의 발명에 의하면, 트렌치 파워 MOS 트랜지스터의 제조가 행해지는 동안, 표층 채널 CMOS 트랜지스터의 표면이 보호되고 있으므로, 제조 공정에 대한 제약이 적어져, 제조 공정의 간소화를 도모할 수 있다. 또한, 표층 채널 CMOS 트 랜지스터가, 트렌치 파워 MOS 트랜지스터가 제조되는 동안에 손상을 받는 경우가 적어져, 파워 IC 디바이스의 신뢰성을 향상시킬 수 있다. 예를 들어, 트렌치 파워 MOS 트랜지스터가 형성되는 동안에 행해지는 조건이 엄격한 드라이 에칭 등에 의해, 표층 채널 CMOS 트랜지스터의, 게이트 산화막이나 그 하층에 있는 채널 영역 등이 오염되는 것을 방지할 수 있다.
또, 본 발명의 파워 IC 디바이스의 제조 방법에서는, 상기 보호층은, 폴리 실리콘층으로 이루어져 있는 것이 바람직하다.
이로써, 보호층의 열안정성이 높고, 트렌치 파워 MOS 트랜지스터가 형성되는 동안, 확실하게 표층 채널 CMOS 트랜지스터를 보호할 수 있다.
또, 본 발명의 파워 IC 디바이스의 제조 방법에서는, 상기 표층 채널 CMOS 트랜지스터의 게이트 절연막을 형성하고, 또한 그 표층 채널 CMOS 트랜지스터의 상층을 보호층으로 보호한 후, 상기 트렌치 파워 MOS 트랜지스터의 제조를 실시하는 경우에, 상기 웨이퍼 표면층의 일부에 트렌치를 형성하는 공정에 있어서는, 상기 트렌치를 형성하기 전에 웨이퍼 표면에 마스킹층을 형성하고, 그 후, 마스킹층 상으로부터 웨이퍼 표면에 트렌치를 형성함과 함께, 상기 트렌치의 내부를 매립하도록 게이트 영역을 형성하는 공정에 있어서는, 상기 트렌치의 내부에 도전 영역을 형성하고, 그 도전 영역이 형성된 트렌치의 개구부를 상기 개구된 마스킹층을 패턴 마스크로서 사용하여 절연층으로 덮는 것이 바람직하다.
상기의 발명에 의하면, 트렌치의 개구부를 절연층으로 덮을 때, 트렌치의 개구부와 자기 정합한 마스킹층, 즉 마스킹층의 개구와 트렌치의 개구부가 일치하는 마스킹층을 패턴 마스크로서 사용하므로, 트렌치의 개구부에만 선택적으로 절연층을 형성할 수 있다.
그리고, 상기 절연층을 선택적으로 형성할 수 있기 때문에, 예를 들어, 복수의 트렌치를 수반하는 트렌치 파워 MOS 트랜지스터를 형성하는 경우, 트렌치 파워 MOS 트랜지스터의 미세화 및 고밀도화가 가능해진다. 즉, 종래의 트렌치 파워 MOS 트랜지스터에서는, 근접하는 트렌치의 간격을 넓게 할 필요가 있고, 또한 소스 영역을 각각의 트렌치에 대응하여 별개로 형성할 필요가 있기 때문에 고밀도화가 곤란했다. 첫번째 이유는, 트렌치의 개구부를 절연층으로 덮는 공정에서의 패턴 마스크의 위치 어긋남을 고려하여, 트렌치의 간격을 넓게 할 필요가 있기 때문이다. 그리고, 두번째 이유는, 절연층의 위치 어긋남 등에 의해 절연이 불완전한 것에서 기인하는, 게이트 영역과 소스 영역의 단락을 방지하기 때문이다. 바꾸어 말하면, 게이트 영역과 소스 영역의 단락이 발생하지 않도록, 트렌치가 없는 부분에만 개별적으로 소스 영역을 형성할 필요가 있었다.
이에 대하여, 본 발명에서는, 상기 마스킹층의 자기 정합에 의해, 절연층이 트렌치의 개구부에 확실하게 형성된다. 따라서, 패턴 마스크의 위치 어긋남을 고려하여 트렌치의 간격을 넓게 할 필요가 없다. 그 결과, 트렌치의 간격을 좁게 하는 것이 가능하다. 또한, 게이트 영역의 절연 불량을 고려하여 트렌치마다 소스와의 접속을 형성시킬 필요가 없다. 그 결과, 소스 영역을 실리콘 웨이퍼 표면의 전체면에 걸쳐서 형성하고, 그 후, 근접하는 복수의 트렌치를 덮는 일련의 형상으로서 패터닝하여 형성할 수 있다. 이상의 결과, 트렌치 파워 MOS 트랜지스터의 미세화, 고밀도화가 가능해진다.
또, 본 발명의 파워 IC 디바이스의 제조 방법에서는, 상기 마스킹층이 질화 규소로 이루어지는 층인 것이 바람직하다.
이로써, 트렌치의 개구부를 절연층으로 덮을 때, 박리 등을 일으키는 경우가 적고, 효과적으로 트렌치의 개구부에만 절연층을 형성할 수 있다.
산업상이용가능성
본 발명은, 동일 제조 공정에 의해 형성된 층을, 트렌치 파워 MOS (Metal Oxide Semiconductor) 트랜지스터의 소스 영역 및 표층 채널 CMOS (Complementary Metal 0xide Semiconductor) 트랜지스터의 게이트 전극으로서 구비하는 파워 IC (Integrated Circuit) 디바이스를 제공하는 것이므로, 저비용으로의 파워 IC 디바이스의 제조를 가능하게 한다. 따라서, 고전압, 고전류에서의 스위칭이 필요한 회로 등에 적용할 수 있다.

Claims (13)

  1. 삭제
  2. 표층 채널 CMOS 트랜지스터와 트렌치 파워 MOS 트랜지스터가 동일 칩에 형성된 파워 IC 디바이스로서,
    상기 트렌치 파워 MOS 트랜지스터의 소스 영역과 상기 표층 채널 CMOS 트랜지스터의 게이트 전극은, 동일 층에 형성되어 있는 것을 특징으로 하는 파워 IC 디바이스.
  3. 표층 채널 CMOS 트랜지스터와 트렌치 파워 MOS 트랜지스터가 동일 칩에 형성되어 있는 파워 IC 디바이스로서,
    상기 표층 채널 CMOS 트랜지스터는,
    칩의 표면층에 있어서의 트렌치가 없는 부분에, 상기 표면층과 평행이 되도록 형성된 반전 채널 영역과,
    상기 반전 채널 영역의 상층에 형성된 게이트 전극을 가짐과 함께,
    상기 트렌치 파워 MOS 트랜지스터는,
    칩의 표면층의 일부에 형성된 트렌치의 내부를 매립하도록 형성된 게이트 영역과,
    상기 트렌치의 가로 벽에 형성된 반전 채널 영역과,
    상기 게이트 영역 및 반전 채널 영역의 상층에 있어서의 칩의 표면층에 형성된 소스 영역과,
    상기 칩의 이면층에 형성된 드레인 전극을 갖는 한편,
    상기 트렌치 파워 MOS 트랜지스터의 소스 영역과 표층 채널 CMOS 트랜지스터의 게이트 전극은 동일 층에 형성되어 있는 것을 특징으로 하는 파워 IC 디바이스.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 동일 층에 형성된 트렌치 파워 MOS 트랜지스터의 소스 영역, 및 표층 채널 CMOS 트랜지스터의 게이트 전극은, 아모르퍼스 실리콘, 폴리 실리콘 또는 폴리 사이드 중 어느 하나에 의해 형성되어 있는 것을 특징으로 하는 파워 IC 디바이스.
  5. 제 2 항 또는 제 3 항에 있어서,
    상기 트렌치 파워 MOS 트랜지스터는 P 채널형 트랜지스터로서,
    상기 칩은, 탑층과, 그 하층의 베이스층과, 그리고 상기 베이스층의 하층에 형성된 트렌치 파워 MOS 트랜지스터의 드레인 전극을 갖고,
    상기 탑층은 P 형의 에피택셜인 도전층으로 이루어지고, 또한 상기 베이스층은 상기 탑층에 비해 캐리어 농도가 높은 P 형의 도전층으로 이루어져 있는 것을 특징으로 하는 파워 IC 디바이스.
  6. 제 2 항 또는 제 3 항에 있어서,
    상기 트렌치 파워 MOS 트랜지스터는, N 채널형 트랜지스터로서,
    상기 칩은, 탑층과, 그 하층의 베이스층과, 그리고 상기 베이스층의 하층에 형성된 트렌치 파워 MOS 트랜지스터의 드레인 전극을 갖고,
    상기 탑층은 N 형의 에피택셜인 도전층으로 이루어지고, 또한 상기 베이스층은 상기 탑층에 비해 캐리어 농도가 높은 N 형의 도전층으로 이루어져 있는 것을 특징으로 하는 파워 IC 디바이스.
  7. 제 2 항 또는 제 3 항에 있어서,
    상기 표층 채널 CMOS 트랜지스터는, 트렌치 파워 MOS 트랜지스터의 제어용으로서 형성되어 있는 것을 특징으로 하는 파워 IC 디바이스.
  8. 표층 채널 CMOS 트랜지스터와 트렌치 파워 MOS 트랜지스터가 동일 웨이퍼에 형성되는 파워 IC 디바이스의 제조 방법에 있어서,
    상기 표층 채널 CMOS 트랜지스터의 게이트 전극과 상기 트렌치 파워 MOS 트랜지스터의 소스 영역은, 동일 제조 공정에 의해 형성되는 것을 특징으로 하는 파 워 IC 디바이스의 제조 방법.
  9. 표층 채널 CMOS 트랜지스터와 트렌치 파워 MOS 트랜지스터가 동일 웨이퍼에 형성되는 파워 IC 디바이스의 제조 방법으로서,
    상기 표층 채널 CMOS 트랜지스터의 제조에서는,
    웨이퍼 표면층에 있어서의 트렌치가 없는 부분에, 상기 표면층과 평행이 되도록 반전 채널 영역을 형성하는 공정을 포함하고,
    상기 트렌치 파워 MOS 트랜지스터의 제조에서는,
    웨이퍼 표면층의 일부에 트렌치를 형성하는 공정과,
    상기 트렌치의 내부를 매립하도록 게이트 영역을 형성하는 공정과,
    상기 트렌치의 가로 벽에 반전 채널 영역을 형성하는 공정을 포함함과 함께,
    상기 표층 채널 CMOS 트랜지스터의 제조에 있어서의 반전 채널 영역의 상층에 게이트 전극을 추가로 형성하는 공정과, 상기 트렌치 파워 MOS 트랜지스터의 제조에 있어서의 상기 게이트 영역 및 반전 채널 영역의 상층에 있어서의 웨이퍼 표면층에 소스 영역을 추가로 형성하는 공정을 동일 제조 공정에 의해 실시하는 것을 특징으로 하는 파워 IC 디바이스의 제조 방법.
  10. 제 8 항 또는 제 9 항에 있어서,
    상기 표층 채널 CMOS 트랜지스터는, 반전 채널 영역의 상층에 게이트 절연막을 형성하는 공정을 포함함과 함께,
    상기 표층 채널 CMOS 트랜지스터의 게이트 절연막을 형성한 후, 상기 트렌치 파워 MOS 트랜지스터의 제조를 실시하는 동안, 상기 표층 채널 CMOS 트랜지스터의 상층을 보호층에 의해 보호하는 것을 특징으로 하는 파워 IC 디바이스의 제조 방법.
  11. 제 10 항에 있어서,
    상기 보호층은, 폴리 실리콘층으로 이루어져 있는 것을 특징으로 하는 파워 IC 디바이스의 제조 방법.
  12. 제 10 항에 있어서,
    상기 표층 채널 CMOS 트랜지스터의 게이트 절연막을 형성하고, 또한 상기 표층 채널 CMOS 트랜지스터의 상층을 보호층으로 보호한 후, 상기 트렌치 파워 MOS 트랜지스터의 제조를 실시하는 경우에,
    상기 웨이퍼 표면층의 일부에 트렌치를 형성하는 공정에 있어서는, 상기 트렌치를 형성하기 전에, 웨이퍼 표면에 마스킹층을 형성하고, 그 후, 마스킹층 상으로부터 웨이퍼 표면에 트렌치를 형성함과 함께,
    상기 트렌치의 내부를 매립하도록 게이트 영역을 형성하는 공정에 있어서는, 상기 트렌치의 내부에 도전 영역을 형성하고, 상기 도전 영역이 형성된 트렌치의 개구부를, 상기 개구된 마스킹층을 패턴 마스크로서 사용하여 절연층으로 덮는 것을 특징으로 하는 파워 IC 디바이스의 제조 방법.
  13. 제 12 항에 있어서,
    상기 마스킹층이, 질화 규소로 이루어지는 층인 것을 특징으로 하는 파워 IC 디바이스의 제조 방법.
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