CN101416313B - 功率ic器件及其制造方法 - Google Patents

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Abstract

一种功率IC器件，其表层沟道CMOS晶体管和沟槽型功率MOS晶体管在同一芯片上构成。沟槽型功率MOS晶体管的源区(14)与表层沟道CMOS晶体管的栅极(21a)在同一平面上构成。根据上述结构，当沟槽型功率MOS晶体管和表层沟道CMOS晶体管在同一芯片上形成时，可以提供一种能够降低制造成本的功率IC器件及其制造方法。

Description

功率IC器件及其制造方法
技术领域
本发明涉及一种功率IC器件及其制造方法，其中，该功率IC器件是通过在同一个芯片上形成沟槽型功率MOS(Metal OxideSemiconductor：金属氧化物半导体)晶体管和CMOS(ComplementaryMetal Oxide Semiconductor：互补性金属氧化物半导体)晶体管所得到的IC器件，上述沟槽型功率MOS晶体管主要用于高电压开关、高电流开关或者作为继电器的负载开关等，上述高电压开关、高电流开关用于进行电源供给和电源转换，上述CMOS晶体管例如用于控制上述沟槽型功率MOS晶体管。
这里，“沟槽型功率MOS晶体管”是指，利用在芯片表面形成的沟槽，换言之，利用从表面起进行刻挖而得到的沟槽所形成的功率MOS晶体管。
另外，“功率IC器件”是指，由功率MOS晶体管和CMOS晶体管构成的器件。
背景技术
功率IC(Integrated Circuit：半导体集成电路)器件由于要进行功率管理以及功率控制，所以，其由可操作高电流、高电压的功率MOS晶体管及其控制电路的构成。
特别是由于DMOS(Double Diffused Metal Oxide Semiconductor：双重扩散MOS)晶体管可操作在电源供给和马达控制时所需的高功率，所以，作为有效的功率MOS晶体管受人瞩目。
有关上述功率IC器件，例如，如图7所示，在专利文献1中揭示了一种由DMOS晶体管和用于控制该DMOS晶体管的CMOS晶体管所构成的功率IC器件。
在上述功率IC器件中，为提高集成效率，换而言之，为更有效地利用硅晶圆的表面，以沟槽型功率MOS晶体管作为DMOS晶体管等功率MOS晶体管的方法较为有效。
这里，“上述沟槽型功率MOS晶体管”是指，利用在芯片表面形成的沟槽，换而言之，利用从表面起进行刻挖而得到的沟槽所形成的功率MOS晶体管。
该沟槽型功率MOS晶体管，也可适用于这样的结构，即，与专利文献1中所揭示的器件结构相同的器件结构。也就是说，在相同芯片上形成沟槽型功率MOS晶体管和用于控制该沟槽型功率MOS晶体管的COMS晶体管。
另外，以沟槽型功率MOS晶体管作为功率MOS晶体管，可以提高功率IC的集成效率。其理由是由于，较之于DMOS晶体管，沟槽型功率MOS晶体管在硅晶圆表面所占面积较小。
另外，还有其他功率IC器件。其不同于功率MOS晶体管和控制用CMOS晶体在同一芯片上形成的结构，而是以降低制造成本为目的，例如，在各个不同的芯片上形成各晶体管后再组装到同一封装中的结构。
专利文献1：美国专利第4795716号说明书(1989年1月3日专利)
发明内容
但是，在现有的功率IC器件以及其制造方法中，各种结构均存在功率IC器件的制造成本较高这样的问题。
具体来说，该问题是由于控制用CMOS晶体管和沟槽型功率MOS晶体管分别通过不同的制造工序来制造，从而导致功率IC器件的制造成本增高。
该问题不仅发生在各晶体管分别在不同芯片上形成时的情况，同样也发生在各晶体管在相同芯片上形成时的情况。
即，各晶体管虽然在相同的芯片上形成，但在该制造工序中，两晶体管的形成并没有共通的工序(共通工序)。其原因在于：沟槽型功率MOS晶体管和一般作为控制用CMOS晶体管而利用的表层沟道CMOS晶体管两者的叠层方法不同。这里，“表层沟道CMOS晶体管”是指，其沟道电流在平行于芯片表面的方向上流动的CMOS晶体管。
本发明是鉴于上述课题而开发的，其目的在于，提供一种在同一芯片上形成沟槽型功率MOS晶体管和表层沟道CMOS晶体管时可降低制造成本的功率IC器件以及其制造方法。
为解决上述课题，本发明的功率IC器件是在同一芯片上形成表层沟道CMOS晶体管和沟槽型功率MOS晶体管的功率IC器件，上述沟槽型功率MOS晶体管的源区和上述表层沟道CMOS晶体管的栅极被设置在同一平面上。
另外，为解决上述课题，本发明的功率IC器件的制造方法是在同一晶圆(Wafer)上形成表层沟道CMOS晶体管和沟槽型功率MOS晶体管的功率IC器件的制造方法，其特征在于：在同一制造工序中形成上述表层沟道CMOS晶体管的栅极和上述沟槽型功率MOS-晶体管的源区。
另外，为解决上述课题，本发明的功率IC器件的制造方法是在同一晶圆上形成表层沟道CMOS晶体管和沟槽型功率MOS晶体管的功率IC器件的制造方法，其特征在于：在制造上述表层沟道CMOS晶体管时，在晶圆表面层的不存在沟槽的部分形成与该表面层平行的反转沟区；在制造上述沟槽型功率MOS晶体管时，在晶圆表面层的一部分形成沟槽，形成栅区并使其填埋上述沟槽的内部，在上述沟槽的侧壁形成反转沟区；利用同一个制造工序，在上述表层沟道CMOS晶体管的反转沟区的上层进一步形成栅极，在晶圆表面层上的上述沟槽型功率MOS晶体管的上述栅区及反转沟区的上层进一步形成源区。
另外，为解决上述课题，本发明的功率IC器件是在同一芯片上形成表层沟道CMOS晶体管和沟槽型功率MOS晶体管，且上述沟槽型功率MOS晶体管的源区和上述表层沟道CMOS晶体管的栅极形成在同一层上。
另外，为解决上述课题，本发明的功率IC器件在同一芯片上形成表层沟道CMOS晶体管和沟槽MOS晶体管，其特征在于，上述表层沟道CMOS晶体管包括：反转沟区，形成在芯片表面层的不存在沟槽的部分并且平行于上述芯片表面层；以及栅极，形成在上述反转沟区的上层，上述沟槽型功率MOS晶体管包括：栅区，填埋沟槽的内部而形成，该沟槽形成于芯片表面层的一部分中；反转沟区，形成于上述沟槽的侧壁；源区，形成在芯片表面层上的上述栅区及上述反转沟区的上层；以及漏极，形成在上述芯片的背面层上，上述沟槽型功率MOS晶体管的源区和表层沟道CMOS晶体管的栅极形成在同一层上。
根据上述发明，由于表层沟道CMOS晶体管的栅极和沟槽型功率MOS晶体管的源区是在同一平面、同一层、同一个制造工序中形成的，所以可减少制造工序，由此可降低功率IC器件的制造成本。
因此，在同一芯片上形成沟槽型功率MOS晶体管和表层沟道CMOS晶体管时，能够提供可降低制造成本的功率IC器件以及其制造方法。
本发明的其他目的、特征和优点在以下的描述中会变得十分明了。此外，以下参照附图来明确本发明的优点。
附图说明
图1(a)表示本发明的功率IC器件的一个实施方式，是表示功率IC器件的接续在图4(d)之后的制造工序的要部剖面图。
图1(b)是表示功率IC器件的接续在图1(a)之后的制造工序的要部剖面图。
图1(c)是表示功率IC器件的接续在图1(b)之后的制造工序的要部剖面图。
图1(d)是表示功率IC器件的接续在图1(c)之后的制造工序的要部剖面图。
图2是表示功率IC器件构成的要部斜视图。
图3(a)是表示功率IC器件制造工序中的最初工序的要部剖面图。
图3(b)是表示功率IC器件的接续在上述图3(a)之后的制造工序的要部剖面图。
图3(c)是表示功率IC器件的接续在上述图3(b)之后的制造工序的要部剖面图。
图3(d)是表示功率IC器件的接续在上述图3(c)之后的制造工序的要部剖面图。
图4(a)表示上述功率IC器件的制造工序，是接续在图3(d)之后的制造工序的要部剖面图。
图4(b)是表示功率IC器件的接续在图4(a)之后的制造工序的要部剖面图。
图4(c)是表示功率IC器件的接续在图4(b)之后的制造工序的要部剖面图。
图4(d)是表示功率IC器件的接续在图4(c)之后的制造工序的要部剖面图。
图5(a)表示上述功率IC器件的制造工序，是表示接续在图1(d)之后的制造工序的要部剖面图。
图5(b)是表示功率IC器件的接续在图5(a)之后的制造工序的要部剖面图。
图5(c)是表示功率IC器件的接续在图5(b)之后的制造工序的要部剖面图。
图5(d)是表示功率IC器件的接续在图5(c)之后的制造工序的要部剖面图。
图6是表示上述功率IC器件的控制电路的框图。
图7是表示现有技术的功率IC器件的要部剖面图。
附图标记说明
1        功率IC器件
2        硅晶圆(晶圆)
2a       芯片
2b       基层
2c       顶层
3        沟槽
10       沟槽型功率MOS晶体管
11       栅区
11a      栅极
12       反转沟区
13       漏区
13a      漏极
14       源区
14a      源极
14b      N阱(NW)内源区
15       N阱(NW)
16       栅极绝缘膜
17       填充氧化膜(pad oxide film)
20       表层沟道CMOS晶体管
21a      栅极
22       反转沟区
23       漏区
23a      漏极
24    源区
24a   源极
25    高电压N阱(NW)
26    P阱(PW)
27    栅极绝缘膜
30    TA区
31    掩膜
32    选择氧化膜
33    多晶硅层(保护层)
34    CVD氧化层
35    SiN层(掩膜层)
36    CVD氧化层
37    多晶硅
38    多晶硅选择氧化膜(绝缘层)
39    掩膜
40    多晶硅层(通过同一个制造工序所形成的层)
41    掩膜
42    掩膜
43    掩膜
44    掩膜
46    金属电极
50    控制电路
51    温度检测电路
52    电流控制电路
53    晶体管
54    晶体管
具体实施方式
以下根据图1～图6说明本发明的一实施方式。
如图2所示，本实施方式的功率IC(Integrated Circuit：半导体集成电路)器件1在同一芯片2a上形成沟槽型功率MOS(Metal OxideSemiconductor)晶体管10和表层沟道CMOS(Complementary MetalOxide Semiconductor)晶体管20。
上述沟槽型功率MOS晶体管10具有在芯片2a表面层的一部分上形成的例如呈长方体形状的沟槽3，并且填埋该沟槽3内部，形成栅区11。另外，在上述沟槽3的侧壁形成有反转沟区12。
另外，在上述芯片2a的背面层形成了漏极13a，而在芯片2a表面层的上述栅区11以及反转沟区12二者的上层形成有源区14。具体来说，上述源区14和在上述反转沟区12的上层部分所形成的N阱(NW：Nwell)内源区14b形成为一体，并作为沟槽型功率MOS晶体管10的源极发挥作用。
另外，N阱(NW)15成为上述反转沟区12，在N阱(NW)15的下层区域和漏极13a之间形成有漏区13。而且，根据上述结构，沟槽型功率MOS晶体管10的沟道电流在上述反转沟区向芯片2a的厚度方向进行流动。
另一方面，上述表层沟道CMOS晶体管20形成于上述芯片2a的表面层的不存在沟槽3的表面层。
这里，该表层沟道CMOS晶体管20具有现有的结构。具体来说，在上述芯片2a的表面层，形成有与该表面层大致平行的反转沟区22。之后，在上述反转沟区22的两端，形成有漏区23和源区24。另外，在上述反转沟区22的上层形成了栅极21a。
这里，在本实施方式的功率IC器件1中，沟槽MOS晶体管10的源区14和表层沟道CMOS晶体管20的栅极21a是由在同一平面上，同一层，并在同一制造工序中形成。
具体来说，沟槽型功率MOS晶体管10的源区14和表层沟道CMOS晶体管20的栅极21a是由同一多晶硅的蒸镀层即后述的多晶硅层40形成。
根据图3(a)～3(d)、图4(a)～图4(d)、图1(a)～图1(d)、图5(a)～图5(d)来说明具有上述结构的功率IC器件1的制造方法。另外，以P沟道型晶体管的制造方法为例进行说明，但是本发明并不限于此，也能够以大致相同的制造方法来制造N沟道型晶体管。另外，本实施方式的沟槽型功率MOS晶体管10以及表层沟道CMOS晶体管20可以采用现有的IC制造工序来形成。
另外，如图3(a)所示，向硅晶圆2掺杂硼使其具有P型导电性。此时，对上述硅晶圆2进行掺杂，使得在硅晶圆2的厚度方向上形成载流子浓度不同的两个层，即基层2b和位于基层2b上层的顶层2c。
具体来说，掺杂硼使上述基层2b的电阻率例如成为0.001～0.005Ω·cm。
另外，对上述顶层2c进行掺杂，使其具有由电气特性所决定的电阻率(Pepi)和厚度(Xepi)，其中，该电气特性为沟槽型功率MOS晶体管10所要求的电气特性。具体来说，例如，当P沟道型的沟槽型功率MOS晶体管10所要求的击穿电压为80V时，那么，对上述顶层2c进行掺杂，使其电阻率达到5Ω·cm，且掺杂深度为10～15μm。另外，在本结构中顶层2c是由外延性导电层形成。
接着，对硅晶圆2的上述外延性顶层2c的表面进行热氧化，之后，形成表层沟道CMOS晶体管20用的高电压N阱(High Voltage Nwell：HNW)。具体来说，掺杂磷使得掺杂深度为5～8μm，由此形成该高电压N阱(HNW)25。
接着，形成表层沟道CMOS晶体管20用的P阱(PW：Pwell)26。具体来说，是在上述高电压N阱(HNW)25的区域内掺杂硼，并使其掺杂深度为1.5～3μm，掺杂浓度大约为1～3×1017at/cm3，从而形成该P阱(PW)26。
其次，形成P沟道型的沟槽型功率MOS晶体管10用的N阱(NW)15。具体来说，设置掩膜31，仅使得在沟槽型功率MOS晶体管10所形成的区域即TA(Trench Power MOS Transistor Area)区30形成有开口，之后，在硅晶圆2的表面层中掺杂磷。具体而言，掺杂磷使得其掺杂深度为1.5～3μm，浓度为0.5～2×1017at/cm3。
通过掺杂，形成上述高电压N阱(HNW)25、P阱(PW)26以及N阱(NW)15后，经过1050℃的热处理，形成最终的掺杂区域。
接着，形成填充氧化膜17，使其厚度大约在30nm以下。之后形成图中未显示的氮化物膜，使其厚度大约在120nm以下。
除去仅在上述TA区30形成有开口的掩膜31，使硅晶圆2的整个表面都露出。即，在硅晶圆2的表面中，使得用于形成沟槽型功率MOS晶体管10以及表层沟道CMOS晶体管20的活性区域的整个表面全部开口。
接着，形成选择氧化膜(Local Oxidation of Silicon：LOCOS)32。具体来说，形成该选择氧化膜32使其厚度大约在300nm～600nm之间，并以此来使表层沟道CMOS晶体管20的元件进行分离。该选择氧化膜32可以按照一般公知的方法来形成。
在该选择氧化膜32形成后，形成表层沟道CMOS晶体管20的栅极绝缘膜27。具体来说，通过对硅晶圆2进行热氧化之后形成栅极绝缘膜27，其厚度取决于驱动电压，例如为14～20nm之间的厚度。
为保护上述栅极绝缘膜27，在上述栅极绝缘膜27的上层，且在硅晶圆2的整个表面上，形成多晶硅层33和CVD氧化层34。具体来说，形成多晶硅层33，并使其厚度成为50～100nm之间的厚度，另外，形成CVD(Chemical Vapor Depostion：化学气相淀积)氧化层34并使其厚度大约为50nm。之后，对于在整个表面上形成的多晶硅层33和CVD氧化层34，除去覆盖硅晶圆2的TA区30的部分。该除去处理可以采用公知的光蚀刻图案形成处理来进行。
通过该图案形成处理，作为保护层的多晶硅层33仅覆盖表层沟道CMOS晶体管20的形成区域。因而，可在表层沟道CMOS晶体管20处于被保护状态的情况下形成沟槽型功率MOS晶体管10。
接着，如图3(b)所示，在上述图案形成处理后的CVD氧化层34的上层，且在硅晶圆2的整个表面上形成作为掩膜的其厚度为120nm的SiN层35，接着，形成厚度为300nm的CVD氧化层36。
该SiN层35在后面所述的沟槽3形成时与沟槽3同时被实施图案形成处理。另外，在多晶硅选择氧化膜38作为沟槽型功率MOS晶体管10的栅区11的绝缘膜而被形成时，该SiN层35将作为自动对准掩膜(self-aligning mask)而发挥作用，具体详见后述。
其次，在硅晶圆2的表面层的TA区30，利用公知的光蚀刻技术形成呈长方体形状的沟槽3。在此，沟槽3是指，从硅晶圆2的表面层起在厚度方向上刻挖而形成的呈沟状的凹坑。
这里，该沟槽3是在上述SiN层35以及CVD氧化层36形成后形成的。因此，仅除去处于沟槽3开口部分的SiN层35以及CVD氧化层36。其结果，通过自动对准，沟槽3的开口部分与除去SiN层35、CVD氧化层36的部分不会发生位置错位。自动对准是指，在下一工序中，在沟槽型功率MOS晶体管10的栅区11上形成多晶硅选择氧化膜38时，当以SiN层35的开口作为掩膜来使用的情况下，由于在上一个工序中使沟槽3进行开口的同时也使SiN层35进行开口，所以，沟槽3的开口和SiN层35的开口将自动地一致。
其次，如图3(c)所示，上述沟槽形成之后，除去上述CVD氧化层36。接着，为了减小沟槽3的侧壁的粗糙度，在潮湿环境下，以1050℃的温度对上述沟槽3的内表面进行热氧化，使其氧化厚度达至200nm之后，再除去该热氧化层。
其次，对沟槽3的内表面进行氧化以形成P沟道型的沟槽型功率MOS晶体管10的栅极绝缘膜16。具体来说，采用公知的方法进行硅热氧化，或者硅热氧化和CVD氧化并用的方法进行氧化。
该栅极绝缘膜16的厚度是由沟槽型功率MOS晶体管10所要求的电压条件以及电气特性的规格所决定。例如，如要求80V的耐电压时，则栅极绝缘膜16的厚度为40～80μm。
其次，如图3(d)所示，在上述沟槽3的内部形成上述栅区11(参照图2)。具体来说，在形成有栅极绝缘膜16的沟槽3内填充多晶硅37，接着，为了实现N性的导电性，掺杂POCI3以形成上述栅区11。
接着，除去从沟槽3的上面露出的多晶硅37，对沟槽3的上端面实施平坦化处理。在此，可利用回蚀刻、化学性机械研磨(ChemicalMechanical Polishing：CMP)等公知方法进行该平坦化处理。
其次，如图4(a)所示，使平坦化处理后的上述栅区11的上层部实现绝缘。具体来说，对填充在上述栅区11的多晶硅37的上层部进行氧化处理，由此，形成了多晶硅选择氧化膜38以使上述栅区11实现绝缘。
这里，该氧化处理是以上述SiN层35为掩膜来进行，通过沟槽3和掩膜SiN层35的自动对准，可以选择性地只对上述栅区11的上层部实施氧化处理。
其次，如图4(b)所示，在位于上述多晶硅选择氧化膜38附近的上述N阱(NW)15(参照图3(a))中，形成N阱(NW)内源区14b。具体来说，形成仅在上述栅区11及N阱(NW)15的上层部形成有开口的掩膜39，然后通过选择性地仅在上述N阱(NW)15中掺杂硼，形成上述N阱(NW)内源区14b。
该N阱(NW)内源区14b是为了确保源区14的实际厚度而设置的。即在形成上述多晶硅选择氧化膜38时，硅晶圆2的、TA区30范围内的表面有可能被侵蚀，而多晶硅选择氧化膜38以及在N阱(NW)15上形成的源区14的实际厚度将会由于该侵蚀而变薄。因此，为了确保源区14的实际厚度，使得N阱(NW)15的上层部分作为源区14发挥功能。
因此，在N阱(NW)内源区14b的上层所形成的源区14(将在后详述)，即在N阱(NW)内源区14b的上层呈隆起状形成的源区14和该N阱(NW)内源区14b形成为一体来发挥作用。
其次，如图4(c)所示，掺杂硼之后，再除去N阱(NW)内源区14b上的表层氧化层。
接着，如图4(d)所示，除去覆盖在上述TA区30(参见图3(a))之外的硅晶圆2表面层上的掩膜39。
之后，如图1(a)所示，在整个硅晶圆2的表面形成多晶硅层40。
该多晶硅层40经过图案形成处理后，作为沟槽型功率MOS晶体管10的源区14以及表层沟道CMOS晶体管20的栅极21a发挥作用(参见图2)。即，在本实施方式中，沟槽型功率MOS晶体管10的源区14和表层沟道CMOS晶体管20的栅极21a由在硅晶圆2的表层上所设置的一层蒸镀层来形成。
其次，如图1(b)所示，利用上述多晶硅层40形成沟槽型功率MOS晶体管10的源区14。具体而言，利用掩膜41覆盖除TA区30以外的上述多晶硅层40，选择性地对TA区30的多晶硅层40进行硼掺杂。此时的掺杂浓度为，2×1015ions/cm2。
其次，如图1(c)所示，作为在形成表层沟道CMOS晶体管20用的栅极21a之前的前阶段，利用上述多晶硅层40进行掺杂。具体来说，利用掩膜42覆盖TA区30的多晶硅层40，选择性地仅对未被覆盖的多晶硅层40进行31P+离子(表示原子量为31的磷离子)掺杂。此时，掺杂浓度例如为2×1015ions/cm2。
其次，如图1(d)所示，利用掩膜43对上述多晶硅层40进行光蚀刻的图案形成处理后，形成了沟槽型功率MOS晶体管10的源区14以及表层沟道CMOS晶体管20的栅极21a。
如上所述，多晶硅层40虽然在一个工序中形成，但是根据部位不同，形成具有两种不同功能的结构，即作为沟槽型功率MOS晶体管10的源区14以及作为表层沟道CMOS晶体管20的栅极21a。
之后，可以采用公知而被广泛采用的方法来完成制作功率IC器件1的各工序。
首先，如图5(a)所示，作为形成表层沟道CMOS晶体管20的上述源区24以及漏区23(参照图2)的前阶段，根据需要而覆盖掩膜44之后，可选择性地对上述多晶硅层40(参照图1(a))进行掺杂。该掺杂在N+以及P+进行，如图5(b)所示，由此形成了表层沟道CMOS晶体管20以及沟槽型功率MOS晶体管10。
其次，如图5(c)所示，利用公知的金属相互连接45等的常用技术，形成金属电极46，该金属电极46包括沟槽型功率MOS晶体管10的栅极11a(参照图2)和源极14a，以及表层沟道CMOS晶体管20的漏极23a和源极24a等的金属电极。
然后，如图5(d)所示，在表层形成金属钝化层47(表面钝化层)之后，经过表面研磨以及再次金属化从而形成功率IC器件1。
接着，对上述功率IC器件1中的表层沟道CMOS晶体管20以及沟槽型功率MOS晶体管10之间的关系进行说明。
在本实施方式的功率IC器件1中，如图2所示，表层沟道CMOS晶体管20以及沟槽型功率MOS晶体管10在同一芯片2a上形成，而该表层沟道CMOS晶体管20用于控制沟槽型功率MOS晶体管10。
这里，关于表层沟道CMOS晶体管20对沟槽型功率MOS晶体管10所控制的内容，其例如有电流控制，电压控制以及温度控制等。下面，以电流控制和温度控制的具体示例来进行说明。
如图6所示，上述电流控制和温度控制是通过由温度检测电路51和电流控制电路52所构成的控制电路50来进行。图6表示了该控制电路50的电路图。该控制电路50用于控制沟槽型功率MOS晶体管10，该沟槽型功率MOS晶体管10可进行从数安培到数十安培的高电流开关动作。该控制电路50主要由用于检测过热状态的温度检测电路51、电流控制电路52以及进行开关动作的晶体管(M3)53构成。另外，为了向上述控制电路50提供用于控制的信息，并联地设置小型的晶体管(M2)54和沟槽型功率MOS晶体管(M1)10。
其次，对上述控制电路50的动作进行说明。当沟槽型功率MOS晶体管(M1)10向负载供电时，上述晶体管(M2)54将监视在沟槽型功率MOS晶体管(M1)10中流动的电流等。如在晶体管(M2)54检测到异常电流或异常过热时，将该信息将传送给上述控制电路50。控制电路50接收到上述信息后，将使形成于该控制电路50中的、用于开关动作的晶体管(M3)53进行动作。
具体来说，通过晶体管(M3)53使得沟槽型功率MOS晶体管(M1)10成为截止状态。以此来确保沟槽型功率MOS晶体管(M1)10的安全动作。
这样，在本实施方式的功率IC器件1中，由于表层沟道CMOS晶体管20的栅极21a和沟槽型功率MOS晶体管10的源区14是在同一平面，同一层，且在同一制造工序中形成的，所以，可以减少制造工序，降低功率IC器件1的制造成本。换而言之，沟槽型功率MOS晶体管10的源区14和表层沟道CMOS晶体管20的栅极21a由同一蒸镀层形成，所以，在制造上述两个晶体管时，通过共用两个晶体管的基材即硅晶圆2以及部分制造工序，可以降低成本地形成两个晶体管。其结果，沟槽型功率MOS晶体管10和表层沟道CMOS晶体管20在同一芯片2a上形成时，可以提供成本较低的功率IC器件1。
因此，沟槽型功率MOS晶体管10和表层沟道CMOS晶体管20在同一芯片上形成时，可以提供降低制造成本的功率IC器件1以及其制造方法。
另外，在本实施方式的功率IC器件1中，形成在同一层上的沟槽型功率MOS晶体管10的源区14和表层沟道CMOS晶体管的栅极21a是由非晶硅、多晶硅或者多晶硅-硅化物(polycide)中的任何一者构成。在形成上述层时，可以利用现有的IC制造技术来形成，从而，能够易于进行层的形成、在层中的掺杂以及通过蚀刻的图案形成的处理。另外，上述层由于热稳定性高，因而在层的形成时比较容易控制，从而，可减少对制造条件的限制。
另外，在本实施方式的功率IC器件1中，优选的是：沟槽型功率MOS晶体管10是P沟道型晶体管；芯片2a包括顶层2c、位于顶层2c之下的基层2b以及设置在该基层2b下的沟槽型功率MOS晶体管10的漏极12a；顶层2c由P型的外延性导电层构成，上述基层2b由载流子浓度大于上述顶层2c的P型导电层构成。
根据上述结构，可以提供一种功率IC器件1，该功率IC器件1具有P沟道型晶体管的沟槽型功率MOS晶体管10。另外，由于位于漏极12a上层的基层2b是由载流子浓度大于上述顶层2c的P型导电层构成，所以，可提高与漏极12a之间的导电性。
另外，在本实施方式的功率IC器件1中，也可以为下述构成，即，沟槽型功率MOS晶体管10为N沟道型晶体管；芯片2a包括顶层2c、位于顶层2c之下的基层2b以及设置在基层2b下的沟槽型功率MOS晶体管10的漏极12a；顶层2c可以由N型的外延性导电层构成，并且上述基层2b由载流子浓度大于上述顶层2c的N型导电层构成。
根据上述结构，可以提供一种功率IC器件1，该功率IC器件1具有N沟道型晶体管的沟槽型功率MOS晶体管10。另外，由于位于漏极12a上层的基层2b是由载流子浓度大于上述顶层2c的N型导电层构成，所以，可提高与漏极12a之间的导电性。
另外，在本实施方式的功率IC器件1中，由于沟槽型功率MOS晶体管10和用于控制沟槽型功率MOS晶体管10的表层沟道CMOS晶体管20在同一个芯片2a上形成，所以，仅通过一个芯片2a即可确保沟槽型功率MOS晶体管10的安全动作。
另外，在本实施方式的功率IC器件1的制造方法中，由于在制造沟槽型功率MOS晶体管10时，表层沟道CMOS晶体管20的表面受到保护，所以，可减少对制造工序的限制，从而达到制造工序的简单化。另外，由于在制造沟槽型功率MOS晶体管10时，表层沟道CMOS晶体管20受到的损伤减少，所以，可以提高功率IC器件的可靠性。譬如，在沟槽型功率MOS晶体管10的形成过程中，可防止由于条件严格的干腐蚀对表层沟道CMOS晶体管20的栅极绝缘膜27和位于其下的反转沟区22所造成的侵蚀污染。
另外，在本实施方式的功率IC器件1的制造方法中，保护层优选由多晶硅层33构成。由此，可增强保护层的热稳定性，因而在形成沟槽型功率MOS晶体管10的过程中，可以确实地保护表层沟道CMOS晶体管20。
另外，在本实施方式的功率IC器件1的制造方法中，当利用绝缘层来覆盖沟槽3的开口部时，由于与沟槽3开口部进行自动对准的SiN层35，换而言之，由于以SiN层35的开口和沟槽3的开口部一致的掩膜层作为图案掩膜来使用，所以，可以选择性地仅在沟槽3的开口部形成绝缘层。
由于能够选择性地形成上述绝缘层，例如，在形成有多个沟槽3的沟槽型功率MOS晶体管10时，可实现沟槽型功率MOS晶体管10的精细化和高密度化。即，通过掩膜层的自动对准，可确保在沟槽3的开口部形成绝缘层。由此，无需考虑因图案掩膜的位置偏移而将沟槽的间隔增大。
其结果，能使沟槽的间隔变窄。另外，无需考虑因栅区11的绝缘不良而使每个沟槽3均与源极连接。由此，可以在整个硅晶圆2的表面形成源区14，之后，能够以覆盖邻近的多个沟槽3的形状来进行图案形成处理。其结果，可实现沟槽型功率MOS晶体管10的精细化和高密度化。
另外，在本实施方式的功率IC器件1的制造方法中，掩膜层优选由氮化硅形成。由此，沟槽3的开口部被绝缘层覆盖时将很少产生剥落，所以，可以有效地仅在沟槽3的开口部形成绝缘层。
另外，本发明并不限于上述各实施方式，可以在本发明请求保护的技术方案的范围内进行各种变化。通过适当组合不同实施方式所揭示的技术手段得到的实施方式也包含在本发明的技术范围内。
例如，本发明的功率IC器件1的沟槽3并不仅限于上述实施方式中所记载的沟槽。另外，也不限定沟槽3的个数，对于一个沟槽型功率MOS晶体管10而言，其所形成的沟槽3的个数可以为一个，也可以为多个。为确保流经漏区13的电流以及实现功率IC器件1的高密度化，优选3到5个。
另外，对于用以形成沟槽型功率MOS晶体管10的源区14和表层沟道CMOS晶体管20的栅极21a的材料，也没有进行特别的限定。例如，为了能够利用现有的IC制造技术，优选非晶硅，多晶硅或者多晶硅-硅化物。
另外，为了通过加热至600℃以上时生成外延性硅片，可采用非晶硅。
另一方面，考虑到在550℃左右易于控制地通过CVD(ChemicalVapor Depostion：化学气相淀积)来形成，以及考虑到需满足上述源区14和栅区21a所要求的特性，也可以使用多晶硅。
另一方面，从满足上述源区14以及栅极21a所要求特性的角度来考虑，也可采用多晶硅-硅化物(polycide)。这里的多晶硅-硅化物是包括底层的多晶硅层和顶层的硅化钨(WSix)层在内的层叠体。
如上所述，在本发明的功率IC器件中，优选的是，在上述同一层形成的沟槽型功率MOS晶体管的源区以及表层沟道CMOS晶体管的栅极由非晶硅、多晶硅或多晶硅-硅化物(polycide)中的任意一者形成。
根据上述发明，用于形成沟槽型功率MOS晶体管的源区以及表层沟道CMOS晶体管的栅极的层是由非晶硅、多晶硅或多晶硅-硅化物(polycide)中的任意一者形成，所以，在形成上述层时，可利用现有的IC制造技术，从而可易于进行层的形成、对层的掺杂以及通过蚀刻所实施的图案形成处理。另外，上述层由于热稳定性高，所以，在层形成之时比较容易控制，从而可减少了对制造条件的限制。
另外，在本发明的功率IC器件1中，优选的是，上述沟槽型功率MOS晶体管为P沟道型的晶体管；芯片2a具有顶层、位于顶层之下的基层以及设置在基层之下的沟槽型功率MOS晶体管的漏极；上述顶层由P型的外延性导电层构成，上述基层由载流子浓度大于上述顶层的P型导电层构成。
根据上述结构，可以提供一种功率IC器件，该功率IC器件具有P沟道型晶体管的沟槽型功率MOS晶体管。另外，由于漏极上层的基层由载流子浓度大于上述顶层的P型导电层构成，所以，可提高与漏极间的导电性。
另外，在本发明的功率IC器件1中，优选的是，上述沟槽型功率MOS晶体管为N沟道型晶体管；芯片2a包括有顶层、位于该顶层之下的基层以及设置在基层之下的沟槽型功率MOS晶体管的漏极；上述顶层由N型的外延性导电层构成，且上述基层由载流子浓度大于上述顶层的N型导电层构成。
由此，可提供一种功率IC器件，该功率IC器件具有N沟道型晶体管的沟槽型功率MOS晶体管。另外，由于位于漏极上层的基层由载流子浓度大于上述顶层的N型导电层构成，所以，可提高与漏极间的导电性。
另外，在本发明的功率IC器件1中，优选的是，上述表层沟道CMOS晶体管用于控制沟槽型功率MOS晶体管。
根据上述发明，由于表层沟道CMOS晶体管用于控制沟槽型功率MOS晶体管且与沟槽型功率MOS晶体管在同一芯片上形成，所以，仅通过一个芯片即可确保沟槽型功率MOS晶体管的安全动作。
另外，在本发明的功率IC器件的制造方法中，优选在上述表层沟道CMOS晶体管的反转沟区的上层形成栅极绝缘膜；在形成上述表层沟道CMOS晶体管的栅极绝缘膜之后，在制造上述沟槽型功率MOS晶体管时，利用保护层对上述表层沟道CMOS晶体管的上层进行保护。
根据上述发明，在制造沟槽MOS晶体管时，由于表层沟道CMOS晶体管的表面被保护，所以，可减少对制造工序的限制，从而可以简化制造工序。另外，由于降低表层沟道CMOS晶体管在制造沟槽型功率MOS晶体管时受损的可能性，所以，可提高功率IC器件的可靠性。例如，可避免下述情况发生，即，在沟槽型功率MOS晶体管形成时，由条件严格的干腐蚀等所造成的、对表层沟道CMOS晶体管的栅极氧化膜以及位于该栅极氧化膜之下的沟区的侵蚀污染。
另外，在本发明的功率IC器件的制造方法中，上述保护层优选由多晶硅层构成。
由此，可增加保护层的热稳定性，从而，在制造沟槽型功率MOS晶体管时可以确实地对表层沟道CMOS晶体管进行保护。
另外，在本发明的功率IC器件的制造方法中，优选的是，在形成上述表层沟道CMOS晶体管的栅极绝缘膜并利用保护层保护上述表层沟道CMOS晶体管的上层之后制造上述沟槽型功率MOS晶体管的情况下，在上述晶圆表面层的一部分形成沟槽之前，首先在晶圆的表面形成掩膜层，然后在晶圆的表面形成沟槽且该沟槽开口于上述掩膜层；在形成填埋沟槽内部的栅区时，在上述沟槽内部形成导电区，将上述已开口的掩膜层用作图形掩膜，利用绝缘层覆盖上述形成有导电区的沟槽的开口部。
根据上述发明，在以绝缘层来覆盖沟槽的开口部时，由于将已与沟槽的开口部自动对准的掩膜层，换而言之，由于将掩膜层的开口与沟槽的开口部一致时的掩膜层作为图案掩膜，所以，可以选择性地只在沟槽的开口部形成绝缘层。
由于可选择性地形成上述绝缘层，例如，在形成具有多个沟槽的沟槽型功率MOS晶体管的情况下，能够实现沟槽型功率MOS晶体管的精细化以及高密度化。即，在现有沟槽型功率MOS晶体管中，需要增大邻近的沟槽之间的间隔，且需对应于各个沟槽分别地形成源区，所以，很难实现高密度化。这是由于：在以绝缘层覆盖沟槽开口部的工序中需考虑图案掩膜的位置错位，所以，需增大沟槽间的间隔。另外，还由于要防止在因绝缘层位置错位引起绝缘不彻底时的栅区和源区之间的短路。换而言之，要防止栅区和源区之间发生短路，需要在不存在沟槽的部分分别地形成源区。
对此，在本发明中，通过上述掩膜层的自动对准，能在沟槽的开口部确实地形成绝缘层。由此，无需考虑因图案掩膜的位置错位而增大沟槽间的间隔。其结果，能够使沟槽间的间隔变窄。另外，无需考虑因栅区的绝缘不良而形成用于与各个沟槽分别连接源极的结构。其结果，在整个硅晶圆的表面形成源区之后，可以通过覆盖邻近的多个沟槽的形状来形成图案。其结果，可实现沟槽型功率MOS晶体管的精细化和高密度化。
另外，在本发明的功率IC器件的制造方法中，上述掩膜层优选由氮化硅构成。
由此，能够在以绝缘层覆盖沟槽的开口部时很少产生剥落的现象，所以，可以有效地仅在沟槽的开口部形成绝缘层。
工业可利用性
本发明提供一种功率IC(Integrated Circuit)器件，其具有以在同一工序中形成的层同时作为沟槽型功率MOS(Metal OxideSemiconductor)晶体管的源区以及表层沟道CMOS晶体管(Complementary Metal Oxide Semiconductor)的栅极，从而，可降低功率IC器件的制造成本。由此，本发明可适用于需要进行高电压、高电流开关的电路。

Claims (5)

1.一种功率IC器件，其中，表层沟道CMOS晶体管和沟槽型功率MOS晶体管形成在同一个芯片上，其特征在于，
上述表层沟道CMOS晶体管包括：
第一反转沟区，形成在芯片表面层的不存在沟槽的部分并且平行于上述芯片表面层；以及栅极，形成在上述第一反转沟区的上层，
上述沟槽型功率MOS晶体管包括：
栅区，填埋栅极绝缘膜的内部而形成，该栅极绝缘膜形成于在芯片表面层的一部分中形成的多个沟槽的壁面；
第二反转沟区，分别形成于上述沟槽的侧壁；
绝缘膜，通过对上述各栅区的上层进行氧化而分别形成；
N阱区内源区，通过在上述各第二反转沟区的上层有选择地进行掺杂而分别形成；
源区，横跨上述多个绝缘膜和多个N阱区内源区的上层中的芯片的表面层而形成；
栅极，在上述多个沟槽的侧方连接于各栅区，而且，在芯片的表面层中在与上述源区不同的位置形成；
以及漏极，形成在上述芯片的背面层，
上述沟槽型功率MOS晶体管的源区和上述表层沟道CMOS晶体管的栅极形成在同一层上。
2.根据权利要求1所述的功率IC器件，其特征在于：
上述形成在同一层上的沟槽型功率MOS晶体管的源区和表层沟道CMOS晶体管的栅极由非晶硅、多晶硅和多晶硅-硅化物中的任意一者形成。
3.根据权利要求1所述的功率IC器件，其特征在于：
上述沟槽型功率MOS晶体管为P沟道型晶体管；
上述芯片包括顶层、位于顶层之下的基层以及设置在该基层下的沟槽型功率MOS晶体管的漏极；
上述顶层由P型外延性导电层构成，上述基层由载流子浓度大于上述顶层的P型导电层构成。
4.根据权利要求1所述的功率IC器件，其特征在于：
上述沟槽型功率MOS晶体管为N沟道型晶体管；
上述芯片包括顶层、位于顶层之下的基层以及设置在该基层下的沟槽型功率MOS晶体管的漏极；
上述顶层由N型外延性导电层构成，上述基层由载流子浓度大于上述顶层的N型导电层构成。
5.根据权利要求1所述的功率IC器件，其特征在于：
上述表层沟道CMOS晶体管用于控制沟槽型功率MOS晶体管。
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