KR100973446B1 - 노광방법, 노광장치 및 디바이스 제조방법 - Google Patents

노광방법, 노광장치 및 디바이스 제조방법 Download PDF

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Abstract

멀티처리대응의 처리장치에 의한 처리를 거친 후의 처리대상의 기판에 대해 노광처리할 때에 프로세스 오차가 누적되어 중첩 정밀도가 극단적으로 열화되는 것을 방지하여, 고품질의 반도체 장치를 고스루풋으로 제조할 수 있는 노광방법을 제공한다.
이를 위해, 본 발명의 노광방법에 따르면, 복수의 처리계 (11, 12) 를 갖는 노광장치 (10) 에 의해 감응기판 (31, 32 또는 33) 을 노광하고 마스크 (35) 상의 패턴을 그 감응기판 (31, 32 또는 33) 에 전사하는 방법으로서, 노광처리 이전에 복수의 처리계 (21, 22) 를 갖는 CMP 장치 (20) 에 의해 소정의 처리가 실시된 일련의 감응기판 (31) 에 대해 노광처리하는 경우에는, 상기 이전의 처리시에 상기 CMP 장치 (20) 의 동일 처리계 (21 또는 22) 에서 처리된 감응기판 (31, 32 또는 33) 은 상기 노광장치 (10) 의 상기 복수 처리계 중 어느 하나의 동일 처리계 (11 또는 12) 에서 처리되도록 상기 일련의 감응기판 (31) 을 상기 노광장치 (10) 의 상기 복수 처리계 (11, 12) 에 할당하여 노광한다.
노광장치, 멀티처리, 복수의 처리계

Description

노광방법, 노광장치 및 디바이스 제조방법{EXPOSURE METHOD, EXPOSURE APPARATUS, AND METHOD OF MANUFACTURING A DEVICE}
도 1 은 본 발명의 일 실시형태의 반도체 집적회로 제조라인의 구성을 모식적으로 나타낸 도면.
도 2 는 도 1 에 나타낸 반도체 집적회로 제조라인에 적용되는 본 발명에 관련되는 노광장치의 구성을 나타낸 도면.
도 3 은 도 2 에 나타낸 노광장치의 스테이지 구동계의 구성을 나타낸 도면.
도 4 는 도 2 에 나타낸 노광장치에 있어서, 제 2 웨이퍼 스테이지에 탑재되어 있는 웨이퍼에 대해 노광처리가 실시되어 있는 상태를 나타낸 도면.
도 5 는 도 2 에 나타낸 노광장치에 있어서 일련의 웨이퍼가 처리되는 동작을 나타낸 도면.
도 6 은 도 1 에 나타낸 반도체 집적회로 제조라인에 적용할 수 있는 본 발명에 관련되는 다른 노광장치의 구성을 나타낸 도면.
도 7 은 도 1 에 나타낸 반도체 집적회로 제조라인에서의 웨이퍼 처리장치와 노광장치 사이의 정보수단의 각종 변형예를 나타낸 도면.
도 8 은 반도체 집적회로 제조라인에서의 멀티처리대응의 제조장치의 예를 나타낸 도면.
도 9 는 도 8 에 나타낸 바와 같은 멀티처리대응의 처리장치에 있어서, 복수의 웨이퍼가 동시에 병렬적으로 처리되는 상태를 나타낸 도면.
* 도면의 주요 부분에 대한 부호의 설명*
1 : 반도체 집적회로 제조라인
10 : 노광장치
11 : 제 1 처리계
12 : 제 2 처리계
13 : 제어 컴퓨터
110 : 광원
120 : 빔 매칭 유닛
122, 125 : 조명광학계
140 : 레티클 스테이지
142 : 투영광학계
151∼153 : 얼라인먼트계
160 : 스테이지 장치
161 : 베이스 판
171, 172 : 웨이퍼 스테이지
173, 174 : 스테이지 본체
175, 176 : ZL 스테이지
177, 178 : 웨이퍼 홀더
181, 182 : 제 1 리니어 가이드
183, 184 : 제 2 리니어 가이드
185∼188 : 구동 코일
189, 190 : 마그네트
200 : 웨이퍼 로더부
210 : 제어계
211∼215 : 얼라인먼트 오프셋 기억부
20 : 웨이퍼 처리장치 (CMP 장치)
21 : 제 1 처리계
22 : 제 2 처리계
23 : 제어 컴퓨터
30 : 웨이퍼 카세트
31∼33 : 웨이퍼
35 : 레티클
40∼42 : 통신선
43 : AGV
50 : 호스트 컴퓨터
본 발명은 반도체집적회로, 액정표시소자, 박막자기헤드, 그 외의 마이크로디바이스 등의 반도체장치 또는 포토마스크나 레티클 등을 포토리소그래피기술을 이용하여 제조할 때의 노광방법 및 노광장치에 관한 것으로서, 특히 복수의 웨이퍼 등의 기판에 대해 병렬로 처리할 수 있는 노광장치를 사용한 노광방법과 그 노광장치, 및 그와 같은 노광방법 및 노광장치를 사용한 디바이스 제조방법에 관한 것이다.
반도체집적회로 등을 제조할 때의 웨이퍼처리 공정에 있어서는, 산화, 박막형성, 도핑, 레지스트처리, 노광, 에칭, 세정, CMP (화학기계연마) 등의 처리를 반복함으로써, 실리콘 등의 웨이퍼 상에 원하는 회로를 형성한다. 또 마스크제작 공정에 있어서도 동일한 레지스트처리, 노광, 에칭 등의 처리를 함으로써, 유리기판 등의 기판상에 원하는 패턴을 형성한다.
이와 같은 공정을 거쳐 제조되는 반도체장치에 있어서, 이것을 양산하는 경우에는, 각 공정에서 일정 시간내에 어느 정도 매수의 웨이퍼, 기판을 처리할 수 있는지의 처리능력, 즉, 스루풋이 매우 중요하고, 이것을 향상시킬 것이 요구되고 있다.
이와 같은 고스루풋화의 요망에 대응하기 위해 최근의 프로세스 장치에 있어서는 프로세스 장치내에 복수의 프로세스 처리부를 구비하고, 처리의 일부 또는 전부를 동시 병행적으로 실행하는 멀티처리를 실행하도록 되어 있다. 예를 들어 도 8 에 나타낸 바와 같이 마스크를 제작하기 위한 각종 리소그래피장치, 에칭장치, 레지스트코터 (레지스트 도포장치), 레지스트 디벨롭퍼 (레지스트 현상장치), 도핑 장치, CMP 장치 등에 있어서, 2 개의 프로세스 처리부를 구비하는 장치가 실용화되어 있다. 또 막형성 장치에 있어서는 3 개의 프로세스 처리부를 구비하는 장치도 실용화되어 있다.
이와 같은 복수의 프로세스 처리부를 갖는 프로세스 장치에서의 멀티처리의 예를 도 9 에 모식적으로 나타낸다.
도 9 에 나타낸 바와 같이 동일한 처리를 하는 2 개의 챔버를 갖는 프로세스 장치에 웨이퍼 카세트를 장착하면, 웨이퍼 로더가 카세트로부터 웨이퍼를 순차적으로 빼내 2 개의 챔버 (A, B) 에 할당한다. 이 때, 2 개의 챔버를 갖는 프로세스 장치이면, 통상 웨이퍼 카세트 내의 위치가 일방의 단으로부터 홀수번째 또는 짝수번째의 웨이퍼마다 각각 동일한 챔버에 로딩되어 처리되게 된다. 그리고 각 챔버에 있어서 각각 소정의 프로세스 처리가 실행되면, 각 웨이퍼는 다시 웨이퍼 카세트에 세팅되어 다음 공정에 투입된다.
멀티처리대응의 프로세스 장치에 있어서는 이와 같이 동시 병렬적으로 복수의 웨이퍼, 기판에 대해 처리하거나 또는 이와 같이 복수의 챔버를 구비함으로써 실질적으로 웨이퍼 반송 시간을 단축하거나 하여 고속 프로세스 처리를 실현하고 있다.
그러나 이와 같은 웨이퍼처리 공정 또는 마스크제작 공정에서 사용되어 포토마스크 또는 레티클 패턴을 감광제가 도포된 웨이퍼 또는 유리기판 등의 기판 (감응기판이라고 하는 경우도 있음) 상에 전사하는 투영노광장치로는, 스텝 앤드 리피트 방식의 축소투영노광장치 (소위 스테퍼) 나, 스텝 앤드 스캔 방식의 주사형 노광장치가 널리 사용되고 있으나, 최근 이 노광장치에서도 복수의 기판 스테이지를 설치하여 스루풋을 향상시킨 장치가 제안되어 있다.
예를 들어 본원 출원인에 관련되는 일본 공개특허공보 평10-163098호에는, 2 개의 기판 스테이지끼리 접촉하지 않도록 제어되고, 또 일방의 스테이지의 동작이 타방의 스테이지의 동작에 영향을 주지 않도록 제어된, 복수의 기판 스테이지를 갖는 투영노광장치가 개시되어 있다.
그러나 이와 같은 복수의 챔버 등에 있어서, 프로세스 처리하는 멀티처리대응의 프로세스 장치에서는 챔버마다, 즉 처리계마다 상이한 프로세스 오차를 갖는 경우가 있다.
예를 들어 2 개의 챔버를 갖는 CMP 장치에서는 웨이퍼를 연마하는 패드를 2 개 구비하게 되어 패드에 따라 미묘하게 연마 정도가 달라져 연마가공한 웨이퍼에 2 종류의 프로세스 오차가 발생하는 경우가 생겼다. 또 이와 같은 CMP 장치에 있어서는, 각각의 챔버에서 연마하는 패드의 회전방향이 기계적인 구조의 용이성에 기인하여 우회전과 좌회전으로 되어 있는 경우가 적지 않고, 그 결과 동일하게 2 종류의 프로세스 오차가 발생하는 경우가 있었다.
이와 같은 처리의 후반에 있어서, 예를 들어 모든 웨이퍼를 동일한 웨이퍼 스테이지와 얼라인먼트 장치에 의해 처리하는 종래의 노광장치에 의해 노광처리하는 경우에는, 2 종류의 프로세스 오프셋의 평균값으로 보정하는 정도의 대응밖에 할 수 없어, 노광시의 중첩 정밀도가 떨어진다는 문제가 있었다. 그리고 이와 같은 경우에는, 결국 전(前)공정에서의 프로세스 오차 자체의 저감에 노력한다는 현실적인 처리밖에 할 수 없어 유효한 대책이 이루어져 있지 않았다.
한편, 전술한 바와 같은 최근 제안되어 있는 2 개의 기판 스테이지를 구비하는 노광장치에 있어서는, 노광장치 자체에 있어서, 다른 멀티처리대응의 프로세스 장치와 동일하게, 그 처리계의 수에 대응한 프로세스 오차, 즉 2 개의 기판 스테이지의 각각에 독자적인 프로세스 오차가 발생한다. 따라서 이와 같은 노광장치에 의해, 전술한 바와 같은 멀티처리대응의 장치에 의한 처리를 거친 후의 웨이퍼 등을 처리한 경우에는, 2 종류의 프로세스 오차를 갖는 웨이퍼가 다시 2 종류의 프로세스 오차를 갖는 노광장치에 의해 노광되게 되어, 프로세스 오차가 확대되어 중첩 정밀도가 극단적으로 열화되는 사태가 발생하게 되었다.
본 발명은 이와 같은 과제를 감안하여 이루어진 것으로서, 본 발명의 목적은 기판 스테이지 등의 처리계를 복수 갖는 멀티처리대응의 노광장치에 의해 노광처리하는 방법으로서, 특히 멀티처리대응의 처리장치에 의한 처리를 거친 후의 처리대상의 기판에 대해 노광처리할 때에 프로세스 오차가 누적되어 중첩 정밀도가 극단적으로 열화되는 것을 방지할 수 있고, 따라서 고품질의 반도체 장치를 고스루풋으로 제조할 수 있는 노광방법을 제공하는 것에 있다.
또, 본 발명의 다른 목적은 복수의 기판 스테이지를 사용하여 복수의 감응기판을 노광처리하는 경우에도 프로세스 오차의 영향을 저감시켜 고정밀도의 디바이스 패턴을 각 감응기판상에 형성할 수 있는 노광방법, 노광장치를 제공하는 것을 목적으로 한다.
또 본 발명의 다른 목적은, 기판 스테이지 등의 처리계를 복수 갖는 멀티처리대응의 노광장치로서, 특히 멀티처리대응의 처리장치에 의한 처리를 거친 후의 처리대상의 기판에 대해 노광처리할 때에 프로세스 오차가 누적되어 중첩 정밀도가 극단적으로 열화되는 것을 방지할 수 있고, 따라서 고품질의 반도체장치를 고스루풋으로 제조할 수 있는 노광장치를 제공하는 것에 있다.
또한 본 발명의 다른 목적은, 동일한 처리를 복수의 처리계로 실행하는 처리장치를 거친 복수의 기판을 각각 고정밀도로 그 위치정보를 검출할 수 있는 노광방법 및 장치를 제공하는 것에 있다.
또 본 발명의 다른 목적은, 동일한 처리를 복수의 처리계로 실행하는 처리장치를 거친 복수 기판의 각각에 프로세스 오차의 영향을 저감시켜 고정밀도의 디바이스 패턴을 형성할 수 있는 노광방법, 노광장치를 제공하는 것을 목적으로 한다.
또 본 발명의 다른 목적은, 마이크로 디바이스를 고정밀도 또한 고스루풋으로 제조할 수 있는 디바이스 제조방법을 제공하는 것에 있다.
상기 목적을 달성하기 위해, 본 발명의 노광방법은, 복수의 처리계 (11, 12) 를 갖는 노광장치 (10) 에 의해 감응기판 (31, 32 또는 33) 을 노광하고 마스크 (35) 상의 패턴을 그 감응기판 (31, 32 또는 33) 에 전사하는 방법으로서, 노광처리 이전에 복수의 처리계 (21, 22) 를 갖는 처리장치 (20) 에 의해 소정의 처리가 실시된 일련의 감응기판 (31) 에 대해 노광처리하는 경우에는, 상기 이전의 처리시에 상기 처리장치 (20) 의 동일 처리계 (21 또는 22) 에서 처리된 감응기판 (31, 32 또는 33) 은 상기 노광장치 (10) 의 상기 복수 처리계 중 어느 하나의 동일 처리계 (11 또는 12) 에서 처리되도록 상기 일련의 감응기판 (31) 을 상기 노광장치 (10) 의 상기 복수 처리계 (11, 12) 에 할당하여 노광하는 것이다 (도 1, 도 2 참조).
이와 같은 노광방법에 의하면, 복수의 처리계를 갖는 멀티처리대응의 처리 장치에서 처리되기 때문에 복수 계통의 프로세스 오차가 발생하는 일련의 감응기판은, 그 처리된 처리계마다, 바꿔 말하면 그 프로세스 오차의 계통마다 노광장치의 동일 처리계에 할당되어 그 각 처리계에서 노광이 실행된다. 즉, 복수의 처리계 중 어느 하나의 처리계에서 처리된 감응기판은, 노광장치에서도 복수의 처리계 중 어느 하나의 처리계에서 노광처리되게 된다. 따라서 프로세스 오차가 불균일한 일련의 감응기판에 대해, 또한 프로세스 오차가 불균일해지는 처리를 실시하는 사태로 되는 것이 방지되어, 멀티처리대응의 처리장치에 의해 처리된 감응기판에 대해 노광하는 경우에도, 프로세스 오차의 누적을 막아 종래와 동일한 중첩 정밀도에 의해 적절한 노광을 실행할 수 있다.
바람직하게는 본 발명에 관련되는 노광방법은, 상기 노광장치 (10) 는 복수의 기판 스테이지 (171, 172) 를 갖는 것으로서, 상기 이전의 처리시에 상기 처리장치 (20) 의 동일 처리계 (21 또는 22) 에서 처리된 감응기판은, 상기 복수의 기판 스테이지 중 어느 하나의 동일 기판 스테이지 (171 또는 172) 에 로딩하여, 상기 노광을 실행하는 것이다 (도 1 및 도 2 참조).
또 바람직하게는 본 발명에 관련되는 노광방법은, 상기 노광장치 (10) 는 복수의 얼라인먼트 센서 (152, 153) 를 갖는 것으로서, 상기 이전의 처리시에 상기 처리장치 (20) 의 동일 처리계 (21 또는 22) 에서 처리된 감응기판은, 상기 복수의 얼라인먼트 센서 중 어느 하나의 동일 얼라인먼트 센서 (152 또는 153) 를 사용하여 얼라인먼트 처리되어 상기 노광을 실행하는 것이다 (도 1 및 도 2 참조).
또 바람직하게는 본 발명에 관련되는 노광방법은, 노광장치 (10) 가 각각 독립적으로 설정되는 복수의 얼라인먼트 오프셋 (211, 212) 중 어느 하나를 사용하여 얼라인먼트 처리하는 얼라인먼트처리 수단을 갖는 것으로서, 상기 이전의 처리시에 상기 처리장치 (20) 의 동일 처리계 (21 또는 22) 에서 처리된 감응기판마다 얼라인먼트 오프셋 (211, 212) 을 설정하고, 당해 동일 처리계 (21 또는 22) 에서 처리된 감응기판은 당해 처리계에 대응하여 상기 설정된 얼라인먼트 오프셋 (211, 212) 을 사용하여 얼라인먼트 처리하는 것이다 (도 1 및 도 2 참조).
이들 바람직한 노광방법에 의하면, 이전의 처리공정에서 처리된 처리장치의 처리계마다, 바꿔 말하면 프로세스 오차의 계통마다 얼라인먼트 오프셋이 설정되거나, 또는 동일한 기판 스테이지에 탑재되거나, 또는 동일한 얼라인먼트 센서가 사용되거나, 또는 이들이 조합되어 얼라인먼트 처리가 실행되고 있어, 프로세스 오차의 계통이 동일한 일련의 감응기판에 대해 다시 프로세스 오차가 불균일해지는 처리를 실시하는 것이 방지된다.
또 본 발명에 관련되는 노광방법은, 노광처리하는 상기 일련의 감응기판에 대해, 예를 들어 이전의 처리를 실행한 처리장치나 반도체장치의 제조공정 전체를 관리하고 있는 포스트 컴퓨터 등의 외부장치로부터 송신되는 정보를 수신함으로써, 또는 감응기판을 수용하는 카세트에 있어서의 각 감응기판의 수용위치에 의거하여, 이전의 처리시에 처리장치의 동일 처리계에서 처리된 감응기판을 식별하는 정보를 획득하여 이것에 의거하여 상기 할당을 실행한다.
또 바람직한 일 구체예로서는, 본 발명에 관련되는 노광방법은, 상기 노광장치가, 전술한 바와 같은 얼라인먼트 오프셋, 기판 스테이지 또는 얼라인먼트 센서를 2 개 구비하고 있는, 제 1 처리계와 제 2 처리계의 2 개의 처리계를 갖는 것으로서, 상기 처리장치의 복수의 처리계에서 각각 처리되어 카세트에 수용된 상기 일련의 감응기판에 대해, 상기 처리장치의 동일 처리계에서 처리된 감응기판이 상기 노광장치의 동일 처리계에서 처리되도록, 상기 제 1 처리계 및 상기 제 2 처리계에 교대로 할당하여, 상기 노광을 실행하는 것이다.
또 본 발명에 관련되는 노광방법은, 제 1 기판 스테이지 (171) 와 제 2 기판 스테이지 (172) 를 갖는 노광장치 (10) 에 의해 복수의 감응기판 (31, 32 또는 33) 을 순차적으로 노광하는 노광방법으로서, 그 복수의 감응기판 (31, 32 또는 33) 의 각각을, 그 복수의 감응기판 (31, 32 또는 33) 의 처리이력을 나타내는 정보에 의거하여 제 1 기판 스테이지 (171) 와 제 2 기판 스테이지 (172) 중 어느 하나에 로딩하는 것이다.
본 발명의 노광방법에 의하면, 복수의 감응기판을 복수의 기판 스테이지를 갖는 노광장치를 사용하여 노광하는 경우에도, 프로세스 오차의 편차 등이 저감되어, 원하는 디바이스 패턴을 각 감응기판 상에 형성할 수 있다.
또 본 발명에 관련되는 디바이스 제조방법은, 본 발명의 노광방법을 사용하여, 디바이스 패턴을 감응기판상에 전사하는 공정을 포함하는 것이다.
또 상기 목적을 달성하기 위해, 본 발명의 노광장치는, 노광처리 대상의 감응기판 (31) 이 탑재되는 기판 스테이지 (171, 172) 와, 상기 기판 스테이지 상에 탑재된 감응기판 (31) 에 대해 얼라인먼트 처리하기 위한 얼라인먼트 오프셋이 설정되는 오프셋설정 수단 (211, 212) 과, 상기 기판 스테이지 상에 탑재된 감응기판에 대해 상기 설정된 오프셋을 사용하여 얼라인먼트 처리하는 얼라인먼트 수단 (152, 153) 과, 상기 얼라인먼트 처리가 실행된 감응기판에 대해 마스크상의 패턴을 노광하는 노광수단 (110∼142) 을 갖는 노광장치 (10) 로서, 상기 기판 스테이지 (171, 172), 상기 오프셋설정 수단 (211, 212), 상기 얼라인먼트 수단 (152, 153) 중 적어도 하나를 구비하는 처리계가 복수 설치되고, 당해 노광처리 이전에 복수의 처리계 (21, 22) 를 갖는 처리장치 (20) 에 의해 소정의 처리가 실시된 일련의 감응기판 (31) 에 대해 노광처리하는 경우에는, 당해 이전의 처리시에 상기 처리장치 (20) 의 동일 처리계 (21 또는 22) 에서 처리된 감응기판은, 당해 노광장치 (10) 의 상기 복수의 처리계 중 어느 하나의 동일 처리계 (11 또는 12) 에서 처리되도록, 상기 일련의 감응기판을 상기 복수의 처리계에 할당하는 할당수단 (200) 을 추가로 갖는 것이다 (도 1 및 도 2 참조).
이와 같은 구성의 노광장치에 있어서는, 복수의 처리계를 갖는 멀티처리대응의 처리장치에서 처리되었기 때문에 복수 계통의 프로세스 오차가 발생하는 일련의 감응기판은, 할당수단에 의해, 그 처리된 처리계마다, 바꿔 말하면 그 프로세스 오차의 계통마다, 노광장치가 구비하는 복수의 처리계 중 어느 하나의 동일 처리계에 할당된다. 또한 이 복수 구비되는 처리계는, 감응기판이 탑재되는 기판 스테이지, 기판 스테이지 상에 탑재된 감응기판에 대해 얼라인먼트 처리를 실행하기 위한 얼라인먼트 오프셋이 설정되는 오프셋설정 수단, 상기 기판 스테이지 상에 탑재된 감응기판에 대해 상기 설정된 오프셋을 사용하여 얼라인먼트 처리하는 얼라인먼트 수단 중 어느 하나, 또는 이들의 조합에 의해 구성되는 처리계이다.
그리고 이 복수의 처리계에 의해, 할당된 프로세스 오차의 계통마다의 감응기판에, 얼라인먼트 오프셋이 설정되거나, 또는 동일한 기판 스테이지에 탑재되거나, 또는 동일한 얼라인먼트 수단이 사용되거나, 또는 이들이 조합되어 얼라인먼트 처리가 실행되는 노광수단에 의해 노광된다.
따라서 복수의 처리계 중 어느 하나의 처리계에서 처리된 감응기판은, 노광장치에서 처리된 일부 또는 전부에 있어서, 복수의 처리계 중 어느 하나의 처리계에서 처리되게 된다. 따라서 프로세스 오차가 불균일한 일련의 감응기판에 대해, 다시 프로세스 오차가 불균일해지는 처리를 실시하는 상태를 최대한 적게 하거나, 또는 피하게 되어 멀티처리대응의 처리장치에 의해 처리된 감응기판에 대해 노광하는 경우에서도, 프로세스 오차의 누적을 막아 종래와 동일한 중첩 정밀도에 의해 적절한 노광을 실행할 수 있다.
바람직하게는 본 발명에 관련되는 노광장치는, 당해 노광처리 이전의 상기 소정의 처리시에 상기 처리장치 (20) 의 동일 처리계 (21 또는 22) 에서 처리된 감응기판마다 얼라인먼트 오프셋을 설정하는 복수의 오프셋설정 수단 (211, 212) 을 갖고, 상기 할당수단 (200) 은, 상기 처리장치 (20) 의 동일 처리계 (21 또는 22) 에서 처리된 감응기판을, 당해 처리계에 대응한 얼라인먼트 오프셋이 설정되어 있는 상기 복수의 오프셋설정 수단 (211, 212) 중 어느 하나에 할당하고, 상기 얼라인먼트 수단 (152, 153) 은 상기 일련의 감응기판을, 당해 감응기판이 상기 할당된 오프셋설정 수단 (211, 212) 에 설정되어 있는 얼라인먼트 오프셋을 사용하여 얼라인먼트 처리를 실행하는 것이다 (도 1 및 도 2 참조).
또 바람직하게는 본 발명에 관련되는 노광장치는, 복수의 상기 기판 스테이지 (171, 172) 를 갖고, 상기 할당수단 (200) 은 상기 이전의 처리시에 상기 처리장치의 동일 처리계 (21 또는 22) 에서 처리된 감응기판이, 상기 복수의 기판 스테이지 중 어느 하나의 동일 기판 스테이지 (171 또는 172) 에 로딩되도록 감응기판 (31) 을 할당하는 것이다 (도 1 및 도 2 참조).
또 바람직하게는 본 발명에 관련되는 노광장치는, 각각이 얼라인먼트 센서 (152, 153) 를 갖는 복수의 상기 얼라인먼트 수단을 갖고, 상기 할당수단 (200) 은, 상기 이전의 처리시에 상기 CMP 장치의 동일 처리계에서 처리된 감응기판이, 상기 복수의 얼라인먼트 수단 중 어느 하나의 동일 얼라인먼트 수단에 할당하고, 상기 복수의 얼라인먼트 수단은, 상기 할당된 감응기판에 대해 각각 얼라인먼트 처리를 실행하는 것이다 (도 1 및 도 2 참조).
또 바람직한 일 구체예로는, 본 발명에 관련되는 노광장치는, 노광처리하는 상기 일련의 감응기판에 대해, 이전의 처리시에 상기 처리장치의 동일 처리계에서 처리된 감응기판을 나타내는 정보를 획득하는 기판처리정보 획득수단을 추가로 갖고, 상기 할당수단은 상기 획득한 정보에 의거하여 상기 할당을 실행하는 것이다.
바람직하게는 상기 기판처리정보 획득수단은, 통신수단을 갖고, 당해 통신수단을 통해, 상기 일련의 감응기판에 대한, 이전의 처리시에 상기 처리장치의 동일 처리계에서 처리된 감응기판을 나타내는 정보를 획득한다.
또 바람직하게는 상기 기판처리정보 획득수단은, 상기 일련의 감응기판의 각 기판에 대해, 당해 일련의 감응기판을 수용하는 카세트에서의 당해 각 감응기판의 수용위치에 의거하여, 상기 이전의 처리시에 처리된 상기 처리장치에서의 처리계를 식별함으로써 상기 정보를 획득한다.
또 바람직한 일 구체예로는, 본 발명에 관련되는 노광장치는, 상기 기판 스테이지, 상기 오프셋설정 수단, 상기 얼라인먼트 수단 중 적어도 하나를 각각 구비하는 제 1 처리계 및 제 2 처리계를 갖고, 상기 할당수단은, 상기 처리장치의 복수의 처리계에서 각각 처리되어 카세트에 수납된 상기 일련의 감응기판에 대해, 상기 처리장치의 동일 처리계에서 처리된 감응기판이 상기 노광장치의 동일 처리계에서 처리되도록, 상기 제 1 처리계 및 상기 제 2 처리계에 교대로 할당한다.
또 상기 목적을 달성하기 위해, 본 발명의 노광장치는, 동일한 처리를 복수의 처리계 (21, 22) 에서 각각 실행하는 처리장치 (20) 를 거쳐 반입되는 일련의 감응기판 (31) 에 각각 마스크 (35) 의 패턴을 전사하는 노광장치에 있어서, 상기 감응기판의 마크를 검출하는 복수의 제 1 마크검출계 (152, 153) 가 각각 상이한 위치에 배치되는 얼라인먼트계와, 상기 패턴의 전사에 앞서, 상기 처리장치의 동일 처리계 (21 또는 22) 에서 처리된 감응기판의 마크가 상기 얼라인먼트계의 동일한 제 1 마크검출계 (152 또는 153) 에서 검출되도록, 상기 일련의 감응기판의 처리절차를 각각 설정하는 설정장치 (210) 를 구비하는 것이다.
이에 의하면, 처리장치 중 어느 하나의 처리계에서 처리된 감응기판은, 노광장치내에서 동일한 마크검출계에 의해 그 마크가 검출되게 되므로, 처리장치의 복수의 처리계에서 감응기판을 처리해도 전술한 프로세스 오차가 커지지 않고, 제 1 마크검출계를 사용하여 고정밀도 감응기판의 마크 위치정보를 검출할 수 있어, 마스크 패턴을 고정밀도로 감응기판상에 전사할 수 있게 된다.
또 바람직하게는 본 발명에 관련되는 노광장치는 감응기판을 유지 (保持) 하는 가동체 (기판 스테이지) 가 1 개이어도 되지만, 상기 감응기판을 유지하는 복수의 가동체 (171, 172) 를 추가로 구비하는 것으로 하고, 상기 처리장치의 동일 처리계 (21 또는 22) 에서 처리된 감응기판을 동일한 가동체 (171 또는 172) 로 유지함과 동시에, 상기 복수의 가동체 중 제 1 가동체 (171) 로 유지되는 감응기판에 대한 상기 패턴의 전사와 거의 병행하여, 제 2 가동체 (172) 로 유지되는 감응기판의 마크를 상기 복수의 제 1 마크검출계 중 하나 (153) 에서 검출하는 것이다.
또 바람직하게는 본 발명에 관련되는 노광장치는, 복수의 가동체로 각각 감응기판을 주고받는 위치를 동일하게 해도 되지만, 상기 처리장치에서 처리된 감응기판이 반입되는 제 1 위치 (예를 들어 노광장치와 처리장치가 인라인 접속되어 있을 때는, CMP 장치로부터 노광장치로 반입되는 감응기판의 투입위치 등) 와, 상기 복수의 가동체와의 사이에서 각각 상기 감응기판을 주고받는 복수의 제 2 위치 사이에서 상기 감응기판을 이송하는 이송장치 (200) 를 추가로 구비하고, 상기 처리장치의 동일 처리계에서 처리된 감응기판은 동일 경로로 (즉, 동일한 제 2 위치를 지나) 이송되는 것이다.
또 바람직하게는, 본 발명에 관련되는 노광장치는, 상기 복수의 제 1 마크검출계에 각각 대응하여 설치되고, 상기 각 마크검출계에 의한 상기 감응기판의 마크검출 중에 상기 감응기판의 위치정보를 검출하는 복수의 제 1 간섭계 시스템과, 상기 감응기판에 대한 상기 패턴의 전사중에 상기 감응기판의 위치정보를 검출하는 제 2 간섭계 시스템을 추가로 구비하는 것이다.
또 바람직하게는 본 발명에 관련되는 노광장치는, 상기 제 2 간섭계 시스템에 의해 규정되는 좌표계상에 검출중심이 설정되고, 상기 감응기판 또는 상기 감응기판을 유지하는 가동체의 마크를 검출하는 제 2 마크검출계 (151) 를 추가로 구비하고, 상기 제 1 마크검출계 및 제 2 마크검출계의 검출결과에 의거하여, 상기 제 2 간섭계 시스템을 사용하여 상기 가동체의 이동을 제어하여 상기 감응기판에 상기 패턴을 전사하는 것이다.
또 본 발명에 관련되는 노광장치는, 각각 동일한 처리를 하는 제 1 처리계 (21) 와 제 2 처리계 (22) 를 갖는 처리장치 (20) 를 거쳐 반입되는 일련의 감응기판에 각각 마스크의 패턴을 전사하는 노광장치 (10b) 에 있어서, 제 1 처리계 (21) 에 대응하는 제 1 오프셋과, 제 2 처리계 (22) 에 대응하는 제 2 오프셋을 기억하는 기억장치 (214, 215) 와, 일련의 감응기판 중, 제 1 처리계 (21) 에서 처리된 기판은 제 1 오프셋을 사용하여 처리하고, 제 2 처리계 (22) 에서 처리된 기판은 제 2 오프셋을 사용하여 처리하는 처리기구 (151, 170 등) 를 구비하는 것이다.
본 발명의 노광장치에 의하면, 각각 동일한 처리를 하는 제 1 처리계 (21) 와 제 2 처리계 (22) 를 갖는 처리장치 (20) 를 거쳐 반입되는 일련의 감응기판을, 각 처리계에 대응한 오프셋 정보를 사용하여 처리하므로, 어느 감응기판에도 동일하게 소정 패턴을 고정밀도로 전사할 수 있다.
또, 본 발명에 관련되는 디바이스 제조방법은, 본 발명의 노광장치를 사용하여, 디바이스 패턴을 감응기판상에 전사하는 공정을 포함하는 것이다.
더욱 바람직하게는 본 발명의 디바이스 제조방법에 있어서, 상기 처리장치는, 상기 디바이스 패턴이 전사된 감응기판에 각각 동일한 처리를 하는 복수의 다른 처리계 (현상장치 (디벨롭퍼) 등) 를 갖고, 상기 노광장치내에서 동일 경로를 거친 감응기판을 상기 처리장치의 동일한 다른 처리계에서 처리하는 것이다.
또한 본 란에서는 기재한 과제를 해결하기 위한 수단의 각 구성에 대해 첨부 도면에 표시되어 있는 대응하는 구성에 부여된 부호를 대응시켜 기재하였으나, 이것은 어디까지나 이해를 쉽게 하기 위한 것으로, 본 발명에 관련되는 수단이 첨부 도면을 참조하여 후술하는 실시형태의 태양에 조금도 한정되지 않는다.
발명의 실시형태
본 발명의 일 실시형태에 대해 도 1 ∼ 도 5 를 참조하여 설명한다.
본 실시형태에 있어서는, 반도체 집적회로의 제조라인 중의 웨이퍼처리 공정의 일부를 예시하여 본 발명을 설명한다.
도 1 은 그 제조라인의 일부를 모식적으로 나타낸 도면이다.
반도체 집적회로 제조라인 (1) 은 노광장치 (10), 웨이퍼 처리장치 (20) 및 통신선 (40) 을 갖는다.
먼저 그 반도체 집적회로 제조라인 (1) 의 개략 구성에 대해 설명한다.
노광장치 (10) 는 마스크로서의 레티클상에 묘화된 패턴을 투영광학계를 통해 감광제가 도포된 웨이퍼 (감응기판) 상에 전사하는 장치로서, 본 실시형태에서는 스텝 앤드 스캔 방식의 투영노광장치이다.
노광장치 (10) 는, 멀티처리대응의 장치로, 2 개의 웨이퍼 스테이지, 3 개의 얼라인먼트 센서 (제 1 마크검출계 (152, 153) 와 제 2 마크검출계 (151)) 및 각 얼라인먼트 센서에 대응하여 각각 독립된 얼라인먼트 오프셋을 설정할 수 있는 구성을 갖는다. 그리고 노광장치 (10) 에서는 2 개의 웨이퍼 스테이지에 각각 얼라인먼트 센서 및 얼라인먼트 오프셋의 설정을 대응시켜, 실질적으로 2 개의 처리계 (11, 12) 를 구성하고, 이들 2 개의 처리계 (11, 12) 에서 일부의 처리를 병렬로 처리함으로써 처리의 효율화를 도모한다.
따라서 웨이퍼 카세트 (30) 에 수용되어 순차적으로 투입되는 웨이퍼 (31) 는, 각각 순차적으로 2 개의 웨이퍼 스테이지 중 어느 하나에 로딩되고, 어느 하나의 얼라인먼트 센서 및 얼라인먼트 오프셋을 사용하여 얼라인먼트 처리되어 순차적으로 노광된다.
이 때, 노광장치 (10) 에 있어서는 웨이퍼 처리장치 (20) 로부터 통신선 (40) 을 통해 입력되는 각 웨이퍼의 처리이력을 나타내는 정보에 의거하여, 각 웨이퍼의 할당, 즉 2 개의 웨이퍼 스테이지 중 어느 하나에 로딩하고, 어느 하나의 얼라인먼트 처리계를 사용하여 얼라인먼트를 실행할지의 할당을 결정한다. 그리고 특히 노광장치 (10) 에서는 웨이퍼 처리장치 (20) 의 동일 처리계에서 처리된 웨이퍼에 대해서는, 동일 처리계, 즉 동일한 웨이퍼 스테이지에 탑재되어 동일한 얼라인먼트 처리계에서 얼라인먼트 처리가 실행되도록 각 웨이퍼를 할당한다.
웨이퍼 처리장치 (20) 는 반도체 집적회로의 제조라인 중의 웨이퍼처리 공정에 있어서, 노광처리 이전에 실행되는 임의의 웨이퍼처리를 실행하는 장치로, 특히 2 개의 처리계 (21, 22) 에 의해 동시 병렬적으로 그 웨이퍼처리를 실행할 수 있는 장치이다.
구체적으로는 웨이퍼 처리장치 (20) 는 예를 들어 각각의 에칭 장치, 증착장치, CVD 장치, 스퍼터링 장치 등의 막형성 장치, 레지스트코터, 디벨롭퍼장치 (현상장치), 베이킹장치, 레지스트 박리장치 등의 레지스트처리장치, 도핑장치, 확산장치, 이온주입장치 등의 도핑장치 또는 CMP 장치 등의 장치이다.
또한 본 실시형태에 있어서는 웨이퍼 처리장치 (20) 는 CMP 장치로 한다.
CMP 장치 (20) 는 2 개의 챔버를 갖고, 2 장의 웨이퍼에 대해 동시 병렬적으로 CMP 처리를 실행할 수 있는 멀티처리대응 장치이다. 즉, CMP 장치 (20) 에서는 2 개의 챔버에 각각 연마대상의 웨이퍼가 탑재되고, 2 개의 연마용 패드에 의해 동시에 연마처리가 실행된다.
또 CMP 장치 (20) 에 있어서는, 2 개의 연마용 패드는, 기계적인 장치 구성상의 상황에 따라 각각 우회전 및 좌회전된다. 따라서 CMP 장치 (20) 에서 연마된 각 웨이퍼의 프로세스 오차는, 좌우의 챔버에 대응하여 특정한 경향을 나타내게 된다. 바꿔 말하면 CMP 장치 (20) 로 연마된 웨이퍼는, 좌우의 챔버에 대응한 2 개의 계통의 프로세스 오차를 갖는 웨이퍼가 된다. 따라서 CMP 장치 (20) 는 동일 로트의 각 웨이퍼가 어느 챔버에 의해 처리되었는지를 나타내는 정보, 바꿔 말하면 각 웨이퍼의 프로세스 오차의 계통을 나타내는 정보를, 통신선 (40) 을 통해 노광장치 (10) 등의 후단의 CMP 장치에 송신한다.
CMP 장치 (20) 로 연마된 웨이퍼는, 로트마다 다음 공정에 투입되어, 예를 들어 막형성처리나 레지스트 도포처리 등이 실행된 후, 노광장치 (10) 를 사용하는 노광공정에 투입된다. 단, 여기에서는 설명을 용이하게 하기 위해, 막형성처리나 레지스트 도포처리 등의 설명은 생략하고, CMP 장치 (20) 에서의 CMP 처리가 종료된 웨이퍼가 다음 노광공정에 투입되어 노광처리될 때의 처리에 대하여 설명한다.
통신선 (40) 은 반도체 집적회로의 제조라인의 각 CMP 장치 사이에서, 원하는 정보의 통신을 실행하기 위한 전송로이다. 이 통신선 (40) 을 통해, 제조라인상의 각 장치 및 전체 관리장치 등이 상호 통신함으로써, 각 로트마다의 웨이퍼처리정보의 전달 및 파악, 각 CMP 장치에서의 로트 처리상황의 파악 및 이것에 의거하는 생산관리 등이 실행된다.
본 실시형태에 있어서는, 이 통신선 (40) 을 통해, CMP 장치 (20) 로부터 노광장치 (10) 에 대해, CMP 장치 (20) 에서의 각 웨이퍼의 처리정보, 즉 로트마다의 각 웨이퍼가 CMP 장치 (20) 의 어느 챔버에서 처리되었는지의 정보가 송신된다.
다음으로 본 발명에 관련되는 노광장치 (10) 의 구성에 대해 도 2 를 참조하여 상세하게 설명한다.
도 2 는 본 실시형태의 노광장치 (10) 의 구성을 나타내는 도면이다.
노광장치 (10) 는 광원 (110), 빔 매칭 유닛 (120), 조명광학계 (122, 125), 레티클 스테이지 (140), 투영광학계 (142), 제 1 ∼ 제 3 얼라인먼트 센서 (151∼153), 스테이지 장치 (160), 웨이퍼로더부 (200) 및 제어계 (210) 를 갖는다.
또한 이하에서는 도 2 에서 투영광학계 (142) 의 광축과 직교하고, 또한 지면과 수직인 방향을 X 방향, X 방향과 직교하여 지면과 평행인 방향을 Y 방향 및 X, Y 방향과 직교하여 투영광학계 (142) 의 광축과 평행한 방향을 Z 방향으로 한다.
먼저 광원 (110)∼투영광학계 (142) 에 대해 설명한다.
예를 들어 ArF 엑시머 레이저 등의 광원 (110) 에서 발생된 자외펄스광 등의 광은, 가동 미러 등에 의해 조명광학계의 광축에 대해 자외펄스광을 위치적으로 매칭시키기 위한 빔 매칭 유닛 (120 ; BMU) 을 통해 조명광학계 (122, 125) 에 입사된다.
조명광학계는 BMU (120) 를 통과한 자외펄스광 (노광광) 을 레티클 (35) 에 조사하는 것으로, 예를 들어 웨이퍼 상에 전사해야 하는 패턴에 따라, 레티클의 조명조건 (즉, 조명광학계의 동면(瞳面)상에서의 노광광의 광량분포) 을 변경함과 동시에, 노광광이 조사되는 레티클 (35) 의 조명영역을, 투영광학계 (142) 의 원형시야내에서 광축을 중심으로 X 방향으로 연장되는 직사각형상으로 규정하고, 또한 주사노광중에 레티클 (35) 이 이동되는 주사방향 (본 실시형태에서는 Y 방향) 에 관한 조명영역의 폭을 가변으로 한다.
여기에서 본 실시형태에서의 조명광학계는, 후술하는 투영광학계 (142) 등을 포함하는 노광본체부가 탑재되는 컬럼 (column) 과는 다른 가대에 설치되는 제 1 광학계 (122) 와, 노광본체부가 탑재되는 컬럼에 설치되는 제 2 광학계 (125) 로 이루어진다. 제 1 광학계 (122) 는, 광감쇠기로서의 가변감광기, 빔정형광학계 (123), 전술한 조명조건을 변경하는 광학유닛 (예를 들어 조명광학계의 광축을 따라 움직일 수 있는 적어도 1 개의 프리즘, 줌광학계 및 조명광학계내에 교환하여 배치되는 복수의 회절광학소자 등을 포함), 옵티컬 인테그레이터, 빔스플리터 및 전술한 조명영역을 규정하는 레티클 블라인드 (마스킹블레이드 ; 124) 등을 갖고, BMU (120) 로부터 입사된 노광광의 정형 및 조도의 균일화 등을 실행한다. 또한 제 2 광학계 (125) 는 미러 (126), 콘덴서렌즈계 (127), 결상렌즈계 (128) 및 미러 (129) 등을 갖고, 제 1 광학계 (122) 로부터 입사된 노광광을 균일한 조도로 레티클 스테이지 (140) 에 유지된 레티클 (35) 에 조사한다. 또한 이하에서는 제 1 광학계 및 제 2 광학계를 각각 조명광학계 (122, 125) 라고 하기도 한다.
삭제
또한 조명광학계 (122, 125) 에 구비되는 도시하지 않은 빔스플리터는 투과율이 높고 반사율이 낮은 것으로, 이것에 의해 반사된 광은 도시하지 않은 인테그레이터 센서에 입사되어 그 광량이 계측된다. 그리고 계측된 광량 및 미리 기억되어 있는 빔스플리터의 투과율 또는 반사율에 의거하여, 후술하는 제어계 (210) 에서 투영광학계에 대한 광의 입사광량, 나아가서는 기판상에서의 광량이 검출되어 제어되도록 되어 있다.
레티클 스테이지 (140) 는 투영광학계 (142) 의 상방에 설치되어, 전사 패턴이 형성된 포토마스크인 마스크 레티클 (35) 을 유지함과 동시에, 소정의 스트로크로 Y 방향으로 이동가능하고, 또한 레티클 (35) 을 XY 평면내에서 회전방향 및 병진방향으로 미동시켜 그 자세를 조정할 수 있게 되어 있다. 또한 레티클 스테이지 (140) 는 주사노광시에 노광광 (조명영역) 에 대해 레티클 (35) 을 주사방향 (Y 방향) 으로 소정 속도로 이동한다. 도시되어 있지 않지만 적어도 6 개의 파장축을 갖는 간섭계 시스템에 의해, 레티클 스테이지 (140 ; 레티클 (35)) 의 X, Y 방향의 위치정보, X 축, Y 축 및 Z 축 회전의 3 개의 회전량 (피칭량, 롤링량, 요잉량) 및 Z 방향의 위치정보 (투영광학계 (142) 와의 간격) 가 계측되어 있다.
또한 레티클 스테이지 (140) 의 이들의 이동 및 자세의 조정은 제어계 (210) 로부터의 제어신호에 의거하여, 스테이지 장치 (160) 에서의 노광대상의 웨이퍼의 이동과 동기하여 실행된다.
투영광학계 (142) 는 레티클 (35) 패턴의 축소 이미지를 전술한 조명영역과 공액인 노광영역 (웨이퍼 (31) 상에서의 노광광의 조사영역) 에 형성하는 양측 텔레센트릭한 축소계이다. 이 때문에 레티클 (35) 의 패턴 이미지는, 투영광학계 (142) 에 의해 소정의 축소배율로 축소되어, 스테이지 장치 (160) 의 제 1 웨이퍼 스테이지 (171) 또는 제 2 웨이퍼 스테이지 (172) 상에 탑재되어 있는, 미리 표면에 포토레지스트가 도포된 웨이퍼 (31) 상에 투영된다.
다음으로 스테이지 장치 (160) 에 대해 설명한다.
스테이지 장치 (160) 는 베이스 판 (161) 상을 2 차원 방향으로 독립적으로 이동할 수 있는 제 1 웨이퍼 스테이지 및 제 2 웨이퍼 스테이지 (가동체 ; 171, 172) 및 제어계 (210) 로부터의 제어신호에 의거하여, 후술하는 제 1 간섭계 시스템 및 제 2 간섭계 시스템을 사용하여 이들 웨이퍼 스테이지를 구동하는 스테이지 구동계 (도시생략) 를 갖는다.
그 제 1 웨이퍼 스테이지 (171) 및 제 2 웨이퍼 스테이지 (172) 는, 도 2 에 나타낸 바와 같이 스테이지 본체 (173, 174), ZL 스테이지 (175, 176) 및 웨이퍼 (31) 를 유지하는 웨이퍼홀더 (177, 178) 를 갖는다.
스테이지 본체 (173, 174) 는 각각 ZL 스테이지 (175, 176) 및 웨이퍼 홀더 (177, 178) 등을 유지하는 기대 (基臺) 이고, 도시하지 않은 공기베어링에 의해 부상되어 베이스 판 (161) 상에 지지된다. 구체적으로는 스테이지 본체 (173, 174) 의 각 저면에는, 예를 들어 진공예압형 공기베어링 등의 에어패드가 복수개 설치되어 있고, 이 에어패드의 공기 분출력과 진공예압력의 밸런스에 의해, 제 1 웨이퍼 스테이지 (171) 및 제 2 웨이퍼 스테이지 (172) 전체가 수 미크론 정도 부상되어 베이스 판 (161) 상에 지지된다.
또 스테이지 본체 (173, 174) 는, 후술하는 마그네트 (189, 190) 에 의해 스테이지 구동계의 제 2 리니어 가이드 (183, 184) 에 걸어맞춰져 지지되고, 마그네트 (189, 190) 와 제 2 리니어 가이드 (183, 184) 에 의해 각각 구성되는 리니어 모터에 의해 제 2 리니어 가이드 (183, 184) 를 따라 이동된다.
ZL 스테이지 (175, 176) 는 스테이지 본체 (173, 174) 상에 설치되고, 상면에 웨이퍼 홀더가 탑재되는 받침대이다. ZL 스테이지 (175, 176) 는 도시하지 않은 3 개의 Z 방향 액추에이터에 의해 3점에서 지지되어 스테이지 본체 (173, 174) 상에 설치되어 있고, 이들 각 Z 방향 액추에이터가 구동되게 되어, Z 방향으로 미소거리 이동되거나, 또 XY 평면에 대한 경사가 조정된다.
웨이퍼 홀더 (177, 178) 는, 표면에 포토레지스트가 도포된 웨이퍼 (31) 를, 투영광학계 (142) 에 의해 소정의 축소배율로 축소된 광에 의한 레티클 (35) 의 패턴 이미지의 조사대상으로 하기 위해 유지한다. 웨이퍼 홀더 (177, 178) 는 웨이퍼 로더부 (200) 에 의해 반송되어 웨이퍼 홀더 (177, 178) 표면에 탑재된 웨이퍼 (31) 를, 웨이퍼 홀더 (177, 178) 표면에 형성된 도시하지 않은 흡착구멍으로부터의 진공흡인력의 작용에 의해 흡착하여, 그 위치가 이동하지 않도록 유지한다.
스테이지 구동계는, 도 3 에 나타낸 바와 같이 제 1 리니어 가이드 (181, 182), 제 2 리니어 가이드 (183, 184), 구동 코일 (185, 186 및 187, 188) 및 제 1 웨이퍼 스테이지 (171) 및 제 2 웨이퍼 스테이지 (172) 의 저면에 설치된 마그네트 (189, 190) 를 갖는 구성이다.
제 1 리니어 가이드 (181, 182) 는 베이스 판 (161) 상의 제 1 웨이퍼 스테이지 (171) 및 제 2 웨이퍼 스테이지 (172) 가 이동하는 범위의 외부에, 그 범위를 끼워넣도록 제 1 방향 (본 실시형태에서는 X 축 방향) 으로 연신된 리니어 모터의 고정측 마그네트를 구성하는 부재이다.
또 제 2 리니어 가이드 (183, 184) 는 제 1 리니어 가이드와 교차하는 부분을 양 단부로 하여 제 1 방향과는 수직인 제 2 방향 (본 실시형태에서는 Y 축 방향) 으로 연신된, 마찬가지로 리니어 모터의 고정측 마그네트를 구성하는 부재이다. 이 제 2 리니어 가이드 (183, 184) 의 양 단부에, 구동 코일 (185, 186 및 187, 188) 이 설치되어 있고, 이 구동 코일 (185, 186 및 187, 188) 과 제 1 리니어 가이드 (181, 182) 에 의해 각 리니어 모터가 구성된다. 그리고 구동 코일 (185, 186 및 187, 188) 이, 각각 제 1 리니어 가이드 (181, 182) 상을 평행하게 이동함으로써, 제 2 리니어 가이드 (183, 184) 는 각각 제 1 리니어 가이드 (181, 182) 방향, 즉 X 방향으로 이동된다.
또 제 2 리니어 가이드 (183, 184) 의 양측에 설치된 1 쌍의 구동 코일 (185, 186 및 187, 188) 의 토크를 각각 약간 변경함으로써, 제 1 웨이퍼 스테이지 (171) 및 제 2 웨이퍼 스테이지 (172) 에 미소한 요잉 (yawing) 을 발생시키거나 제거시킬 수 있게 된다.
또 이 제 2 리니어 가이드 (183, 184) 에 제 1 웨이퍼 스테이지 (171) 및 제 2 웨이퍼 스테이지 (172) 가, 저면에 설치된 마그네트 (189, 190) 에 의해 구성되어 있다. 그리고 이 마그네트 (189, 190) 와 제 2 리니어 가이드 (183, 184) 에 의해 리니어 모터가 구성되고, 이에 의해 제 1 웨이퍼 스테이지 (171) 및 제 2 웨이퍼 스테이지 (172) 가 각각 제 2 리니어 가이드 (183, 184) 방향, 즉 Y 방향으로 이동된다.
또한 도시하지 않지만 도 2 의 노광장치 (10) 는 제 1 ∼ 제 3 얼라인먼트계 (얼라인먼트 센서 ; 151∼153) 중, 제 2 및 제 3 얼라인먼트계 (152, 153) 의 바로 아래에서 각각 제 1 웨이퍼 스테이지 및 제 2 웨이퍼 스테이지 (171, 172 ; 웨이퍼 (31)) 의 위치정보를 검출하는 2 개의 제 1 간섭계 시스템과, 투영광학계 (142) 의 바로 아래에서 제 1 웨이퍼 스테이지 (171) 또는 제 2 웨이퍼 스테이지 (172 ; 웨이퍼 (31)) 의 위치정보를 검출하는 제 2 간섭계 시스템이 설치되어 있다. 2 개의 제 1 간섭계 시스템 및 제 2 간섭계 시스템은 각각 적어도 5 개의 측장축 (測長軸) 을 갖고, ZL 스테이지 (177, 178) 에 각각 형성되는 반사면에 레이저빔을 조사하여, 웨이퍼 스테이지의 X, Y 방향의 위치정보, X 축, Y 축 및 Z 축 회전의 3 개의 회전량 (즉, 피칭량, 롤링량 및 요잉량) 을 계측한다.
또한 2 개의 제 1 간섭계 시스템의 일방은, 제 2 얼라인먼트계 (152) 에 의한 웨이퍼 (31) 의 얼라인먼트 마크, 및 제 1 웨이퍼 스테이지 (171) 에 설치되는 기준 마크의 검출시 등에 제 1 웨이퍼 스테이지 (171) 의 위치정보를 검출하고, 타방의 제 1 간섭계 시스템은, 제 3 얼라인먼트계 (153) 에 의한 웨이퍼 (31) 의 얼라인먼트 마크 및 제 2 웨이퍼 스테이지 (172) 에 형성되는 기준 마크의 검출시 등에 제 2 웨이퍼 스테이지 (172) 의 위치정보를 검출한다. 또 제 2 간섭계 시스템은 레티클 (35) 및 투영광학계 (142) 를 통한 노광광에 의한 웨이퍼 (31) 의 노광 (즉, 웨이퍼 (31) 에 대한 레티클 (35) 의 패턴 전사) 시 및 제 1 얼라인먼트계 (151) 에 의한 각 웨이퍼 스테이지 (171, 172) 의 기준 마크 등의 검출시 등에 그 웨이퍼 스테이지의 위치정보를 검출한다.
다음으로 도 2 의 노광장치 (10) 에 설치되는 제 1∼제 3 얼라인먼트계 (151∼153) 에 대해 설명한다.
제 1 얼라인먼트계 (제 2 마크검출계 ; 151) 는, 전술한 제 2 간섭계 시스템에 의해 규정되는 직교좌표계 (이하에서는 노광좌표계라고도 함) 상에 검출중심을 갖고, 웨이퍼 (31) 의 얼라인먼트 마크나 웨이퍼 스테이지 (171, 172) 에 형성되는 기준 마크 등을 검출할 수 있고, 이 검출결과가 제 2 간섭계 시스템의 계측값과 함께 제어계 (210) 에 보내져 각 마크의 위치정보 (좌표값) 가 구해진다. 본 실시형태에서의 제 1 얼라인먼트계 (151) 는, 투영광학계 (PL) 와는 별로로 설치되는 오프액시스 방식으로, 제 1 얼라인먼트계 (151) 의 검출중심과 투영광학계 (142) 의 광축 (레티클 (35) 의 패턴 이미지의 투영중심) 의 위치관계, 소위 베이스라인량이 미리 계측되어 제어계 (210) 에 저장되어 있다. 또한 제 1 얼라인먼트계 (151) 는 베이스라인 관리가 필요한 오프액시스 방식이 아니라, 예를 들어 투영광학계 (142) 를 통해 레티클 (35) 의 얼라인먼트 마크와 웨이퍼 스테이지의 기준 마크 (또는 웨이퍼 (31) 의 얼라인먼트 마크) 를 검출하는 TTR (Through The Reticle) 방식으로 하는 것이 바람직하다. TTR 방식에서는 레티클 (35) 의 얼라인먼트 마크 대신에 레티클 스테이지 (140) 에 설치되는 기준 마크를 검출해도 된다.
또 제 2 얼라인먼트계 (복수의 제 1 마크검출계의 하나 ; 152) 는, 전술한 일방의 제 1 간섭계 시스템에 의해 규정되는 직교좌표계 (이하에서는 얼라인먼트 좌표계라고도 함) 상에 검출중심을 갖고, 웨이퍼 (31) 의 얼라인먼트 마크나 제 1 웨이퍼 스테이지 (171) 에 설치되는 기준 마크 등을 검출하는 것으로, 이 검출결과가 일방의 제 1 간섭계 시스템의 계측값과 함께 제어계 (210) 에 보내져 각 마크의 위치정보 (좌표값) 가 구해진다. 제 2 얼라인먼트계 (152) 에 의한 마크검출은, 예를 들어 제 2 웨이퍼 스테이지 (172) 에 유지되는 웨이퍼 (31) 에 대한 레티클 (35) 패턴의 전사와 거의 병행하여 실행된다.
또한 제 3 얼라인먼트계 (복수의 제 1 마크검출계의 하나 ; 153) 는, 전술한 타방의 제 1 간섭계 시스템에 의해 규정되는 직교좌표계 (얼라인먼트 좌표계) 상에 검출중심을 갖고, 웨이퍼 (31) 의 얼라인먼트 마크나 제 2 웨이퍼 스테이지 (172) 에 설치되는 기준 마크 등을 검출하는 것으로, 이 검출결과가 타방의 제 1 간섭계 시스템의 계측값과 함께 제어계 (210) 에 보내져 각 마크의 위치정보 (좌표값) 가 구해진다. 제 3 얼라인먼트계 (153) 에 의한 마크검출은, 예를 들어 제 1 웨이퍼 스테이지 (171) 에 유지되는 웨이퍼 (31) 에 대한 레티클 (35) 패턴의 전사와 거의 병행하여 실행된다.
여기에서 제어계 (210) 는 제 1∼제 3 오프셋 기억부 (211∼213) 에 기억되어 있는 각 얼라인먼트 센서에 대응하는 오프셋값을 이용하여, 각 얼라인먼트 센서의 검출신호를 처리하여 얼라인먼트 마크나 기준 마크 등의 위치정보를 구한다. 또 본 실시형태에서의 제 1∼제 3 얼라인먼트계 (151∼153) 는 각각 할로겐 램프 등으로부터 발생되는 광대역의 광으로 마크를 조사하고, 당해 마크를 촬상소자 (CCD) 로 검출하여 얻어지는 화상신호를 파형처리하여 그 위치정보를 검출하는 것이다. 또한 제 1∼제 3 얼라인먼트계 (151∼153) 는 화상처리방식으로 한정되는 것이 아니라 다른 방식, 예를 들어 마크에 코히어런트 빔을 거의 수직으로 조사하고, 당해 마크로부터 발생되는 동일 차수인 2 개의 회절빔을 간섭시켜 검출하는 방식 등이어도 된다. 또 본 실시형태의 노광장치 (10) 는 2 개의 처리계 (11, 12) 를 갖고, 각 처리계는 얼라인먼트계 (152 또는 153), 웨이퍼 스테이지 (171 또는 172) 및 제 1 간섭계 시스템으로 구성되어 있다.
다음으로 웨이퍼 로더부 (200) 에 대해 설명한다.
웨이퍼 로더부 (200) 는 제어계 (210) 로부터의 제어신호에 의거하여, 웨이퍼 카세트 (30) 와 제 1 웨이퍼 스테이지 (171) 및 제 2 웨이퍼 스테이지 (172) 사이에서 웨이퍼의 이송을 실행하는 반송기구 (이송장치) 이다. 본 실시형태에서는 처리장치 (CMP 장치 ; 20) 에서 처리된 웨이퍼가 로트 단위로 웨이퍼 카세트 (30) 에 수납되어, 예를 들어 작업자 등에 의해 그 웨이퍼 카세트 (30) 가 노광장치 (10) 에 투입되므로, 노광장치 (10) 에서의 CMP 장치 (20) 에서 처리된 웨이퍼가 반입되는 제 1 위치는 웨이퍼 카세트 (30) 가 설치되는 위치가 된다. 또한 본 실시형태에서는 웨이퍼 로더부 (200) 와 제 1 웨이퍼 스테이지 (171) 및 제 2 웨이퍼 스테이지 (172) 각각의 사이에서 웨이퍼를 주고받는 (교환 등) 제 2 위치 (웨이퍼 로드/언로드 위치) 는, 제 1 웨이퍼 스테이지 (171) 와 제 2 웨이퍼 스테이지 (172) 에서 상이한 위치에 설정되어 있는 것으로 한다. 또한 웨이퍼 카세트 (30) 는 불순물의 진입이 방지되는 밀폐형인 것이 바람직하다.
도시하지 않은 서로 다른 웨이퍼 로드/언로드 위치에 각각 제 1 웨이퍼 스테이지 (171) 와 제 2 웨이퍼 스테이지 (172) 를 이동하여 웨이퍼를 주고받는 것으로 하였으나, 제 1 웨이퍼 스테이지 (171) 및 제 2 웨이퍼 스테이지 (172) 에서 웨이퍼 로드/언로드 위치를 동일하게 해도 된다.
구체적으로는 웨이퍼 로더부 (200) 는 제어계 (210) 로부터 지시된 웨이퍼 (31) 를 웨이퍼 카세트 (30) 에서 취출하여, 이것을 제어계 (210) 에 의해 지시받은 제 1 웨이퍼 스테이지 (171) 또는 제 2 웨이퍼 스테이지 (172) 중 어느 하나의 웨이퍼 스테이지에 반송하고, 그 웨이퍼 홀더에 탑재한다. 또 노광처리가 종료된 웨이퍼 (31) 를 제 1 웨이퍼 스테이지 (171) 및 제 2 웨이퍼 스테이지 (172) 로부터 회수하여, 새로운 웨이퍼 카세트의 제어계 (210) 로부터 지시받은 소정 위치에 수용한다.
또한 웨이퍼 로더부 (200) 는 제 1 웨이퍼 스테이지 (171) 및 제 2 웨이퍼 스테이지 (172) 에 대해 각각 규정되어 있는 베이스 판 (161) 상에 도시하지 않은 서로 상이한 웨이퍼 로드/언로드 위치에 각각 제 1 웨이퍼 스테이지 (171) 와 제 2 웨이퍼 스테이지 (172) 를 이동하여 웨이퍼를 주고받는 것으로 하였으나, 제 1 웨이퍼 스테이지 (171) 및 제 2 웨이퍼 스테이지 (172) 에서 웨이퍼 로드/언로드 위치를 동일하게 해도 된다.
마지막으로 제어계 (210) 에 대해 설명한다.
제어계 (210) 는 노광장치 (10) 의 각 부를 제어하여 투입된 웨이퍼 (31) 에 대해 적절하게 노광처리할 수 있도록 노광장치 (10) 의 각 부를 제어한다.
구체적으로는 먼저 제어계 (210) 는, 노광장치 (10) 에 투입된 로트마다의 웨이퍼 (31) 의 2 개의 웨이퍼 스테이지 (171, 172) 로의 할당 결정 및 할당이 결정된 각 웨이퍼 (31) 의 각 웨이퍼 스테이지로의 실제 로딩을 제어한다.
제어계 (210) 에는 통신선 (40) 을 통해, CMP 장치 (20) 로부터, 동일 로트내의 각 웨이퍼 (31) 가, CMP 장치 (20) 의 2 개의 처리계 (21, 22) 중 어느 처리계에 의해 처리되었는지를 나타내는 정보가 입력된다. 제어계 (210) 는, 이 정보를 제어계 (210) 내에 기억시켜 두고, 대응하는 로트가 노광장치 (10) 에 반입되었을 때에 이것을 참조하여, CMP 장치 (20) 의 동일 처리계에서 처리된 웨이퍼를 검출한다. 그리고 제어계 (210) 는 CMP 장치 (20) 의 동일 처리계에서 처리된 웨이퍼는, 노광장치 (10) 에 있어서, 제 1 웨이퍼 스테이지 (171) 또는 제 2 웨이퍼 스테이지 (172) 중 어느 하나가 일방의 동일 처리계에서 노광처리되도록, 각 웨이퍼 (31) 를 2 개의 웨이퍼 스테이지 (171, 172) 에 할당한다.
할당된 결과는 제어계 (210) 가 웨이퍼 로더부 (200) 를 제어하여, 실제로 각 웨이퍼를 제 1 웨이퍼 스테이지 (171) 또는 제 2 웨이퍼 스테이지 (172) 중 어느 하나에 탑재함으로써 실현된다. 또 제 1 웨이퍼 스테이지 (171) 및 제 2 웨이퍼 스테이지 (172) 는, 스테이지 구동계의 동작에 의해 베이스 판 (161) 에 별개로 규정되어 있는 각 웨이퍼 로드/언로드 위치에 교대로 이동되어, 교대로 웨이퍼의 언로드 및 로드가 실행된다. 따라서 제어계 (210) 는 웨이퍼 카세트 (30) 에 수용되어 있는 처리대상의 웨이퍼 (31) 로부터, 제 1 웨이퍼 스테이지 (171) 및 제 2 웨이퍼 스테이지 (172) 에 할당된 웨이퍼 (31) 를 교대로 취출하여, 제 1 웨이퍼 스테이지 (171) 및 제 2 웨이퍼 스테이지 (172) 에 교대로 로딩하도록 웨이퍼 로더부 (200) 를 제어한다.
또 제어계 (210) 는 제 1∼제 3 얼라인먼트계 (151∼153) 의 각 얼라인먼트 센서로 검출된 신호에 의거하여, 미리 제 1∼제 3 오프셋 기억부 (211∼213) 에 기억되어 있는 각 얼라인먼트 센서에 대응하는 오프셋값을 참조하여 소정의 신호처리를 하여, 제 1 웨이퍼 스테이지 (171) 또는 제 2 웨이퍼 스테이지 (172) 의 기준 마크 또는 이들의 웨이퍼 스테이지에 유지되어 있는 웨이퍼 (312, 33) 상의 얼라인먼트 마크 등의 위치를 검출한다.
그리고 또한 제어계 (210) 는, 이들 검출한 기준 마크 및 얼라인먼트 마크 등의 위치에 의거하여, 웨이퍼 스테이지 (171, 172) 및 웨이퍼 (32, 33) 의 위치를 검출한다.
또 제어계 (210) 는, 전술한 바와 같이 검출한 제 1 웨이퍼 스테이지 (171) 및 제 2 웨이퍼 스테이지 (172) 및 각 웨이퍼 (32, 33) 의 위치에 의거하여 스테이지 구동계를 제어하여, 제 1 웨이퍼 스테이지 (171) 및 제 2 웨이퍼 스테이지 (172) 의 위치 및 웨이퍼 (32, 33) 의 위치를 제어한다.
즉, 도 2 의 노광장치 (10) 에 있어서의 제어계 (210) 는, 제 1 웨이퍼 스테이지 (171) 가 전술한 2 개의 웨이퍼 로드/언로드 위치의 일방, 제 2 얼라인먼트계 (152) 에 의한 마크검출이 실행되는 얼라인먼트 위치, 및 레티클 (35) 패턴의 전사가 실행되는 노광위치 (본 예에서는 제 1 얼라인먼트계 (151) 에 의한 마크검출이 실행되는 얼라인먼트 위치를 포함하는 것으로 함) 로 각각 이동되고, 또한 제 2 웨이퍼 스테이지 (172) 가 타방의 웨이퍼 로드/언로드 위치, 제 3 얼라인먼트계 (153) 에 의한 마크검출이 실행되는 얼라인먼트 위치, 및 전술한 노광위치로 각각 이동되도록 스테이지 구동계를 통해 제 1 웨이퍼 스테이지 (171) 및 제 2 웨이퍼 스테이지 (172) 의 이동을 각각 제어한다.
구체적으로는 제어계 (210) 는, 제 1 리니어 가이드 (181, 182) 와 걸어맞춰져 리니어 모터를 구성하는 구동 코일 (185, 186 및 187, 188) 을 제어하여, 제 1 웨이퍼 스테이지 (171) 및 제 2 웨이퍼 스테이지 (172) 의 X 방향의 위치를 규정하는 제 2 리니어 가이드 (183, 184) 의 위치를 제어한다. 또 제어계 (210) 는 이 제 2 리니어 가이드 (183, 184) 와 걸어맞춰져 리니어 모터를 구성하는 마그네트 (189, 190) 를 제어하여, 제 1 웨이퍼 스테이지 (171) 및 제 2 웨이퍼 스테이지 (172) 의 Y 방향의 위치를 제어한다.
이에 의해, 제 1 웨이퍼 스테이지 (171) 와 제 2 웨이퍼 스테이지 (172) 가 교대로 노광위치에 배치되어, 이 노광위치에서 각 웨이퍼 스테이지의 이동은 제 2 간섭계 시스템의 계측값에 따라 제어된다. 또 노광처리가 종료된 웨이퍼를 유지하는 제 1 웨이퍼 스테이지 (171) 및 제 2 웨이퍼 스테이지 (172) 의 일방은, 노광위치로부터 웨이퍼 로드/언로드 위치에 이동되어 웨이퍼의 교환 (노광처리된 웨이퍼의 언로드 및 노광처리해야 하는 웨이퍼의 로드) 이 실행되고, 이것과 병행하여 타방의 웨이퍼 스테이지는, 얼라인먼트 위치로부터 노광위치로 이동되어 제 2 간섭계 시스템에 의해 그 위치정보가 계측되게 되고, 제 1 얼라인먼트계 (151) 에 의한 그 타방의 웨이퍼 스테이지에 형성되는 기준 마크의 검출이 실행됨과 동시에, 웨이퍼의 노광처리 (레티클 패턴의 전사) 가 개시된다. 또한 웨이퍼가 교환된 일방의 웨이퍼 스테이지는, 웨이퍼 로드/언로드 위치로부터 얼라인먼트 위치로 이동되어 제 1 간섭계 시스템에 의해 그 위치정보가 계측되게 되고, 제 2 및 제 3 얼라인먼트계의 일방 (152 또는 153) 에 의한 웨이퍼의 얼라인먼트 마크 및 그 일방의 웨이퍼 스테이지에 설치되는 기준 마크의 검출이 타방의 웨이퍼 스테이지에 유지되는 웨이퍼의 노광처리와 거의 병행하여 실행된다. 그리고 타방의 웨이퍼 스테이지는 노광처리 종료후에 웨이퍼 로드/언로드 위치로 이동됨과 동시에, 일방의 웨이퍼 스테이지는 얼라인먼트 위치로부터 노광위치로 이동된다. 이하 동일 로트 (본 예에서는 카세트 (30)) 내의 모든 웨이퍼에 대한 노광처리가 종료될 때까지 상기 동작이 반복 실행된다.
또 제어계 (210) 는, 조명광학계 (122) 의 인테그레이터 센서로 검출된 빔스플리터에 있어서의 반사광의 광량, 및 미리 기억되어 있는 빔스플리터의 투과율 또는 반사율에 의거하여, 투영광학계에 대한 광의 입사광량 및 기판상에서의 광량을 검출한다. 그리고 이 검출결과에 의거하여 광원 (110) 을 제어하여 발광의 개시 및 정지, 발진주파수 및 펄스에너지로 결정되는 출력을 제어하여, 최종적으로 웨이퍼 (31) 상의 레지스트에 대한 노광량을 제어한다.
또 제어계 (210) 는 주사노광 중에 조명광학계로부터 조사되는 노광광 (조명 영역) 에 대해 레티클 (35) 을 소정 속도로 상대 이동하는 데에 동기하여, 투영광학계 (142) 로부터 조사되는 노광광 (노광영역) 에 대해 웨이퍼 (31) 를 소정 속도로 상대 이동하도록, 스테이지 구동계를 통해 투영광학계 (142) 의 배율에 따른 속도비로 레티클 스테이지 (140) 와 웨이퍼 스테이지 (171 또는 172) 를 동기구동한다. 또한 제어계 (210) 는 주사노광중에 레티클 (35) 과 웨이퍼 (31) 의 동기오차를 저감하기 위해, 레티클 스테이지 (140) 와 웨이퍼 스테이지의 적어도 일방, 본 실시형태에서는 레티클 스테이지 (140) 를 사용하여, 레티클 (35) 을 XY 평면내에서 미소한 회전 및 병진 이동시켜 그 자세를 조정한다.
다음으로 이와 같은 구성의 반도체 집적회로 제조라인 (1) 의 동작에 대해 설명한다.
먼저 반도체 집적회로 제조라인 (1) 에 투입된 로트마다의 웨이퍼 (31) 가 멀티처리대응의 CMP 장치 (20) 에 보내지면, CMP 장치 (20) 는 2 개의 처리계 (21, 22) 에 의해 2 장의 웨이퍼를 동시 병행적으로 연마한다. 즉 2 개의 챔버에 각각 웨이퍼를 세팅하고, 각 챔버에 대응하여 구비되는 연마 패드에 의해 동시에 연마한다.
각 웨이퍼의 연마가 종료되면, CMP 장치 (20) 는 각 웨이퍼를 챔버로부터 취출하여, 웨이퍼 카세트 (30) 의 소정 위치에 수용한다. 본 실시형태에 있어서는, 제 1 처리계 (21) 에서 처리된 웨이퍼, 제 2 처리계 (22) 에서 처리된 웨이퍼의 순서로, 웨이퍼 카세트 (30) 의 한쪽 끝에서부터 순서대로 수용한다.
이후, CMP 장치 (20) 는, 그 로트의 웨이퍼를 순차적으로 2 장씩 연마하고, 연마된 웨이퍼를 동일한 순서로 차례대로 웨이퍼 카세트 (30) 에 수용한다. 그 결과 최종적으로는 웨이퍼 카세트 (30) 에는 2 개의 처리계 (21, 22) 에서 처리된 웨이퍼가 한쪽 끝에서부터 교대로 병렬된 상태로 수용되게 된다.
이와 같이 CMP 처리가 종료된 로트마다의 웨이퍼 (31) 는, 예를 들어 작업자에 의해 반송되거나, 또는 AGV (Automated Guided Vehicle) 등에 적재되어 자동적으로, 다음 공정의 CMP 장치에 반송되어, 예를 들어 막형성 공정이나 레지스트 도포공정 등이 실시된다. 또한 이들 공정에 대해서는 설명을 생략한다.
그리고 이들 공정을 거친 웨이퍼 (31) 는, 노광공정에 투입되기 위해, 동일하게 작업자에 의해 반송되거나 또는 AGV 등에 적재되어 자동적으로 노광장치 (10) 에 반송된다.
한편 CMP 장치 (20) 에 있어서의 전술한 바와 같은 2 개의 처리계 (21, 22) 에 의한 처리 정보는, 신호선 (40) 을 통해 노광장치 (10) 를 포함하는 후단의 처리장치 및 반도체 집적회로 제조라인 (1) 전체를 관리하는 관리장치 등에 전달된다. 구체적으로는 그 로트의 각 웨이퍼가 CMP 장치 (20) 의 2 개의 처리계 (21, 22) 중 어느 처리계에서 처리된 웨이퍼인지의 정보를 포함하는 정보 (처리이력에 관한 정보) 가, CMP 장치 (20) 로부터 노광장치 (10) 를 포함하는 각 처리장치에 송신된다.
노광장치 (10) 는, 이 CMP 장치 (20) 에서의 처리 정보를 수신하여 제어계 (210) 내에 기억시켜 둔다.
노광장치 (10) 에 반송된, CMP 장치 (20) 에서의 처리를 거친 웨이퍼 (31) 를 수용한 웨이퍼 카세트 (30) 는, 노광장치 (10) 의 웨이퍼 로더부 (200) 에, 수용하는 웨이퍼 (31) 를 취출할 수 있는 상태로 세팅된다.
그리고 노광장치 (10) 의 제어계 (210) 는, 먼저 기억되어 있는 그 로트의 웨이퍼 (31) 의 CMP 장치 (20) 에서의 처리 정보를 판독하여, 각 웨이퍼 (31) 가 CMP 장치 (20) 의 2 개의 처리계 (21, 22) 중 어느 처리계에서 처리되었는지를 검출한다.
그리고 제어계 (210) 는, 이 검출결과에 의거하여, CMP 장치 (20) 의 제 1 처리계 (21) 에서 CMP 처리된 웨이퍼 (31) 는 제 1 웨이퍼 스테이지 (171) 에, 또 CMP 장치 (20) 의 제 2 처리계 (22) 에서 CMP 처리된 웨이퍼 (31) 는 제 2 웨이퍼 스테이지 (172) 에 각각 로딩하도록 이후 웨이퍼 로더부 (200) 를 제어한다.
제어계 (210) 에 의한 이와 같은 제어 등에 의해, 먼저 웨이퍼 로더부 (200) 는, 웨이퍼 카세트 (30) 의 한쪽 끝에 수용되어 있는 CMP 장치 (20) 의 제 1 처리계 (21) 에서 처리된 웨이퍼 (31 ; 32) 를 취출하고, 도시하지 않은 소정의 웨이퍼 로드/언로드 위치로 이동되어 있는 제 1 웨이퍼 스테이지 (171) 에 반송하여 웨이퍼 홀더 (177) 상에 탑재한다. 탑재된 웨이퍼 (32) 는 웨이퍼 홀더 (177) 에 작용하는 진공흡착력에 의해 웨이퍼 홀더 (177) 상에 확실하게 유지된다.
여기에서 제 1 웨이퍼 스테이지 (171) 에 유지된 웨이퍼 (32) 상의 다수의 쇼트영역에는 각각 패턴과 함께 파인 (fine) 얼라인먼트용 마크 (이하에서는 파인 마크라고도 함) 가 형성되고, 노광장치 (10) 에서는 스탭 앤드 스캔 방식으로 쇼트영역마다 그 패턴에 레티클 패턴을 겹쳐 전사한다. 따라서 본 실시형태에서는 쇼트영역마다 그 패턴과 레티클 패턴을 정확하게 중첩하기 (얼라인먼트 하기) 위해, 그 다수의 쇼트영역의 적어도 3 개를 얼라인먼트 쇼트하여 선택함과 동시에, 얼라인먼트 쇼트마다 그 파인 마크를 검출하여 얻어지는 위치정보를 통계연산 (최소이승법 등) 하여, 웨이퍼 상에서 레티클 패턴을 겹쳐 전사해야 하는 모든 쇼트영역의 위치정보를 산출하는 EGA (Enhanced Global Alignment) 방식을 채용한다.
그러나 제 1 웨이퍼 스테이지 (171) 로 웨이퍼 (32) 가 유지되면, 제어계 (210) 는 웨이퍼 (32) 에 형성되는 서치 얼라인먼트용 마크 (이하 서치 마크라고도 함) 가 제 2 얼라인먼트계 (152) 에서 검출되도록, 서치 마크에 관한 이미 알려진 위치정보 (설계위치 등) 에 의거하여, 스테이지 구동계를 통해 제 1 웨이퍼 스테이지 (171) 를 이동하고, 제 2 얼라인먼트계 (152) 의 검출영역내에 서치 마크를 배치한다. 그리고 제 2 얼라인먼트계 (152) 에서 검출되는 서치 마크의 위치정보 (전술한 얼라인먼트 좌표계에서의 좌표값) 는 제어계 (210) 에 보내지고, 제어계 (210) 는 그 검출된 서치 마크의 위치정보와, 웨이퍼 (32) 상에서 얼라인먼트 쇼트로서 선택되는 적어도 3 개의 쇼트영역 (또는 그 파인 마크) 에 관한 이미 알려진 위치정보 (설계위치 등) 에 의거하여, 스테이지 구동계를 통해 제 1 웨이퍼 스테이지 (171) 를 이동한다. 이에 의해 웨이퍼 (32) 의 얼라인먼트 쇼트마다 그 파인 마크가 제 2 얼라인먼트계 (152) 의 검출영역내에 배치된다.
다음에 제 2 얼라인먼트계 (152) 는 복수의 파인 마크를 각각 검출하여 그 위치정보를 구함과 동시에, 이 검출결과는 전술한 제 1 간섭계 시스템의 계측값 (얼라인먼트 좌표계에서의 제 1 웨이퍼 스테이지 (171) 의 위치정보) 과 함께 제어계 (210) 에 송출되고, 제어계 (210) 는 제 2 오프셋 기억부 (212) 에 기억된 제 2 얼라인먼트계 (152) 의 오프셋값도 이용하여, 파인 마크마다 그 위치정보 (얼라인먼트 좌표계에서의 좌표값) 를 결정한다. 또한 제어계 (210) 는 EGA 방식을 이용하여, 그 결정된 복수의 위치정보에 의거하여 웨이퍼 (32) 상의 모든 쇼트영역의 위치정보를 산출한다. 이 때 전술한 파인 마크의 검출에 앞서, 또는 그 검출후에, 제 2 얼라인먼트계 (152) 를 사용하여 제 1 웨이퍼 스테이지 (171) 에 설치되는 기준 마크를 검출하여 그 위치정보를 구해 둔다. 이에 의해, 전술한 제 1 간섭계 시스템에 의해 규정되는 얼라인먼트 좌표계에서의 웨이퍼 (32) 상의 각 쇼트영역과 기준 마크의 위치관계가 구해지고, 제어계 (210) 는 이 위치관계를 기억부에 저장하여 파인 얼라인먼트를 종료한다.
제어계 (210) 는 제 2 얼라인먼트계 (152) 에 의한 웨이퍼 (32) 의 파인 마크 및 제 1 웨이퍼 스테이지의 기준 마크가 검출되면, 제 1 웨이퍼 스테이지 (171) 의 기준 마크가 제 1 얼라인먼트계 (151) 로 검출되도록, 제 1 웨이퍼 스테이지 (171) 를 얼라인먼트 위치로부터 노광위치로 이동한다. 그리고 제 1 얼라인먼트계 (151) 는 기준 마크를 검출하여 그 위치정보를 구함과 동시에, 이 위치정보는 제 2 간섭계 시스템의 계측값 (노광좌표계에서의 제 1 웨이퍼 스테이지 (171) 의 위치정보) 와 함께 제어계 (210) 에 송출되고, 제어계 (210) 는 노광좌표계에서의 기준 마크의 위치정보 (좌표값) 를 구한다.
또한 제어계 (210) 는 그 기준 마크의 위치정보와, 먼저 기억부에 저장된 웨이퍼 (32) 의 각 쇼트영역과 기준 마크의 위치관계에 의거하여, 쇼트영역마다 노광좌표계에서의 위치정보 (좌표값) 를 결정한다. 그리고 제어계 (210) 는 이 결정된 위치정보와 제 1 얼라인먼트계 (151) 의 베이스라인량에 의거하여, 제 2 간섭계 시스템의 계측값을 이용하여 제 1 웨이퍼 스테이지 (171) 를 이동하고, 스텝 앤드 스캔 방식으로 웨이퍼 (32) 상의 각 쇼트영역에 레티클 (35) 패턴을 겹쳐 전사한다. 이 때, 도시하지 않은 오토포커스 센서에 의해 쇼트영역마다 그 표면의 위치정보가 검출됨과 동시에, 이 위치정보에 의거하여 ZL 스테이지 (175) 가 구동되어, 주사노광중에 노광영역내에서 투영광학계 (142) 의 이미지면과 쇼트영역의 표면이 거의 합치되도록 되어 있다. 이에 의해 웨이퍼 (32) 의 노광처리가 종료되고, 제어계 (210) 는 제 1 웨이퍼 스테이지 (171) 를 노광위치로부터 웨이퍼 로드/언로드 위치로 이동한다.
최초의 웨이퍼 (32) 가 제 1 웨이퍼 스테이지 (171) 에 탑재되어, 전술한 바와 같이 서치 얼라인먼트, 파인 얼라인먼트 및 노광에 이용되고 있는 동안에, 웨이퍼 로더부 (200) 는, 웨이퍼 카세트 (30) 로부터 CMP 장치 (20) 의 제 2 처리계 (22) 에 의해 CMP 처리된 웨이퍼, 즉, 먼저 취출된 웨이퍼에 나란히 있는 다음 위치에 수용되어 있는 웨이퍼 (31 ; 33) 를 취출하고, 도시하지 않은 소정의 웨이퍼 로드/언로드 위치에 이동되어 있는 제 2 웨이퍼 스테이지 (172) 에 반송하여 그 웨이퍼 홀더 (178) 상에 탑재한다. 탑재된 웨이퍼 (33) 는 웨이퍼 홀더 (178) 에 작용하는 진공흡착력에 의해 웨이퍼 홀더 (178) 상에 단단하게 유지된다.
제 2 웨이퍼 스테이지 (172) 에서 웨이퍼 (33) 가 유지되면, 제어계 (210) 는 제 2 웨이퍼 스테이지 (172) 를 이동하고, 제 3 얼라인먼트계 (153) 에서 웨이퍼 (33) 의 서치 마크를 검출하여 그 위치정보를 구한다. 또한 제어계 (210) 는 이 서치 마크의 위치정보와, 웨이퍼 (33) 상에서 얼라인먼트 쇼트로서 선택되는 적어도 3 개의 쇼트영역 (또는 파인 마크) 에 관한 이미 알려진 위치정보에 의거하여 제 2 웨이퍼 스테이지 (172) 를 이동하고, 웨이퍼 (33) 의 얼라인먼트 쇼트마다 그 파인 마크를 제 3 얼라인먼트계 (153) 의 검출영역내에 배치한다.
다음에 제 3 얼라인먼트계 (153) 는 복수의 파인 마크를 각각 검출하여 그 위치정보를 구함과 동시에, 이 검출결과는 전술한 제 1 간섭계 시스템의 계측값과 함께 제어계 (210) 에 송출되고, 제어계 (210) 는 제 2 오프셋 기억부 (213) 에 기억된 제 3 얼라인먼트계 (153) 의 오프셋값도 이용하여, 파인 마크마다 그 위치정보 (얼라인먼트 좌표계에서의 좌표값) 를 결정한다. 또한 제어계 (210) 는 EGA 방식을 이용하여, 이 결정된 복수의 위치정보에 의거하여 웨이퍼 (33) 상의 모든 쇼트영역의 위치정보를 산출한다. 이 때 제 3 얼라인먼트계 (153) 를 사용하여 제 2 웨이퍼 스테이지 (172) 에 설치되는 기준 마크를 검출하여 그 위치정보를 구함과 동시에, 전술한 제 1 간섭계 시스템에 의해 규정되는 얼라인먼트 좌표계에 있어서의 웨이퍼 (33) 상의 각 쇼트영역과 기준 마크의 위치관계를 구하고, 제어계 (210) 는 이 위치관계를 기억부에 저장하여 파인 얼라인먼트를 종료한다. 또한 본 실시형태에서는 도 2 에 나타낸 바와 같이 웨이퍼 (33) 의 얼라인먼트가 웨이퍼 (32) 의 노광처리와 거의 병행하여 실행되고 있다.
그러나 제 1 웨이퍼 스테이지 (171) 에 유지된 웨이퍼 (32) 의 노광처리가 종료되면, 제어계 (210) 는 제 1 웨이퍼 스테이지 (171) 를 노광위치로부터 웨이퍼 로드/언로드 위치로 이동한 후, 제 2 웨이퍼 스테이지 (172) 를 얼라인먼트 위치로부터 노광위치로 이동하고, 제 1 얼라인먼트계 (151) 는 제 2 웨이퍼 스테이지 (172) 의 기준 마크를 검출한다. 그리고 제 1 얼라인먼트계 (151) 는 기준 마크를 검출하여 그 위치정보를 구함과 동시에, 이 위치정보는 제 2 간섭계 시스템의 계측값 (노광좌표계에서의 제 2 웨이퍼 스테이지 (172) 의 위치정보) 과 함께 제어계 (210) 에 송출되고, 제어계 (210) 는 노광좌표계에서의 기준 마크의 위치정보 (좌표값) 를 구한다.
또한 제어계 (210) 는 그 기준 마크의 위치정보와, 먼저 기억부에 저장된 웨이퍼 (33) 의 각 쇼트영역과 기준 마크의 위치관계에 의거하여, 쇼트영역마다 노광좌표계에서의 위치정보 (좌표값) 를 결정한다. 그리고 제어계 (210) 는 이 결정된 위치정보와 제 1 얼라인먼트계 (151) 의 베이스라인량에 의거하여, 제 2 간섭계 시스템의 계측값을 이용하여 제 2 웨이퍼 스테이지 (172) 를 이동하고, 스텝 앤드 스캔 방식으로 웨이퍼 (33) 상의 각 쇼트영역에 레티클 (35) 패턴을 겹쳐 전사한다. 이 때, 주사노광중에 노광영역내에서 투영광학계 (142) 의 이미지면과 쇼트영역의 표면이 거의 합치되도록, 전술한 오토포커스 센서의 검출결과에 의거하여 ZL 스테이지 (176) 가 구동된다. 이에 의해 웨이퍼 (33) 의 노광처리가 종료되고, 제어계 (210) 는 제 2 웨이퍼 스테이지 (172) 를 노광장치로부터 웨이퍼 로드/언로드 위치로 이동한다.
한편, 웨이퍼 로드/언로드 위치로 이동된 제 1 웨이퍼 스테이지 (171) 에서는 웨이퍼가 교환되어, 노광처리된 웨이퍼 (32) 가 언로딩됨과 동시에, 웨이퍼 카세트 (30) 로부터 취출된 다음의 웨이퍼가 로딩된다. 이 때, 웨이퍼 로더부 (200) 는 그 언로딩된 웨이퍼를, 웨이퍼 카세트 (30) 의 원래의 위치, 또는 웨이퍼 카세트 (30) 와는 상이한 다른 웨이퍼 카세트의 소정 위치, 예를 들어 웨이퍼 카세트 (30) 에서의 수용위치와 동일한 위치에 수용한다. 또 웨이퍼로더부 (200) 는 CMP 장치 (20) 의 제 1 처리계 (21) 에서 CMP 처리가 실행되고, 또한 웨이퍼 카세트 (30) 로부터 먼저 취출되어 제 2 웨이퍼 스테이지 (172) 에 로딩된 웨이퍼 (33) 에 나란히 있는 다음 위치에 수용되어 있는 3 번째의 웨이퍼를, 다음의 웨이퍼 (2 번째의 웨이퍼 (32)) 로서 제 1 웨이퍼 스테이지 (171) 에 로딩한다.
그리고, 제어계 (210) 는 웨이퍼의 교환이 종료되면 제 1 웨이퍼 스테이지 (171) 를 얼라인먼트 위치로 이동하고, 전술한 웨이퍼 (32) 와 완전히 동일한 동작으로, 제 1 웨이퍼 스테이지 (171) 에 유지된 2 장째의 웨이퍼 (32) 의 서치 마크와 복수의 파인 마크, 및 제 1 웨이퍼 스테이지의 기준 마크를 각각 제 2 얼라인먼트계 (152) 로 검출함과 동시에, EGA 방식으로 쇼트영역마다 그 위치정보를 산출하여, 각 쇼트영역과 기준 마크의 위치관계를 기억부에 저장한다. 또한 본 실시형태에서는 도 4 에 나타낸 바와 같이 웨이퍼 (32) 의 교환 및 얼라인먼트가 웨이퍼 (33) 의 노광처리와 거의 병행하여 실행되고 있다.
다음에 제 2 웨이퍼 스테이지 (172) 에 유지된 웨이퍼 (33) 의 노광처리가 종료되면, 제어계 (210) 는 제 2 웨이퍼 스테이지 (172) 를 노광위치로부터 웨이퍼 로드/언로드 위치로 이동한 후, 제 1 웨이퍼 스테이지 (171) 를 얼라인먼트 위치로부터 노광위치로 이동하고, 1 장째 웨이퍼 (32) 와 완전히 동일한 동작으로, 제 1 얼라인먼트계 (151) 에 의한 제 1 웨이퍼 스테이지 (171) 의 기준 마크의 검출 및 2 장째의 웨이퍼 (32) 를 노광처리한다. 그리고 2 장째 웨이퍼 (32) 의 노광처리가 종료되면, 제어계 (210) 는 제 1 웨이퍼 스테이지 (171) 를 노광위치로부터 웨이퍼 로드/언로드 위치로 이동한다.
한편 웨이퍼 로드/언로드 위치로 이송된 제 2 웨이퍼 스테이지 (172) 에서는 웨이퍼가 교환되고, 노광처리된 웨이퍼 (33) 가 언로딩됨과 동시에, 웨이퍼 카세트 (30) 로부터 취출된 다음의 웨이퍼가 로딩된다. 이 때 웨이퍼 로더부 (200) 는 그 언로딩된 웨이퍼를, 웨이퍼 카세트 (30) 의 원래의 위치 또는 전술한 다른 웨이퍼 카세트의 소정 위치, 예를 들어 웨이퍼 카세트 (30) 에서의 수용위치와 동일한 위치에 수용한다. 또 웨이퍼 로더부 (200) 는 CMP 장치 (20) 의 제 2 처리계 (22) 에서 CMP 처리가 실행되고, 또한 웨이퍼 카세트 (30) 로부터 먼저 취출되어 제 1 웨이퍼 스테이지 (171) 에 로딩된 2 장째의 웨이퍼 (32) 에 나란히 있는 다음 위치에 수용되어 있는 4 번째의 웨이퍼를, 다음 웨이퍼 (2 장째 웨이퍼 (33)) 로서 제 2 웨이퍼 스테이지 (172) 에 로딩한다.
그리고 제어계 (210) 는 웨이퍼의 교환이 종료되면 제 2 웨이퍼 스테이지 (172) 를 얼라인먼트 위치로 이동하고, 전술한 웨이퍼 (33) 와 완전히 동일한 동작으로, 제 2 웨이퍼 스테이지 (172) 에 유지된 2 장째 웨이퍼 (33) 의 서치 마크와 복수의 파인 마크, 및 제 2 웨이퍼 스테이지 (172) 의 기준 마크를 각각 제 3 얼라인먼트계 (153) 로 검출함과 동시에, EGA 방식으로 쇼트영역마다 그 위치정보를 산출하여, 각 쇼트영역과 기준 마크의 위치관계를 기억부에 저장한다. 또한 본 실시형태에서는 웨이퍼 (33) 의 교환 및 얼라인먼트가 2 장째 웨이퍼 (32) 의 노광처리와 거의 병행하여 실행되고 있다.
다음에 제 1 웨이퍼 스테이지 (171) 에 유지된 2 장째 웨이퍼 (32) 의 노광처리가 종료되면, 제어계 (210) 는 제 1 웨이퍼 스테이지 (171) 를 노광위치로부터 웨이퍼 로드/언로드 위치로 이동한 후, 제 2 웨이퍼 스테이지 (172) 를 얼라인먼트 위치로부터 노광위치로 이동하고, 전술한 1 장째 웨이퍼 (33) 와 완전히 동일한 동작으로, 제 1 얼라인먼트계 (151) 에 의한 제 2 웨이퍼 스테이지 (172) 의 기준 마크의 검출 및 2 장째 웨이퍼 (33) 를 노광처리한다. 이 2 장째 웨이퍼 (33) 의 노광처리와 거의 병행하여, 제 1 웨이퍼 스테이지 (171) 에서는 웨이퍼 교환 및 얼라인먼트 (제 2 얼라인먼트계 (152) 에 의한 마크검출) 가 실행되고 있다.
그리고 2 장째 웨이퍼 (33) 의 노광처리가 종료되면, 제어계 (210) 는 제 2 웨이퍼 스테이지 (172) 를 노광위치로부터 웨이퍼 로드/언로드 위치로 이동한 후, 제 1 웨이퍼 스테이지 (171) 를 얼라인먼트 위치로부터 노광위치로 이동하고, 완전히 동일하게 제 1 웨이퍼 스테이지 (171) 의 기준 마크의 검출 및 3 장째의 웨이퍼 (32) 를 노광처리한다. 이하 동일 로트 (본 예에서는 카세트 (30)) 내의 모든 웨이퍼에 대한 노광처리가 종료될 때까지 상기 동작이 반복 실행된다. 즉, 제 1 웨이퍼 스테이지 (171) 와 제 2 웨이퍼 스테이지 (172) 가 교대로 노광위치에 배치됨과 동시에, 일방의 웨이퍼 스테이지로 유지되는 웨이퍼의 노광처리와 거의 병행하여, 타방의 웨이퍼 스테이지에서는 웨이퍼의 교환 및 얼라인먼트가 실행된다.
그 결과 웨이퍼 카세트 (30) 에 수납된 일련의 웨이퍼 (31) 는 결과적으로 도 5 에 나타낸 바와 같이 홀수번째의 웨이퍼 (31 ; 32) 는 제 1 웨이퍼 스테이지 (171) 에 탑재됨과 동시에, 제 2 얼라인먼트계 (152) 에 의해 얼라인먼트 (파인 마크 등의 검출) 가 실행된 후, 전술한 노광위치에 이동되어 노광처리된다. 한편 짝수번째의 웨이퍼 (31 ; 32) 는 제 2 웨이퍼 스테이지 (172) 에 탑재됨과 동시에, 제 3 얼라인먼트계 (153) 에 의해 얼라인먼트 (파인 마크 등의 검출) 가 실행된 후, 동일하게 노광위치로 이동되어 노광처리된다.
이와 같이 본 실시형태의 반도체 집적회로 제조라인 (1) 에 있어서는, CMP 장치 (20) 및 노광장치 (10) 가, 각각 2 개의 계통의 처리계 (21, 22 및 11, 12) 를 갖고 있으므로, 일련의 웨이퍼 (31) 에 대해 CMP 처리 및 노광처리를 단시간에 효율적으로 실행할 수 있다.
그리고 이 때, CMP 장치 (20) 의 동일 처리계 (21 또는 22) 에서 처리된 웨이퍼는, 노광장치 (10) 에서도 동일 처리계 (11 또는 12), 보다 구체적으로는 동일한 웨이퍼 스테이지 및 얼라인먼트계 등에 의해 처리되도록 되어 있다.
따라서 노광장치 (10) 의 제 1 처리계 (11), 즉 제 1 웨이퍼 스테이지 (171) 및 제 2 얼라인먼트계 (152) 의 처리 유닛의 오차는, CMP 장치 (20) 의 제 1 처리계 (21), 즉 일방의 챔버에서 처리된 웨이퍼의 중첩 정밀도에만 영향을 준다. 또 노광장치 (10) 의 제 2 처리계 (12), 즉 제 2 웨이퍼 스테이지 (172) 및 제 3 얼라인먼트계 (153) 의 처리 유닛의 오차는, CMP 장치 (20) 의 제 2 처리계, 즉 타방의 챔버에서 처리된 웨이퍼의 중첩 정밀도에만 영향을 준다. 따라서 CMP 장치 (20) 에서의 프로세스 오차와 함께 노광장치 (10) 의 복수 처리계의 유닛간 오차가 랜덤으로 적산되어, 중첩 오차가 최대한 열화되는 것을 피할 수 있다.
또 본 실시형태의 반도체 집적회로 제조라인 (1) 에서는, 이와 같이 각 처리에서의 프로세스 오차와, 각 처리계의 처리 유닛의 오차의 대응관계가 명확하므로, 나중에 이것을 보정하거나 또는 다시 후단의 멀티처리대응의 처리장치에서 프로세스 오차 및 유닛 간 오차가 누적되지 않도록 웨이퍼를 할당하는 경우에, 이들의 처리를 용이하게 실행할 수 있다.
예를 들어 노광장치 (10) 의 제 1 처리계 (11) 의 오차, CMP 장치 (20) 의 제 1 처리계 (21) 에서의 오차, 또는 그 양방을 합한 오차는, 어느 정도의 정밀도로 검출하여 파악할 수 있다. 노광장치 (10) 의 제 1 처리계 (11) 의 오차는, 제 1 웨이퍼 스테이지 (171) 및 제 2 얼라인먼트계 (152) 의 처리 유닛에 특유의 오차이고, CMP 장치 (20) 의 제 1 처리계 (21) 에서의 오차는, 일방의 챔버에서 처리된 웨이퍼 특유의 프로세스 오차이다. 또 노광장치 (10) 의 제 2 처리계 (12) 의 오차, CMP 장치 (20) 의 제 2 처리계의 오차, 또는 그 양방을 합한 오차도, 어느 정도의 정밀도로 검출하여 파악할 수 있다. 노광장치 (10) 의 제 2 처리계 (12) 의 오차는, 제 2 웨이퍼 스테이지 (172) 및 제 3 얼라인먼트계 (153) 의 처리 유닛에 특유의 오차이고, CMP 장치 (20) 의 제 2 처리계의 오차는, 타방의 챔버에서 처리된 웨이퍼에 특유의 프로세스 오차이다.
따라서 이들 오차를 노광장치 (10) 에서의 노광처리시에 보정하면, 이들 오차를 보정하여 중첩 정밀도를 향상시킬 수 있다.
즉 이들 오차정보에 의거하여, 노광장치 (10) 의 제 1 처리계 (11) 에 대응하는 제 1 오프셋값과, 노광장치 (10) 의 제 2 처리계 (12) 에 대응하는 제 2 오프셋값을 작성하고, 이들 오프셋값을 이용하여 일련의 웨이퍼를 노광처리함으로써, 제 1 처리계 (11) 에서 처리된 웨이퍼에도, 제 2 처리계에서 처리된 웨이퍼에도, 동일하게 소정의 패턴이 고정밀도로 전사된다.
그러나 본 실시형태에서는 웨이퍼의 노광처리에 앞서, 제 1 얼라인먼트계 (151) 로 웨이퍼 스테이지 (171, 172) 의 기준 마크를 검출하는 것으로 하였으나, 기준 마크 대신에, 예를 들어 웨이퍼의 얼라인먼트 마크 (파인 마크 또는 서치 마크 등) 를 검출해도 된다. 단, 이 경우에는 제어계 (210) 의 제 1 오프셋 기억부 (211) 에 기억된 제 1 얼라인먼트계 (151) 의 오프셋값을 이용하여, 기준 마크 대신 검출되는 마크의 위치정보를 구하는 것이 바람직하다. 이 때 CMP 장치 (20) 의 제 1 처리계에서 처리된 웨이퍼 (32) 와 제 2 처리계에서 처리된 웨이퍼 (33) 로 따로따로 오프셋값을 구해 놓는 것이 바람직하다.
또 본 실시형태에서는 서치 얼라인먼트와 파인 얼라인먼트의 양방을 실행하는, 즉 서치 마크와 파인 마크의 양방을 검출하는 것으로 하였으나, 특히 서치 얼라인먼트 (서치 마크의 검출) 를 실행하지 않고, 파인 얼라인먼트 (파인 마크의 검출) 만을 실행하도록 해도 된다. 또한 서치 마크의 검출을 실행하지 않고, 웨이퍼 상의 얼라인먼트 쇼트 (파인 마크) 에 관한 이미 알려진 위치정보 (설계위치 등) 에 의거하여 웨이퍼 스테이지를 이동해도, 얼라인먼트계 (152 또는 153) 의 검출영역내에 파인 마크가 배치되지 않는 경우가 있다. 이 경우는 예를 들어 얼라인먼트계의 관찰배율을 저배율로 하여 넓은 범위를 검출가능하게 해 두고, 파인 마크를 발견하면 고배율로 되돌려 그 검출을 실행하거나, 또는 웨이퍼 로드/언로드 위치에서 웨이퍼의 바깥가장자리부의 복수 개소를 광학적으로 검출하여, 웨이퍼의 위치정보를 보정한 후 웨이퍼 홀더로 흡착하거나, 또는 전술한 이미 알려진 위치정보에 이 검출된 위치오차를 추가하여 웨이퍼 스테이지를 이동하면 된다.
또한 본 실시형태에서는 제 1 웨이퍼 스테이지 (171) 및 제 2 웨이퍼 스테이지 (172) 의 일방에서 유지된 웨이퍼의 노광처리와 병행하여, 타방의 웨이퍼 스테이지에서는 웨이퍼의 얼라인먼트 (마크검출) 를 실행하는 것으로 하였으나, 예를 들어 제 2 및 제 3 얼라인먼트계 (152, 153) 에 각각 대응하여 웨이퍼의 표면위치 (높이 정보) 를 검출하는 광학 센서 (예를 들어 전술한 오토포커스 센서 등) 를 설치하여, 노광처리와 병행하여 웨이퍼 (쇼트영역) 의 단차 정보 등을 검출해도 된다. 즉, 노광처리와 병행하여 검출해야 하는 정보는 그 수나 종류 등이 상기 실시형태에 한정되지 않는다.
또 본 실시형태에서는 CMP 장치 (20) 에서 처리된 웨이퍼를 로트 단위로 웨이퍼 카세트 (30) 에 수납하여 노광장치 (10) 에 반입하는 것으로 하였으나, 카세트 단위가 아니라 웨이퍼 단위로 노광장치 (10) 에 반입해도 된다. 구체적으로는 CMP 장치 (20) 의 적어도 일부 (예를 들어 막형성장치, 레지스트코터 및 현상장치 등을 포함하고, 이하에서는 간단히 코터 디벨롭퍼라고 함) 를 노광장치 (10) 와 인라인 접속하고, 예를 들어 코터 디벨롭퍼의 반송기구 (가동식 로봇아암 등) 와 전술한 웨이퍼 로더부 (200) 의 적어도 일방을 사용하여 그 처리된 웨이퍼를 노광장치 (10) 에 반입하도록 구성해도 된다. 이 구성에서는 노광장치 (10) 내에서의 웨이퍼의 반입위치가 전술한 제 1 위치가 된다. 이 때, 웨이퍼 로더부 (200) 는 그 반입된 웨이퍼를 웨이퍼 로더/언로드 위치 (제 2 위치) 에서 웨이퍼 스테이지에 주고받음과 동시에, 레티클 (35) 패턴이 전사된 웨이퍼를 그 제 2 위치에서 웨이퍼 스테이지로부터 받아 제 1 위치 (또는 제 1 위치와 상이한 반출위치) 까지 이송하고, 여기에서 코터 디벨롭퍼 (반송기구) 에 웨이퍼를 주고받게 된다. 또한 노광장치 (10) 내의 반입위치 (및/또는 반출위치), 또는 그 반입위치 (및/또는 반출위치) 와 전술한 제 2 위치를 연결하는 반송로의 도중에 카세트를 설치하고, 이 카세트에 일시적으로 웨이퍼를 수납하도록 구성해도 된다. 여기에서 반입위치 또는 반입경로의 도중에서 카세트가 설치되는 위치를 전술한 제 1 위치로 해도 된다. 이 구성은 CMP 장치 (20) 와 노광장치 (10) 에서 그 처리능력 (단위시간당 처리매수) 에 차가 있을 때에 그 사이클 타임을 조정하는 데에 유효하다.
또한 본 실시형태는, 본 발명의 이해를 용이하게 하기 위해 기재된 것으로 본 발명은 조금도 한정되지 않는다. 본 실시형태에 개시된 각 요소는, 본 발명의 기술적 범위에 속하는 모든 설계변경이나 균등물도 포함하고, 또 임의의 바람직한 각종 개변이 가능하다.
예를 들어 전술한 본 실시형태에서의 본 발명에 관련되는 노광장치 (10) 는, 제 1 웨이퍼 스테이지 (171), 제 2 얼라인먼트계 (152) 및 제 2 오프셋 기억부 (212) 를 고정적으로 조합하여 제 1 처리계 (11) 를 구성하고, 제 2 웨이퍼 스테이지 (172), 제 3 얼라인먼트계 (153) 및 제 3 오프셋 기억부 (213) 를 고정적으로 조합하여 제 2 처리계 (12) 를 구성하고, 이들 제 1 처리계 (11) 및 제 2 처리계 (12) 에 웨이퍼를 할당하여 노광처리하고 있다. 즉 도 2 에 나타낸 바와 같은 구성을 노광장치 (10) 에 있어서는, 웨이퍼 스테이지, 얼라인먼트계 및 얼라인먼트 오프셋 기억부의 3 개의 구성부가 각각 복수 구비되고, 각각이 처리계에 대응되어 사용되고 있다.
그러나 노광장치 (10) 의 각 처리계의 구성은, 그와 같은 구성에 한정되지 않는다. 웨이퍼 스테이지, 얼라인먼트계 및 얼라인먼트 오프셋 기억부의 3 개의 구성중의, 어느 2 개 또는 어느 1 개의 구성부만을 복수 구비하고, 그 각각을 1 개의 처리계로 하여 구성하도록 해도 된다.
또 노광장치 (10) 의 각 처리계는 그 구성부의 종류가 웨이퍼 스테이지, 얼라인먼트계 및 얼라인먼트 오프셋 기억부에 한정되지 않고 임의이어도 되고, 이들 3 개의 구성부의 적어도 1 개 대신에 다른 구성, 예를 들어 전술한 제 1 간섭계 시스템을 구비해도 된다.
그와 같은 도 2 에 나타낸 노광장치 (10) 와는 상이한 구성의 다른 노광장치의 일례를 도 6 에 나타낸다. 또한 도 6 에 나타낸 노광장치 (10b) 에 있어서 도 2 에 나타낸 노광장치 (10) 와 동일한 부호가 붙어 있는 구성부는, 앞에서 설명한 도 2 에 나타낸 노광장치 (10) 의 대응하는 그 구성부와 동일한 기능을 갖고, 동일한 동작을 하는 것으로 한다.
도 6 에 나타낸 노광장치 (10b) 는, 얼라인먼트계 및 웨이퍼 스테이지를 각각 1 개밖에 구비하고 있지 않고, 1 장씩의 웨이퍼를 순차적으로 처리하여 가는 비멀티처리대응의 노광장치이다.
그러나 노광장치 (10b) 에 있어서는, 제어계 (210b) 는 2 개의 얼라인먼트 오프셋 기억부 (214, 215) 를 갖고 있고, 각각 상이한 얼라인먼트 오프셋값을 별개로 기억할 수 있도록 되어 있다. 따라서 얼라인먼트계 (150) 에서 검출된 웨이퍼 스테이지 (170) 나 웨이퍼 (31) 상의 기준 마크 및 얼라인먼트 마크의 위치에 대해, 이들 2 개의 얼라인먼트 오프셋 기억부 (214, 215) 에 기억되어 있는 얼라인먼트 오프셋의 어느 것을 참조하는가에 따라, 2 개의 계통의 얼라인먼트 처리를 실행할 수 있게 된다.
즉, 노광장치 (10b) 는, 제 1 얼라인먼트 오프셋 기억부 (214) 에 기억되어 있는 얼라인먼트 오프셋을 참조하여 얼라인먼트 처리하는 제 1 처리계와, 제 2 얼라인먼트 오프셋 기억부 (215) 에 기억되어 있는 얼라인먼트 오프셋을 참조하여 얼라인먼트 처리하는 제 2 처리계의, 2 개의 처리계를 갖는 구성으로 되어 있다.
그리고 예를 들어 전술한 실시형태와 동일하게, 2 개의 처리계를 갖는 CMP 장치 (20) 에서 처리된 웨이퍼를 처리할 때에는, 노광장치 (10b) 에 있어서는, 제어계 (210b) 의 제어에 의거하여, CMP 장치 (20) 의 제 1 처리계 (21) 에서 처리된 웨이퍼는, 노광장치 (10) 의 제 1 처리계, 즉, 제 1 얼라인먼트 오프셋 기억부 (214) 에 기억되어 있는 얼라인먼트 오프셋을 참조하여 얼라인먼트 처리를 실행하도록 하고, CMP 장치 (20) 의 제 2 처리계 (22) 에서 처리된 웨이퍼는, 노광장치 (10) 의 제 2 처리계, 즉, 제 2 얼라인먼트 오프셋 기억부 (215) 에 기억되어 있는 얼라인먼트 오프셋을 참조하여 얼라인먼트 처리를 실행하도록 한다.
이와 같은 노광장치 (10) 에 있어서는, 전단의 CMP 장치 (20) 에 있어서의 CMP 처리시에 발생한 처리계마다의 특정 프로세스 오차에 대응한 얼라인먼트 오프 셋을 얼라인먼트 오프셋 기억부 (214, 215) 에 기억해 둠으로써, 그 프로세스 오차에 대응한, 즉 처리계에 대응한 얼라인먼트 처리를 실행할 수 있다.
멀티처리대응의 처리장치 (20) 에서 CMP 처리를 실행한 경우에는, 그 처리계에 대응한 복수 계통의 프로세스 오차가 발생하지만, 이것을 1 개의 처리계에서 처리하거나 또는 복수의 처리계를 갖는 CMP 장치에 의해 처리계의 대응을 취하지 않고 처리한 경우에는, 프로세스 오차가 확산 (분산의 확대) 되거나 누적되게 된다.
그러나 도 6 에 나타낸 바와 같은 노광장치 (10) 에 있어서, 그 프로세스 오차에 대응한 처리계로 얼라인먼트 처리를 실행함으로써, 그와 같은 프로세스 오차의 확산이나 누적을 억제할 수 있어, 프로세스마다의 중첩 정밀도, 위치맞춤 정밀도가 극단적으로 악화되는 것을 방지할 수 있다. 그 결과, 고품질인 반도체장치를 고스루풋으로 제조할 수 있다.
이와 같이 도 6 에 예시한 바와 같은 구성의 노광장치 (10b) 도 본 발명의 범위내이다.
또 도 6 에 나타낸 바와 같은 구성과는 반대로, 노광장치 (10) 는 웨이퍼 스테이지, 얼라인먼트계, 얼라인먼트 오프셋 기억부를, 각각 3 개 이상 갖는 구성이어도 된다.
또 각 웨이퍼가 웨이퍼 처리장치 (20) 의 어느 처리계에서 처리되었는지를 나타내는 처리정보를 웨이퍼 처리장치 (20) 로부터 노광장치 (10) 에 전달하는 방법은, 도 1 에 나타낸 바와 같은 반도체 집적회로 제조라인 (1) 의 각 웨이퍼 처리장치를 접속하는 통신선 (40) 을 통하는 형태에 한정되는 것은 아니다.
그 구체적인 각종 형태를 도 7 을 참조하여 설명한다.
예를 들어 반도체 집적회로 제조라인 (1) 전체가, 네트워크 (41) 에 의해 접속되어 호스트 컴퓨터 (50) 에 의해 관리되고 있는 경우에는, 웨이퍼 처리장치 (20) 에서 처리한 로트의 웨이퍼 처리정보는, 네트워크 (41) 를 통해 호스트 컴퓨터 (50) 에 일단 축적되고 관리되는 형태가 바람직하다. 이 경우, 노광장치 (10) 에서 그 로트를 처리하는 경우에는, 노광장치 (10) 는 대응하는 로트의 웨이퍼처리정보를 호스트 컴퓨터 (50) 로부터 획득하여, 이것에 의거하여 각 웨이퍼를 처리하는 처리계를 결정하는 형태를 취하게 된다.
이와 같은 형태이면, 그 로트가 처리되는 복수의 웨이퍼 처리장치에 선택적으로 웨이퍼처리정보를 전달하는 경우에, 그 정보전달의 제어가 용이해져 바람직하다. 또 멀티처리대응의 처리장치를 복수 거친 결과의 웨이퍼에 대해, 지금까지의 프로세스 오차의 계통, 종류, 누적상태 등을 고려하여, 다시 다음 공정에서의 웨이퍼의 할당을 결정하는 경우 등에 있어서, 그 프로세스 오차의 계통, 종류, 누적상태 등을 검출하는 처리를, 호스트 컴퓨터 (50) 로 일괄하여 실행할 수 있어 바람직하다.
또 웨이퍼 처리장치 (20) 및 노광장치 (10) 가 각각 상위의 제어 컴퓨터 (23, 13) 에 의해 제어되고 있는 경우에 있어서는, 이들 제어 컴퓨터 (23, 13) 사이를 전용 통신선 (42) 에 의해 직접 접속하고, 웨이퍼처리정보를 전송하도록 해도 된다.
또 예를 들어 웨이퍼 처리장치 (20) 에서 처리된 웨이퍼가, 웨이퍼 카세트 (30) 마다 AGV (Automated Guided Vehicle ; 43) 에 의해 반송되어 노광장치 (10) 에 투입되는 경우에는, 이 AGV (43) 에 정보를 일시적으로 기억하는 기능을 만들어, 이 AGV (43) 의 정보기억부를 통해 웨이퍼 처리장치 (20) 로부터 노광장치 (10) 에 웨이퍼 처리정보를 전달하도록 해도 된다.
그리고 또 특단의 정보의 전달을 실행하지 않아도, 웨이퍼 카세트 (30) 의 웨이퍼 수용위치 (또는 웨이퍼 ID 등) 와 웨이퍼 처리장치 (20) 의 각 처리계를 대응해 두고, 웨이퍼 카세트 (30) 내의 웨이퍼 수용위치에 의해, 실질적으로 웨이퍼처리정보를 노광장치 (10) 에 전달하도록 해도 된다.
또 본 실시형태의 반도체 집적회로 제조라인 (1) 에서는, CMP 장치 (20) 및 노광장치 (10) 는, 각각 2 개의 챔버 및 웨이퍼 스테이지를 갖는 2 개의 처리계를 갖는 CMP 장치였다. 그러나 이것은 2 개에 한정되지 않는다. 어느 일방 또는 양방이 3 개 이상의 처리계를 갖는 구성이어도 된다.
이와 같은 경우, 예를 들어 CMP 장치 (20) 가 3 개의 챔버를 갖고, 노광장치 (10) 가 각각 웨이퍼 스테이지 및 얼라인먼트를 갖는 2 개의 처리계를 갖는 경우도 생각할 수 있다. 이와 같은 경우에는, 예를 들어 CMP 장치 (20) 의 제 1 챔버에서 처리된 웨이퍼는 노광장치 (10) 의 제 1 처리계에서, CMP 장치 (20) 의 제 2 챔버에서 처리된 웨이퍼는 노광장치 (10) 의 제 2 처리계에서 처리하는 것으로 하고, CMP 장치 (20) 의 제 3 챔버에서 처리된 웨이퍼는, 노광장치 (10) 의 어느 일방의 처리계에 대응하도록 해도 되고, 나중에 보정이 가능하면, 제 1 처리계 및 제 2 처리계의 양방으로 할당하도록 해도 된다.
전후의 공정에서 처리계의 수가 맞지 않는 경우도, 예를 들어 이와 같이 웨 이퍼를 할당하면 대응가능하다. 그리고 이와 같은 경우에도, 어떠한 대응을 하지 않고 웨이퍼를 실질적으로 랜덤으로 할당하는 경우에 비하여, 중첩 정밀도 및 스루풋의 양방을 적절하게 유지한 적절한 처리를 실행할 수 있다. 그리고 이와 같은 방법도 본 발명의 범위내이다.
또 본 실시형태의 노광장치 (10) 에 있어서는, 제 1 웨이퍼 스테이지 (171) 의 웨이퍼 로드/언로드 위치와, 제 2 웨이퍼 스테이지 (172) 의 웨이퍼 로드/언로드 위치를 상이한 위치로 하였으나, 이것은 동일한 위치이어도 된다. 그 경우, 제 1 웨이퍼 스테이지 (171) 및 제 2 웨이퍼 스테이지 (172) 가 접촉하지 않도록 스테이지 구동계를 제어할 필요가 있어 제어계 (210) 의 구성이 약간 복잡해지지만, 웨이퍼 로더부 (200) 에서는 웨이퍼를 주고받는 장소가 1 군데로 충분하게 되어, 그 구성을 대폭 간단하게 할 수 있다.
또 본 실시형태에 있어서는, 노광장치 (10) 에서의 노광처리에 앞서 웨이퍼 처리장치 (20) 에서 실행되는 멀티처리는 CMP 처리인 것으로 하였으나, 이것에 한정되지 않는다. 반도체 집적회로 제조라인에 있어서 노광공정에 앞서 실행되는 임의의 처리로, 멀티처리가 실행되는 공정과의 관계에 있어서, 이와 같이 웨이퍼의 각 처리계로의 할당을 제어하도록 해도 된다.
또한 본 실시형태에서는 노광공정의 전처리공정에서 멀티처리가 실행되는 것으로 하였으나, 노광공정의 후처리공정, 예를 들어 현상공정 등에서 멀티처리가 실행되는 경우가 있다. 따라서 노광장치 (10) 의 동일 처리계 (11 또는 12) 에서 노광처리된 웨이퍼 (바꿔 말하면 노광장치 (10) 내에서 동일 경로를 거친 웨이퍼) 를 현상장치 등의 후처리장치 (다른 처리계) 의 동일 처리계에서 처리해도 된다.
또한 동일 처리를 행하는 복수의 처리계 (11, 12) 를 갖는 노광장치에 의한 노광처리의 전공정 또는 후공정에서, 동일 처리를 행하는 복수의 처리계를 갖는 노광장치를 사용하여 노광처리하는 경우에도, 이전의 노광장치의 동일 처리계로 노광처리된 웨이퍼를, 나중의 노광장치의 동일 처리계로 노광처리하도록 해도 된다.
또 전술한 실시형태에 있어서, 얼라인먼트에 관한 오프셋 정보 (오프셋값) 는, 웨이퍼 상의 각 쇼트의 X 방향과 Y 방향의 위치오차 (쇼트 오프셋) 에 관한 것일 뿐만 아니라, X 방향과 Y 방향의 스케일링 오차, 웨이퍼 회전 오차나 직교도 오차, 각 쇼트의 X 방향과 Y 방향의 배율오차나, 각 쇼트의 회전오차나 직교도 오차의 적어도 하나에 관한 것을 포함하도록 해도 된다. 또 오프셋 기억부에 기억되어 있는 오프셋 정보 (오프셋값) 는 얼라인먼트에 관한 정보에 한정되지 않고, 예를 들어 포커스 레벨링 정보 (웨이퍼에 표면 위치에 관한 정보), 즉 웨이퍼 표면의 Z 방향의 위치오차나 X 방향 및 Y 방향의 경사 오차에 관한 정보를 기억하도록 해도 된다.
또 본 실시형태에 있어서는, 노광장치 (10) 의 투영광학계 (142) 는 축소계인 것으로 하였으나, 등배계 또는 확대계이어도 된다. 또 굴절계뿐만 아니라 반사굴절계 또는 반사계이어도 된다.
또 본 실시형태에 있어서는, 노광장치 (10) 는 소위 스캐너인 것으로 하였으나, 스텝퍼 및 미러 프로젝션 방식이나 프록시미티 방식의 노광장치 등이어도 된 다.
또 노광장치 (10) 의 노광용 조명광도, 본 실시형태의 광원 (110) 에 한정되지 않는다. 이것은 연속광 또는 펄스광의 어느 것이어도 된다. 또 자외광, EUV광, X선 또는 전자선이나 이온빔 등의 하전입자선 등의 임의의 광을 사용해도 된다.
또 노광장치 (10) 에서 노광대상으로 하는 물체도, 반도체소자, 액정표시소자, 박막자기헤드, CCD 등의 촬상소자, 마이크로머신 및 DNA 칩 등의 마이크로디바이스, 플라스마 디스플레이나 유기 EL 등의 표시장치 및 레티클이나 마스크 등 임의의 물체이어도 된다.
또 도 2 의 노광장치 (10) 를 사용하는 리소그래피 공정을 포함하는 디바이스 제조공정에서는 예를 들어 반도체 디바이스는, 디바이스의 기능, 성능설계를 실행하는 단계, 이 설계 단계에 의거한 레티클을 제작하는 단계, 실리콘 재료로 웨이퍼를 제작하는 단계, 막형성장치나 레지스트 코터 등을 사용하여 웨이퍼를 전처리하는 단계, 도 2 의 노광장치에 의해 레티클의 패턴을 웨이퍼에 노광하는 단계, 현상장치 등을 사용하여 웨이퍼를 후처리하는 단계, 디바이스 조립 단계 (다이싱공정, 본딩공정, 패키지공정을 포함) 및 검사 단계 등을 거쳐 제조된다.
이와 같이 본 발명에 의하면 기판 스테이지 등의 처리계를 복수 갖는 멀티처리대응의 노광장치에 의해 노광처리하는 방법으로, 특히 멀티처리대응의 처리장치에 의한 처리를 거친 후의 처리대상의 기판에 대해 노광처리할 때에, 프로세스 오차가 누적되어 중첩 정밀도가 극단적으로 열화되는 것을 방지할 수 있고, 따라서 고품질의 반도체장치를 고스루풋으로 제조할 수 있는 노광방법을 제공할 수 있다.
또 기판 스테이지 등의 처리계를 복수 갖는 멀티처리대응의 노광장치로서, 특히 멀티처리대응의 처리장치에 의한 처리를 거친 후의 처리대상의 기판에 대해 노광처리할 때에, 프로세스 오차가 누적되어 중첩 정밀도가 극단적으로 열화되는 것을 방지할 수 있고, 따라서 고품질의 반도체장치를 고스루풋으로 제조할 수 있는 노광장치를 제공할 수 있다.
또 본 발명에 의하면 동일한 처리를 복수의 처리계로 실행하는 CMP 장치를 거친 복수의 기판을, 각각 정밀하게 그 위치정보를 검출할 수 있는 노광방법 및 장치를 제공할 수 있다.
또 마이크로 디바이스를 고정밀도 또한 고스루풋으로 제조할 수 있는 디바이스 제조방법을 제공할 수 있다.

Claims (32)

  1. 복수의 처리계를 갖는 노광장치에 의해 감응기판을 노광하고 마스크상의 패턴을 상기 감응기판상에 전사하는 방법으로서,
    노광처리 이전에 복수의 처리계를 갖는 처리장치에 의해 소정의 처리가 실시된 일련의 감응기판에 대해 노광처리하는 경우에는, 상기 이전의 처리시에 상기 처리장치의 동일 처리계에서 처리된 감응기판은, 상기 노광장치의 상기 복수 처리계 중 어느 하나의 동일 처리계에서 처리되도록, 상기 일련의 감응기판을 상기 노광장치의 상기 복수 처리계에 할당하여, 상기 노광을 행하는 것을 특징으로 하는 노광방법.
  2. 제 1 항에 있어서,
    상기 노광장치가 갖는 복수의 처리계는, 복수의 기판 스테이지를 갖고,
    상기 이전의 처리시에 상기 처리장치의 동일 처리계에서 처리된 감응기판은, 상기 복수의 기판 스테이지 중 어느 하나의 동일 기판 스테이지에 로딩되어, 상기 노광을 행하는, 노광방법.
  3. 제 2 항에 있어서,
    상기 노광장치가 갖는 복수의 처리계는, 복수의 얼라인먼트 센서를 갖고,
    상기 이전의 처리시에 상기 처리장치의 동일 처리계에서 처리된 감응기판은, 상기 복수의 얼라인먼트 센서 중 어느 하나의 동일 얼라인먼트 센서를 사용하여 얼라인먼트 처리되어, 상기 노광을 행하는, 노광방법.
  4. 제 2 항에 있어서,
    상기 노광장치는, 각각 독립적으로 설정되는 복수의 얼라인먼트 오프셋 중 어느 하나를 사용하여 얼라인먼트 처리하는 얼라인먼트처리 수단을 갖고,
    상기 이전의 처리시에 상기 처리장치의 동일 처리계에서 처리된 감응기판마다 얼라인먼트 오프셋을 설정하고, 당해 동일 처리계에서 처리된 감응기판은, 당해 처리계에 대응하여 상기 설정된 얼라인먼트 오프셋을 사용하여 얼라인먼트 처리되는, 노광방법.
  5. 제 2 항에 있어서,
    노광처리하는 상기 일련의 감응기판에 대해, 이전의 처리시에 상기 처리장치의 동일 처리계에서 처리된 감응기판을 나타내는 정보를 획득하고,
    상기 획득한 정보에 의거하여 상기 할당을 행하는, 노광방법.
  6. 제 5 항에 있어서,
    외부장치로부터 송신되는 정보를 수신함으로써, 상기 일련의 감응기판에 대한, 이전의 처리시에 상기 처리장치의 동일 처리계에서 처리된 감응기판을 나타내는 정보를 획득하는, 노광방법.
  7. 제 5 항에 있어서,
    상기 일련의 감응기판의 각 기판에 대해, 당해 일련의 감응기판을 수용하는 카세트에서의 당해 각 감응기판의 수용위치에 의거하여, 상기 이전의 처리시에 처리된 상기 처리장치에서의 처리계를 식별하는 정보를 획득하는, 노광방법.
  8. 제 2 항에 있어서,
    상기 노광장치는 제 1 처리계와 제 2 처리계의 2 개의 상기 처리계를 갖고, 상기 처리장치의 복수의 처리계에서 각각 처리되어 카세트에 수용된 상기 일련의 감응기판에 대해, 상기 처리장치의 동일 처리계에서 처리된 감응기판이 상기 노광장치의 동일 처리계에서 처리되도록, 상기 제 1 처리계 및 상기 제 2 처리계에 교대로 할당하여, 상기 노광을 행하는, 노광방법.
  9. 제 1 기판 스테이지와 제 2 기판 스테이지를 갖는 노광장치에 의해 복수의 감응기판을 순차적으로 노광하는 노광방법으로서,
    상기 복수의 감응기판의 각각을, 상기 복수의 감응기판의 처리이력을 나타내는 정보에 의거하여 상기 제 1, 제 2 기판 스테이지 중 어느 하나에 로딩하는 것을 특징으로 하는 노광방법.
  10. 제 9 항에 있어서,
    상기 복수의 감응기판의 각각은, 상기 처리이력에 따른 오프셋 정보에 의거하여 노광처리되는, 노광방법.
  11. 제 10 항에 있어서,
    상기 오프셋 정보는, 제 1 오프셋 정보와 제 2 오프셋 정보를 포함하고, 상기 제 1 기판스테이지에 로딩된 감응기판은 상기 제 1 오프셋 정보를 이용하여 노광처리되고, 상기 제 2 기판 스테이지에 로딩된 감응기판은 상기 제 2 오프셋 정보를 이용하여 노광처리되는, 노광방법.
  12. 제 11 항에 있어서,
    상기 오프셋 정보는 얼라인먼트 정보와 포커스 정보의 적어도 일방을 포함하는 것을 특징으로 하는 노광방법.
  13. 제 9 항에 있어서,
    상기 복수의 감응기판은, 동일 처리를 행하는 제 1 처리계와 제 2 처리계를 갖는 처리장치를 통해 상기 노광장치에 반입되고,
    상기 처리이력은, 상기 제 1, 제 2 처리계 중 어느 곳에서 처리되었는지를 포함하는, 노광방법.
  14. 제 1 항 내지 제 13 항 중 어느 한 항에 기재된 노광방법을 이용하여, 디바이스 패턴을 감응기판 상에 전사하는 공정을 포함하는, 디바이스 제조방법.
  15. 노광처리 대상의 감응기판이 탑재되는 기판 스테이지와,
    상기 기판 스테이지 상에 탑재된 감응기판에 대해 얼라인먼트 처리를 행하기 위한 얼라인먼트 오프셋이 설정되는 오프셋 설정수단과,
    상기 기판 스테이지 상에 탑재된 감응기판에 대해 상기 설정된 오프셋을 사용하여 얼라인먼트 처리하는 얼라인먼트 수단과,
    상기 얼라인먼트 처리가 행해진 감응기판에 대해 마스크상의 패턴을 노광하는 노광수단을 갖는 노광장치로서,
    상기 기판 스테이지, 상기 오프셋 설정수단, 상기 얼라인먼트 수단 중 적어도 하나를 구비하는 처리계가 복수 설치되고,
    당해 노광처리 이전에 복수의 처리계를 갖는 처리장치에 의해 소정의 처리가 실시된 일련의 감응기판에 대해 노광처리하는 경우에는, 당해 이전의 처리시에 상기 처리장치의 동일 처리계에서 처리된 감응기판은, 당해 노광장치의 상기 복수의 처리계 중 어느 하나의 동일 처리계에서 처리되도록, 상기 일련의 감응기판을 상기 복수의 처리계에 할당하는 할당수단을 추가로 갖는, 노광장치.
  16. 제 15 항에 있어서,
    복수의 상기 기판 스테이지를 갖고,
    상기 할당수단은 상기 이전의 처리시에 상기 처리장치의 동일 처리계에서 처리된 감응기판이, 상기 복수의 기판 스테이지 중 어느 하나의 동일 기판 스테이지에 로딩되도록 감응기판을 할당하는, 노광장치.
  17. 제 16 항에 있어서,
    각각이 얼라인먼트 센서를 갖는 복수의 상기 얼라인먼트 수단을 갖고,
    상기 할당수단은, 상기 이전의 처리시에 상기 처리장치의 동일 처리계에서 처리된 감응기판이, 상기 복수의 얼라인먼트 수단 중 어느 하나의 동일 얼라인먼트 수단에 할당되고,
    상기 복수의 얼라인먼트 수단은, 상기 할당된 감응기판에 대해 각각 얼라인먼트 처리하는, 노광장치.
  18. 제 16 항에 있어서,
    당해 노광처리 이전의 상기 소정의 처리시에 상기 처리장치의 동일 처리계에서 처리된 감응기판마다 얼라인먼트 오프셋을 설정하는 복수의 오프셋 설정수단을 갖고,
    상기 할당수단은 상기 처리장치의 동일 처리계에서 처리된 감응기판을, 당해 처리계에 대응한 얼라인먼트 오프셋이 설정되어 있는 상기 복수의 오프셋 설정수단 중 어느 하나에 할당하고,
    상기 얼라인먼트 수단은, 상기 일련의 감응기판을, 당해 감응기판이 상기 할당된 오프셋 설정수단에 설정되어 있는 얼라인먼트 오프셋을 사용하여 얼라인먼트 처리하는, 노광장치.
  19. 제 16 항에 있어서,
    노광처리하는 상기 일련의 감응기판에 대하여, 이전의 처리시에 상기 처리장치의 동일 처리계에서 처리된 감응기판을 나타내는 정보를 획득하는 기판처리정보 획득수단을 추가로 갖고,
    상기 할당수단은, 상기 기판처리정보 획득수단에 의해 획득한 정보에 의거하여 상기 할당을 행하는, 노광장치.
  20. 제 19 항에 있어서,
    상기 기판처리정보 획득수단은, 통신수단을 갖고, 당해 통신수단을 통해, 상기 일련의 감응기판에 대한, 이전의 처리시에 상기 처리장치의 동일 처리계에서 처리된 감응기판을 나타내는 정보를 획득하는, 노광장치.
  21. 제 19 항에 있어서,
    상기 기판처리정보 획득수단은, 상기 일련의 감응기판에 대해, 당해 일련의 감응기판을 수용하는 카세트에서의 당해 각 감응기판의 수용위치에 의거하여, 상기 이전의 처리시에 처리된 상기 처리장치에서의 처리계를 식별하는, 노광장치.
  22. 제 16 항에 있어서,
    상기 처리장치의 복수의 처리계에서 각각 처리되어 카세트에 수용된 상기 일련의 감응기판에 대해, 상기 처리장치의 동일 처리계에서 처리된 감응기판이 상기 노광장치의 동일 처리계에서 처리되도록, 상기 노광장치의 복수의 처리계의 제 1 처리계 및 상기 제 2 처리계에 교대로 할당하는, 노광장치.
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  32. 제 14 항에 있어서,
    상기 처리장치는, 상기 디바이스 패턴이 전사된 감응기판에 각각 동일한 처리를 하는 복수의 다른 처리계를 갖고, 상기 노광장치내에서 동일 경로를 거친 감응기판을 상기 처리장치의 동일한 다른 처리계에서 처리하는, 디바이스 제조방법.
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