KR100962764B1 - 비―ｄｒａｍ 표시자 및 ｄｒａｍ 어레이에 저장되지 않은 데이터를 액세스하는 방법 - Google Patents

비―ｄｒａｍ 표시자 및 ｄｒａｍ 어레이에 저장되지 않은 데이터를 액세스하는 방법 Download PDF

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Abstract

온도 센서의 출력과 같이 SDRAM 모듈의 DRAM 어레이에 저장되지 않은 데이터는 DRAM 어레이의 데이터와 관련된 SDRAM 판독 및 기록 사이클들과 함께 연속적으로 산재(intersperse)된 동기 판독 사이클에서 SDRAM으로부터 판독된다. DRAM 어레이에 저장되지 않은 데이터의 경우에 비-DRAM 표시자를 포함하는 제어 정보는 모든 판독 사이클동안 유지된다. DRAM 어레이에 저장된 리턴 데이터 및 DRAM 어레이에 저장되지 않은 데이터는 함께 버퍼링된다. 버퍼로부터 판독 데이터를 추출할때, DRAM 어레이에 저장되지 않은 데이터는 비-DRAM 표시자에 의하여 식별되며 제어기 내의 회로들과 관련된다. DRAM 어레이에 저장되지 않은 데이터가 SDRAM 다이의 온도를 표시할 때, 제어기는 온도에 응답하여 리프레시 레이트를 조절할 수 있다.

Description

비―ＤＲＡＭ 표시자 및 ＤＲＡＭ 어레이에 저장되지 않은 데이터를 액세스하는 방법{NON-DRAM INDICATOR AND METHOD OF ACCESSING DATA NOT STORED IN DRAM ARRAY}
본 발명은 일반적으로 메모리 분야, 특히 DRAM 어레이에 저장되지 않은 SDRAM으로부터 데이터를 판독하는 효율적인 방법에 관한 것이다.
휴대용 전자장치들은 현대 생활에서 어디에나 편재해 있는 생활용품이 되고 있다. 휴대용 전자장치들에 있어서 두가지 끊임없는 추세는 기능을 향상시키면서 크기를 감소시키는 것이다. 증가된 기능은 더 높은 컴퓨팅 능력과 더 많은 메모리를 필요로 한다. 휴대용 전자장치들의 감소하는 크기는 소형 배터리가 적은 전력을 저장하고 전달할 수 있기 때문에 전력 소비가 중요하게 되었다. 따라서, 성능을 증가시키면서 전력 소비를 감소시키는 진보된 기술은 휴대용 전자장치들에 대하여 유리하다.
대부분의 휴대용 전자장치들은 프로세서 또는 다른 제어기에 대한 명령들 및 데이터들을 저장하기 위하여 동적 랜덤 액세스 메모리(DRAM)를 포함한다. DRAM은 이용가능한 가장 비용 효율적 고체상태 메모리 기술이다. 비트당 가격이 디스크 드라이브들과 같은 대용량 저장 기술들에 대하여 낮은 반면에, 높은 액세스 대 기시간, 높은 전력 소비 및 높은 충격 또는 진동 민감성은 많은 휴대용 전자장치 응용에서 대용량 저장 드라이브들의 사용을 방해한다.
동기식 DRAM(SDRAM)은 모든 제어 신호들 및 데이터 전송 사이클들을 클록 에지들에 정렬시킴으로서 종래의 DRAM에 비하여 성능을 향상시키면서 인터페이스 설계를 단순화한다. 더블(double) 데이터 레이트(DDR) SDRAM은 클록의 상승 및 하강 에지에서 데이터 전송을 가능하게 하여 더 높은 성능을 제공한다.
대부분의 SDRAM 모듈들은 CAS 대기시간, 버스트 길이 등과 같은 적용가능 파라미터들을 저장하기 위하여 모드 레지스터를 포함한다. SDRAM 기술이 복잡성 및 적용성(configurability)을 증가시키기 때문에, 많은 SDRAM 모듈들은 지연 고정 루프(DLL: Delay Locked Loop) 인에이블, 드라이브 강도 등과 같은 부가의 적용가능 파라미터들을 저장하기 위하여 확장형 모드 레지스터를 추가하였다. 모드 레지스터 및 확장형 모드 레지스터 둘 모두는 기록전용이다. 즉, 제어기는 이들 레지스터들의 콘텐츠들을 판독할 수 없다. 모드 및 확장형 모드 레지스터들을 도입하면서, 제 1 시간동안 DRAM 모듈은 DRAM 어레이에 기록되고 DRAM 어레이로부터 판독된 데이터와 다른 정보를 저장하였다. 결과적으로, 새로운 데이터 전송 동작이 요구되었다.
많은 SDRAM 모듈들은 적정 파라미터들을 레지스터들에 로드하기 위한 모드 레지스터 세트(MRS) 및 확장형 모드 레지스터 세트(EMRS) 동작들을 포함한다. 이들 동작들은 일반적으로 CS, RAS, CAS 및 WE 제어 신호들을 낮게 동시에 구동시키고 뱅크 어드레스 비트들을 사용하여 MRS 및 EMRS중 하나를 선택하고 어드레스 라인들(A0-A11)을 통해 선택된 레지스터에 기록될 정보를 제공함으로써 구현된다. 대부분의 구현들에서, 모든 DRAM 뱅크들은 MRS 또는 EMRS 명령의 시간에 비활성화되어야 하며, 6개의 클록 사이클들과 같은 특정 최소 기간동안 SDRAM 모듈에 대하여 추가 동작이 수행되지 않을 수 있다. 이들 제한들은 모드 및 확장형 모드 레지스터들의 성질로 인하여 이들 레지스터들이 초기화시에 한번 기록된후 결코 변경되지 않기 때문에 SDRAM 성능에 악영향을 미치지 않는다.
제 3세대 그래픽 이중 데이터 레이트 산업 규정(GDDR3)은 DRAM 어레이에 저장된 데이터와 다른 정보를 SDRAM 모듈로부터 판독하는 능력을 제공한다. EMRS 동작동안 한 옵션으로서, SDRAM은 데이터 버스를 통해 판매자 코드 및 버전 번호를 출력할 수 있다(EMRS 기록 정보는 어드레스 버스를 통해 전송된다). EMRS 동작의 모든 제한들 ― 모든 뱅크들은 유휴 상태에 있으며 상기 동작은 6개의 클록 사이클과 같은 최소 기간까지 비활성화됨―은 관찰되지 않아야 한다. 정보(판매자 ID 및 버전 번호)의 정적 성질로 인하여, 정보는 예컨대 초기화동안 단지 한번 판독될 필요가 있으며 EMRS 동작의 제한들은 성능에 현저하게 영향을 미치지 않는다.
DRAM 동작의 기본적 양상은 각각의 비트 위치에 데이터를 저장하는 용량성 전하가 데이터 상태를 보존하기 위하여 주기적으로 갱신되어야 한다는 점이다. DRAM 어레이는 행에 의하여 리프레시(refresh)되며, 즉 일부 SDRAM 모듈들은 다중 DRAM 뱅크들의 동일한 행을 동시에 리프레시할 수 있다. DRAM 어레이의 각각의 행은 특정 리프레시 주기내에서 리프레시되어야 한다. DRAM 행들은 버스트 리프레시로서 공지된 리프레시 주기마다 순차적으로 한번 리프레시될 수 있다. 그러나, 이는 모든 행들을 통해 사이클링하는데 필요한 시간동안 DRAM 어레이에 대한 액세스를 방지하며, 중요한 성능을 저하시킨다. 선택적으로, 각각의 행과 관련한 리프레시 사이클들은 판독 및 기록 데이터 전송이 산재되어 있는 리프레시 주기 전반에 걸쳐 균일하게 확산될 수 있다. 이는 분배된 리프레시로서 공지되어 있다. 분배된 리프레시는 이것이 성능을 덜 저하시키기 때문에 더 일반적으로 구현된다.
전체 필요한 리프레시 주기 및 분배된 리프레시 동작시의 리프레시 사이클들의 간격은 DRAM 어레이 다이(dye)의 온도에 따른다. 일반적으로, 리프레시 레이트는 DRAM 어레이 다이 온도가 10℃ 증가할 때마다 두 배로 되어야 한다. SDRAM 모듈에 대하여 특정된 리프레시 주기는 전형적으로 높은 동작 온도에서 DRAM에 의하여 필요한 주기이다. 따라서, DRAM 어레이 다이가 낮은 온도에 있을때 마다, 최대 리프레시 주기는 더 길어지며, 분배된 리프레시 사이클들은 더 이격될 수 있으며 따라서 DRAM 판독 및 기록 액세스에의 그들의 영향을 감소시킨다. 이는 불필요한 리프레시 동작을 제거함으로써 프로세서 성능을 개선시키고 전력 소비를 감소시킨다.
DRAM 어레이에 저장되지 않는 데이터를 SDRAM 모듈로부터 액세스하기 위한 동기 판독 사이클들은 "정상(normal)" SDRAM 데이터, 즉 SDRAM 모듈상의 DRAM 어레이내에 저장된 데이터를 액세스하기 위한 판독 및 기록 사이클들과 연속적으로(seamlessly) 통합될 수 있다. DRAM 어레이에 저장되지 않은 데이터를 액세스하기 위하여 동기 판독 사이클들을 사용함으로써, SDRAM 모듈상의 온도 센서의 출력은 SDRAM 모듈상의 DRAM 어레이에 저장된 데이터에 대한 시스템 액세스에 최소로 영향을 끼치면서 판독될 수 있다. 예컨대, 모든 뱅크들은 폐쇄될 필요가 없으며, 일반적으로 GDDS3 프로토콜을 통해 확장 모드 레지스터 데이터를 액세스할 때 판독 사이클들 후에 SDRAM 액세스들에 대하여 대기 주기가 부과되지 않는다.
DRAM 어레이에 저장되지 않은 데이터를 액세스하기 위한 동기 판독 사이클들이 DRAM 어레이에 저장된 데이터를 액세스하기 위한 동기 판독 사이클들과 타이밍 및 시퀀싱(sequencing)에서 거의 유사하기 때문에, DRAM 어레이에 저장되지 않은 리턴 데이터(returned data)를 식별 및 추출하는 것은 어려운 일이다. SDRAM 제어기들은 데이터의 버스트들에 대한 요청들을 송출하고 이후에(즉, 모드 레지스터의 CAS 대기시간 필드에 의하여 결정된 지연 후에) 데이터를 수신하는 파이프라인 방식으로 동작한다. 더욱이, 많은 SDRAM 제어기들은 FIFO 또는 다른 버퍼에서 다수의 판독 사이클들로부터 데이터를 버퍼링하고 데이터가 제어기에 의하여 SDRAM 모듈로부터 포착된 때부터 추가 지연후에 요청 장치들에 데이터가 이용가능하도록 함으로써, 메모리 판독 동작들을 추가로 파이프라이닝한다.
대부분의 경우에, DRAM 어레이에 저장되지 않은 데이터에 관한 판독 동작들은 시스템 모듈들(예컨대, 버스 또는 크로스바를 통해 상호 접속하는 마스터 장치들)에 의하여 요청되지 않는다. 오히려, DRAM 어레이에 저장되지 않은 데이터는 그 자체의 소비를 위하여, 즉 리프레시 레이트를 조절하기 위하여 온도를 판독하고 타이밍 파라미터들을 조절하기 위하여 SDRAM 모듈을 식별하며 모드 또는 확장 모드 레지스터들이 적절하게 세팅되었는지를 검증하기 위하여 모드 또는 확장 모드 레지스터들을 판독하기 위하여 SDRAM 제어기에 의하여 종종 판독된다. 따라서, DRAM 어레이에 저장되지 않은 판독 데이터는 DRAM 어레이에 저장된 판독 데이터의 스트림으로부터 식별 및 추출되어야 하며, 이는 요청 마스터 장치들에 전송된다.
DRAM 어레이에 저장되지 않은 판독 데이터를 식별하여 추출하는 한 방법은 SDRAM 메모리 모듈로부터 제어기로 판독 데이터를 전송할때 데이터를 즉시 "트랩(trap)"한다. 그러나, 많은 메모리 제어기들의 느린 파이프라인 아키텍처로 인하여, 이러한 방법은 데이터가 리턴될 때까지 DRAM 어레이에 저장되지 않은 데이터에 관한 메모리 액세스 사이클을 송출할 때 제어기가 "정상" SDRAM 동작을 중지해야 하기 때문에 성능에 악영향을 끼친다. 최대 성능을 위하여, DRAM 어레이에 저장되지 않은 데이터에 관한 판독 사이클들의 동기 성질은 정상 판독 액세스와 판독 사이클들을 연속적으로 인터믹싱(intermixing)함으로써 완전하게 이용되어야 한다. 이는 예컨대 메모리 제어기가 요청 마스터 장치에 디스패치하기 위하여 버퍼로부터 판독 데이터를 추출할 때와 같이, 파이프라인 아래에서 DRAM 어레이에 저장되지 않은 데이터를 식별하여 추출하는 메커니즘을 필요로 한다.
하나 이상의 실시예들에 따르면, 온도 센서의 출력과 같이 SDRAM 모듈의 DRAM 어레이에 저장되지 않은 데이터는 DRAM 어레이의 데이터에 관한 SDRAM 판독 및 기록 사이클들이 연속적으로(seamlessly) 산재(intersperse)된 동기 판독 사이클에서 SDRAM으로부터 판독된다. DRAM 어레이에 저장되지 않은 데이터의 경우에 비-DRAM 표시자를 포함하는 제어 정보는 모든 판독 사이클동안 유지된다. DRAM 어레이에 저장된 리턴 데이터 및 DRAM 어레이에 저장되지 않은 데이터는 함께 버퍼링된다. 버퍼로부터 판독 데이터를 추출할 때, DRAM 어레이에 저장되지 않은 데이터는 비-DRAM 표시자에 의하여 식별되며 제어기 내의 회로들과 관련된다. DRAM 어레이에 저장되지 않은 데이터가 SDRAM 다이의 온도를 표시할 때, 제어기는 온도에 응답하여 리프레시 레이트를 조절할 수 있다.
일 실시예는 하나 이상의 SDRAM 모듈들을 제어하는 방법에 관한 것이다. SDRAM 모듈에 대한 하나 이상의 메모리 액세스 사이클들은 SDRAM 모듈의 DRAM 어레이에 저장되지 않은 데이터를 액세스하도록 수행된다. DRAM 어레이에 저장되지 않은 데이터에 대한 각각의 메모리 액세스 사이클은 비-DRAM 데이터 식별자와 연관된다. DRAM 어레이에 저장되지 않은 데이터가 SDRAM 모듈로부터 수신된 후에, DRAM 어레이에 저장되지 않은 데이터는 비-DRAM 데이터 식별자에 응답하여 추출된다.
다른 실시예는 메모리 모듈에 동기 판독 사이클들을 송출하도록 동작하는 메모리 제어기에 관한 것이며, 동기 판독 사이클은 DRAM 어레이에 저장된 데이터 및 DRAM 어레이에 저장되지 않은 데이터와 관련된다. 제어기는 DRAM 어레이에 저장된 수신된 데이터 및 DRAM 어레이에 저장되지 않은 데이터를 버퍼링하도록 동작하는 판독 데이터 버퍼를 포함한다. 제어기는 또한 각각의 동기 판독 사이클과 연관된 제어 정보를 버퍼링하도록 동작하는 판독 제어 버퍼를 포함하며, 상기 정보는 DRAM 어레이에 저장되지 않은 데이터에 관한 판독 사이클들의 경우에 비-DRAM 표시자를 포함한다. 부가적으로, 제어기는 판독 데이터 버퍼를 제어하며, 비-DRAM 표시자에 응답하여 판독 데이터 버퍼로부터 DRAM 어레이에 저장되지 않은 데이터를 식별하여 추출하도록 동작하는 판독 응답 로직을 포함한다.
도 1은 시스템 상호접속에 대한 기능 블록도.
도 2는 제어기 및 SDRAM 메모리 모듈을 포함하는 슬레이브 장치를 도시하며 SDRAM 모듈의 기능 블록들을 도시한 기능 블록도.
도 3은 제어기 및 SDRAM 메모리 모듈을 포함하는 슬레이브 장치를 도시하며, 제어기의 기능 블록들을 도시한 기능 블록도.
도 4는 하나 이상의 SDRAM 모듈들을 제어하는 방법을 도시한 흐름도.
기능 유닛들간의 데이터 전송은 임의의 컴퓨터 시스템의 기능 동작이다. 대부분의 컴퓨터 시스템들은 프로세서, 코-프로세서, 직접 메모리 액세스(DMA) 엔진, 버스 브리지, 그래픽 엔진 등과 같은 하나 이상의 마스터 장치들을 포함한다. 마스터 장치는 슬레이브 장치들로 데이터를 전송하고 그리고/또는 슬레이브 장치들로부터 데이터를 전송하기 위하여 시스템 버스 또는 상호접속부를 통해 데이터 전송 동작들을 초기화할 수 있는 장치이다. 예컨대, 메모리, 디스크 드라이브, 입력/출력(I/O) 회로, 그래픽 제어기, 실시간 클록 및 많은 다른 회로 및 장치를 포함할 수 있는 슬레이브 장치들은 기록 데이터를 수신하고 및/또는 판독 데이터를 제공함으로써 시스템 버스상의 데이터 전송 동작들에 응답한다. 슬레이브 장치들은 버스 데이터 전송 동작들을 초기화하지 않는다.
도 1은 도면부호 10에 의하여 일반적으로 표시된 고성능 데이터 전송 시스템을 도시한다. 크로스바 스위치로서 공지된 스위치 매트릭스(12)는 다수의 마스터 장치들(14)을 다수의 슬레이브 장치들(16)에 접속시키며, 대부분의 일반적인 경우에 임의의 마스터 장치는 임의의 슬레이브 장치에 대하여 액세스한다. 예컨대, 도 2는 슬레이브 1을 액세스하는 마스터 1, 동시에 슬레이브 0을 액세스하는 마스터 2를 도시한다. 동일한 구현들에서, 슬레이브 장치들(16) 중 하나 이상은 두 개 이상이 어드레스 버스들을 포함할 수 있어서 하나 이상의 마스터 장치(14)에 의한 동시 액세스를 가능하게 한다.
도 2에 도시된 슬레이브 장치(16)의 한 타입은 메모리 서브-시스템이다. 메모리 슬레이브 장치(16)는 제어기(50) 및 하나 이상의 메모리 모듈들(100)을 포함한다. 제어기(50)는 프로세서, 디지털 신호 프로세서, 마이크로 제어기, 상태 머신 등을 포함할 수 있다. 전형적인 예에서, 메모리 모듈(100)은 SDRAM 모듈(100)을 포함할 수 있다. 제어기(50)는 공지된 제어 신호 클록(CLK), 클록 인에이블(CKE), 칩 선택(CS), 행 어드레스 스트로브(RAS), 열 어드레스 스트로브(CAS), 기록 인에이블(WE), 및 데이터 수식어들(DQM: Data Qualifier)에 의하여 SDRAM 모듈(100)에 대한 동작들을 제어한다. 제어기(50)는 SDRAM 모듈(100)에 다수의 어드레스 라인들을 제공하며, 양방향 데이터 버스는 이 둘을 연결한다. SDRAM 모듈은 다수의 뱅크들(106)로 분할되는 DRAM 어레이(104)를 포함한다. DRAM 어레이는 명령들 및 데이터를 저장하며, 제어기(50)의 제어하에서 SDRAM 제어 회로(108)로부터 판독되고, SDRAM 제어 회로(108)에 기록되며 SDRAM 제어 회로(108)에 의하여 리프레시된다.
SDRAM 모듈(100)은 모드 레지스터(110) 및 확장 모드 레지스터(112)를 부가적으로 포함한다. SDRAM 모듈(100)은 판매자 ID, 버전 번호, 제조일, 다이(die) 정보 등과 같은 식별 정보(114)를 부가적으로 포함할 수 있다. 식별 정보(114)는 레지스터에 저장될 수 있으며, 선택적으로 이는 다이에 하드와이어링(hardwire)될 수 있다.
SDRAM 모듈(100)은 DRAM 어레이(104)에 근접하게 배치된 서미스터(thermister)(118)와 같은 하나 이상의 온도 센서들을 포함하며, DRAM 어레이 다이의 온도를 감지하도록 동작하는 온도 감지 회로(116)를 포함한다. 모드 레지스터(110) 및 확장 모드 레지스터(112)의 콘텐츠들, SDRAM 모듈 식별자(114) 및 온도 센서(116)의 출력은 SDRAM 모듈(100)로부터 판독될 수 있으나 DRAM 어레이(104)에 저장되지 않는 데이터의 모든 예들이다.
도 3은 슬레이브 메모리 장치(16)를 도시하며, 전형적인 실시예에서 제어기(50)의 기능 블록도를 도시한 다른 도면이다. 제어기(50)는 시스템 상호접속부(12)에서 구현되는 중재(arbitration)에 의하여 결정되는, 마스터 장치(14)로부터의 판독 및 기록 데이터 전송 요청들에 응답한다. 제어기(50)는 상태 머신(52)의 제어하에서 메모리 모듈(100)에 대한 판독 및 기록 메모리 액세스 사이클들을 제어한다. 상태 머신(52)은 CS, RAS, CAS, WE, DQM 등과 같은 제어 신호들의 적정 타이밍 및 시퀀싱을 생성하도록 I/O 모듈(54)을 제어한다. I/O 블록(54)은 어드레스 버스를 통해 메모리 어드레스를 출력하며 또한 뱅크 선택 신호들을 출력한다. 동기 판독 사이클들은 DRAM 어레이(104)내의 메모리 모듈(100)에 저장된 데이터와 관련되거나 또는 DRAM 어레이(104)(예컨대, 레지스터들(110, 112), 식별 정보(114), 온도 센서(116), 또는 SDRAM 모듈(100)상의 다른 비-DRAM 어레이(104) 데 이터 소스들)에 저장되지 않은 데이터와 관련될 수 있다. 게다가, DRAM 어레이(104)에 저장된 데이터 및 DRAM 어레이(104)에 저장되지 않은 데이터와 관련한 동기 판독 사이클들은 메모리 슬레이브 장치(16)의 성능을 최대화하기 위하여 연속적으로 인터믹싱될 수 있다.
메모리 모듈(100)로부터 리턴된 판독 데이터는 I/O 블록(56)에서 DQS 스트로브를 사용하여 데이터 버스 상에서 포착(capture)된다. 그 다음에, 판독 데이터는 FIFO(58)와 같은 데이터 저장 버퍼에 버퍼링된다. 요청 마스터 장치에 판독 데이터를 적절하게 디스패치하기 위하여, 제어기(50)는 판독 제어 FIFO(60)와 같은 버퍼에 제어 정보를 유지한다. 제어 정보는 판독 사이클의 버스트 길이; DRAM 어레이(104)에 저장된 데이터와 관련된 판독 사이클들의 경우에 요청 마스터 장치(14)의 식별자; 및 DRAM 어레이(104)에 저장되지 않은 데이터와 관련된 판독 사이클들의 경우에 비-DRAM 표시자 및 선택적으로 비-DRAM 어드레스를 포함할 수 있다. 판독 제어 FIFO(60)에서 제어 정보의 각각의 인스턴스(instance)는 판독 데이터 FIFO(58)의 판독 데이터와 고유하게 연관된다.
제어기(50)는 판독 데이터 및 연관된 제어 정보를 추출하고 판독 데이터를 디스패치하는 판독 응답 로직(62)을 포함한다. 기술된 실시예에서, 판독 응답 로직(62)은 판독 데이터 FIFO(58) 및 판독 제어 FIFO(60)를 동시에 파핑(popping)한다. 판독 응답 로직(62)은 판독 제어 FIFO(60)로부터 파핑된 연관된 제어 정보에 기초하여 판독 데이터 FIFO(58)으로부터 파핑된 판독 데이터를 디스패치한다. DRAM 어레이(104)에 저장된 판독 데이터의 경우에, 판독 데이터는 시스템 상호접속부(12)를 통해 요청 마스터 장치(14)에 리턴된다.
DRAM 어레이(104)에 저장되지 않은 데이터의 경우에, 비-DRAM 표시자에 의하여 표시된 바와 같이, 판독 응답 로직은 제어기(50) 내의 목적지에 판독 데이터를 전송한다. 일 실시예에서는 SDRAM 상태 레지스터로서 여기에서 언급된 DRAM 어레이(104)에 저장되지 않은 판독 데이터의 단지 하나의 소스만이 존재한다. SDRAM 상태 레지스터는 저장 엘리먼트들을 포함하는 실제 레지스터일 필요가 없다. 오히려, SDRAM 온도 감지 회로(116)의 출력은 SDRAM 상태 레지스터를 액세스함으로써 직접 판독될 수 있다. 일 실시예에 있어서, 온도 및 SDRAM 식별 정보(114)는 SDRAM 상태 레지스터와 관련된 동기 판독 사이클의 결과로서 제어기(50)에 리턴된다. 다른 실시예들에서는 부가 데이터가 연쇄되며(concatenate), SDRAM 상태 레지스터의 부분으로서 판독된다. SDRAM 상태 레지스터의 판독에 포함된 데이터와 무관하게, 판독 응답 로직(62)은 비-DRAM 표시자에 응답하여 DRAM 어레이(104)에 저장되지 않은 데이터로서 SDRAM 상태 레지스터 데이터를 식별한다. 이러한 식별시에, 데이터는 요청 마스터 장치(14)에 전송되지 않으나 제어기(50)의 적절한 회로에 라우팅된다.
SDRAM 온도 데이터는 리프레시 카운터 및 로직 회로(64)에 전송되며, 여기에서 DRAM 어레이(104)의 현재 실제 온도에 기초한 최적 리프레시 레이트가 계산될 수 있다. 그 다음에, 리프레시 카운터 및 논리 회로(64)는 최적 속도로 상태 머신(52)에 리프레시-요청 신호들을 전송한다. 이는 가능한 드물게 리프레시 사이클을 이격시켜서 SDRAM 모듈(100)의 데이터 상태를 유지함으로써 제어기로 하여금 성능을 최대화하면서 전력 소비를 감소시키도록 한다. SDRAM 상태 레지스터가 판독되는 간격 ― 현재의 온도 데이터를 획득하여 리프레시 레이트의 변화가 워런트(Warrant)되는지의 여부를 결정하기 위하여 ― 은 프로그래밍 가능한 DRAM 온도 샘플 타이머(66)에 의하여 결정된다. 선택적으로, SDRAM 상태 레지스터의 판독은 소프트웨어 명령에 의하여 초기화될 수 있다.
SDRAM 식별 정보는 장치 ID 레지스터(68)에 전송된다. 제어기(50)는 장치 ID 레지스터(68)에 반영된 SRAM 장치 ID에 응답하여 다양한 인터페이스 파라미터들(예컨대, 타이밍, 초기화, 절차 등)을 변경할 수 있다.
앞서 기술된 실시예에서, 단일 SDRAM 상태 레지스터는 DRAM 어레이(104)에 저장되지 않은 데이터에 대한 판독 사이클의 유일한 타겟을 포함하며, SDRAM 상태 레지스터 판독은 온도 및 SDRAM ID 정보 둘 모두를 리턴한다. 다른 실시예에서, 동기 판독 사이클은 DRAM 어레이(104)에 저장되지 않은 데이터에 대한 다수의 어드레스와 관련될 수 있다. 예컨대, 모드 레지스터(100) 및 확장 모드 레지스터(112)가 판독될 수 있다. 이러한 실시예에서, 온도 감지 회로(116)는 SDRAM 식별 정보(114)로부터 개별적으로 판독될 수 있다. 이러한 실시예에서, DRAM 어레이(104)에 저장되지 않은 다른 타입의 데이터를 구별하기 위하여, 비-DRAM 어드레스는 예컨대 판독 제어 FIFO(60)에서 제어 정보의 비-DRAM 표시자와 함께 저장될 수 있다. 판독 응답 로직(62)은 DRAM 어레이(104)에 저장되지 않은 데이터를 식별하여 제어기(50)의 적절한 회로에 전송할때 비-DRAM 어드레스를 고려한다.
앞서 기술된 실시예들에 있어서, 비-DRAM 표시자는 제어 정보의 단일 비트를 포함할 수 있다. 일 실시예에서, 슬레이브 장치(16)의 단일 제어기(50)는 다수의 SDRAM 모듈들(100)을 제어할 수 있다. 이러한 경우에, 각각의 SDRAM 모듈(100)의 온도는 각각의 SDRAM 모듈(100)에 대한 리프레시 레이트를 독립적으로 최적화하기 위하여 개별적으로 모니터링될 수 있다. 이러한 실시예에서, 비-DRAM 표시자는 다수의 비트들을 포함할 수 있다. 게다가, 비트들의 인코딩은 DRAM 어레이(104)에 저장되지 않은 데이터가 어느 SDRAM 모듈들(100)로부터 판독되었는지를 표시할 수 있다. 이러한 실시예에서, 리프레시 카운터 및 로직(64), 장치 ID 레지스터(68), 및 다른 회로들은 복제될 수 있거나 또는 필요에 따라 각각의 SDRAM 모듈(100)에 대한 개별 값들을 유지하도록 설계될 수 있다.
하나 이상의 SDRAM 모듈들을 제어하는 방법은 도 4에서 도면부호 150에 의하여 일반적으로 표시된다. 제어기(50)는 DRAM 어레이(104)에 저장된 데이터와 관련된 동기 판독 및 기록 동작을 수행한다(블록 152). 이는 물론 정상 SDRAM 제어 동작이며, 비록 단일 블록 또는 방법 단계로서 도시될지라도 사실상 진행중인 동작이다. 상태 머신(52) 또는 제어기(50) 내의 다른 제어 회로는 DRAM 어레이(104)에 저장되지 않은 데이터를 판독하기 위한 신호를 수신한다(블록 154). 이는 DRAM 온도 샘플 타이머(66)로부터 "판독된 DRAM 온도" 신호를 포함할 수 있다. 선택적으로, 이것은 소프트웨어 명령일 수 있다. 제어기(50)는 예컨대 SDRAM 상태 레지스터(온도 정보를 포함할 수 있는)를 판독하거나 또는 DRAM 어레이(104)에 저장되지 않은 데이터의 하나 이상의 개별 소스들을 직접 판독하기 위하여 DRAM 어레이(104)에 저장되지 않은 데이터와 관련한 동기 판독 동작을 수행한다(블록 156). 상태 머신(52)은 비-DRAM 표시자를 포함하는 제어 정보를 생성하며, 이를 DRAM 어레이(104)에 저장되지 않은 데이터에 대한 판독 사이클과 연관시킨다(블록 158).
제어기(50)는 SDRAM 모듈(100)에 의하여 리턴된 판독 데이터를 수신하여 버퍼링한다(블록 160). "루핑(looping)" 화살표로 의하여 지시된 바와같이, 이는 메모리 인터페이스 파이프라인에서 제어기(50)에 의하여 초기에 송출된 판독 사이클들에 응답하여 발생하는 진행 동작이다. 버퍼링된 데이터가 디스포지션(disposition)을 위하여 발생하기 때문에, 판독 응답 로직(62)은 비-DRAM 표시자에 대한 제어 정보(예컨대, 판독 제어 FIFO(60)에 버퍼링된 정보)를 검사한다(블록 62). 판독 응답 로직(62)은 DRAM 어레이(104)에 저장되지 않은 제어 정보와 연관된 판독 데이터를 식별하기 위하여 비-DRAM 표시자를 사용한다. 이러한 정보에 기초하여, 판독 응답 로직(62)은 DRAM 어레이(104)에 저장된 판독 데이터를 요청 마스터 장치(14)(예컨대 제어 정보의 마스터 장치 ID에 의하여 식별됨)에 디스패치한다. 판독 응답 로직(62)은 온도 데이터에 대한 제어 로직(64) 및 리프레시 카운터와 같은 제어기(50)의 적절한 회로에 DRAM 어레이(104)에 저장되지 않은 판독 데이터를 전송한다(블록 164). 그 다음에, 제어기는 DRAM 어레이(104)에 저장된 데이터와 관련된 동기 판독 및 기록 동작들을 수행하는 진행중인 동작을 계속한다(블록 152).
각각의 판독 사이클동안 유지되는 제어 정보 중 비-DRAM 표시자의 생성 및 저장은 DRAM 어레이(104)에 저장되지 않은 데이터에 관한 판독 사이클들이 DRAM 어레이(104)로부터의 데이터에 관한 판독 사이클들과 함께 산재되도록 한다. 이는 DRAM 어레이(104)에 저장된 데이터와 관련된 모든 메모리 액세스 사이클들이 DRAM 어레이(104)에 저장되지 않은 데이터와 관련된 판독 사이클을 수행하기 위하여 중지될 필요가 없기 때문에 메모리 슬레이브 장치(16)의 성능을 최대화한다.
용어 "모듈"은 DRAM 어레이(104) 및 제어 회로들(108)을 포함하는 기능적 SDRAM 유닛을 나타내기 위하여 일반적인 의미로 사용된다. 특히, 용어 "모듈"은 단일 인-라인 메모리 모듈(SIMM) 또는 듀얼 인-라인 메모리 모듈(DIMM)과 같은 용어를 포함하는 산업 표준 식별자들로 제한되지 않는다.
비록 본 발명이 특정 특징들, 양상들 및 실시예들과 관련하여 여기에서 설명되었을지라도, 본 발명의 넓은 범위내에서 다수의 변형들, 수정들 및 다른 실시예들이 가능하다는 것은 명백할 것이며, 따라서 모든 변형들, 수정들 및 실시예들은 본 발명의 범위내에 포함되는 것으로 간주된다. 따라서, 본 실시예들은 제한적이 아니라 단지 예시적인 것으로 해석되어야 하며, 첨부된 청구범위 및 이의 균등 범위내의 모든 변화들은 본 발명에 포함된다.

Claims (25)

  1. 하나 이상의 SDRAM 모듈들을 제어하는 방법으로서,
    상기 SDRAM 모듈의 DRAM 어레이에 저장되지 않은 DRAM 어레이 온도 데이터에 액세스하기 위해 SDRAM 모듈에 대하여 하나 이상의 동기 판독 사이클들을 수행하는 단계;
    상기 SDRAM 모듈의 DRAM 어레이에 저장된 DRAM 어레이 데이터에 액세스하기 위해 SDRAM 모듈에 대하여 하나 이상의 동기 판독 사이클들을 수행하는 단계;
    상기 DRAM 어레이에 저장되지 않은 DRAM 어레이 온도 데이터 및 상기 DRAM 어레이에 저장된 DRAM 어레이 데이터의 하나 이상의 판독 사이클들의 각각과 연관된 제어 정보를 생성하는 단계 ― 상기 생성된 제어 정보는, 상기 DRAM 어레이에 저장되지 않은 DRAM 어레이 온도 데이터의 각각의 판독 사이클과 연관된 비-DRAM 표시자 및 상기 DRAM 어레이에 저장된 DRAM 어레이 데이터의 각각의 판독 사이클과 연관된 요청 마스터 장치 식별자를 포함함 ―;
    제어 버퍼에서 상기 생성된 제어 정보를 버퍼링하는 단계;
    데이터 버퍼에서 판독된 DRAM 어레이 데이터와 함께 판독된 DRAM 어레이 온도 데이터를 버퍼링하는 단계; 및
    상기 제어 버퍼에서 버퍼링된 상기 생성된 제어 정보의 상기 비-DRAM 표시자에 응답하여 상기 데이터 버퍼에서 버퍼링된 상기 DRAM 어레이 온도 데이터를 식별하는 단계를 포함하는, 제어 방법.
  2. 삭제
  3. 삭제
  4. 제 1항에 있어서, 상기 데이터 버퍼로부터 상기 식별된 DRAM 어레이 온도 데이터를 추출하는 단계를 더 포함하는, 제어 방법.
  5. 제 4항에 있어서,
    상기 제어 버퍼에서 버퍼링된 상기 생성된 제어 정보의 상기 요청 마스터 장치 식별자에 응답하여 상기 데이터 버퍼에서 버퍼링된 상기 DRAM 어레이 데이터를 식별하는 단계;
    상기 데이터 버퍼로부터 상기 DRAM 어레이 데이터를 추출하는 단계; 및
    상기 요청 마스터 장치 식별자에 의해 식별된 상기 요청 마스터 장치로 상기 추출된 DRAM 어레이 데이터를 포워딩하는 단계를 더 포함하는, 제어 방법.
  6. 제 4항에 있어서, 상기 SDRAM 모듈들 중 하나 이상이 상기 추출된 DRAM 어레이 온도 데이터에 응답하여 리프레시(refresh)되는 레이트를 변경하는 단계를 더 포함하는, 제어 방법.
  7. 삭제
  8. 제 1항에 있어서, 상기 제어정보는 판독 버스트 길이를 포함하는, 제어 방법.
  9. 삭제
  10. 삭제
  11. 제 1항에 있어서, 상기 데이터 버퍼는 판독 데이터 FIFO이고, 상기 제어 버퍼는 판독 제어 FIFO인, 제어 방법.
  12. 제 11항에 있어서, 상기 판독 데이터 FIFO 및 상기 판독 제어 FIFO를 동시에 파핑(popping)하는 단계를 더 포함하는, 제어 방법.
  13. 제 12항에 있어서, 상기 DRAM 어레이 온도 데이터를 식별하는 단계는,
    상기 판독 데이터 FIFO로부터 데이터를 파핑하는 단계;
    상기 판독 제어 FIFO로부터 제어 정보를 파핑하는 단계; 및
    상기 파핑된 제어 정보가 비-DRAM 표시자를 포함하는 경우에 DRAM 어레이 온도 데이터로서 상기 파핑된 데이터를 식별하는 단계를 포함하는, 제어 방법.
  14. 제 1항에 있어서, 상기 비-DRAM 표시자는 단일 비트를 포함하는, 제어 방법.
  15. 제 1항에 있어서, 상기 비-DRAM 표시자는 다수의 비트들을 포함하며, 상기 비-DRAM 표시자 비트들의 인코딩은 연관된 DRAM 어레이 온도 데이터가 복수의 메모리 모듈들 중 어느 것으로부터 판독되었는지를 표시하는, 제어 방법.
  16. 제 1항에 있어서, 상기 SDRAM 모듈의 DRAM 어레이에 저장되지 않은 DRAM 어레이 온도 데이터에 액세스하기 위해 SDRAM 모듈에 대하여 하나 이상의 판독 사이클들을 수행하는 단계는, 상기 SDRAM 메모리 모듈 상의 온도 감지 회로에 지시된(direct) 판독 사이클을 주기적으로 수행하는 단계를 포함하는, 제어 방법.
  17. 제 16항에 있어서, 상기 온도 감지 회로에 지시된 상기 판독 사이클을 수행하는 주기는, 프로그래밍 가능한 카운터에 의하여 결정되는, 제어 방법.
  18. 제 16항에 있어서, 상기 SDRAM 메모리 모듈 상의 온도 감지 회로에 지시된 판독 사이클을 수행하는 단계는, 소프트웨어 명령에 응답하여 발생되는, 제어 방법.
  19. 제 16항에 있어서, 상기 SDRAM 메모리 모듈의 온도에 응답하여 상기 SDRAM 모듈의 리프레시 레이트를 조절하는 단계를 더 포함하는, 제어 방법.
  20. 하나 이상의 SDRAM 메모리 모듈들에 동기 판독 사이클들 ― 상기 동기 판독 사이클들은 DRAM 어레이에 저장된 DRAM 어레이 데이터 및 상기 DRAM 어레이에 저장되지 않은 DRAM 어레이 온도 데이터에 대하여 지시됨(directed) ― 을 송출(issue)하도록 동작하는 메모리 제어기로서,
    DRAM 어레이에 저장된 수신된 DRAM 어레이 데이터 및 DRAM 어레이에 저장되지 않은 DRAM 어레이 온도 데이터를 함께 버퍼링하도록 동작하는 판독 데이터 버퍼;
    상기 동기 판독 사이클들의 각각의 동기 판독 사이클과 연관된 제어 정보를 버퍼링하도록 동작하는 판독 제어 버퍼 ― 상기 제어 정보는 상기 DRAM 어레이에 저장되지 않은 상기 DRAM 어레이 온도 데이터의 각각의 판독 사이클과 연관된 비-DRAM 표시자 및 상기 DRAM 어레이에 저장된 DRAM 어레이 데이터의 각각의 판독 사이클과 연관된 요청 마스터 장치 식별자를 포함함 ―; 및
    상기 판독 데이터 버퍼를 제어하며, 그리고 상기 판독 제어 버퍼로부터 상기 제어 정보의 상기 비-DRAM 표시자에 응답하여, 상기 판독 데이터 버퍼로부터 DRAM 어레이 온도 데이터를 식별하여 추출하도록 동작하는, 판독 응답 로직을 포함하는, 메모리 제어기.
  21. 제 20항에 있어서, 상기 판독 데이터 버퍼는 판독 데이터 FIFO이고, 상기 판독 제어 버퍼는 판독 제어 FIFO인, 메모리 제어기.
  22. 제 21항에 있어서, 상기 판독 데이터 FIFO 및 상기 판독 제어 FIFO는 상기 판독 응답 로직에 의하여 동시에 파핑되는, 메모리 제어기.
  23. 제 21항에 있어서, 상기 비-DRAM 표시자는 단일 비트를 포함하는, 메모리 제어기.
  24. 제 21항에 있어서, 상기 비-DRAM 표시자는 다수의 비트들을 포함하며, 상기 비-DRAM 표시자 비트들의 인코딩은 연관된 DRAM 어레이 온도 데이터가 복수의 SDRAM 메모리 모듈들 중 어느 것으로부터 판독되었는지를 표시하는, 메모리 제어기.
  25. 제 22항에 있어서, 상기 판독 응답 로직은, 상기 판독 제어 FIFO로부터 파핑된 제어 정보가 비-DRAM 표시자를 포함하는 경우에 DRAM 어레이 온도 데이터로서 상기 판독 데이터 FIFO로부터 파핑된 데이터를 식별하는, 메모리 제어기.
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