KR100956253B1 - 폴리머 박막에서의 자기 정렬된 비아 홀의 조립 - Google Patents

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Abstract

저 비용의 효율적인 공정이, 탑(top) 전도체와 바텀(bottom) 전도체 사이의 전기 연결을 제공하는, 유전체 폴리머에서 자기 정렬되는 비아를 생성한다. 상기 공정은, 제 1 패턴처리된 전도성 층 위에 전도성 포스트를 인쇄하고, 패턴처리되지 않은 유전체 층을 증착하고, 제 2 패턴처리된 전도성 층을 증착함으로써 이뤄진다. 유전체가 증착된 후, 그러나 제 2 전도성 층이 증착되기 전의 섬광 어닐링 동안 비아가 형성된다. 이 공정에서, 섬광 어닐링이 실시되고, 이로 인한 기체의 방출이 포스트의 상면 상의 유전체를 제거한다.

Description

폴리머 박막에서의 자기 정렬된 비아 홀의 조립{FABRICATION OF SELF-ALIGNED VIA HOLES IN POLYMER THIN FILMS}
본 발명은 인쇄 회로에서 사용되는 유기 트랜지스터에 관련된 것이며, 더 세부적으로는, 하나의 전도성 층과 또 다른 전도성 층을 연결하기 위해, 폴리머 유전체에서 비아 홀을 조립하는 방법에 관련된 것이다.
유기 전계 효과 트랜지스터(oFET: organic Field-Effect Transistor)가 디스플레이, 전자 바코드(electronic barcode) 및 센서 등의 다수의 적용예를 위해, 제안되어왔다. 유기 물질의 저 비용 프로세스, 대영역 회로 및 화학적으로 활성인 속성이 oFET를 다양한 적용예에서 중요하게 만드는 주요 원동력이다. 이들 목적들 중 다수는 인쇄 기법, 예를 들자면, 플렉소그래피(flexography), 그라비어(gravure), 실크 스크린 및 잉크젯 인쇄를 이용하는 조립 방법에 따라 좌우된다.
지난 동안, 인쇄된 탑 게이트(top gate)와 바텀 게이트(bottom gate)가 구조된 트랜지스터 및 회로가 실험되어왔다. 보통, 이러한 시스템은 유연한 기판 상에 인쇄된 반도체, 유전체 및 게이트 전도체로 구성된다.
도 1을 참조하여, 탑-게이트 바텀 컨택트(top-gate bottom contact) 유기 MIS 트랜지스터(100)의 단면도가 도시된다. 트랜지스터 소스 및 드레인을 위한 2개의 전도체 구역(101, 102)이 절연성 기판(112) 상에 증착되고 패턴처리된다. 전도성 구역(101, 102) 사이의 갭(gap)이 "채널(channel)"이라고 알려져 있으며, 이는 도 1에서 도면부호(103)로서 지정된다. 반도체 층(104)이 전도성 구역(101, 102) 상에 증착된다. 이 반도체 층은 채널(103)과 겹쳐야 하지만, 트랜지스터의 그 밖의 다른 영역에서는 존재할 수 있거나, 존재하지 않을 수 있다. 도 1에서, 반도체는 제거되지 않았다.
유전성 물질의 박막(106)이 반도체 층(104)의 상면과, 소스(101) 및 드레인(102) 상으로 증착된다. 유전체(106)는 그 밖의 다른 영역에도 증착될 수도 있고, 증착되지 않을 수 있다. 그러나 유전체(106)는 소스, 또는 드레인이 상기 유전체의 상면 상의 전도성 트레이스로 연결되는 임의의 영역에서는 존재하지 않을 수 있다.
전도성 막(108)이 유전체(106)의 상면에 증착되고, 패턴처리되어, 채널 구역(103)을 완전하게 덮어야 하는 트랜지스터의 게이트를 형성할 수 있다. 이 전도성 층은 또한 그 밖의 다른 영역에서 패턴처리될 수 있으며, 이러한 것은 트랜지스터 간의 적정한 연결로서 기능한다. 관련 회로 설계안에 의해 특정되는 바와 같이, 이 전도성 층(108)은 소스/드레인 층(101/102)으로의 접촉되어야 한다. 도 1의 예시를 참조하여, 소스(101)는 전도성 층(101)과 접촉하고, 드레인(102)은 전도성 층(111)과 접촉한다. 회로 구성에 따라서, 게이트 층(108)으로의 소스/드레인 전도성 층 간의 전기 연결이 이뤄지는 것이 또한 가능하며, 이때, 소스/드레인 층(101/102) 상의 금속이 트랜지스터의 소스, 또는 드레인으로서 사용되는 것이 필수인 것은 아니며, 오히려 인터커넥트(interconnect)로서 사용된다.
게이트 전도성 층을 소스-드레인 전도성 층으로 전기적으로 연결하는 홀(113, 114)이 “비아(via)”라고 일컬어진다. 공지 기술에서, 이들 홀은, 스탬프, 또는 섀도우 마스크(shadow mask)를 사용하여 이러한 영역의 유전체에 증착되지 않음으로써 생성될 수 있다. 대안적으로, 뒤따르는 프로세스, 가령, 포토리소그래피와, 이에 뒤따르는 화학, 물리, 또는 반응성 이온 수단에 의한 에칭이 비아를 형성하기 위해 사용된다.
패턴처리는 비아가 유전체 위의, 그리고 유전체 아래의 전도체와 정확하게 정렬되어, 바람직한 전기 접촉을 형성케 하는 정확한 정렬을 필요로 한다. 덧붙여, 유전체의 비-균일성(non-uniformity)이 유전체의 위와 아래에서의 전도성 층의 신뢰할만하지 못한 고립(isolation)을 초래할 것이며, 이는 바람직하지 못한 전기 연결을 초래한다.
일부 경우에서, 2개의 서로 다른 형태를 갖는 특징부가 서로 가까이 인쇄될 때, 하나의 인쇄되는 영역은 또 다른 영역으로부터 물질을 소제할 수 있고, 이로 인해서, 균일성(uniformity)에 저해하는 물질의 불균일한 분포가 초래된다. 이들 바람직하지 않은 현상은 더 많은 수의 더 작은 특징부의 인쇄를 요하는 회로의 복잡도가 증가함에 따라 악화된다.
따라서 인쇄된 유기 전계 효과 트랜지스터 회로에서 게이트 금속 층과 소스/드레인 금속 층 사이의 전기 접촉을 제공하기 위해, 설명된 공지 기술의 한계를 포용할 수 있는 저비용의 인쇄 기법을 이용하는 실전에서 확장가능한 공정이 요망된다.
본 발명에 따르면, 저비용의 효과적인 조립 방법이 공개되며, 이 방법은 유전체 폴리머 막에서 자기-정렬된 비아를 생성할 수 있고, 상기 비아들은 상부(top) 전도체와 하부(bottom) 전도체 사이의 전기 연결을 제공한다.
상기 공정은, 제 1 패턴처리된 전도성 층 위에 전도성 포스트를 인쇄하고, 패턴처리되지 않은 유전체 층을 증착하고, 제 2 패턴처리된 전도성 층을 증착함으로써 이뤄진다.
본 발명의 하나의 실시예에서, 유전체가 증착된 후, 그러나 제 2 전도성 층이 증착되기 전의 섬광 어닐링 동안, 비아가 형성된다. 이 공정에서, 섬광 어닐링이 수행되며, 이로 인한 포스트 물질로부터의 기체의 방출이 포스트의 상면 상의 유전체를 제거한다.
본 발명의 또 하나의 실시예에서, 어닐링 동안 포스트 물질의 휘발 반응에 의해, 유전체가 제거될 수 있도록 상기 포스트 물질이 선택된다. 이 경우, 상기 포스트 물질은 유전체 증착 전에, 경화되지 않거나, 부분적으로만 경화된다.
본 발명의 또 하나의 실시예에서, 전도성 포스트의 물질은 유전체 물질과 반발하는 물질을 포함하도록 선택된다. 이 실시예에서, 포스트 물질은 유전체 층 증착에 앞서서, 경화되거나, 또는 부분적으로 경화되거나, 또는 경화되지 않을 수 있으며, 포스트 물질에 대한 유전체 물질의 반발 속성을 최대화하기 위한 공정이 선택된다.
하나의 실시예에서, 포스트 물질의 선택으로서 특히 적합한 물질은 나노-입자 전도성 잉크이다. 통상적으로 유전체 물질이 나노-입자 잉크의 경화 온도로 어닐링될 수 있다.
본 발명의 방법은 대부분의 폴리머 박막에서의 비아 홀을 생성하기 위해 포괄적으로 사용될 수 있다.
본 발명에 따르는 비아 형성은 도 2-4 및 9-11의 탑 게이트(top gate) 유기 트랜지스터의 조립에 관련하여 설명되며, 도 12-18의 바텀 게이트(bottom gate) 유기 트랜지스터의 조립에 관련하여 설명된다.
도 2를 참조하면, 소스 및 드레인 컨덕터(201, 202)가 절연 기판(203) 상에서 패턴처리되었다. 소스/드레인 컨덕터는 전기를 전도하는 임의의 물질, 가령, 금속, 또는 전도성 폴리머, 또는 나노-입자 잉크를 포함할 수 있다. 바람직한 증착 수단은 물질을 따라 좌우되는데, 가령, 고체 소스의 승화(sublimation) 및 증발(evaporation), 또는 액체를 이용한 증착이 있다. 섀도우 마스크(shadow mask)를 통해, 또는 관심 패턴을 직접 증착함으로써, 또는 증착과 이에 뒤따르는 원하지 않는 물질의 제거에 의해, 패턴처리가 이뤄질 수 있다. 기판은 전기적으로 절연성이어야 하며, 유연한 물질, 또는 견고한 물질로 구성될 수 있다. 유연성 기판 물질로는, PET, PEN, Kapton, 마일라(mylar) 및 종이가 있다. 견고한 물질로는 실리콘 다이옥사이드를 포함하는 실리콘, 사파이어, 또는 그 밖의 다른 절연 물질이 있다.
도 3을 참조하여, 반도체(204)가 소스 및 드레인(201 및 202)과 기판(203) 사이에 증착된다. 또한 반도체는 회로의 그 밖의 다른 영역으로 제공될 수 있지만, 소스(201)와 드레인(202) 사이의 채널 구역에서는 최소로 존재해야 한다. 상기 반도체 물질은 반도체 속성을 나타내는 임의의 물질, 가령, 폴리티오펜(polythiophene), 펜타센(pentacene) 등의 유기 화합물과 실리콘 등의 무기 물질을 포함한다. 또 다른 실시예에서, 반도체가 소스와 드레인의 상면을 부분적으로, 또는 전체적으로 덮는다. 또 다른 실시예에서, 반도체는 전혀 패턴처리되지 않고, 회로의 전체에 걸친 하나의 층으로서 증착된다.
도 4를 참조하여, 전도성 포스트(205, 206)가 소스(201)와 드레인(202) 상에 증착된다. 포스트(205, 206)가 소스와 드레인 상에 위치하며, 이때, 회로 설계에 따르는 다음의 전도성 층으로의 전기적 연결이 요구된다. 모든 소스와 드레인이 반드시 이러한 연결을 필요로 하는 것은 아니다. 또한 이러한 연결은 전도성 트레이스 상에서 만들어질 수 있으며, 상기 전도성 트레이스가 트랜지스터의 소스, 또는 드레인으로서 사용되는 것이 필수인 것은 아니다.
전도성 포스트(205, 206)는 임의의 물질로 만들어질 수 있지만, 상기 전도성 포스트의 물질은 뒤따라 증착될 유전체 물질과 적정하게 상호작용하도록 선택되는 것이 바람직하다. 하나의 실시예에서, 포스트 물질은 “섬광 어닐(flash anneal)”될 때, 상기 어닐 공정 동안 상당한 기체를 방출하도록 선택된다. 이 단계에서, 이 포스트 물질은 부분적으로 경화되거나, 전혀 경화되지 않을 수 있다. 이 경우, 유전체가 증착된 후, 최종 어닐 공정이 완료된다.
하나의 실시예에서, 도 5에서 도시된 바와 같이 잉크젯 프린터에 의해, 포스트가 증착된다. 강유전성 표면(ferroelectric surface)을 축소시키는 것을 포함하는 메커니즘을 통해 챔버(534)를 물리적으로 압축함으로써, 하나 이상의 잉크의 액적(530)이 노즐(532)을 통해 분사된다. 대안적으로, 열 수단에 의해, 상기 잉크가 챔버(534), 또는 노즐(532)에서 확장될 수 있다. 가령, 점도와 표면 장력 등의 상기 잉크의 속성이 증착 표면 상에 적정한 구조를 형성하기 위해 선택된다.
또 다른 실시예에서, 도 6에서 도시된 바와 같이, 플렉소그래픽(flexographic) 수단에 의해, 포스트가 증착된다. 포스트의 상승된 패턴(632)이 플렉소그래픽 플레이트(630) 상에서 형성된다. 상기 상승된 표면(632)이 잉크(634)로 덮이며, 포스트가 인쇄될 영역과 접촉하여 정렬되고 배치되며, 이로 인해서, 잉크(634)가 소스 및 드레인(201, 202) 상으로 전사된다. 인쇄 판은 평면이거나, 롤러(roller) 상에 위치할 수 있으며, 이때, 롤-투-롤(roll-to-roll) 인쇄 플렉소그래픽 플랫폼을 형성하기 위해, 기판의 연속되는 피드가 롤러의 아래에서 롤링(rolling)된다.
또 다른 실시예에서, 도 7에서 도시된 바와 같이, 그라비어(gravure) 수단에 의해, 포스트가 증착된다. 공동, 또는 셀(732, 734)이라 일컬어지는 것들이 그라비어 판(gravure plate, 730) 상에 형성된다. 상기 판이 잉크에 담궈지고 난 후, 깨 끗하게 긁어내어지는데, 이로 인해서 셀(732, 734)에 잉크가 남겨지게 된다. 그 후, 상기 판은 포스트, 소스(201) 및 드레인(202)이 인쇄되는 곳의 영역과 접촉된다. 상기 그라비어 판은 평면이거나, 롤러 상에 장착될 수 있으며, 이때, 롤-투-롤(roll-to-roll) 인쇄 플렉소그래픽 플랫폼을 형성하기 위해, 기판의 연속되는 피드(feed)가 롤러의 아래에서 롤링된다.
또 다른 실시예에서, 도 8에서 도시된 바와 같이, 실크 스크린 수단에 의해 포스트가 증착된다. 포스트가 인쇄되는 곳은 와이어, 또는 나일론으로 메쉬(mesh)된 시트(830)에서, 오프닝을 가질 것이다. 스크린은 인쇄될 표면과 접촉하여 배치되어, 오프닝(832, 834)이 추후의 인쇄 위치, 소스(201)와 드레인(202)과 정렬할 수 있다. 그 후, 잉크가 스크린의 상부 표면 상으로 이동하고, 스크린 판(830)의 상부 표면 상에서 스퀴즈(squeegee)를 이용하여, 오프닝을 통해 잉크로 압력이 가해진다. 또한 상기 스크린은 로터리 스크린 인쇄를 이용하여, 롤러 상에 장착될 수 있다. 로터리 스크린 인쇄를 이용하여, 기판의 연속되는 피드가 인쇄되어, 롤-투-롤 스크린 인쇄 공정을 형성할 수 있다.
또 다른 실시예에서, 포스트 물질로서, 어닐링될 때 휘발 반응하는 물질이 선택된다. 포스트는 이 단계에서, 부분적으로 경화되거나, 또는 전혀 경화되지 않을 수 있다. 이는 포스트 물질로서, 주어진 온도 T보다 높은 온도에서 휘발하는 경향을 갖는 열 휘발성 폴리머를 이용함으로써, 이뤄진다. 상기 온도 T는, 유전체가 증착된 후의 최종 어닐 공정 동안 도달된다.
또 다른 실시예에서, 포스트 물질로서, 유전체 물질과 반발하는 물질이 선택된다. 이 경우, 이 단계에서 포스트 물질은 부분적으로 경화되거나, 전혀 경화되지 않을 수 있다. 포스트 상면 상에서의 유전체 물질의 제거를 최대화하도록, 적정한 공정이 선택된다.
또 다른 실시예에서, 유전체의 물(水)에 대한 특성과 반대되는 물에 대한 특성을 갖는 희생 폴리머가 비아 자리에 위치하는 포스트 물질 상에 증착된다. 이러한 시나리오에서, 상기 희생 폴리머에 의해 유전체 물질이 포스트 상면에서 디-웨트(de-wet)하여, 비아를 자기 정렬시킬 수 있다. 이 경우의 최종 비아는 희생 폴리머가 제거된 후, 게이트 물질의 증착에 의해, 충전될 수 있다.
도 9를 참조하면, 유전체 잉크(207)가 증착된다. 상기 유전체는 반도체(204), 소스(201) 및 드레인(202) 구역뿐 아니라, 포스트(205, 206)까지 덮을 것이다. 이는 패턴처리된 유전체를 증착시킴으로써, 또는 패턴처리 없이 유전체로 전체 표면을 코팅함으로써, 이뤄질 수 있다. 하나의 실시예에서, 유전체가 포스트(205, 206)의 상면을 덮는다.
하나의 실시예에서 유전체 물질이 포스트 물질에 의해 반발되면서, 포스트의 상면에 어떠한 유전체 물질도 남겨지지 않게 된다. 또 다른 실시예에서, 유전체 층의 높이를 포스트(205, 206)의 높이보다 낮게 하여 포스트의 상면의 노출을 촉진시킬 수 있다. 이 실시예는 유전체 용액이 소수성이고 포스트 물질이 친수성인 경우, 또는 이 반대의 경우에서 이뤄질 수 있다. 이러한 물에 대한 특성의 차이에 의해, 나노-입자 잉크와 접촉하는 곳으로부터 유전체가 멀리 이동하거나, 디-웨트(de-wet)하여, 비아의 자기 정렬이 가능해진다.
도 10을 참조하면, 유전체의 표면이, 포스트 물질을 경화시키는 "섬광 어닐링(flash anneal)"의 광에 노출된다. 이러한 공정에 의해, 포스트(205, 206) 상면을 노출시키기 위해, 상면 상에 남아 있을 수 있는 유전체(208, 209)가 제거될 수 있다. 이 실시예는 포스트 물질로서, 어닐링 시, 그 위에 위치하는 유전체 물질을 제거하기 위한 기체를 발생시키는 물질이 선택된 경우 이뤄질 수 있다. 대안적으로, 이 섬광 어닐링은, 섬광 복사(flash radiation)가 기판 물질을 통과할 수 있을 때, 기판의 바닥을 통과하여 이뤄질 수 있다.
또 다른 실시예에서, 열 어닐링, 또는 고속 열 어닐링이 실시되며, 이로 인한 포스트 물질의 휘발 반응(volatile reaction)을 통해, 포스트 상의 유전체 물질이 제거되어 포스트의 상면이 노출된다.
또 다른 실시예에서, 포스트 물질과 유전체 물질을 서로 반발하고, 이로 인해서, 포스트의 상면에는 유전체가 남겨지지 않게 된다. 이전에 포스트 물질이 완전하게 어닐링되지 않은 경우, 어닐링 공정이 이번 단계에서 완료될 수 있다.
또 다른 실시예에서, 포스트 물질에 대해 수행되는 어닐링이 유전체 물질을 어닐링하는 기능을 수행하기도 한다.
도 11을 참조하여, 게이트 전도체(210)가 증착되고, 패턴처리되며, 어닐링되어, 회로 조립을 완성할 수 있다. 트랜지스터의 게이트를 형성하기 위해, 전도성 층(210)이 소스(201)와 드레인(202) 사이의 채널 구역을 덮어야 한다. 또한 전도성 층(210)은 패턴처리되어, 또 다른 트랜지스터의 게이트에 대응하거나, 또는 전도성 인터커넥트로서 사용될 수 있거나, 또는 임의의 목적으로 상기 층으로 전도성 수단을 제공하기 위해 사용될 수 있다.
게이트 전도체가 금속, 또는 전도성 나노-입자, 또는 전도성 폴리머 등의 임 의의 전도성 물질을 포함한다. 패턴처리는, 그라비어, 또는 잉크젯, 또는 플렉소그래피, 또는 실크 스크리닝 등의 인쇄 기법을 이용하여, 용액(또는 잉크)을 패턴대로 증착시킴으로써, 이뤄진다. 대안적으로, 게이트 금속은 증착 동안 섀도우 마스크를 이용하여 패턴처리되거나, 또는 뒤따르는 포토레지스터 공정을 통해 원치 않는 물질을 제거함으로써 패턴처리될 수 있다.
포스트(205, 206) 위의 영역(208, 209)은 그 위에 어떠한 유전체, 또는 반도체도 갖지 않는데, 왜냐하면, 앞서 언급된 방법에 의해 제거되었기 때문이다. 따라서 전도성 층(210)이 포스트(205, 또는 206)로 접촉하는 경우, 제 1 소스/드레인 전도성 층과 제 2 게이트 층 전도체 사이에서, 이들 사이의 물질을 통한 전기 연결이 만들어진다. 소스/드레인 전도성 층의 주 목적은 트랜지스터의 소스/드레인을 형성하는 것이며, 게이트 전도성 층의 주 목적은 게이트 층을 형성하는 것이며, 어느 층도 그 밖의 다른 임의의 목적(가령, 커패시터, 레지스터, 인덕터, 또는 인터커넥트의 생성)을 위해, 금속을 패턴처리할 수 있다.
또한 본 발명에 따르는 동일한 비아 형성 방법이 도 12에서 도시된 바와 같이, 바텀 게이트(bottom gate) 구조에서 사용될 수 있다. 게이트 전도체(1202)와 전도성 구역(1204, 1206)을 포함하는 패턴처리된 전도성 층이 기판(1201) 상에 형성된다. 이 패턴은 유체 전도체(fluid conductor)를 기판(1201) 상에 직접 증착시킴으로써, 또는, 섀도우 마스크를 통해 전도성 고체를 증발시킴으로써, 또는 전도성 층으로 전체 기판을 우선 덮고, 그 후, 선택적으로 제거함으로써, 획득될 수 있다. 상기 전도성 게이트 물질은 금속, 또는 전도성 폴리머, 또는 나노-입자 금속 잉크 용액 등의 임의의 전도성 기질을 포함할 수 있다.
그 후, 비아(1210, 1212)를 형성하기 위해, 앞서 언급된 방법 중 임의의 것을 이용하여, 포스트가 표면(1204, 1206) 상에 증착된다.
도 13을 참조하여, 유전체(1214)가 비아(1210, 1212) 위로 증착된다. 도 13에서 나타난 바와 같이, 상기 유전체(1214)가 전체 영역을 덮을 수 있다. 대안적으로, 유전체(1214)는 패턴으로 증착될 수 있으며, 이때, 최소한, 게이트 층 상의 모든 전도성 구역이 덮인다. 전도성 구역들 사이의 영역이 또한 덮일 수 있지만, 요망되는 경우, 덮이지 않은 채 남겨질 수 있다.
도 14에서 도시되는 바와 같이, 앞서 언급된 바와 같이, 섬광 어닐링에 의해, 또는 열 어닐링이 실시되고, 이로 인해, 열 휘발성 포스트 물질로부터 방출된 기체가 비아 포스트 위의 유전체를 제거시켜, 비아 금속 오프닝이 형성된다.
도 15에서, 나타나는 바와 같이, 유전체 층(1214) 위에서 반도체 층(1216)이 형성된다. 또 다른 실시예에서, 비아 오프닝을 형성하기에 앞서서, 반도체 층(1216)이 형성될 수 있다. 어느 경우라도, 반도체(1216)는 트랜지스터의 게이트를 구성하는 모든 영역을 덮어야 한다.
반도체(1216)는 게이트 전도체가 아닌 다른 영역, 가령 비아 구역 위에 위치하거나, 하지 않을 수 있다. 상기 반도체(1216)는 전체 표면 영역을 덮을 수 있다. 도 16에서 도시된 바와 같이, 비아(1210, 1212)를 개방하기 위해 앞서 설명된 방법이 비아 위의 유전체 및 반도체를 개방하기 위해 사용될 수 있다.
하나의 실시예에서, 도 17에서 나타난 바와 같이, 소스(1222)와 드레 인(1224)과 전도성 구역(1220, 1226)을 형성하기 위해, 전도성 소스/드레인 층에 앞서서, 반도체(1216)를 증착함으로써, “탑 컨택트 바텀 게이트(top contact bottom gate)”가 형성된다. 전도성 구역(1220, 1226)이 적정한 전기적 접촉을 위해, 칩의 다른 영역으로 향하는(routed) 전도성 인터커넥트를 나타낸다. 트랜지스터를 형성하기 위해, 소스(1222)와 드레인(1224)의 일부, 또는 전체가 게이트(1202)를 덮어야 한다. 소스(1222)와 드레인(1224) 사이의 영역은 트랜지스터의 채널 구역이며, 이는 게이트에 의해 완전히 덮여야 한다.
도 18에서 도시된 또 다른 실시예에서, 패턴처리된 게이트 층이 형성된 후, 반도체를 증착함으로써, “바텀 컨택트 탑 게이트(bottom contact top gate)”구조가 형성된다. 이러한 구조에서, 소스(1222)와 드레인(1224) 사이의 공간이 채널 구역을 확립한다. 상기 채널 구역은 게이트(1202)에 의해 완전하게 덮여야한다. 반도체(1216)는, 최소한, 전체 채널 구역을 덮어야 한다. 대안적으로, 반도체가 소스(1222)와 드레인(1224)을 덮을 수 있고, 임의의 그 밖의 다른 영역을 덮을 수 있다. 반도체 층(1216)은 전혀 패턴처리되지 않고 제공될 수 있다. 이 경우, 앞서 설명된 비아 오프닝 기법이 유전체와 반도체 샌드위치를 통과하는 오프닝을 형성할 것이다.
도 1은 종래 기술에 따르는 절연 기판, 유기 폴리머 막, 유전체 층, 비아 및 전도성 게이트를 포함하는 유기 FET 트랜지스터의 단면도이다.
도 2-4 및 9-11은 본 발명에 따르는 인쇄된 유기 FET 회로에서의 비아를 형성하기 위한 일련의 공정 단계이다.
도 2는 소스 드레인 전도체가, 부분적으로 처리된 기판을 제공하도록 형성된 소스 드레인 전극을 포함하는 기판 상에 증착되는 공정 단계의 단면도이다.
도 3은 반도체가 증착되고 어닐링되는 다음 공정 단계의 단면도이다.
도 4는 나노-입자 잉크가 증착되는 다음 공정의 단면도이다.
도 5는 인크젯 수단을 통해 패턴처리된 포스트를 도시한다.
도 6은 플렉소그래피를 통해 패턴처리된 포스트를 도시한다.
도 7은 그라비어를 통해 패턴처리된 포스트를 도시한다.
도 8은 스크린 인쇄를 통해 패턴처리된 포스트를 도시한다.
도 9는 유전체 잉크가 증착된 다음 공정 단계의 단면도를 도시한다.
도 10은 광학 섬광에 샘플이 노출되는 다음 공정 단계의 단면도를 도시한다.
도 11은 게이트 전도체가 증착되는 다음 공정 단계의 단면도를 도시한다.
도 12-18은 본 발명에 따르는 바텀 게이트 트랜지스터를 조립하기 위한 일련의 단계의 단면도를 도시한다.
도 12는 게이트 층과 비아 포스트가 증착되는 바텀 게이트 트랜지스터를 형성하기 위한 최초의 단계를 도시한다.
도 13은 유전체가 증착되는 바텀 게이트 트랜지스터를 형성하기 위한 다음 단계를 도시한다.
도 14는 비아 오프닝이 바텀 게이트 장치에서 형성되는 단면도를 도시한다.
도 15는 탑 컨택트 바텀 게이트 장치의 형상으로 반도체가 증착되는 단계의 단면도를 도시한다.
도 16은 탑 컨택트 바텀 게이트 장치 상의 반도체를 통과하여 비아 오프닝이 형성되는 단계의 단면도를 도시한다.
도 17은 소스 및 드레인이 탑 게이트 바텀 게이트 방치 상에 증착되는 단계의 단면도를 도시한다.
도 18은 반도체와 소스/드레인 층이 증착되어 바텀 컨택트 바텀 게이트 장치를 형성하도록 증착되는 단계의 단면도를 도시한다.

Claims (14)

  1. 유전체 층 위에 위치하는 제 1 전도성 층과, 상기 유전체 층 아래에 위치하는 제 2 전도성 층 사이의 전기 접촉을 제공하기 위해, 상기 유전체 층에서 자기 정렬되는 비아(self-aligned via)를 생성하기 위한 방법에 있어서, 상기 방법은
    (a) 상기 제 2 전도성 층과 전기적으로 연결되는 전도성 물질의 포스트를 제공하는 단계와,
    (b) 상기 제 2 전도성 층의 일부분 또는 전체와, 상기 포스트의 상면을 덮도록 유전체 층을 증착하는 단계와,
    (c) 상기 유전체 층 중, 상기 포스트 바로 위에 위치하는 부분이 제거되는 단계와,
    (d) 상기 유전체 층 및 포스트 상에 상기 제 1 전도성 층을 증착하는 단계
    를 포함하며, 이때,
    상기 포스트는 특정 온도 이상에서 휘발되는 열 휘발성 폴리머(thermally volatile polymer)로 구성되며, 상기 유전체 층 중 상기 포스트 바로 위에 위치하는 부분이 제거되는 단계(c)는, 상기 특정 온도 이상으로 섬광 어닐링(flash annealing)을 실시함으로써 상기 포스트 바로 위에 위치하는 유전체 층이 파열되는 단계를 포함하는 것을 특징으로 하는 자기 정렬되는 비아를 생성하기 위한 방법.
  2. 유전체 층 위에 위치하는 제 1 전도성 층과, 상기 유전체 층 아래에 위치하는 제 2 전도성 층 사이의 전기 접촉을 제공하기 위해, 상기 유전체 층에서 자기 정렬되는 비아(self-aligned via)를 생성하기 위한 방법에 있어서, 상기 방법은
    (a) 상기 제 2 전도성 층과 전기적으로 연결되는 전도성 물질의 포스트를 제공하는 단계와,
    (b) 상기 제 2 전도성 층의 일부분 또는 전체와, 상기 포스트의 상면을 덮도록 유전체 층을 증착하는 단계와,
    (c) 상기 유전체 층 중, 상기 포스트 바로 위에 위치하는 부분이 제거되는 단계와,
    (d) 상기 유전체 층 및 포스트 상에 상기 제 1 전도성 층을 증착하는 단계
    를 포함하며, 이때,
    상기 포스트는 특정 온도 이상에서 휘발하는 열 휘발성 폴리머(thermally volatile polymer)로 구성되며, 상기 유전체 층 중 상기 포스트 바로 위에 위치하는 부분이 제거되는 단계(c)는, 특정 온도 이상으로 열 어닐링(thermally annealing)을 실시함으로써 상기 포스트 바로 위에 위치하는 유전체 층이 파열되는 단계를 포함하는 것을 특징으로 하는 자기 정렬되는 비아를 생성하기 위한 방법.
  3. 유전체 층 위에 위치하는 제 1 전도성 층과, 상기 유전체 층 아래에 위치하는 제 2 전도성 층 사이의 전기 접촉을 제공하기 위해, 상기 유전체 층에서 자기 정렬되는 비아(self-aligned via)를 생성하기 위한 방법에 있어서, 상기 방법은
    (a) 상기 제 2 전도성 층과 전기적으로 연결되는 전도성 물질의 포스트를 제공하는 단계와,
    (b) 상기 제 2 전도성 층의 일부분 또는 전체와 상기 포스트의 상면을 덮도록 유전체 층을 증착하는 단계와,
    (c) 상기 유전체 층 중, 상기 포스트 바로 위에 위치하는 부분이 제거되는 단계와,
    (d) 상기 유전체 층 및 포스트 상에 상기 제 1 전도성 층을 증착하는 단계
    를 포함하며, 이때,
    상기 포스트는 친수성 물질로 구성되며, 상기 유전체 층은 소수성 물질로 구성되어, 상기 단계(c)에서 유전체 층 중, 포스트 바로 위에 위치하는 부분이 제거되는 것을 특징으로 하는 자기 정렬되는 비아를 생성하기 위한 방법.
  4. 유전체 층 위에 위치하는 제 1 전도성 층과, 상기 유전체 층 아래에 위치하는 제 2 전도성 층 사이의 전기 접촉을 제공하기 위해, 상기 유전체 층에서 자기 정렬되는 비아(self-aligned via)를 생성하기 위한 방법에 있어서, 상기 방법은
    (a) 상기 제 2 전도성 층과 전기적으로 연결되는 전도성 물질의 포스트를 제공하는 단계와,
    (b) 상기 제 2 전도성 층의 일부분 또는 전체와 상기 포스트의 상면을 덮도록 유전체 층을 증착하는 단계와,
    (c) 상기 유전체 층 중, 상기 포스트 바로 위에 위치하는 부분이 제거되는 단계와,
    (d) 상기 유전체 층 및 포스트 상에 상기 제 1 전도성 층을 증착하는 단계
    를 포함하며, 이때,
    상기 포스트는 소수성 물질로 구성되고, 상기 유전체 층은 친수성 물질로 구성되어, 상기 단계(c)에서 유전체 층 중, 포스트 바로 위에 위치하는 부분이 제거되는 것을 특징으로 하는 자기 정렬되는 비아를 생성하기 위한 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    탑 게이트(top gate) 유기 트랜지스터를 조립하는 단계로서, 이때, 제 1 전도성 층이 상기 트랜지스터의 소스/드레인으로서 사용되고, 제 2 전도성 층이 트랜지스터의 게이트로서 사용되는 단계
    를 더 포함하는 것을 특징으로 하는 자기 정렬되는 비아를 생성하기 위한 방법.
  6. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    바텀 게이트(bottom gate) 유기 트랜지스터를 조립하는 단계로서, 이때, 제 1 전도성 층이 상기 트랜지스터의 게이트로서 사용되고, 제 2 전도성 층이 트랜지스터의 소스/드레인으로서 사용되는 단계
    를 더 포함하는 것을 특징으로 하는 자기 정렬되는 비아를 생성하기 위한 방법.
  7. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서, 상기 유전체 층은 패턴처리되지 않고 증착되는 것을 특징으로 하는 자기 정렬되는 비아를 생성하기 위한 방법.
  8. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서, 포스트 물질은 인쇄 수단에 의해 배치되는 유체(fluid)인 것은 특징으로 하는 자기 정렬되는 비아를 생성하기 위한 방법.
  9. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서, 포스트 물질은 잉크젯 인쇄, 또는 플렉소그래피(flexography), 또는 그라비어(gravure), 또는 스크린 인쇄(screen printing)에 의해 배치되는 유체인 것을 특징으로 하는 자기 정렬되는 비아를 생성하기 위한 방법.
  10. 제 3 항 또는 제 4 항에 있어서, 상기 유전체 높이는 상기 포스트의 높이보다 더 낮은 것을 특징으로 하는 자기 정렬되는 비아를 생성하기 위한 방법.
  11. 제 3 항 또는 제 4 항에 있어서,
    상기 유전체 층을 증착하는 단계 (b) 전에, 상기 유전체 층 물질이 친수성인 경우 소수성의 희생 폴리머(sacrificial polymer)로, 또는 상기 유전체 층 물질이 소수성인 경우 친수성의 희생 폴리머로, 각각의 포스트의 상면을 덮는 단계
    를 더 포함하는 것을 특징으로 하는 자기 정렬되는 비아를 생성하기 위한 방법.
  12. 제 1 항 또는 제 2 항에 있어서, 상기 제 1 전도성 층은 제 1 금속 층을 포함하고, 제 2 전도성 층은 제 2 금속 층을 포함하며, 각각의 포스트는 전도성 잉크 포스트를 포함하며,
    각각의 비아(via) 위치에서 포스트(post)를 형성함으로써, 유전체 층 위에 위치하는 제 1 전도성 층과, 상기 유전체 층 아래에 위치하는 제 2 전도성 층 사이의 전기 접촉을 제공하는 단계는,
    기판 상에 제 1 금속 층을 증착하는 단계,
    상기 제 1 금속 층 상에 다수의 전도성 잉크 포스트를 형성하는 단계,
    상기 다수의 전도성 잉크 포스트 위로 유전체 층을 형성하는 단계,
    어닐링을 수행하여, 상기 전도성 잉크 포스트의 상면을 노출시키는 단계, 그리고
    상기 유전체 층 위로 제 2 금속 층을 증착하여, 제 2 금속 층에서부터, 전도성 잉크 포스트 비아를 통과하여, 제 1 금속 층까지의 전도성 경로를 제공하는 단계
    를 포함하는 것을 특징으로 하는 자기 정렬되는 비아를 생성하기 위한 방법.
  13. 삭제
  14. 삭제
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