WO2017043408A1 - 電子デバイスの製造方法 - Google Patents

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正義 高武
秀之 村田
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Dic株式会社
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Definitions

  • the present invention relates to a method for manufacturing an electronic device.
  • TFTs thin film transistors
  • organic TFTs organic TFTs
  • development is actively underway.
  • a TFT made of semiconductor ink can be formed by printing or coating a semiconductor, and can be manufactured without using a photolithography process.
  • Such organic TFTs have new added value that was difficult to achieve with TFTs using conventional silicon semiconductors, such as lightweight, robust, flexible, and large screens, and as electronic devices that bring about a paradigm change in the electronic device industry. There are greater expectations than many industrial sectors.
  • Patent Document 1 a bank layer (insulating layer) is formed on the surface of a base layer, an ink containing a semiconductor material is applied to a region surrounded by the bank layer, and the ink is dried to form an organic TFT.
  • a manufacturing method to form is disclosed.
  • Patent Document 2 in order to improve matching between an organic semiconductor and an electrode, a plating layer is formed on the surface of the electrode to form a plating layer, and a self-assembled monolayer (SAM film) is further formed on the surface of the plating layer.
  • SAM film self-assembled monolayer
  • vias for connecting elements and through holes for connecting TFTs and pixel electrodes are generally formed in the through holes of the insulating layer patterned so as to have through holes by a photolithography process. It is made by forming a metal layer.
  • a method of forming a via or a through hole without using a photolithography process while maintaining the same level of accuracy as when using a photolithography process.
  • the present invention has been made in view of the above-described problems, and in an electronic device manufacturing method, the insulating film patterning step by the photolithography process is reduced, and the patterning accuracy of the insulating film is maintained at a high level. .
  • 1st aspect of this invention is a manufacturing method of the electronic device which has a base metal layer and the insulating layer laminated
  • a self-assembled monolayer is formed on the surface of the plating layer.
  • the insulating layer preferably has liquid repellency.
  • the semiconductor layer is formed in the opening to cover the semiconductor layer and have a fluororesin
  • the second patterning film is formed by laminating the insulating layer on the insulating layer, and the second patterning film patterned into a shape having a communication opening communicating with the opening of the insulating layer is laminated on the insulating layer so as to cover the protective layer. Is preferably formed.
  • a conductive patterning having a conductive ink containing at least one of silver (Ag) and copper (Cu). It is preferable to form a base metal layer by reverse offset printing in which a film is laminated on a substrate.
  • the insulating layer is formed on the base metal layer by laminating the patterning film on the base metal layer by the reverse offset printing method.
  • the reverse offset printing method the solid ink on the surface of the blanket is patterned in a semi-dry state with no fluidity, and this patterning film is transferred onto the underlying metal layer with a very low printing pressure.
  • patterning and transfer to a substrate are performed in a state where ink is not fluid, so that the surface smoothness is excellent, the pattern edge is sharp, and it is equivalent to an etching pattern by a photolithography process. Fine patterning can be performed.
  • the non-flowable patterning film is transferred to the substrate in a state where the deformation of the blanket can be ignored at an extremely low printing pressure, there is no pattern distortion and the alignment accuracy of the patterning film with respect to the underlying metal layer can be increased. . Therefore, according to the present invention, the insulating layer can be formed with the same degree of accuracy as when the photolithography process is used without performing the photolithography process. Therefore, according to the present invention, in the method of manufacturing an electronic device, it is possible to reduce the patterning process of the insulating film by the photolithography process and to maintain the patterning accuracy of the insulating film at a high level.
  • a first embodiment of the present invention will be described.
  • the electronic device manufacturing method of the present embodiment is not applied only to the manufacturing method of the drive circuit board 1 of the present embodiment, but other electronic devices (for example, sensors having a TFT structure, EL (Electro Luminescence) It is also possible to apply to a manufacturing method of an electronic device having a circuit for interconnecting a plurality of elements such as a display, an inverter, and a memory.
  • the formation of the liquid-repellent bank layer of this embodiment can be beneficially applied to patterning of EL light-emitting elements.
  • the drive circuit substrate 1 has a plurality of bottom-gate / bottom-contact organic TFT structures arranged in an array by being provided for each pixel.
  • FIG. 1 is a cross-sectional view schematically showing a part of the drive circuit substrate 1, and is a diagram showing one TFT structure among a plurality of TFT structures.
  • the drive circuit board 1 includes a PEN (polyethylene naphthalate) film 2, a gate electrode 3, a gate insulating film 4, a source electrode 5, a drain electrode 6, and a bank layer 7 (insulating layer). ), A semiconductor layer 8, a protective film 9, an intermediate layer 10 (second insulating layer), a contact hole 11, and a pixel electrode 12.
  • the installation posture of the drive circuit board 1 is not particularly limited. However, in the following description, for convenience of explanation, the PEN film 2 side (that is, the lower side in FIG. 1) is the lower part, and the pixel electrode 12 side ( That is, the upper side in FIG.
  • the PEN film 2 includes a gate electrode 3, a gate insulating film 4, a source electrode 5, a drain electrode 6, a bank layer 7 (insulating layer), a semiconductor layer 8, a protective film 9 (protective layer), an intermediate layer 10, and a pixel electrode 12. It is a support substrate that supports directly or indirectly.
  • the PEN film 2 has flexibility. Therefore, by using the PEN film 2 as the support base, it is possible to give flexibility to the drive circuit board 1 and to cope with the next generation flexible transistor.
  • PEN film 2 it is also possible to use another support base instead of the PEN film 2.
  • a plastic film such as polyethylene terephthalate or polycarbonate, a metal plate or foil such as copper, aluminum, stainless steel, or iron coated with an insulator, ultra-thin glass, alumina, zirconia, silica, or the like can also be used. Even when a plastic material having flexibility such as polyethylene terephthalate and polycarbonate is used, it is possible to cope with the next-generation flexible transistor as in the case where the PEN film 2 is used.
  • a base layer made of a resin or the like may be formed on the surface of the support base for the purpose of improving the surface smoothness and improving the adhesion with a functional layer such as an electrode formed in the shape of the support base.
  • the gate electrode 3 is formed on the PEN film 2.
  • the gate electrode 3 is made of a metal such as silver (Ag) or copper (Cu), and is connected to a gate line (not shown).
  • a signal voltage for row selection is applied to the gate electrode 3 through a gate line (not shown).
  • the gate electrode 3 is collectively formed by a reverse offset printing method together with a gate electrode 3 having a TFT structure provided for other pixels and a gate line (not shown).
  • a uniform ink thin film is formed on the surface of a roll blanket having silicone rubber or the like, and the ink is semi-dried and non-flowable by appropriately evaporating the solvent of the ink. To do.
  • the patterning film is modified into a conductive functional film by performing oven hot air heating baking, IR baking, xenon pulsed light baking, or the like as necessary. It is possible to use a combination of a roll blanket and a plate-shaped punching plate, a combination of a roll-shaped blanket and a roll-shaped punching plate, or a combination of a plate-shaped blanket and a roll-shaped punching plate. It is.
  • a conductive ink thin film containing nanosilver or nanocopper is formed on the surface of the blanket with a uniform film thickness, and the conductive ink is semi-dried to have no fluidity.
  • the relief printing plate in which the regions other than the gate electrode 3 and gate line formation regions are convexly pressed lightly against the conductive ink thin film, and the conductive ink pattern in the regions other than the gate electrode 3 and gate line formation regions is removed.
  • a conductive patterning film patterned in the shape of the gate electrode 3 and the gate line is formed.
  • the conductive patterning film is transferred to the PEN film 2 by lightly pressing the blanket against the PEN film 2, and then subjected to a modification process such as oven heating baking, IR baking, xenon pulse light baking, hydrogen plasma baking, or the like.
  • a modification process such as oven heating baking, IR baking, xenon pulse light baking, hydrogen plasma baking, or the like.
  • the gate electrode 3 and the gate line having the property are formed in a lump.
  • the patterning process and the transfer process are performed by pressing with a light force, it is possible to suppress a printing position shift caused by blanket deformation or the like to a level that can be substantially ignored. .
  • the patterning film can be transferred to the transfer target with extremely high alignment accuracy.
  • the ink is semi-dried and transferred to the transfer object as a patterning film in a state of no fluidity.
  • the patterning layer can be formed without being affected by the characteristics (i.e., liquid repellency and lyophilicity) of the surface to be transferred.
  • the gate electrode 3 and the gate line can be miniaturized with high accuracy, and the layer thickness of the gate electrode 3 and the gate line is made uniform.
  • the gate electrode 3 and the gate line can be formed with high positional accuracy, and the gate electrode 3 and the gate line can be formed without being affected by the characteristics of the surface of the PEN film 2 with respect to the liquid.
  • a conductive ink one having performance suitable for the reverse offset printing method is used. That is, as a conductive ink, it has excellent wettability that can form a defect-free uniform thin film on the blanket, has excellent ink transfer properties that accurately reflect the plate pattern, and forms sharp line edges An ink film that has an excellent ink film cutting property and has a patterning film transfer property that allows the patterning film to be transferred to a transfer target by pressing with a light force is selected. As such a conductive ink, for example, those disclosed in Japanese Patent No. 4375499 can be suitably used.
  • the formation method of the gate electrode 3 and the gate line is not limited to the reverse offset printing method.
  • the gate electrode 3 and the gate line by flexographic printing, gravure printing, gravure offset printing, waterless gravure offset printing, various plate printing such as screen printing, ink-jet method, dipping method applying a repellent pattern or slit die coating method It is also possible to form
  • the gate electrode 3 and the gate line can be formed by a photolithography process.
  • the gate insulating film 4 is laminated on the surface (upper surface) of the PEN film 2 so as to cover the gate electrode 3.
  • the gate insulating film 4 covers a gate line (not shown) similarly to the gate insulating film 4.
  • the gate insulating film 4 is disposed between the gate electrode 3 and the source electrode 5 and drain electrode 6, and prevents a short circuit between the gate electrode 3 and the source electrode 5 and drain electrode 6.
  • the gate insulating film 4 is formed by a reverse offset printing method. Since the gate insulating film 4 is formed over the entire surface of the PEM film 2, the gate insulating film 4 is formed by transferring the thin film of ink formed on the surface of the blanket onto the PEM film 2 without patterning.
  • a thin film of ink for forming an insulating film is formed on the surface of the blanket with a uniform film thickness, and the solid film is formed by semi-drying the ink for forming the insulating film to make it non-flowable.
  • the blanket is lightly pressed against the surface of the PEN film 2 on which the gate electrode 3 is formed to transfer the solid film to the PEN film 2, and then fired and dried.
  • An insulating film 4 is formed.
  • the gate insulating film 4 can be made uniform by forming the gate insulating film 4 by the reverse offset printing method.
  • FIG. 1 since it is a schematic diagram, the gate insulating film 4 is drawn thinner in the region above the gate electrode 3 than in other regions. Actually, the gate insulating film 4 rises upward in the upper region of the gate electrode 3 following the unevenness of the base.
  • the gate insulating film 4 is sufficiently thick, and the short-circuit between the gate electrode 3, the source electrode 5, and the drain electrode 6 can be prevented more reliably. It becomes possible. Further, by using the reverse offset printing method, as described above, the solid film in which the ink is semi-dried and has no fluidity is transferred. Therefore, in this embodiment, the gate insulating film 4 can be formed without being affected by the characteristics of the surface of the PEN film 2 with respect to the liquid by forming the gate insulating film 4 by the reverse offset printing method.
  • the gate insulating film 4 is formed on the entire surface of the PEN film 2, but the gate insulating film 4 may be formed by patterning.
  • a patterning film having excellent surface smoothness and excellent film thickness uniformity can be formed, and further, printing position deviation caused by blanket deformation or the like is substantially eliminated. Can be kept small enough to be ignored. Therefore, by using the reverse offset printing method, the gate insulating film 4 can be patterned as necessary.
  • the gate insulating film 4 is locally formed only in the gate electrode 3 or gate line formation region, thereby suppressing the thickness of the drive circuit substrate 1 in a region other than the gate electrode 3 or gate line formation region. Is possible.
  • an ink having performance suitable for the reverse offset printing method is used. That is, a patterning film having excellent wettability capable of forming a defect-free uniform thin film on a blanket as an insulating film forming ink and capable of being transferred to a transfer object by pressing the patterning film with a light force Select one that has transferability. Further, when patterning the gate insulating film 4, in addition to the above performance, the ink for forming the insulating film has excellent ink cutting and transfer properties that accurately reflect the pattern of the extracted plate. Choose one. As such an insulating film forming ink, for example, those disclosed in Japanese Patent Application Laid-Open No. 2010-265423 and Japanese Patent No. 4626837 can be suitably used.
  • the method of forming the gate insulating film 4 is not limited to the reverse offset printing method.
  • a die coating method, a spin coating method, an ink jet method, a sputtering method, a vacuum deposition method, a CVD (Chemical Vapor Deposition) method, or the like can be used.
  • the source electrode 5 is disposed on the gate insulating film 4 so that a part of the region (the right region in FIG. 1) is located above the gate electrode 3.
  • the source electrode 5 is connected to a source line (not shown).
  • An image signal is supplied to the source electrode 5 through a source line (not shown).
  • the source electrode 5 has a base metal layer 5a (underlying metal layer) and a plating layer 5b.
  • the base metal layer 5a is a metal layer having silver (Ag) or copper (Cu) similarly to the source line, and is formed in a region from the top of the gate electrode 3 to the source line.
  • the plating layer 5b is formed on the base metal layer 5a and in a region exposed to a semiconductor opening 7a (described later) of the bank layer 7 as viewed from above (region covering the gate electrode 3).
  • the plating layer 5b is formed in the contact region with the semiconductor layer 8, and is formed for the purpose of improving the performance of the transistor by improving the compatibility of the contact surface of the source electrode 5 with the semiconductor layer 8.
  • Surface smoothness can be improved by forming a plating layer on the electrode in contact with the semiconductor layer.
  • the compatibility between the source electrode 5 and the semiconductor layer 8 can be improved by selecting a metal matching the work function or ionization potential of the semiconductor layer 8 as the material for forming the plating layer 5b.
  • a self-organized single layer formed for matching the work function of the surface of the source electrode 5 and the work function or ionization potential of the semiconductor layer 8 as necessary is used for the electrode surface treatment.
  • the plating layer 5b is formed so that the work function of the surface of the source electrode 5 is equal to or deeper than the ionization potential of the p-type semiconductor layer.
  • the material is suitably selected.
  • “The work function of the source electrode 5 is equal to or deeper than the value of the ionization potential of the p-type semiconductor layer” means that the work function of the surface of the source electrode 5 measured by the photoelectric spectrometer and the ionization potential of the semiconductor layer 8 are measured.
  • (Metal-semiconductor) is within a range of, for example, ⁇ 0.6 eV to 2 eV.
  • the difference between the work function of the surface of the source electrode 5 and the ionization potential of the semiconductor layer 8 is preferably ⁇ 0.3 eV to 2 eV, and more preferably 0 eV to 2 eV.
  • the semiconductor layer 8 is a p-type semiconductor layer
  • silver (Ag), copper (Cu), gold (Au), nickel (Ni), platinum (Pt), Palladium (Pd), cobalt (Co), rhodium (Rh), rhenium (Re), iridium (Ir), or various alloys containing these metals can be used.
  • an expensive metal such as gold (Au), nickel (Ni), or platinum (Pt) is preferably used as a forming material.
  • the semiconductor of the source electrode 5 is used.
  • the plating layer 5b is formed only on the contact surface with the layer 8, the usage amount of the forming material can be minimized. Therefore, the electrical characteristics of the TFT can be greatly improved with a minimum increase in manufacturing cost.
  • the plating layer 5b may be formed of silver (Ag).
  • the SAM treatment is further performed on the plating layer 5b in order to improve the matching with the semiconductor layer 8, a metal surface oxide film is not substantially formed in the atmosphere as the metal forming the plating layer 5b.
  • Gold (Au) is particularly preferable because it can easily undergo a surface modification reaction with various SAM materials and can perform a uniform surface treatment.
  • the plating layer 5b is formed so that the work function of the surface of the source electrode 5 is equal to or shallower than the work function or ionization potential of the n-type semiconductor layer.
  • the forming material is selected.
  • “the work function of the surface of the source electrode 5 is equal to or shallower than the work function or ionization potential of the n-type semiconductor layer” means that the work function of the surface of the source electrode 5 measured by the photoelectric spectrometer and the semiconductor layer This means that the difference between 8 work function or ionization potential (metal-semiconductor) falls within the range of, for example, ⁇ 2 eV to 0.2 eV.
  • the difference between the work function of the surface of the source electrode 5 and the work function or ionization potential of the semiconductor layer 8 is preferably ⁇ 2 eV to 0 eV, and more preferably ⁇ 2 eV to ⁇ 0.1 eV.
  • the material for forming the plating layer 5b is copper (Cu), silver (Ag), nickel (Ni), zinc (Zn), tin (Sn), Titanium (Ti), cadmium (Cd), manganese (Mn), iron (Fe), indium (In), aluminum (Al), or various alloys containing these metals can be used.
  • the drain electrode 6 is disposed on the gate insulating film 4 so that a part of the region (the left region in FIG. 1) is located above the gate electrode 3. Further, the drain electrode 6 is formed to have a width reaching the lower end of the contact hole 11.
  • the drain electrode 6 is connected to the pixel electrode 12 through the contact hole 11 and transmits an image signal to the pixel electrode 12.
  • Such a drain electrode 6 has a base metal layer 6a (underlying metal layer) and a plating layer 6b.
  • the base metal layer 6a is a metal layer having silver (Ag) or copper (Cu) like the source line, and is formed in a region from the upper side of the gate electrode 3 to the lower end of the contact hole 11.
  • the plating layer 6b is formed on the contact surface of the drain electrode 6 with the semiconductor layer 8 on the base metal layer 6a.
  • the plating layer 6b is formed in a region of the base metal layer 6a that is exposed to a semiconductor opening 7a (described later) of the bank layer 7 as viewed from above (that is, a region that covers the gate electrode 3 in the sectional view).
  • the plating layer 6b is also formed in a region exposed to the contact hole 11 when viewed from above. Note that the plating layer 6b formed in the region exposed to the contact hole 11 may not be formed.
  • the plating layer 6b of the drain electrode 6 has a work function on the surface of the source electrode 5 of the p-type semiconductor layer.
  • the material for forming the plating layer 5b is suitably selected so as to be equal to or deeper than the value of the ionization potential.
  • the semiconductor layer 8 is a p-type semiconductor layer
  • a material for forming the plating layer 6b silver (Ag), copper (Cu), gold (Au), nickel (Ni), platinum (Pt), Palladium (Pd), cobalt (Co), rhodium (Rh), rhenium (Re), iridium (Ir), or various alloys containing these metals can be used.
  • an expensive metal such as gold (Au), nickel (Ni), or platinum (Pt) is more preferably used as the material.
  • the drain electrode 6 is mainly used.
  • the plating layer 6b is locally formed with respect to the contact surface with the semiconductor layer 8, the amount of the formation material of the plating layer 6b can be minimized, and the increase in the manufacturing cost can be minimized.
  • the electrical characteristics of the TFT can be greatly improved.
  • the plating layer 6b may be formed of silver (Ag).
  • gold (Au) is particularly preferable as a metal for forming the plating layer 6b.
  • the base metal layer 5a of the source electrode 5 and the base metal layer 6a of the drain electrode 6 are formed of the base metal layer 5a of the source electrode 5 and the base metal layer 6a of the drain electrode 6 of the TFT structure provided for other pixels. Are formed together with a source line (not shown) by the reverse offset printing method.
  • a thin film of conductive ink containing nano silver or nano copper is formed on the surface of the blanket with a uniform film thickness, and the conductive ink is semi-dried to have no fluidity.
  • the base metal layer 5a of the source electrode 5, the base metal layer 6a of the drain electrode 6 and the source A conductive patterning film patterned into a line shape is formed.
  • the blanket is lightly pressed against the PEN film 2 on which the gate insulating film 4 is formed, and the conductive patterning film is transferred onto the gate insulating film 4, and then oven-heated firing, IR firing, xenon pulse light firing, hydrogen plasma firing.
  • the base metal layer 5a of the source electrode 5, the base metal layer 6a of the drain electrode 6, and the source line having the conductivity required by the modification process such as the above are collectively formed.
  • the base metal layer 5a of the source electrode 5, the base metal layer 6a of the drain electrode 6 and the source line are formed by the reverse offset printing method, whereby the base metal layer 5a of the source electrode 5 and the base metal of the drain electrode 6 are formed.
  • the layer 6a and the source line can be miniaturized with high accuracy.
  • the base metal layer 5a of the source electrode 5, the base metal layer 6a of the drain electrode 6, and the layer thickness of the source line can be made uniform.
  • the base metal layer 5a of the source electrode 5, the base metal layer 6a of the drain electrode 6, and the source line can be formed with high positional accuracy.
  • the base metal layer 5a of the source electrode 5, the base metal layer 6a of the drain electrode 6 and the source line can be formed without being affected by the characteristics of the surface of the gate insulating film 4 with respect to the liquid. Therefore, for example, even when the gate insulating film 4 is different from the PEN film 2 in the characteristics of the surface liquid and the gate insulating film 4 is patterned, the base metal layer 5a of the source electrode 5 and the drain electrode 6 The base metal layer 6a and the source line can be suitably formed. Further, by forming a plating layer 5b on the base metal layer 5a of the source electrode 5 and forming a plating layer 6b on the base metal layer 6a of the drain electrode 6, a fine plating pattern layer is formed only on the necessary portions. Can be formed.
  • the conductive ink for forming the base metal layer 5a of the source electrode 5, the base metal layer 6a of the drain electrode 6, and the source line an ink having performance suitable for the reverse offset printing method is used. That is, as a conductive ink, it has excellent wettability that can form a defect-free uniform thin film on the blanket, has excellent ink transfer properties that accurately reflect the plate pattern, and forms sharp line edges An ink film that has an excellent ink film cutting property and has a patterning film transfer property that allows the patterning film to be transferred to a transfer target by pressing with a light force is selected.
  • a conductive ink for example, the one disclosed in Japanese Patent No.
  • the conductive ink for forming the base metal layer 5a of the source electrode 5, the base metal layer 6a of the drain electrode 6 and the source line is not necessarily the same as the conductive ink for forming the gate electrode 3 and the gate line. There is no need to use it.
  • the method of forming the base metal layer 5a of the source electrode 5, the base metal layer 6a of the drain electrode 6 and the source line is not limited to the reverse offset printing method.
  • the base metal layer 5a of the source electrode 5 by a slit die coating method, a spinner coating method, etc. using a liquid repellent pattern in addition to gravure printing, flexographic printing, gravure offset printing, waterless gravure printing, screen printing, inkjet printing method It is also possible to form the base metal layer 6a and the source line of the drain electrode 6. Further, although not preferable because it complicates the manufacturing process, it is possible to form the base metal layer 5a of the source electrode 5, the base metal layer 6a of the drain electrode 6, and the source line by a photolithography process.
  • the plating layer 5b of the source electrode 5 and the plating layer 6b of the drain electrode can be formed by electrolytic plating or electroless plating.
  • electroless plating is performed. It is preferable to form the plating layer 5b and the plating layer 6b by.
  • the plating layer 5b and the plating layer 6b may replace with the plating layer 5b and the plating layer 6b, and you may make it form a conductive deposition layer by vacuum evaporation or a sputtering method.
  • a p-type semiconductor for example, a deposited layer of indium tin oxide (ITO) having a large work function is formed on the surfaces of the base metal layer 5a and the base metal layer 6a. be able to.
  • ITO indium tin oxide
  • n-type semiconductor for example, a calcium (Ca) deposition layer having a small work function can be formed on the surfaces of the base metal layer 5a and the base metal layer 6a.
  • a self-assembled monomolecular film of an organic compound, if necessary. may be formed on the surface of the base metal layer 5a of the unplated source electrode 5 and the base metal layer 6a of the drain electrode 6, or the surface of the plating layer 5b and the plating layer 6b.
  • SAM self-assembled monomolecular film of an organic compound, if necessary.
  • the SAM treatment on the surface of the plating layer 5b and the plating layer 6b is easy to suppress the oxidation and contamination generation of the metal surface, can ensure the cleanliness of the metal surface, and can perform the surface treatment by SAM uniformly and without defects. Therefore, it is more preferable to carry out.
  • the purpose is to deepen (increase) the work functions of the surfaces of the source electrode 5 and the drain electrode 6 in contact with the semiconductor layer 8 in order to improve the performance of the transistor.
  • the SAM process is effective.
  • a compound having a thiol group having a high polarizability and easily binding to the metal is generally used.
  • these SAM treatment materials for example, various fluorine-substituted thiol compounds can be suitably applied.
  • fluorine-substituted aromatic thiol compounds such as pentafluorobenzenethiol, trifluoromethylbenzenethiol, tetrafluoro-4- (trifluoromethyl) benzenethiol, perfluoroalkylthiol, trifluoromethanethiol, pentafluoroethanethiol.
  • Thin films containing thiol compounds such as aliphatic thiol compounds such as heptafluoropropane thiol and nonafluorobutane thiol, butane sodium thiol, butanoic acid sodium thiol and butanol sodium thiol, or various aminothiophenols, various dithiol compounds, thioacetyl
  • thiol compounds such as aliphatic thiol compounds such as heptafluoropropane thiol and nonafluorobutane thiol, butane sodium thiol, butanoic acid sodium thiol and butanol sodium thiol, or various aminothiophenols, various dithiol compounds, thioacetyl
  • a thin film containing disulfide (R—S—S—R), oligothiophene, or oligophenylene can be used as the SAM.
  • the work function on the surface of the source electrode 5 and the drain electrode 6 can be changed to the work function or ionization potential energy level of the semiconductor layer 8. It is possible to adjust according to the position, and the matching between the source electrode 5 and the drain electrode 6 and the semiconductor layer 8 can be improved.
  • the self-assembled monolayer may be formed directly on the surfaces of the base metal layer 5a and the base metal layer 6a without forming the plating layer 5b and the plating layer 6b. In such a case, the process of forming the plating layer 5b and the plating layer 6b can be omitted.
  • the SAM material is diluted to an appropriate concentration with an appropriate solvent such as isopropyl alcohol, toluene, xylene, etc. and applied by spin coating.
  • the PEN film 2 formed with the plating layer 5b and the plating layer 6b can be formed by a method of immersing in a solution containing a material for forming a self-assembled monolayer.
  • the plating solution for forming the plating layer 5b and the plating layer 6b includes a plating layer 5b having a self-assembled monolayer formed on the surface thereof by adding a material for forming a self-assembled monolayer to the plating solution. Layer 6b can be formed.
  • the bank layer 7 is formed on the gate insulating film 4 on which the source electrode 5, the drain electrode 6, and the source line are formed.
  • the bank layer 7 is a partition wall for partitioning the formation region of the semiconductor layer 8, and is an insulating layer having a semiconductor opening 7a.
  • the semiconductor opening 7a is disposed above the gate electrode 3, and a partial region of the source electrode 5 (region where the plating layer 5b is formed) and a partial region of the drain electrode 6 (where the plating layer 6b is formed). Area and shape to expose the area.
  • the bank layer 7 has a through hole 7 b (opening) that forms the lower part of the contact hole 11.
  • the bank layer 7 is formed by a reverse offset printing method.
  • a thin film of insulating bank layer forming ink is formed on the surface of the blanket with a uniform film thickness, and the bank layer forming ink is semi-dried to have no fluidity.
  • a relief printing plate in which the formation regions of the semiconductor openings 7a and the through holes 7b are convexly pressed lightly against the thin film of the bank layer forming ink to form the bank layers in the formation regions of the semiconductor openings 7a and the through holes 7b.
  • a patterning film for forming a bank layer is formed in which the formation region of the semiconductor opening 7a and the through hole 7b is patterned.
  • the blanket is lightly pressed against the base metal layer 5a of the source electrode 5, the base metal layer 6a of the drain electrode 6 and the gate insulating film 4 on which the source line is formed, and the bank layer forming patterning film is formed on the gate insulating film 4.
  • the bank layer 7 is collectively formed by transferring and then baking and drying.
  • the layer thickness of the bank layer 7 can be made uniform.
  • FIG. 1 since it is a schematic diagram, the bank layer 7 is drawn thinner in the regions above the source electrode 5 and the drain electrode 6 than in other regions. Actually, the bank layer 7 rises upward in a region above the source electrode 5 and the drain electrode 6 following the unevenness of the base. Therefore, a sufficient depth of the semiconductor opening 7a can be ensured.
  • the bank layer 7 since the bank layer 7 is formed by using the reverse offset printing method, the bank layer forming patterning film in a state where the ink is semi-dried and has no fluidity is transferred. Therefore, the bank layer 7 can be formed without being affected by the characteristics of the gate insulating film 4, the base metal layer 5a of the source electrode 5 and the surface of the base metal layer 6a of the drain electrode 6 with respect to the liquid.
  • a bank layer is formed by a photolithography process
  • a liquid bank layer forming material ink is applied on the gate insulating film 4 on which the base metal layer 5a of the source electrode 5 and the base metal layer 6a of the drain electrode 6 are formed. Will be applied.
  • the applied liquid bank In some cases, the thickness of the layer forming material is not uniform and a bank layer having a locally insufficient height is formed. In contrast, in the present embodiment, as described above, the bank is not affected by the characteristics of the surface of the gate insulating film 4, the base metal layer 5a of the source electrode 5, and the base metal layer 6a of the drain electrode 6 with respect to the liquid. Since the layer 7 can be formed, the bank layer 7 having a targeted height can be reliably formed.
  • the bank layer 7 and the intermediate layer 10 are formed by using the reverse offset printing method.
  • the reverse offset printing By applying the reverse offset printing, the bank layer 7 and the intermediate layer 10 having a fine bank structure can be formed, and the bank layer 7 and the intermediate layer 10 can be stacked with excellent printing position accuracy.
  • the through hole 7 b is in communication with a later-described through hole 10 a formed in the intermediate layer 10, thereby forming the contact hole 11.
  • the reverse offset printing method to the formation of the bank layer, it is possible to realize an excellent pattern formation position accuracy, and thus it is possible to realize an accurate stacking of the through hole 7b of the bank layer 7 and the through hole 10a of the intermediate layer 10.
  • the lower drain electrode 6 and the pixel electrode 12 can be reliably connected without defects.
  • the through-hole 7b and the through-hole 10a can be formed at accurate positions by applying the reverse offset printing method, so that the diameters of the through-hole 7b and the through-hole 10a can be minimized.
  • a fine bank pattern structure can be formed. For this reason, according to this embodiment, it is possible to form a fine and high-density semiconductor electronic device comparable to a semiconductor electronic device formed by forming a bank structure by a photolithography process.
  • the bank layer forming ink and the intermediate layer forming ink described later have printing performance suitable for the reverse offset printing method, and the bank layer 7 and the intermediate layer 10 have film performance functions such as electrical insulation. Use what you have.
  • the required printing characteristics are at least patterning film transferability that has excellent wettability to form a defect-free uniform thin film on the blanket, and allows the patterning film to be transferred to the transfer object by pressing with a light force And having excellent ink transfer properties that accurately reflect the extracted plate pattern, and having excellent ink film cutting properties.
  • Such bank layer forming ink and intermediate layer forming ink are disclosed in, for example, Japanese Patent Application Laid-Open No. 2010-265423 and Japanese Patent No. 4626837, as in the case of the insulating film formation ink.
  • thermally crosslinkable inks energy beam crosslinkable inks mainly composed of radically polymerizable or cationically polymerizable monomers, oligomers, polymers and the like can also be suitably applied.
  • the bank layer forming ink is not necessarily the same as the insulating film forming ink.
  • a bank layer having liquid repellency with respect to the solvent of the forming material of the semiconductor layer 8 for the purpose of improving the ease and simplicity of the formation of the semiconductor layer 8 and the uniformity of the formation position, film thickness and characteristics. 7 is preferably formed.
  • the bank layer 7 has liquid repellency
  • a semiconductor pattern layer can be formed easily.
  • By forming a fine liquid repellent bank at an accurate position by the reverse offset printing method it is possible to obtain the effect of greatly improving the formation position accuracy of the semiconductor layer 8 using the ink jet method or flexographic printing and reducing the pattern defects. it can.
  • the semiconductor layer can be self-organized by forming the liquid repellent bank
  • the semiconductor layer can be patterned by a simple coating method such as spin coating, slit die coating, or dip coating. be able to.
  • the liquid repellency of the liquid repellent bank is preferably such that the contact angle by the solvent applied to the ink containing the semiconductor material is greater than 40 °, more preferably greater than 50 °, and most preferably greater than 60 °.
  • insulating ink for reverse offset printing for example, Japanese Patent Application Laid-Open No. 2010-265423 and Japanese Patent No. 4626837. It can be obtained by adding a fluorinated compound or a fluorinated surfactant having high liquid repellency to the disclosed thermally crosslinkable insulating ink and energy beam crosslinkable curable ink.
  • a fluorinated compound or a fluorinated surfactant having high liquid repellency to the disclosed thermally crosslinkable insulating ink and energy beam crosslinkable curable ink.
  • an ultraviolet-polymerizable oligomeric fluorosurfactant exhibits an excellent effect on the repellency of the bank.
  • fluorine-based surfactants that can be suitably applied to the liquid repellency of reverse printing insulating inks include RS-75, RS-76-E, RS-76-NS, and RS-90, which are polymerizable surfactants from DIC Corporation. It can be suitably applied.
  • the surface of the gate insulating film 4 exposed at the bottom of the semiconductor opening 7a is preferably lyophilic.
  • the self-organization characteristics of the semiconductor ink can be further enhanced, and the pattern accuracy can be further enhanced. That is, it is desirable that the gate insulating film 4 is formed of lyophilic ink, and the bank layer 7 is formed of lyophobic ink.
  • the surface of the gate insulating film 4 and the surface of the bank layer 7 may be imparted with lyophilicity and liquid repellency by performing various plasma treatments, UV ozone treatments, and the like.
  • the semiconductor layer 8 is formed so as to be connected to the source electrode 5 and the drain electrode 6 inside the semiconductor opening 7 a of the bank layer 7.
  • a semiconductor layer 8 has a p-type semiconductor layer or an n-type semiconductor layer, and is formed by a vacuum deposition method, a sputtering method, a flexographic printing method, a spin coating method, an inkjet method, or the like.
  • the material for forming the semiconductor layer 8 is not particularly limited, and for example, those disclosed in Japanese Patent No. 4605319 and Japanese Special Table 2013-534726 can be used.
  • the forming material of the semiconductor layer 8 if it is a semiconductor material soluble in a solvent at room temperature or in a heated state, various organic semiconductor raw materials that form a semiconductor thin film by heat treatment, or various complex materials that form an oxide semiconductor, It is not limited to either an inorganic semiconductor material or an organic semiconductor material.
  • p-type semiconductor materials include various crystalline and non-crystalline high molecular organic semiconductors (PTAA, F8BT, F8T2, P3HT, PBTTT, pDA2T-C16 and others), low molecular semiconductors (TIPS pentacene, TES-ADT).
  • n-type semiconductor materials include organic polymer semiconductors (BBL, Boramer TM T01, various benzothiazole polymers, etc.), organic low molecular semiconductors (TCNQ, F4TCNQ, PTDCA, various quinoid molecules, etc.), etc.
  • organic semiconductors various types of oxide semiconductors (ZnO-based and IGZO-based) can be used.
  • the protective film 9 is formed on the semiconductor layer 8 so as to close the semiconductor opening 7a from above.
  • the protective film 9 is required not to damage the semiconductor layer 8 even if it directly contacts the semiconductor layer 8.
  • These materials are preferably formed of a fluororesin having orthogonality with the semiconductor material and its ink solvent component. Thereby, the damage of the semiconductor layer from the electronic device formation process after semiconductor layer formation can be prevented.
  • Such a protective film 9 can be formed by, for example, a screen printing method using an ink in which a fluorine-based resin is dissolved in a fluorine-based solvent.
  • a fluorine-based resin for the protective film for example, CYTOP manufactured by Asahi Glass Co., which can be dissolved in a fluorine-based solvent, AF polymer manufactured by Dupont, and the like can be suitably applied.
  • the intermediate layer 10 is an insulating layer formed on the bank layer 7 after the protective film 9 is formed, and has a through hole 10 a (communication opening) communicating with the through hole 7 b of the bank layer 7. .
  • the through hole 10 a is connected to the through hole 7 b of the bank layer 7 from above and forms an upper part of the contact hole 11.
  • the intermediate layer 10 is formed by the reverse offset printing method as described above.
  • a thin film of insulating intermediate layer forming ink is formed on the surface of the blanket with a uniform film thickness, and the intermediate layer forming ink is semi-dried to have no fluidity.
  • the through-hole 10a is formed by lightly pressing the relief plate with the through-hole 10a forming region convexly against the thin film of the intermediate layer forming ink and removing the intermediate layer forming ink pattern in the through-hole 10a forming region.
  • a patterning film for forming an intermediate layer which is patterned into a shape in which the region is opened, is formed.
  • the blanket is lightly pressed against the bank layer 7 to transfer the intermediate layer forming patterning film onto the bank layer 7, and then dried or cross-linked by heating, energy rays, or the like.
  • the intermediate layer 10 that exhibits required film properties such as insulation, mechanical strength, and solvent resistance is formed in a lump.
  • the intermediate layer forming ink for the reverse offset printing method formed on the smooth blanket is patterned in a state without fluidity,
  • the intermediate layer 10 having a shape as designed can be formed.
  • the patterning film is completely transferred onto the protective film 9 previously formed without fluidity, even on the surface on which the protective film pattern made of a highly liquid repellent fluororesin is formed,
  • the intermediate layer 10 having a uniform film thickness that does not affect the characteristics of the surface of the substrate can be formed.
  • FIG. 1 since it is a schematic diagram, the intermediate layer 10 is drawn thinner in the region above the protective film 9 than in the other regions. Actually, the intermediate layer 10 rises upward in the region above the protective film 9, following the unevenness of the base.
  • the intermediate layer 10 is formed by using the reverse offset printing method, it is possible to suppress the printing position deviation caused by blanket deformation or the like to a level that can be substantially ignored. For this reason, as above-mentioned, the through-hole 10a can be arrange
  • the intermediate layer 10 described above is not necessarily provided.
  • the pixel electrode 12 is formed on the surface of the bank layer 7 and the protective film 9, and the through hole is constituted only by the through hole 7 b of the bank layer 7.
  • the contact hole 11 is a through-hole penetrating the bank layer 7 and the intermediate layer 10 in order to ensure conduction between the drain electrode 6 and the pixel electrode 12.
  • the contact hole 11 is formed by connecting a through hole 7b formed in the bank layer 7 and a through hole 10a of the intermediate layer 10 connected to the upper part of the through hole 7b.
  • the pixel electrode 12 is formed on the surface of the intermediate layer 10 (upper surface in FIG. 1), and is connected to the drain electrode 6 through the contact hole 11.
  • Such a pixel electrode 12 is formed by gravure offset printing, for example.
  • the pixel electrodes 12 may be formed by screen printing, but the pixel electrodes 12 can be arranged more densely by gravure offset printing.
  • the pixel electrode 12 can be formed by a gravure offset printing method using a conductive ink using a conductive material such as silver (Ag), copper (Cu), or carbon.
  • a gravure offset printing method By the gravure offset printing method, a fine conductive pattern can be formed, and a high-definition electronic device with a high integration density can be formed.
  • the conductive ink can be pushed into the contact hole 11 penetrating to the drain electrode 6 at the same time as the formation of the pixel pattern by gravure offset printing, and the conduction between the drain electrode 6 and the pixel electrode 12 can be ensured with high reliability. it can.
  • a conductive via post may be formed at a position where the contact hole 11 is formed by using gravure offset printing or the like. It can also be formed by filling the formed contact hole 11 with conductive ink by inkjet.
  • these conductive inks can be modified into a conductive film having the required conductivity by a modification treatment such as oven heating firing, IR firing, xenon pulse light firing, and hydrogen plasma firing after forming a desired pattern. .
  • the PEN film 2 is attached to the surface of the glass substrate G.
  • This glass substrate G supports the PEN film 2 in the manufacturing process and prevents the deformation of the PEN film 2.
  • a film surface smoothing layer is formed, and then, as shown in FIG. 2B, a gate electrode 3 and a gate line (not shown) are formed on the PEN film 2 by the above-described reverse offset printing method.
  • the gate electrode 3 and the gate line can be miniaturized with high accuracy, and the layer thickness of the gate electrode 3 and the gate line is made uniform.
  • the gate electrode 3 and the gate line can be formed with high positional accuracy, and the gate electrode 3 and the gate line can be formed without being affected by the characteristics of the surface of the PEN film 2 with respect to the liquid.
  • a gate insulating film 4 is formed on the PEN film 2 on which the gate electrode 3 and the gate line are formed by a reverse offset printing method.
  • the layer thickness of the gate insulating film 4 can be made uniform, and the characteristics of the surface of the PEN film 2 and the gate electrode 3 etc. with respect to the liquid are affected.
  • the gate insulating film 4 can be formed without receiving.
  • a base metal layer 5a of the source electrode 5, a base metal layer 6a of the drain electrode 6, and a source line are formed on the gate insulating film 4 by a reverse offset printing method.
  • the base metal layer 5a of the source electrode 5, the base metal layer 6a of the drain electrode 6 and the source line are formed by the reverse offset printing method, whereby the base metal layer 5a of the source electrode 5 and the base metal layer of the drain electrode 6 are formed.
  • 6a and the source line can be miniaturized with high accuracy, and the base metal layer 5a of the source electrode 5, the base metal layer 6a of the drain electrode 6 and the source line can be formed with high positional accuracy.
  • the bank layer 7 is made liquid-repellent on the base metal layer 5a of the source electrode 5, the base metal layer 6a of the drain electrode 6, and the gate insulating film 4 on which the source lines are formed. It is formed by the reverse offset printing method using the bank layer forming ink. By forming the bank layer 7 by the reverse offset printing method in this manner, a bank layer forming patterning film having a uniform thickness can be formed, and a sufficient depth of the semiconductor opening 7a can be ensured. it can. Further, the semiconductor opening 7a and the through hole 7b can be arranged at accurate positions.
  • the bank layer 7 can be formed without being affected by the characteristics of the gate insulating film 4, the base metal layer 5a of the source electrode 5 and the surface of the base metal layer 6a of the drain electrode 6 with respect to the liquid. Compared with the case where it forms by (1), the bank layer 7 of the target height can be formed reliably.
  • the plating layer 5b and the plating layer 6b are formed by performing a plating process. Further, a self-assembled monolayer is formed on the surfaces of the formed plating layer 5b and plating layer 6b. By these steps, the source electrode 5 and the drain electrode 6 are formed.
  • the plating layer 5b, the plating layer 6b, and the self-assembled monomolecular film the matching between the source electrode 5 and the drain electrode 6 and the semiconductor layer 8 can be improved.
  • a semiconductor layer 8 is formed in the semiconductor opening 7a.
  • the semiconductor layer 8 is formed by ejecting an ink containing an organic semiconductor material to the semiconductor opening 7a formed in the bank layer 7 having liquid repellency by an ink jet method and then drying the ink.
  • the ink containing the organic semiconductor can be reliably disposed in the semiconductor opening 7a.
  • a protective film 9 that covers the semiconductor layer 8 and has a fluororesin is formed by a screen printing method.
  • a fluorine-based resin process damage to the semiconductor layer after the semiconductor formation is prevented, and intrusion of water or the like into the semiconductor layer 8 is suppressed. 8 can have a long life.
  • the intermediate layer 10 is formed on the protective film 9 and the bank layer 7 by the reverse offset printing method.
  • the intermediate layer 10 is formed by laminating the pattern film having the through-holes 10a on the bank layer 7 so as to cover the protective film 9, and then drying the pattern film. Further, the intermediate layer 10 having a uniform film thickness can be formed without being affected by the characteristics of the surface of the protective film 9 and the bank layer 7 with respect to the liquid. Further, since printing can be performed with extremely high printing position accuracy, the contact hole 11 can be reliably formed by arranging the through hole 10a at an accurate position.
  • the pixel electrode 12 is formed so as to partially fill the contact hole 11 by a gravure offset printing method. As a result, the pixel electrode 12 electrically connected to the drain electrode 6 is formed. Finally, the drive circuit board 1 is completed by peeling the PEN film 2 from the glass substrate G.
  • the accuracy of the bank layer 7 and the intermediate layer 10 and the like can be maintained at a high level without using a photolithography process and at the same level as in the photolithography process. it can. Therefore, the drive circuit board 1 having excellent electrical characteristics and reliability can be provided in a short time and at a low cost, and the industry can be activated.
  • FIG. 4 is a cross-sectional view schematically showing a part of the drive circuit board 1A, and is a view showing one TFT structure among a plurality of TFT structures provided.
  • a source electrode 5, a drain electrode 6, and a source line are formed on a PEN film 2.
  • a bank layer 7 is formed on the PEN film 2 on which the source electrode 5, the drain electrode 6 and the source line are formed.
  • a gate electrode 3 and a gate line are formed on the surface of the intermediate layer 10 (upper surface in FIG. 4).
  • a second intermediate layer 13 is further formed on the surface of the intermediate layer 10 on which the gate electrode 3 is formed, and a pixel electrode 12 is formed on the second intermediate layer 13.
  • the PEN film 2 is attached to the surface of the glass substrate G.
  • a base metal layer 5a of the source electrode 5, a base metal layer 6a of the drain electrode 6, and a source line (not shown) are formed on the PEN film 2 by a reverse offset printing method.
  • the base metal layer 5a of the source electrode 5, the base metal layer 6a of the drain electrode 6 and the source line are formed by the reverse offset printing method, whereby the base metal layer 5a of the source electrode 5 and the base metal layer of the drain electrode 6 are formed.
  • 6a and the source line can be miniaturized with high accuracy, and the base metal layer 5a of the source electrode 5, the base metal layer 6a of the drain electrode 6 and the source line can be formed with high positional accuracy.
  • a bank layer is formed on the PEN film 2 on which the source electrode 5, the drain electrode 6 and the source line are formed by a reverse offset printing method using a liquid-repellent bank layer forming ink. 7 is formed.
  • the bank layer 7 By thus forming the bank layer 7 by the reverse offset printing method, the PEN film 2, the base metal layer 5a of the source electrode 5, and the base metal layer 6a of the drain electrode 6 are not affected by the liquid characteristics.
  • Bank layer 7 can be formed.
  • the plating layer 5b and the plating layer 6b are formed by performing a plating process. Further, a self-assembled monolayer is formed on the surfaces of the formed plating layer 5b and plating layer 6b.
  • the semiconductor layer 8 is formed in the semiconductor opening 7a
  • the protective film 9 is formed as shown in FIG. 6B
  • the protective film 9 and the bank layer 7 are formed as shown in FIG. 6C.
  • the intermediate layer 10 is formed by the reverse offset printing method.
  • the second intermediate layer 13 having the gate electrode 3 and a gate line (not shown) formed on the intermediate layer 10 and further having a through hole 13 a communicating with the through hole 10 a of the intermediate layer 10. are formed by a reverse offset printing method.
  • the second intermediate layer 13 is formed by the reverse offset printing method, the second intermediate layer 13 is formed at an accurate position without being affected by the surface characteristics of the intermediate layer 10, the gate electrode 3, and the gate line. can do.
  • the contact hole 11 can be reliably formed by arranging the through hole 13a at an accurate position.
  • the pixel electrode 12 is formed by a gravure offset printing method. Finally, the PEN film 2 is peeled off from the glass substrate G to complete the drive circuit substrate 1A.
  • FIG. 7 is a cross-sectional view schematically showing a part of the drive circuit board 1B, and is a view showing one TFT structure among a plurality of TFT structures provided.
  • the source electrode 5 and the drain electrode 6 are not provided on the gate insulating film 4, and the source electrode 5, the drain electrode 6 and the source (not shown) are provided on the bank layer 7. A line is formed.
  • the source electrode 5 and the drain electrode 6 do not have the plating layer 5b and the plating layer 6b. That is, in the drive circuit board 1B, the source electrode 5 and the drain electrode 6 are formed only by the base metal layer 5a and the base metal layer 6a in the first embodiment.
  • the bank layer 7 does not have the through hole 7b. That is, in the drive circuit board 1 ⁇ / b> B, the contact hole 11 is configured only by the through hole 10 a of the intermediate layer 10.
  • the source electrode 5 and the drain electrode 6 are not formed on the gate insulating film 4, and therefore the metal layer is not exposed at the bottom of the semiconductor opening 7a. For this reason, in the present embodiment, only the through hole 10a of the intermediate layer 10 corresponds to the opening of the present embodiment.
  • an intermediate layer 10 is formed on the bank layer 7 on which the source electrode 5, the drain electrode 6, and a source line (not shown) are formed.
  • the PEN film 2 is attached to the surface of the glass substrate G.
  • the gate electrode 3 and a gate line are formed on the PEN film 2 by the above-described reverse offset printing method.
  • a gate insulating film 4 is formed on the PEN film 2 on which the gate electrode 3 and the gate line are formed by a reverse offset printing method.
  • the bank layer 7 is formed on the gate insulating film 4 by the reverse offset printing method using the bank layer forming ink having liquid repellency.
  • a bank layer forming patterning film having a uniform thickness can be formed, and a sufficient depth of the semiconductor opening 7a can be ensured. it can.
  • the semiconductor opening 7a and the through hole 7b can be arranged at accurate positions.
  • a semiconductor layer 8 is formed in the semiconductor opening 7a by an ink jet method.
  • the source electrode 5 and the drain electrode 6 are formed on the bank layer 7 so as to partially cover the semiconductor layer 8.
  • the source electrode 5 and the drain electrode 6 are formed by the reverse offset printing method, similarly to the base metal layer 5a of the source electrode 5 and the base metal layer 6a of the drain electrode 6 in the first embodiment.
  • the source electrode 5 and the drain electrode 6 can be miniaturized with high accuracy, and the source electrode 5 and the drain electrode 6 can be positioned. It can be formed with high accuracy.
  • the source lines are simultaneously formed together with the source electrode 5 and the drain electrode 6 by the reverse offset printing method.
  • a protective film 9 is formed.
  • an intermediate layer 10 is formed on the bank layer 7 on which the source electrode 5, the drain electrode 6 and the protective film 9 are formed.
  • the intermediate layer 10 is formed by a reverse offset printing method.
  • the intermediate layer 10 can be formed without being affected by the characteristics of the surface of the protective film 9, the bank layer 7, the source electrode 5 and the drain electrode 6 with respect to the liquid, and the intermediate layer 10 is formed by a photolithography process.
  • the intermediate layer 10 having a uniform film thickness can be reliably formed.
  • the contact hole 11 can be reliably formed by arranging the through hole 10a at an accurate position.
  • the pixel electrode 12 is formed so as to partially fill the contact hole 11 by a gravure offset printing method. As a result, the pixel electrode 12 electrically connected to the drain electrode 6 is formed. Finally, the PEN film 2 is peeled off from the glass substrate G, thereby completing the drive circuit substrate 1B.
  • FIG. 10 is a cross-sectional view schematically showing a part of the drive circuit substrate 1C, and is a view showing one TFT structure among a plurality of TFT structures provided.
  • the gate insulating film 4 in the drive circuit substrate 1B of the third embodiment is deleted, and further on the surface of the intermediate layer 10 on which the gate electrode 3 is formed.
  • Two intermediate layers 13 are formed, and pixel electrodes 12 are formed on the second intermediate layer 13.
  • the PEN film 2 is attached to the surface of the glass substrate G.
  • the bank layer 7 is formed on the PEN film 2 by a reverse offset printing method using a bank layer forming ink having liquid repellency.
  • a bank layer forming patterning film having a uniform thickness can be formed, and a sufficient depth of the semiconductor opening 7a can be ensured. it can. Further, the semiconductor opening 7a can be disposed at an accurate position.
  • the semiconductor layer 8 is formed in the semiconductor opening 7a by the ink jet method.
  • the source electrode 5 and the drain electrode 6 are formed on the bank layer 7 so as to partially cover the semiconductor layer 8.
  • the source electrode 5 and the drain electrode 6 are formed by the reverse offset printing method, similarly to the base metal layer 5a of the source electrode 5 and the base metal layer 6a of the drain electrode 6 in the first embodiment.
  • the source electrode 5 and the drain electrode 6 can be miniaturized with high accuracy, and the source electrode 5 and the drain electrode 6 can be positioned. It can be formed with high accuracy.
  • the source lines are simultaneously formed together with the source electrode 5 and the drain electrode 6 by the reverse offset printing method.
  • a protective film 9 is formed.
  • the intermediate layer 10 is formed on the bank layer 7 on which the source electrode 5, the drain electrode 6 and the protective film 9 are formed.
  • the intermediate layer 10 is formed by a reverse offset printing method.
  • the intermediate layer 10 can be formed without being affected by the characteristics of the surface of the protective film 9, the bank layer 7, the source electrode 5 and the drain electrode 6 with respect to the liquid, and the intermediate layer 10 is formed by a photolithography process.
  • the intermediate layer 10 having a uniform film thickness can be reliably formed.
  • the contact hole 11 can be reliably formed by arranging the through hole 10a at an accurate position.
  • the second intermediate layer 13 having the gate electrode 3 and a gate line (not shown) formed on the intermediate layer 10 and further having a through hole 13 a communicating with the through hole 10 a of the intermediate layer 10. are formed by a reverse offset printing method.
  • the second intermediate layer 13 is formed by the reverse offset printing method, the second intermediate layer 13 is formed at an accurate position without being affected by the surface characteristics of the intermediate layer 10, the gate electrode 3, and the gate line. can do.
  • the second intermediate layer 13 having a uniform film thickness can be reliably formed.
  • the contact hole 11 can be reliably formed by arranging the through hole 13a at an accurate position.
  • the pixel electrode 12 is formed by a gravure offset printing method. Finally, the PEN film 2 is peeled from the glass substrate G, whereby the drive circuit substrate 1C is completed.
  • a driving circuit having a complementary MOS structure in which a TFT structure 20 having a p-type semiconductor layer as the semiconductor layer 8 and a TFT structure 21 having an n-type semiconductor layer as the semiconductor layer 8 are connected.
  • the present invention can also be applied to a method for manufacturing the substrate 1D.
  • the source electrode 5 of the TFT structure 20 and the drain electrode 6 of the TFT structure 21 are connected by a connection layer 30 penetrating the bank layer 7.
  • the via hole for forming the connection layer 30 can be formed accurately by forming the bank layer 7 by the reverse offset printing method.
  • the structure 21 can be securely connected.
  • the TFT structure 20 and the TFT structure 21 are top gate top contact types, but the present invention is not limited to this. Similarly, the present invention can be applied to a method of manufacturing a current driving circuit in which semiconductor layers 8 of the same type are connected to each other. Moreover, in this modification, since the TFT structure 20 has a p-type semiconductor layer, the plating layer 5b and the plating layer 6b used in the TFT structure 20 have a material suitable for the above-described p-type semiconductor layer. Layer 5b1 and plating layer 6b1 are formed.
  • the TFT structure 21 has an n-type semiconductor layer
  • the plating layer 5b2 and the plating layer having materials suitable for the above-described n-type semiconductor layer are used as the plating layer 5b and the plating layer 6b used in the TFT structure 21. 6b2 is formed.
  • the present invention can also be applied to a method of manufacturing a drive circuit board 1E having a current drive circuit in which two TFT structures 22 and a TFT structure 23 are connected.
  • the gate electrode 3 of the TFT structure 22 is connected to the through hole 7c formed in the bank layer 7 and the through hole 10b formed in the intermediate layer 10. It is connected to the drain electrode 6 of the TFT structure 23 through the through hole 11a.
  • the TFT structure 22 and the TFT structure 23 are a top gate bottom contact type, but the present invention is not limited to this.
  • a lower gate electrode 3 a that is the gate electrode 3 disposed below the semiconductor layer 8 and an upper gate electrode 3 b that is the gate electrode 3 disposed above the semiconductor layer 8.
  • the present invention can also be applied to a method of manufacturing a drive circuit substrate 1F having a TFT structure.
  • the drive circuit substrate 1F includes both a gate insulating film that covers the lower gate electrode 3a and a second intermediate layer 13 that covers the upper gate electrode 3b.
  • the lower gate electrode 3a and the upper gate electrode 3b are electrically coupled at the portion of the extraction wiring in order to determine the potential.
  • the drive circuit board 1F having such a configuration has a so-called double gate structure, and can secure a large current value.
  • the electrode embedded type (having a structure in which the gate electrode 3, the source electrode 5, the drain electrode 6, and the wiring (not shown) associated therewith are embedded in the bank layer 7A or 7B.
  • the present invention can also be applied to a method of manufacturing a drive circuit board 1G having a (BGBC type) TFT structure.
  • a spin coating method an IJ method
  • a blade is formed on the concave portion of the liquid-repellent bank layer 7A formed in advance on the glass substrate G by a reverse offset printing method, a method of UV-curing or heat-curing the liquid-repellent insulating ink.
  • the gate electrode 3 is formed by embedding the conductive ink by a coating method, a dip coating method, a spray coating method, or the like.
  • the source electrode 5 and the drain electrode 6 are also formed by embedding conductive ink in the recesses of the bank layer 7B formed on the gate insulating film 4 in the same manner as described above.
  • the plating layers 5b and 6b are formed on the upper surface portions of the base metal layers 5a and 6a exposed at the semiconductor openings 7a, respectively.
  • the present invention is not limited to this, and a conductive via post may be formed in the contact hole 11, and conduction between the pixel electrode 12 and the drain electrode 6 may be ensured by the via post.
  • a via post is formed first at the position where the contact hole 11 is formed, and the bank layer 7 and the intermediate layer 10 are formed so as to surround the via post.
  • the present invention is not limited to this, and can be applied to all electronic device manufacturing methods having a base metal layer and an insulating layer formed thereon, and an opening is formed in the insulating layer. be able to.
  • the present invention can be applied to a method for manufacturing an electronic device in which a plurality of elements are interlayer-connected through contact holes and via holes.
  • Example 1 The drive circuit board for a liquid crystal panel having the top gate bottom contact type TFT structure shown in FIG. 4 was manufactured by applying this embodiment as follows.
  • a nano silver ink (RAGT28: manufactured by DIC Corporation) is used in a size of about 3 ⁇ 3 inches on a PEN film of about 10 cm ⁇ 10 cm pasted on a glass substrate with a tack film, and the channel length is 5 ⁇ m and the channel width is about 60 ⁇ m.
  • the base metal layers of the source electrode and the drain electrode and the source wiring were collectively formed by a reverse offset printing method so as to be 200 ppi with an electrode width of 5 ⁇ m, and baked at 150 ° C. for 1 hour to form a conductive pattern.
  • an insulating film ink for reverse offset printing having liquid repellency (RGI38 (liquid repellent): manufactured by DIC Corporation) is used, and a semiconductor opening (channel portion) and a drain electrode exposing a part of the base metal layer
  • a bank layer is formed by a reverse offset printing method so that a through hole serving as a through hole is formed thereon, and a liquid repellent bank layer is formed by performing heat treatment at 130 ° C. for 1 hour after 1000 mJ irradiation using a high pressure mercury lamp. Formed.
  • the water contact angle of the bank layer was about 102 °, and the contact angle of n-hexadecane was about 60 °.
  • a gold (Au) plating layer was formed on the conductive pattern exposed in the semiconductor opening by an electroless plating method.
  • a self-organized monomolecular film was formed on the surface of the plating layer by spin coating using 4 (trifluoromethyl) benzenethiol IPA 2 wt% solution.
  • the work functions of the surfaces of the source electrode and the drain electrode after the formation of the self-assembled monolayer were 5.8 eV.
  • a semiconductor ink dissolved in tetralin at a p-type low molecular organic semiconductor (4G-100: DIC Corporation (ionization potential ⁇ 5.7 eV)) at about 1 wt% is used for the opening for the semiconductor by an inkjet method.
  • a semiconductor layer was formed.
  • a fluorine-based resin (AF1600, 5% Galden HT230 solution) film was formed by screen printing so as to cover the semiconductor layer of the semiconductor opening, and dried at 150 ° C. for 20 minutes to form a protective film.
  • the reverse offset printing method covers the previously formed fluororesin protective layer and communicates with the through holes of the previously formed bank layer.
  • a pattern film having through holes to be formed was formed, and heated at 130 ° C. for 30 minutes to form an insulating intermediate layer having a thickness of about 300 nm.
  • a gate electrode and a gate wiring having a line width of about 5 ⁇ m were formed by a reverse offset printing method, and baked at 130 ° C. for 1 hour.
  • the reverse offset printing method is applied to the insulating film (second intermediate layer) having the through holes communicating with the previously formed through holes of the bank layer and the through holes of the intermediate layer. And heated at 130 ° C. for 40 minutes to form a second intermediate layer.
  • a gravure offset printing method (GOAGT93C: manufactured by DIC Corporation)
  • a pixel electrode was formed by pushing ink into the previously formed via hole so as to have an aperture ratio of about 90%. Note that the conductive pattern connected to the drain electrode of the pixel electrode secured the necessary conductivity by heat treatment at 120 ° for 20 minutes.
  • the transistor characteristics in the drive circuit substrate having the top gate bottom contact TFT structure formed as described above were evaluated.
  • the saturation mobility was about 4.8 cm 2 / Vs and the linear mobility was 4.2 cm 2 / Vs.
  • slope characteristic in the threshold region (SS) is about 0.3V / dec, on-off ratio showed transistor characteristics of about 108.
  • Example 2 The drive circuit board for a liquid crystal panel having the top gate bottom contact type TFT structure shown in FIG. 4 was manufactured by applying this embodiment as follows.
  • a channel length of 5 ⁇ m and a channel width of about 3 ⁇ 3 inches on a PEN film of about 6 inches ⁇ 6 inches pasted on a glass substrate using nano silver ink (RAGT28: manufactured by DIC Corporation).
  • the base metal layer of the source electrode and the drain electrode and the source wiring were collectively formed by a reverse offset printing method so as to be 200 ppi with an electrode width of about 60 ⁇ m and an electrode width of 5 ⁇ m, and baked at 150 ° C. for 1 hour to form a conductive pattern.
  • a gravure offset silver ink (GOAGT93C: manufactured by DIC Corporation) is used on the base metal layer of the drain electrode previously formed, and a via post having a diameter of about 40 ⁇ m and a height of about 3 ⁇ m is formed by gravure offset printing.
  • a conductive via post having predetermined conductivity was formed by baking at 120 ° C. for about 20 minutes.
  • an insulating film ink for reverse offset printing having liquid repellency (RGI38 (liquid repellent): manufactured by DIC Corporation) is used, and a semiconductor opening (channel portion) and a drain electrode exposing a part of the base metal layer
  • a bank layer is formed by a reverse offset printing method so that a through hole serving as a through hole is formed thereon, and a liquid repellent bank layer is formed by performing heat treatment at 130 ° C. for 1 hour after 1000 mJ irradiation using a high pressure mercury lamp. Formed.
  • the via layer formed previously was inserted into the through hole of the bank layer, and the bank layer was formed so that the tip of the via post protruded from the through hole.
  • the water contact angle of the bank layer was about 102 °
  • the contact angle of n-hexadecane was about 60 °.
  • a gold (Au) plating layer was formed on the conductive pattern exposed in the semiconductor opening by an electroless plating method.
  • a self-organized monomolecular film was formed on the surface of the plating layer by spin coating using 4 (trifluoromethyl) benzenethiol IPA 2 wt% solution.
  • the work functions of the surfaces of the source electrode and the drain electrode after the formation of the self-assembled monolayer were 5.8 eV.
  • a fluororesin (AF1600, 5% Galden HT230 solution) film is formed by screen printing so as to cover the semiconductor layer formed in the semiconductor opening, and a protective layer is formed by drying at 100 ° C. for 10 minutes. did.
  • the reverse offset printing method covers the previously formed fluororesin protective layer and communicates with the through holes of the previously formed bank layer.
  • a pattern film having through holes to be formed was formed, and heated at 130 ° C. for 30 minutes to form an insulating intermediate layer having a thickness of about 300 nm.
  • the pattern film was arranged so that the via post was inserted into the through hole of the pattern film, and an intermediate layer was formed.
  • a gate electrode and a gate wiring having a line width of about 5 ⁇ m were formed at the same time by a reverse offset printing method and fired at 130 ° C. for 1 hour.
  • an insulating film (second intermediate layer) having a through hole in the bank layer containing the via post electrode formed earlier and a through hole communicating with the through hole in the intermediate layer was formed by a reverse offset printing method and heated at 130 ° C. for 40 minutes to form a second intermediate layer.
  • a gravure offset printing method (GOAGT93C: manufactured by DIC Corporation)
  • a pixel electrode was formed by pushing ink into the previously formed via hole so as to have an aperture ratio of about 90%. Note that the conductive pattern connected to the drain electrode of the pixel electrode secured the necessary conductivity by heat treatment at 120 ° for 20 minutes.
  • the transistor characteristics in the drive circuit substrate having the TFT structure with the top gate / bottom contact formed as described above were evaluated.
  • the saturation mobility was about 5.2 cm 2 / Vs and the linear mobility was 5 cm 2 / Vs.
  • the transistor had a slope characteristic (SS) of about 0.3 V / dec and an on / off ratio of about 10 8 .

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Abstract

下地金属層と、前記下地金属層に積層される絶縁層とを有する電子デバイスの製造方法であって、前記下地金属層の一部を露出する開口部を有する形状にパターニングされたパターニング膜を前記下地金属層に積層させる反転オフセット印刷法により前記絶縁層を形成する。

Description

電子デバイスの製造方法
　本発明は、電子デバイスの製造方法に関する。
　従来から、シリコン半導体を用いた薄膜トランジスタ（ＴＦＴ）が広く利用されてきたが、近年、シリコン半導体に換えて有機半導体に代表される半導体溶液、いわゆる半導体インキを用いたＴＦＴ（有機ＴＦＴ）の研究及び開発が盛んに行われている。半導体インキによるＴＦＴは、半導体を印刷や塗布により形成することができ、フォトリソグラフィー工程を用いることなく製造することができる。このような有機ＴＦＴは、軽量、堅牢、フレキシブル、大画面化といった従来のシリコン半導体を用いたＴＦＴでは実現困難であった新たな付加価値を有し、電子デバイス産業にパラダイム変革をもたらす電子デバイスとして多くの産業分野より大きな期待がもたれている。
　例えば、特許文献１では、下地層の表面にバンク層（絶縁層）を形成し、このバンク層によって囲まれた領域に半導体材料を含むインクを塗布し、このインクを乾燥させることにより有機ＴＦＴを形成する製造方法が開示されている。また、特許文献２には、有機半導体と電極とのマッチングを向上させるために、電極の表面にめっき処理を施してめっき層を形成し、さらにめっき層の表面に自己組織単分子膜（ＳＡＭ膜）を形成する有機ＴＦＴの製造方法が開示されている。
日本国特許第４６０５３１９号公報 日本国特表２０１３－５３４７２６号公報
　近年においては、半導体インキによるＴＦＴの性能は飛躍的に向上し、アモルファスシリコンを用いたＴＦＴを凌駕する基本性能を有してきている。しかしながら、半導体インキを用い印刷・塗布法により形成するＴＦＴの普及を促進するためには、電気特性と信頼性とを少なくとも維持しつつ、製造工程をより簡略化し、製造時の作業性の向上と低価格化をさらに進める必要がある。特許文献１においては、バンク層をフォトリソグラフィー工程で形成しており、製造工程の簡素化が十分ではない。また、特許文献２においては、バンク層についての記載がなく、バンク層の形成を簡素化するための知見は開示及び示唆されていない。
　また、ここまでは、有機ＴＦＴの製造方法の簡素化の必要性について説明をしたが、電子デバイスの製造工程では有機ＴＦＴに限られず、工程の簡素化が常に要求されている。例えば、素子と素子とを接続するビアやＴＦＴと画素電極とを接続するためのスルーホール等は、一般的にフォトリソグラフィー工程によって貫通孔を有するようにパターニングされた絶縁層の上記貫通孔に、金属層を形成することによって作られている。これに対しては、フォトリソグラフィー工程を用いた場合と同程度の精度を維持しつつ、フォトリソグラフィー工程を用いないでビアやスルーホールを形成する方法が求められている。
　本発明は、上述する問題点に鑑みてなされたもので、電子デバイスの製造方法において、フォトリソグラフィー工程による絶縁膜のパターニング工程を削減し、かつ、絶縁膜のパターニングの精度を高い水準で維持する。
　本発明の第１態様は、下地金属層と、下地金属層に積層される絶縁層とを有する電子デバイスの製造方法であって、下地金属層の一部を露出する開口部を有する形状にパターニングされたパターニング膜を下地金属層に積層させる反転オフセット印刷法により絶縁層を形成する。
　本発明の第２態様は、上記第１態様に係る電子デバイスの製造方法において、開口部により露出された下地金属層の表面にめっき層を形成することが好ましい。
　本発明の第３態様は、上記第２態様に係る電子デバイスの製造方法において、めっき層の表面に自己組織単分子膜を形成することが好ましい。
　本発明の第４態様は、上記第１～第３態様のいずれか一態様に係る電子デバイスの製造方法において、絶縁層が撥液性を有していることが好ましい。
　本発明の第５態様は、上記第４態様に係る電子デバイスの製造方法において、絶縁層上に半導体材料を含むインクを塗布することが好ましい。
　本発明の第６態様は、上記第１～第５態様のいずれか一態様に係る電子デバイスの製造方法において、開口部に半導体層を形成し、半導体層を覆うと共にフッ素系樹脂を有する保護層を絶縁層に積層させて形成し、絶縁層の開口部と連通する連通開口部を有する形状にパターニングされた第２パターニング膜を保護層が覆われるように絶縁層に積層させて第２絶縁層を形成することが好ましい。
　本発明の第７態様は、上記第１～第６態様のいずれか一態様に係る電子デバイスの製造方法において、銀（Ａｇ）及び銅（Ｃｕ）の少なくともいずれかを含む導電インクを有する導電パターニング膜を基板上に積層させる反転オフセット印刷により下地金属層を形成することが好ましい。
　上記本発明の態様によれば、反転オフセット印刷法によりパターニング膜を下地金属層に積層させることにより下地金属層の上に絶縁層を形成する。反転オフセット印刷法では、ブランケットの表面にベタ塗りされたインクを流動性がない半乾燥状態でパターニングし、このパターニング膜を下地金属層上に極めて低い印圧で転写する。このような、反転オフセット印刷法によれば、インクが流動性のない状態でパターニング及び基体への転写を行うため、表面平滑性に優れ、パターンエッジがシャープでかつフォトリソグラフィー工程によるエッチングパターンと同等の微細なパターニングを行うことができる。さらに、流動性のないパターニング膜を極めて低い印圧でブランケットの変形を無視できる状態で基体に転写することから、パターンの歪みがなくかつ下地金属層に対するパターニング膜のアライメント精度を高くすることができる。したがって、本発明によれば、フォトリソグラフィー工程を行うことなく、フォトリソグラフィー工程を用いた場合と同程度の精度で絶縁層を形成することができる。よって、本発明によれば、電子デバイスの製造方法において、フォトリソグラフィー工程による絶縁膜のパターニング工程を削減し、かつ、絶縁膜のパターニングの精度を高い水準で維持することができる。
本発明の第１実施形態における駆動回路基板の一部を模式的に示す断面図である。 本発明の第１実施形態における駆動回路基板の製造方法を説明する工程図である。 本発明の第１実施形態における駆動回路基板の製造方法を説明する工程図である。 本発明の第１実施形態における駆動回路基板の製造方法を説明する工程図である。 本発明の第１実施形態における駆動回路基板の製造方法を説明する工程図である。 本発明の第１実施形態における駆動回路基板の製造方法を説明する工程図である。 本発明の第１実施形態における駆動回路基板の製造方法を説明する工程図である。 本発明の第１実施形態における駆動回路基板の製造方法を説明する工程図である。 本発明の第１実施形態における駆動回路基板の製造方法を説明する工程図である。 本発明の第１実施形態における駆動回路基板の製造方法を説明する工程図である。 本発明の第２実施形態における駆動回路基板の一部を模式的に示す断面図である。 本発明の第２実施形態における駆動回路基板の製造方法を説明する工程図である。 本発明の第２実施形態における駆動回路基板の製造方法を説明する工程図である。 本発明の第２実施形態における駆動回路基板の製造方法を説明する工程図である。 本発明の第２実施形態における駆動回路基板の製造方法を説明する工程図である。 本発明の第２実施形態における駆動回路基板の製造方法を説明する工程図である。 本発明の第２実施形態における駆動回路基板の製造方法を説明する工程図である。 本発明の第２実施形態における駆動回路基板の製造方法を説明する工程図である。 本発明の第２実施形態における駆動回路基板の製造方法を説明する工程図である。 本発明の第３実施形態における駆動回路基板の一部を模式的に示す断面図である。 本発明の第３実施形態における駆動回路基板の製造方法を説明するための工程図である。 本発明の第３実施形態における駆動回路基板の製造方法を説明するための工程図である。 本発明の第３実施形態における駆動回路基板の製造方法を説明するための工程図である。 本発明の第３実施形態における駆動回路基板の製造方法を説明するための工程図である。 本発明の第３実施形態における駆動回路基板の製造方法を説明する工程図である。 本発明の第３実施形態における駆動回路基板の製造方法を説明する工程図である。 本発明の第３実施形態における駆動回路基板の製造方法を説明する工程図である。 本発明の第３実施形態における駆動回路基板の製造方法を説明する工程図である。 本発明の第４実施形態における駆動回路基板の一部を模式的に示す断面図である。 本発明の第４実施形態における駆動回路基板の製造方法を説明する工程図である。 本発明の第４実施形態における駆動回路基板の製造方法を説明する工程図である。 本発明の第４実施形態における駆動回路基板の製造方法を説明する工程図である。 本発明の第４実施形態における駆動回路基板の製造方法を説明する工程図である。 本発明の第４実施形態における駆動回路基板の製造方法を説明する工程図である。 本発明の第４実施形態における駆動回路基板の製造方法を説明する工程図である。 本発明の第４実施形態における駆動回路基板の製造方法を説明する工程図である。 本発明の変形例における駆動回路基板の一部を模式的に示す断面図である。 本発明の変形例である２つのＴＦＴが接続された駆動回路基板の一部を模式的に示す断面図である。 本発明の変形例である２つのゲート電極を有するＴＦＴを備える駆動回路基板の一部を模式的に示す断面図である。 本発明の変形例であるＢＧＢＣ型ＴＦＴを備える駆動回路基板の一部を模式的に示す断面図である。
　以下、図面を参照して、本発明に係る電子デバイスの製造方法の一実施形態について説明する。なお、以下の図面においては、各部材を認識可能な大きさとするために、各部材の縮尺を適宜変更している。
第１実施形態
　以下、本発明の第１実施形態について説明する。本第１実施形態においては、本発明を液晶ディスプレイ及び電気泳動ディスプレイの駆動回路基板１（電子デバイス）の製造方法に適用した例について説明する。なお、本実施形態の電子デバイスの製造方法は、本実施形態の駆動回路基板１の製造方法にのみ適用されるものではなく、他の電子デバイス（例えば、ＴＦＴ構造を有するセンサや、ＥＬ（Electro Luminescence）ディスプレイ、インバーター、メモリ等の複数の素子同士を層間接続する回路を有する電子デバイス）の製造方法に適用することも可能である。これに加え、本実施形態の撥液性を有するバンク層の形成はＥＬの発光素子のパターン化にも有益に適用できる。
　本実施形態において、駆動回路基板１は、画素ごとに設けられることによりアレイ状に配列された複数のボトムゲートボトムコンタクト型の有機ＴＦＴ構造を有している。図１は、駆動回路基板１の一部を模式的に示す断面図であり、複数備えられるＴＦＴ構造のうちの１つのＴＦＴ構造を示す図である。この図に示すように、駆動回路基板１は、ＰＥＮ（ポリエチレンナフタレート）フィルム２と、ゲート電極３と、ゲート絶縁膜４と、ソース電極５と、ドレイン電極６と、バンク層７（絶縁層）と、半導体層８と、保護膜９と、中間層１０（第２絶縁層）と、コンタクトホール１１と、画素電極１２とを備えている。なお、駆動回路基板１の設置姿勢については特に限定されるものではないが、以下の説明においては、説明の便宜上、ＰＥＮフィルム２側（すなわち図１の下側）を下部、画素電極１２側（すなわち図１の上側）を上部とする。
　ＰＥＮフィルム２は、ゲート電極３、ゲート絶縁膜４、ソース電極５、ドレイン電極６、バンク層７（絶縁層）、半導体層８、保護膜９（保護層）、中間層１０及び画素電極１２を直接的あるいは間接的に支持する支持基体である。ＰＥＮフィルム２は、可撓性を有している。このため、ＰＥＮフィルム２を上記支持基体として用いることにより、駆動回路基板１にフレキシブル性を付与し、次世代フレキシブルトランジスタに対応することが可能となる。
　なお、ＰＥＮフィルム２に換えて、他の支持基体を用いることも可能である。例えば、セルロースナノファイバーを適用した表面平滑紙、ガラス織布エポキシ積層板、ガラス不織布エポキシ積層板、紙エポキシ積層板、紙フェノール積層板、ガラス織布ポリイミド積層板等のガラス繊維強化プラスチック、ポリイミド、ポリエチレンテレフタレート、ポリカーボネート等のプラスチックフィルム、絶縁体で被覆された銅、アルミニウム、ステンレス、鉄等の金属板または箔、超薄膜ガラス、アルミナ、ジルコニア、シリカ等を用いることもできる。ポリエチレンテレフタレート、ポリカーボネート等の柔軟性を有するプラスチック素材を用いた場合にも、ＰＥＮフィルム２を用いた場合と同様に、次世代フレキシブルトランジスタに対応することが可能となる。なお、これら支持基体表面に表面円滑性の向上や支持基体状に形成される電極等の機能層との密着性の向上を目的として、樹脂等による下地層を形成するようにしても良い。
　ゲート電極３は、ＰＥＮフィルム２上に形成されている。このゲート電極３は、銀（Ａｇ）や銅（Ｃｕ）等の金属により形成されており、不図示のゲート線と接続されている。このゲート電極３には、不図示のゲート線を通じて、行選択用の信号電圧が印加される。例えば、このゲート電極３は、他の画素に対して設けられたＴＦＴ構造のゲート電極３と、不図示のゲート線と共に、反転オフセット印刷法により一括形成される。この反転オフセット印刷法では、まずシリコーンゴム等を有するロール状のブランケットの表面に均一なインクの薄膜を形成し、インクの溶剤を適度に蒸発させることによりインクを半乾燥で流動性がない状態とする。次いで、凸版（抜き版）をインクの薄膜に軽く押し当て、不要なインクパターンを取り除くことでブランケット状にパターニングされた機能性薄膜（パターニング膜）を形成し、ブランケットを転写対象に軽く押し当ててパターニング膜を完全転写する。さらに、必要に応じオーブン熱風加熱焼成、ＩＲ焼成、キセノンパルス光焼成等を施しパターニング膜を導電性機能膜へと改質する。なお、ロール状のブランケットと平板状の抜き版との組み合わせの他、ロール状のブランケットとロール状の抜き版との組み合わせ、平板状のブランケットとロール状の抜き板との組み合わせを用いることが可能である。
　例えば、本実施形態では、ナノ銀やナノ銅を含む導電性インクの薄膜をブランケットの表面に均一な膜厚で形成し、導電性インクを半乾燥させて流動性のない状態とする。次いで、ゲート電極３及びゲート線の形成領域以外の領域が凸とされた凸版を導電性インクの薄膜に軽く押し当て、ゲート電極３及びゲート線の形成領域以外の領域の導電性インクパターンを取り除くことで、ゲート電極３及びゲート線の形状にパターニングされた導電パターニング膜を形成する。さらに、ブランケットをＰＥＮフィルム２に軽く押し当てて導電パターニング膜をＰＥＮフィルム２に転写し、その後、オーブン加熱焼成、ＩＲ焼成、キセノンパルス光焼成及び水素プラズマ焼成等の改質処理により要求される導電性を持ったゲート電極３及びゲート線を一括形成する。
　このような反転オフセット印刷法を用いることにより、インクに流動性がない状態でパターニング及びブランケットに形成されたパターンを基体状に完全転写することができるため、フォトリソグラフィー工程によるエッチング製膜に匹敵する、微細でかつラインエッジがシャープな高品質な画線特性を有するパターニング膜を形成することができる。さらに、反転オフセット印刷法によれば、パターニング膜の表面にブランケットの表面平滑性が反映されるため、パターニング膜の表面平滑性の優れ、均一な膜厚のパターニング膜を形成することができる。このような均一な膜厚のパターニング膜が転写されるため、反転オフセット印刷法によれば、最終的に得られるパターニング層の膜厚を均一にすることができる。さらに、反転オフセット印刷法によれば、パターニングプロセス及び転写プロセスが軽い力での押し当てにより行われるため、ブランケットの変形等に起因する印刷位置ずれを実質的に無視できる程度に小さく抑えることができる。このため、反転オフセット印刷法によれば、極めて高いアライメント精度にてパターニング膜を転写対象に転写することができる。さらに、反転オフセット印刷法によれば、インクが半乾燥されて流動性がない状態のパターニング膜として転写対象に転写される。このため、反転オフセット印刷法によれば、転写対象の表面の液体に対する特性（すなわち撥液性及び親液性）に影響を受けずにパターニング層を形成することができる。
　したがって、ゲート電極３及びゲート線を反転オフセット印刷法により形成することによって、ゲート電極３及びゲート線を高い精度で微細化することができ、ゲート電極３及びゲート線の層厚を均一にすることができ、ゲート電極３及びゲート線を位置精度高く形成することができ、ＰＥＮフィルム２の表面の液体に対する特性に影響を受けずにゲート電極３及びゲート線を形成することができる。
　また、上述の導電性インクとしては、反転オフセット印刷法に適した性能を有しているものを用いる。すなわち、導電性インクとして、ブランケット上に無欠陥の均一な薄膜を形成できる優れた濡れ性を有し、抜き版パターンを正確に反映する優れたインク転写性を有し、シャープなラインエッジを形成する優れたインク膜の切れ性を有し、パターニング膜を軽い力での押し当てにより転写対象に転写可能とするパターニング膜転写性を有しているものを選択する。このような導電性インクとしては、例えば、日本国特許第４３７５４９９号公報に開示されたものを好適に用いることができる。
　なお、ゲート電極３及びゲート線の形成方法としては、反転オフセット印刷法に限定されるものではない。例えば、フレキソ印刷、グラビア印刷、グラビアオフセット印刷、水無しグラビアオフセット印刷、スクリーン印刷等の各種有版印刷、インクジェット法、親撥パターンを適用したディッピング法やスリットダイコート塗工法によってゲート電極３及びゲート線を形成することも可能である。また、製造工程の複雑化を招くことから好ましくはないものの、フォトリソグラフィー工程によりゲート電極３及びゲート線を形成することも可能である。
　ゲート絶縁膜４は、ゲート電極３を覆うようにＰＥＮフィルム２の表面（上部の面）に積層されている。なお、ゲート絶縁膜４は、不図示のゲート線もゲート絶縁膜４と同様に覆っている。このゲート絶縁膜４は、ゲート電極３とソース電極５及びドレイン電極６との間に配置されており、ゲート電極３とソース電極５及びドレイン電極６との短絡を防止する。例えば、このゲート絶縁膜４は、反転オフセット印刷法によって形成される。ゲート絶縁膜４は、ＰＥＭフィルム２の表面の全域に形成されるため、ブランケットの表面に形成されたインクの薄膜をパターニングすることなくＰＥＭフィルム２上に転写することにより形成される。例えば、本実施形態では、絶縁膜形成用インクの薄膜をブランケットの表面に均一な膜厚で形成し、絶縁膜形成用インクを半乾燥させて流動性のない状態とすることでベタ膜を形成する。次いで、このベタ膜をパターニングすることなく、ブランケットをゲート電極３が形成されたＰＥＮフィルム２の表面に軽く押し当ててベタ膜をＰＥＮフィルム２に転写し、その後、焼成して乾燥させることによりゲート絶縁膜４を形成する。
　このような反転オフセット印刷法を用いることにより、上述のように、ベタ膜の表面にブランケットの表面平滑性が反映されるため、均一な膜厚のベタ膜を形成することができる。したがって、本実施形態にて、ゲート絶縁膜４を反転オフセット印刷法により形成することによって、ゲート絶縁膜４の層厚を均一にすることができる。なお、図１では、模式図であることから、ゲート電極３の上部の領域においてゲート絶縁膜４が他の領域と比較して薄く描かれている。実際には、下地の凹凸に倣い、ゲート絶縁膜４は、ゲート電極３の上部の領域において上方に盛り上がる。このため、ゲート電極３の上部の領域であっても、ゲート絶縁膜４の膜厚が十分に確保され、ゲート電極３とソース電極５及びドレイン電極６との短絡をより確実に防止することが可能となる。また、反転オフセット印刷法を用いることにより、上述のように、インクが半乾燥されて流動性がない状態のベタ膜が転写される。したがって、本実施形態にて、ゲート絶縁膜４を反転オフセット印刷法により形成することによって、ＰＥＮフィルム２の表面の液体に対する特性に影響を受けずにゲート絶縁膜４を形成することができる。
　なお、本実施形態においては、ゲート絶縁膜４をＰＥＮフィルム２の全面に形成しているが、ゲート絶縁膜４をパターニングして形成するようにしても良い。上述のように、反転オフセット印刷法によれば、表面平滑性に優れ、膜厚の均一性に優れたパターニング膜を形成することができ、さらにブランケットの変形等に起因する印刷位置ずれを実質的に無視できる程度に小さく抑えることができる。したがって、反転オフセット印刷法を用いることによって、必要に応じて、ゲート絶縁膜４をパターニングすることができる。例えば、ゲート電極３やゲート線の形成領域のみに合わせて局所的にゲート絶縁膜４を形成することにより、ゲート電極３やゲート線の形成領域以外の領域における駆動回路基板１の厚みを抑えることが可能となる。
　また、上述の絶縁膜形成用インクとしては、反転オフセット印刷法に適した性能を有しているものを用いる。すなわち、絶縁膜形成用インクとして、少なくとも、ブランケット上に無欠陥の均一な薄膜を形成できる優れた濡れ性を有し、パターニング膜を軽い力での押し当てにより転写対象に転写可能とするパターニング膜転写性を有しているものを選択する。さらに、ゲート絶縁膜４のパターニングを行う場合には、絶縁膜形成用インクとして、上記性能に加えて、抜き版のパターンを正確に反映する優れたインクの切れ性、転写性を有しているものを選択する。このような絶縁膜形成用インクとしては、例えば、日本国特開２０１０－２６５４２３号公報、日本国特許第４６２６８３７号公報に開示されたものを好適に用いることができる。
　なお、ゲート絶縁膜４の形成方法としては、反転オフセット印刷法に限定されるものではない。例えば、ダイコート法、スピンコート法、インクジェット法、スパッタ法、真空蒸着法、ＣＶＤ（Chemical Vapor Deposition）法等を用いることも可能である。
　ソース電極５は、ゲート絶縁膜４上であって、一部の領域（図１においては右部の領域）がゲート電極３の上方に位置するように配置されている。このソース電極５は、不図示のソース線と接続されている。このソース電極５には、不図示のソース線を通じて、画像信号が供給される。このようなソース電極５は、本実施形態において、ベース金属層５ａ（下地金属層）と、めっき層５ｂとを有している。ベース金属層５ａは、ソース線と同様に銀（Ａｇ）や銅（Ｃｕ）を有する金属層であり、ゲート電極３の上方からソース線に至るまでの領域に形成されている。めっき層５ｂは、ベース金属層５ａ上であって、上方から見て、バンク層７の後述する半導体用開口部７ａに露出する領域（ゲート電極３に掛かる領域）に形成されている。
　めっき層５ｂは、半導体層８との接触領域に形成されており、ソース電極５の半導体層８との接触面の相性を向上させることによるトランジスタの性能向上を目的として形成される。半導体層と接触する電極上へめっき層を形成することにより、表面平滑性を向上させることができる。また、めっき層５ｂの形成材料として、半導体層８の仕事関数若しくはイオン化ポテンシャルにマッチングした金属を選択することにより、ソース電極５と半導体層８との相性を向上させることができる。さらに、めっき層５ｂを形成することにより、必要に応じてソース電極５の表面の仕事関数と半導体層８の仕事関数若しくはイオン化ポテンシャルのマッチングのために形成され、電極表面処理に用いる自己組織化単分子膜（ＳＡＭ）の均一な形成を実現することが可能となる。ここで、半導体層８がｐ型半導体層である場合には、ソース電極５の表面の仕事関数がｐ型半導体層のイオン化ポテンシャルの値と同等若しくはこれより深くなるように、めっき層５ｂの形成材料が好適に選択される。なお、「ソース電極５の仕事関数がｐ型半導体層のイオン化ポテンシャルの値と同等若しくはこれより深くなる」とは、光電分光装置で測定したソース電極５表面の仕事関数と半導体層８のイオン化ポテンシャルとの差（金属－半導体）が、例えば－０．６ｅＶ～２ｅＶの範囲に収まることを意味する。さらに、ソース電極５表面の仕事関数と半導体層８のイオン化ポテンシャルとの差は、－０．３ｅＶ～２ｅＶであることが好ましく、０ｅＶ～２ｅＶであるとより好ましい。
　例えば、半導体層８がｐ型半導体層である場合には、めっき層５ｂの形成材料としては、銀（Ａｇ）、銅（Ｃｕ）、金（Ａｕ）、ニッケル（Ｎｉ）、プラチナ（Ｐｔ）、パラジウム（Ｐｄ）、コバルト（Ｃｏ）、ロジウム（Ｒｈ）、レニウム（Ｒｅ）あるいはイリジウム（Ｉｒ）、または、これら金属を含む各種合金を用いることができる。また、このようなめっき層５ｂは、金（Ａｕ）、ニッケル（Ｎｉ）あるいはプラチナ（Ｐｔ）等の高価な金属が形成材料として好適に用いられるが、本実施形態においては、ソース電極５の半導体層８との接触面のみにめっき層５ｂが形成されることから、形成材料の使用量を最小限に抑えることができる。このため、最小限の製造コストの上昇で、ＴＦＴの電気特性を大きく向上させることができる。また、例えば、ソース電極５のベース金属層５ａが銅（Ｃｕ）を有する場合には、銀（Ａｇ）によりめっき層５ｂを形成しても良い。また、半導体層８とのマッチングを向上させるためにめっき層５ｂ上にさらにＳＡＭ処理を行う場合、めっき層５ｂを形成する金属としては、大気中で実質的に金属表面酸化皮膜が形成されないことから、各種ＳＡＭ材料による表面修飾反応が容易で且つ均一な表面処理が可能な金（Ａｕ）が特に好ましい。
　また、例えば、半導体層８がｎ型半導体層である場合には、ソース電極５の表面の仕事関数がｎ型半導体層の仕事関数若しくはイオン化ポテンシャルと同等若しくはこれより浅くなるように、めっき層５ｂの形成材料が選択される。ここで、「ソース電極５の表面の仕事関数がｎ型半導体層の仕事関数若しくはイオン化ポテンシャルと同等若しくはこれより浅くなる」とは、光電分光装置で測定したソース電極５表面の仕事関数と半導体層８の仕事関数若しくはイオン化ポテンシャルとの差（金属－半導体）が、例えば－２ｅＶ～０．２ｅＶの範囲に収まることを意味する。さらに、ソース電極５表面の仕事関数と半導体層８の仕事関数若しくはイオン化ポテンシャルとの差は、－２ｅＶ～０ｅＶであることが好ましく、－２ｅＶ～－０．１ｅＶであるとより好ましい。
　例えば、半導体層８がｎ型半導体層である場合には、めっき層５ｂの形成材料としては、銅（Ｃｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）、亜鉛（Ｚｎ）、スズ（Ｓｎ）、チタン（Ｔｉ）、カドニウム（Ｃｄ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、インジウム（Ｉｎ）あるいはアルミニウム（Ａｌ）、または、これら金属を含む各種合金を用いることができる。
　ドレイン電極６は、ゲート絶縁膜４上であって、一部の領域（図１においては左部の領域）がゲート電極３の上方に位置するように配置されている。また、ドレイン電極６は、コンタクトホール１１の下端に到達する広さで形成されている。このドレイン電極６は、コンタクトホール１１を通じて、画素電極１２と接続されており、画素電極１２に画像信号を伝達する。このようなドレイン電極６は、ベース金属層６ａ（下地金属層）と、めっき層６ｂとを有している。ベース金属層６ａは、ソース線と同様に銀（Ａｇ）や銅（Ｃｕ）を有する金属層であり、ゲート電極３の上方からコンタクトホール１１の下端に至るまでの領域に形成されている。めっき層６ｂは、ベース金属層６ａ上であって、ドレイン電極６の半導体層８との接触面に形成される。換言すれば、めっき層６ｂは、ベース金属層６ａの、上方から見てバンク層７の後述する半導体用開口部７ａに露出する領域（すなわち、断面図では、ゲート電極３に掛かる領域）に形成されている。また、めっき層６ｂは、上方から見て、コンタクトホール１１に露出する領域にも形成されている。なお、コンタクトホール１１に露出する領域に形成されためっき層６ｂは形成しなくとも良い。
　ドレイン電極６のめっき層６ｂも、ソース電極５のめっき層５ｂと同様に、例えば、半導体層８がｐ型半導体層である場合には、ソース電極５の表面の仕事関数がｐ型半導体層のイオン化ポテンシャルの値と同等若しくはこれより深くなるように、めっき層５ｂの形成材料が好適に選択される。例えば、半導体層８がｐ型半導体層である場合には、めっき層６ｂの形成材料としては、銀（Ａｇ）、銅（Ｃｕ）、金（Ａｕ）、ニッケル（Ｎｉ）、プラチナ（Ｐｔ）、パラジウム（Ｐｄ）、コバルト（Ｃｏ）、ロジウム（Ｒｈ）、レニウム（Ｒｅ）あるいはイリジウム（Ｉｒ）、または、これら金属を含む各種合金を用いることができる。このめっき層６ｂの形成材料としては、金（Ａｕ）、ニッケル（Ｎｉ）あるいはプラチナ（Ｐｔ）等の高価な金属が形成材料としてさらに好適に用いられるが、本実施形態においては、主としてドレイン電極６の半導体層８との接触面に対して局所的にめっき層６ｂが形成されるため、めっき層６ｂの形成材料の使用量を最小限に抑えることができ、最小限の製造コストの上昇で、ＴＦＴの電気特性を大きく向上させることができる。また、例えば、ドレイン電極６のベース金属層６ａが銅を有する場合には、銀（Ａｇ）によりめっき層６ｂを形成しても良い。また、半導体層８とのマッチングを向上させるためにめっき層６ｂ上にさらにＳＡＭ処理を行う場合、めっき層６ｂを形成する金属としては金（Ａｕ）が特に好ましい。
　また、ソース電極５のベース金属層５ａ及びドレイン電極６のベース金属層６ａは、他の画素に対して設けられたＴＦＴ構造のソース電極５のベース金属層５ａ及びドレイン電極６のベース金属層６ａと、不図示のソース線と共に、反転オフセット印刷法により一括形成される。例えば、本実施形態では、ナノ銀やナノ銅を含む導電性インクの薄膜をブランケットの表面に均一な膜厚で形成し、導電性インクを半乾燥させて流動性のない状態とする。次いで、ソース電極５のベース金属層５ａ、ドレイン電極６のベース金属層６ａ及びソース線の形成領域以外の領域が凸とされた凸版を導電性インクの薄膜に軽く押し当て、ソース電極５のベース金属層５ａ、ドレイン電極６のベース金属層６ａ及びソース線の形成領域以外の領域の導電性インクパターンを取り除くことで、ソース電極５のベース金属層５ａ、ドレイン電極６のベース金属層６ａ及びソース線の形状にパターニングされた導電パターニング膜を形成する。さらに、ブランケットをゲート絶縁膜４が形成されたＰＥＮフィルム２に軽く押し当てて導電パターニング膜をゲート絶縁膜４上に転写し、その後、オーブン加熱焼成、ＩＲ焼成、キセノンパルス光焼成、水素プラズマ焼成等の改質処理により要求される導電性を有するソース電極５のベース金属層５ａ、ドレイン電極６のベース金属層６ａ及びソース線を一括形成する。
　このように、ソース電極５のベース金属層５ａ、ドレイン電極６のベース金属層６ａ及びソース線を反転オフセット印刷法により形成することによって、ソース電極５のベース金属層５ａ、ドレイン電極６のベース金属層６ａ及びソース線を高い精度で微細化することができる。また、ソース電極５のベース金属層５ａ、ドレイン電極６のベース金属層６ａ及びソース線の層厚を均一にすることができる。また、ソース電極５のベース金属層５ａ、ドレイン電極６のベース金属層６ａ及びソース線を位置精度高く形成することができ。また、ゲート絶縁膜４の表面の液体に対する特性に影響を受けずにソース電極５のベース金属層５ａ、ドレイン電極６のベース金属層６ａ及びソース線を形成することができる。このため、例えば、ゲート絶縁膜４が表面の液体に対する特性がＰＥＮフィルム２と異なり、かつ、ゲート絶縁膜４をパターニングした場合であっても、ソース電極５のベース金属層５ａ、ドレイン電極６のベース金属層６ａ及びソース線を好適に形成することが可能となる。さらに、ソース電極５のベース金属層５ａ上にめっき層５ｂを形成し、ドレイン電極６のベース金属層６ａ上にめっき層６ｂを形成することにより、必要とされる部分のみに微細なめっきパターン層を形成することができる。
　また、ソース電極５のベース金属層５ａ、ドレイン電極６のベース金属層６ａ及びソース線を形成するための導電性インクとしては、反転オフセット印刷法に適した性能を有しているものを用いる。すなわち、導電性インクとして、ブランケット上に無欠陥の均一な薄膜を形成できる優れた濡れ性を有し、抜き版パターンを正確に反映する優れたインク転写性を有し、シャープなラインエッジを形成する優れたインク膜の切れ性を有し、パターニング膜を軽い力での押し当てにより転写対象に転写可能とするパターニング膜転写性を有しているものを選択する。このような導電性インクとしては、例えば、ゲート電極３及びゲート線を形成する導電性インクと同様に、日本国特許第４３７５４９９号公報に開示されたものを好適に用いることができる。ただし、ソース電極５のベース金属層５ａ、ドレイン電極６のベース金属層６ａ及びソース線を形成するための導電性インクと、ゲート電極３及びゲート線を形成する導電性インクとを必ずしも同じものを用いる必要はない。
　また、ソース電極５のベース金属層５ａ、ドレイン電極６のベース金属層６ａ及びソース線の形成方法としては、反転オフセット印刷法に限定されるものではない。例えば、グラビア印刷、フレキソ印刷、グラビアオフセット印刷、水無しグラビア印刷、スクリーン印刷、インクジェット印刷法のほか撥液パターンを利用した、スリットダイコート法、スピナーコート法等によってソース電極５のベース金属層５ａ、ドレイン電極６のベース金属層６ａ及びソース線を形成することも可能である。また、製造工程の複雑化を招くことから好ましくはないものの、フォトリソグラフィー工程によりソース電極５のベース金属層５ａ、ドレイン電極６のベース金属層６ａ及びソース線を形成することも可能である。
　ソース電極５のめっき層５ｂ及びドレイン電極のめっき層６ｂは、電解めっきや無電解めっきにより形成することができる。ただし、めっき層５ｂ及びめっき層６ｂを形成する時点において、ソース電極５のベース金属層５ａ及びドレイン電極６のベース金属層６ａを電気的に導通させることは困難である場合には、無電解めっきによりめっき層５ｂ及びめっき層６ｂを形成することが好ましい。
　なお、めっき層５ｂ及びめっき層６ｂに換えて、真空蒸着やスパッタ法によって、導電性の堆積層を形成するようにしても良い。このような場合には、半導体層８としてｐ型半導体を用いる場合には、例えば、仕事関数が大きな酸化インジウムスズ（ＩＴＯ）の堆積層をベース金属層５ａ及びベース金属層６ａの表面に形成することができる。また、半導体層８としてｎ型半導体を用いる場合には、例えば、仕事関数が小さなカルシウム（Ｃａ）の堆積層をベース金属層５ａ及びベース金属層６ａの表面に形成することができる。
　また、未めっきのソース電極５のベース金属層５ａ及びドレイン電極６のベース金属層６ａ、またはめっき層５ｂ及びめっき層６ｂの表面には、必要に応じて、有機化合物の自己組織化単分子膜（ＳＡＭ）を形成するようにしても良い。めっき層５ｂ及びめっき層６ｂの表面へのＳＡＭ処理は、金属表面の酸化、コンタミ発生の抑制が容易であり、金属表面の清浄性が担保でき、ＳＡＭによる表面処理が欠陥なくかつ均一に行えることから、実施することがより好ましい。なお、ＳＡＭ処理を行う場合のめっき層５ｂ及びめっき層６ｂの形成材料については特に制限はなく、例えば、銀（Ａｇ）、銅（Ｃｕ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）あるいは金（Ａｕ）等が好適に用いられる。特に金（Ａｕ）は外部環境による表面酸化の懸念がなく、好適に使用できる。
　例えば、半導体層８がｐ型半導体を有する場合には、トランジスタの性能向上を目的として、半導体層８と接触するソース電極５及びドレイン電極６の表面の仕事関数を深く（大きく）することを目的としたＳＡＭ処理が有効である。金属表面の仕事関数をさらに深くするためのＳＡＭ処理では、分極率が高くかつ金属と容易に結合するチオール基を有する化合物が一般的に用いられる。これらＳＡＭ処理材料としては、例えば、各種フッソ置換チオール化合物が好適に適用できる。具体的には、例えばペンタフルオロベンゼンチオール、トリフルオロメチルベンゼンチオール、テトラフルオロ-４-（トリフルオロメチル）ベンゼンチオール等のフッソ置換芳香族チオール化合物、ペルフルオロアルキルチオール、トリフルオロメタンチオール、ペンタフルオロエタンチオール、ヘプタフルオロプロパンチオール、ノナフルオロブタンチオール等の脂肪族チオール化合物、その他ブタンナトリウムチオール、ブタン酸ナトリウムチオール、ブタノールナトリウムチオール等のチオール化合物を含む薄膜、または、各種アミノチオフェノール、各種ジチオール化合物、チオアセチル、ジスルフィド（Ｒ－Ｓ－Ｓ－Ｒ）、オリゴチオフェン、オリゴフェニレンを含む薄膜をＳＡＭとすることができる。
　このような自己組織化単分子膜をめっき層５ｂ及びめっき層６ｂの表面に形成することによって、ソース電極５及びドレイン電極６の表面における仕事関数を、半導体層８の仕事関数若しくはイオン化ポテンシャルエネルギー準位に応じて調整することを可能とし、ソース電極５及びドレイン電極６と半導体層８とのマッチングを向上させることができる。なお、めっき層５ｂ及びめっき層６ｂを形成せずに、ベース金属層５ａ及びベース金属層６ａの表面に直接自己組織化単分子膜を形成しても良い。このような場合には、めっき層５ｂ及びめっき層６ｂを形成する工程を省略することができる。
　上述のような自己組織化単分子膜の金属表面への形成方法に制限はないが、ＳＡＭ材料をイソプロピルアルコール、トルエン、キシレン等の適当な溶剤で適切な濃度に希釈してスピンコート法により塗布する方法や、めっき層５ｂ及びめっき層６ｂが形成されたＰＥＮフィルム２を、自己組織化単分子膜の形成材料を含む溶液中に浸漬する方法によって形成することができる。また、めっき層５ｂ及びめっき層６ｂを形成するときのめっき液に自己組織化単分子膜の形成材料を含有させておくことにより、表面に自己組織単分子膜が形成されためっき層５ｂ及びめっき層６ｂを形成することができる。
　図１に示すように、バンク層７は、ソース電極５、ドレイン電極６及びソース線が形成されたゲート絶縁膜４上に形成されている。このバンク層７は、半導体層８の形成領域を区画するための隔壁であり、半導体用開口部７ａを有する絶縁層である。半導体用開口部７ａは、ゲート電極３の上方に配置されており、ソース電極５の一部領域（めっき層５ｂが形成された領域）とドレイン電極６の一部領域（めっき層６ｂが形成された領域）とを露出する広さ及び形状である。また、バンク層７は、コンタクトホール１１の下部を形成する貫通孔７ｂ（開口部）を有している。
　本実施形態においては、このバンク層７は、反転オフセット印刷法によって形成される。例えば、本実施形態では、絶縁性のバンク層形成用インクの薄膜をブランケットの表面に均一な膜厚で形成し、バンク層形成用インクを半乾燥させて流動性のない状態とする。次いで、半導体用開口部７ａ及び貫通孔７ｂの形成領域が凸とされた凸版をバンク層形成用インクの薄膜に軽く押し当て、半導体用開口部７ａ及び貫通孔７ｂの形成領域のバンク層形成用インクパターンを取り除くことで、半導体用開口部７ａ及び貫通孔７ｂの形成領域が開口された形状にパターニングされたバンク層形成用パターニング膜を形成する。さらに、ブランケットをソース電極５のベース金属層５ａ、ドレイン電極６のベース金属層６ａ及びソース線が形成されたゲート絶縁膜４に軽く押し当ててバンク層形成用パターニング膜をゲート絶縁膜４上に転写し、その後、焼成して乾燥させることによりバンク層７を一括形成する。
　このような反転オフセット印刷法を用いることにより、バンク層形成用パターニング膜の表面にブランケットの表面平滑性が反映されるため、表面平滑性に優れ、膜厚が均一なバンク層形成用パターニング膜を形成することができる。したがって、本実施形態によれば、バンク層７の層厚を均一にすることができる。なお、図１では、模式図であることから、ソース電極５及びドレイン電極６の上部の領域においてバンク層７が他の領域と比較して薄く描かれている。実際には、下地の凹凸に倣い、バンク層７は、ソース電極５及びドレイン電極６の上部の領域において上方に盛り上がる。このため、半導体用開口部７ａの深さを十分に確保することができる。
　また、本実施形態では、反転オフセット印刷法を用いてバンク層７を形成するため、インクが半乾燥されて流動性がない状態のバンク層形成用パターニング膜が転写される。したがって、ゲート絶縁膜４、ソース電極５のベース金属層５ａ及びドレイン電極６のベース金属層６ａの表面の液体に対する特性に影響を受けずにバンク層７を形成することができる。例えば、フォトリソグラフィー工程でバンク層を形成しようとすると、液体状のバンク層形成材料インクをソース電極５のベース金属層５ａ及びドレイン電極６のベース金属層６ａが形成されたゲート絶縁膜４上に塗布することになる。このとき、例えば、ゲート絶縁膜４の表面の液体に対する特性と、ソース電極５のベース金属層５ａ及びドレイン電極６のベース金属層６ａの表面の特性とが異なると、塗布された液体状のバンク層形成材料の厚みが均一にならず、局所的に高さの十分でないバンク層が形成される場合がある。これに対して、本実施形態では、上述のように、ゲート絶縁膜４、ソース電極５のベース金属層５ａ及びドレイン電極６のベース金属層６ａの表面の液体に対する特性に影響を受けずにバンク層７を形成することができるため、狙った高さのバンク層７を確実に形成することができる。
　また、本実施形態では、反転オフセット印刷法を用いてバンク層７及び中間層１０を形成する。反転オフセット印刷の適用により、微細なバンク構造を有するバンク層７及び中間層１０の形成を実現しかつ優れた印刷位置精度のバンク層７及び中間層１０の積層を実現できる。ここで、貫通孔７ｂは、中間層１０に形成される後述の貫通孔１０ａと連通されることによりコンタクトホール１１を形成する。バンク層形成に反転オフセット印刷法を適用することにより、優れたパターンの形成位置精度を実現できることから、バンク層７の貫通孔７ｂと中間層１０の貫通孔１０ａとの正確な積層が実現できる。これにより下層のドレイン電極６と画素電極１２を欠陥無く確実に連結を実現できる。また、反転オフセット印刷法の適用により、本実施形態では、貫通孔７ｂ及び貫通孔１０ａを正確な位置に形成できるため、貫通孔７ｂ及び貫通孔１０ａの径を最小限に抑えることができる。また、微細なバンクパターン構造を形成できる。このため、本実施形態によれば、フォトリソグラフィー工程によるバンク構造形成により形成される半導体電子デバイスに匹敵する微細で高密度の半導体電子デバイスを形成することができる。
　また、上述のバンク層形成用インク及び後述の中間層形成用インクとしては、反転オフセット印刷法に適した印刷性能と、バンク層７及び中間層１０として電気絶縁性等の膜性能機能を有しているものを用いる。要求される印刷特性は、少なくとも、ブランケット上に無欠陥の均一な薄膜を形成できる優れた濡れ性を有し、パターニング膜を軽い力での押し当てにより転写対象に転写可能とするパターニング膜転写性を有し、抜き版パターンを正確に反映する優れたインク転写性を有し、優れたインク膜の切れ性を有しているものを選択する。このようなバンク層形成用インク及び中間層形成用インクとしては、絶縁膜形成用インクと同様に、例えば、日本国特開２０１０－２６５４２３号公報、日本国特許第４６２６８３７号公報に開示されたものを好適に用いることができる。また、これら熱架橋性のインクに加え、ラジカル重合やカチオン重合性のモノマー、オリゴマー、ポリマー等を主成分とするエネルギー線架橋性のインクも好適に適用できる。なお、バンク層形成用インクは、絶縁膜形成用インクと必ずしも同一のものを用いる必要はない。
　また、半導体層８の形成の容易簡便さ向上や形成位置、膜厚及び特性の均一性の向上を目的として、半導体層８の形成材料の溶媒に対して撥液性を有しているバンク層７を形成することが好ましい。このようにバンク層７が撥液性を有することによって、半導体材料を含むインクをバンク層７上に塗布すると、自発的に半導体用開口部７ａに収容させることが可能となり、正確な位置精度で容易に半導体パターン層を形成することができる。反転オフセット印刷法により微細な撥液バンクを正確な位置に形成することにより、インクジェット法やフレキソ印刷を用いた半導体層８の形成位置精度の格段の向上、パターン欠陥の減少の効果を得ることができる。また、これに加えて、撥液バンク形成により半導体層自己組織化が可能となることから、スピンコート法やスリットダイコート法、ディップコート法等の簡素な塗布法で半導体層のパターンニングを実現することができる。撥液バンクの撥液性は、半導体材料を含むインクに適用する溶剤による接触角が４０°より大きいことが好ましく、さらに５０°より大きいことがより好ましく、６０°より大きいことが最も好ましい。
　このような撥液性を有するバンク層７を形成するためのバンク層形成用インクとしては、反転オフセット印刷用絶縁インク、例えば日本国特開２０１０－２６５４２３号公報、日本国特許第４６２６８３７号公報に開示された熱架橋性の絶縁インク及びエネルギー線架橋硬化型インクに撥液性の高いフッソ化化合物やフッ素化系界面活性剤を添加することにより得られる。とくに紫外線重合性のオリゴマー系のフッソ系界面活性剤の添加がバンクの撥液化に優れた効果を示す。反転印刷絶縁インクの撥液化に好適に適用できるフッソ系界面活性剤として例えばＤＩＣ株式会社の重合性界面活性剤であるＲＳ－７５、ＲＳ－７６－Ｅ、ＲＳ－７６－ＮＳ、ＲＳ－９０が好適に適用できる。
　さらには、半導体用開口部７ａの底部に露出されるゲート絶縁膜４の表面は、親液性であることが好ましい。これによって、半導体インクの自己組織化特性をさらに高めることができ、よりパターン精度を高めることができる。つまり、ゲート絶縁膜４は親液性を有するインクにより形成され、バンク層７は撥液性を有するインクにより形成されることが望ましい。また、ゲート絶縁膜４の表面及びバンク層７の表面に対して、各種プラズマ処理、ＵＶオゾン処理等を行うことによって、親液性及び撥液性を付与するようにしても良い。
　半導体層８は、バンク層７の半導体用開口部７ａの内部にて、ソース電極５とドレイン電極６とに接続されるように形成されている。このような半導体層８は、ｐ型半導体層あるいはｎ型半導体層を有し、真空蒸着法、スパッタ法、フレキソ印刷法、スピンコート法、インクジェット法等によって形成される。このような半導体層８の形成材料としては、特に限定されるものではなく、例えば日本国特許第４６０５３１９号公報、日本国特表２０１３－５３４７２６号公報に開示されたものを用いることができる。
　例えば、半導体層８の形成材料については、常温もしくは加熱状態で溶媒に溶解性有する半導体材料もしくは熱処理により半導体薄膜を形成する各種有機半導体原体、酸化物半導体を形成する各種錯体材料であれば、無機半導体材料及び有機半導体材料のいずれかに限定されるものではない。例えば、ｐ型半導体材料としては、各種の結晶性及び非結晶の高分子有機半導体及（ＰＴＡＡ、Ｆ８ＢＴ、Ｆ８Ｔ２、Ｐ３ＨＴ、ＰＢＴＴＴ、ｐＤＡ２Ｔ－Ｃ１６その他）、低分子半導体（ＴＩＰＳペンタセン、ＴＥＳ－ＡＤＴの他ＢＴＢＴ、ＤＮＴＴ等の各種チエノフェン系半導体その他）及びこれらブレンド半導体（低分子半導体＋各種ポリマー、低分子半導体＋高分子半導体）を用いることができる。また、ｎ型半導体材料としては、有機高分子系半導体（ＢＢＬ、ＢｏｒａｍｅｒＴＭＴ０１、各種ベンゾチアゾール系高分子その他）、有機低分子系半導体（ＴＣＮＱ、Ｆ４ＴＣＮＱ、ＰＴＤＣＡ、各種キノイド系分子その他）等の有機半導体の他、塗布形成タイプの各種酸化物半導体（ＺｎＯ系、ＩＧＺＯ系）を用いることができる。
　保護膜９は、半導体層８の上部であって、半導体用開口部７ａを上部から閉塞するように形成されている。この保護膜９は、半導体層８に直接接触しても半導体層８にダメージを与えないことが要求される。これら材料として半導体材料及びそのインク溶剤成分と直交性を有するフッ素系樹脂によって形成されることが好ましい。これにより半導体層形成以降の電子デバイス形成プロセスからの半導体層のダメージを防止することができる。このような保護膜９は、フッソ系樹脂をフッソ系溶剤に溶解したインクを用い、例えばスクリーン印刷法によって形成することができる。このような保護膜用のフッソ系樹脂として例えば、フッソ系溶剤への溶解が可能な旭ガラス社製のＣＹＴＯＰやＤｕｐｏｎｔ社製のＡＦポリマー等が好適に適用できる。
　中間層１０は、保護膜９が形成された後にバンク層７上に形成される絶縁層であり、バンク層７の貫通孔７ｂと連通される貫通孔１０ａ（連通開口部）を有している。貫通孔１０ａは、バンク層７の貫通孔７ｂに対して上部から接続されており、コンタクトホール１１の上部を形成している。
　本実施形態においては、この中間層１０は、上述のように反転オフセット印刷法によって形成される。例えば、本実施形態では、絶縁性の中間層形成用インクの薄膜をブランケットの表面に均一な膜厚で形成し、中間層形成用インクを半乾燥させて流動性のない状態とする。次いで、貫通孔１０ａの形成領域が凸とされた凸版を中間層形成用インクの薄膜に軽く押し当て、貫通孔１０ａの形成領域の中間層形成用インクパターンを取り除くことで、貫通孔１０ａの形成領域が開口された形状にパターニングされた中間層形成用パターニング膜を形成する。さらに、ブランケットを保護膜９が形成された後にバンク層７に軽く押し当てて中間層形成用パターニング膜をバンク層７上に転写し、その後、加熱、エネルギー線等により乾燥や架橋硬化させることにより要求される絶縁性、機械強度、耐溶剤性等の膜特性を発揮する中間層１０を一括形成する。
　このように、中間層１０の形成に反転オフセット印刷法を用いることにより、平滑なブランケット上形成された反転オフセット印刷法用の中間層形成用インクを流動性の無い状態でパターンニングされことから、設計値通りの形状の中間層１０が形成できる。また、パターンニング膜が流動性の無い状態で先に形成された保護膜９上に完全転写されることから、撥液性の高いフッソ系樹脂による保護膜パターンが形成された表面においても、ハジキ等による膜厚の不均一性が発生せず基体表面の特性に影響を受けない均一な膜厚を有する中間層１０を形成できる。なお、図１では、模式図であることから、保護膜９の上部の領域において中間層１０が他の領域と比較して薄く描かれている。実際には、下地の凹凸に倣い、中間層１０は、保護膜９の上部の領域において上方に盛り上がる。
さらに、反転オフセット印刷法を用いて中間層１０を形成するため、ブランケットの変形等に起因する印刷位置ずれを実質的に無視できる程度に小さく抑えることができる。このため、上述のように、貫通孔１０ａを正確な位置に配置することができる。
　なお、上述の中間層１０は、必ずしも設ける必要はない。例えば、中間層１０を設けない場合には、画素電極１２がバンク層７及び保護膜９の表面に形成され、スルーホールがバンク層７の貫通孔７ｂのみによって構成される。
　コンタクトホール１１は、ドレイン電極６と画素電極１２との導通を確保するためにバンク層７及び中間層１０を貫通する貫通孔である。このコンタクトホール１１は、バンク層７に形成された貫通孔７ｂと、この貫通孔７ｂの上部に接続される中間層１０の貫通孔１０ａとが連通されることにより形成されている。画素電極１２は、中間層１０の表面（図１の上部の面）に形成されており、コンタクトホール１１を介してドレイン電極６と接続されている。このような画素電極１２は、例えばグラビアオフセット印刷によって形成される。スクリーン印刷により画素電極１２を形成しても良いが、グラビアオフセット印刷によって、より画素電極１２をより緻密に配置することが可能となる。例えば、画素電極１２は銀（Ａｇ）や銅（Ｃｕ）やカーボン等の導電材料を用いた導電インクを用いたグラビアオフセット印刷法により形成することができる。グラビアオフセット印刷法により、微細な導電パターンの形成を実現し、集積密度の高い高精細な電子デバイスが形成できる。さらにグラビアオフセット印刷による画素パターンの形成と同時にドレイン電極６まで貫通したコンタクトホール１１内へ導電インクを欠陥無く押し込むことができ、ドレイン電極６と画素電極１２との導通を信頼性高く担保することができる。もちろん、ＴＦＴ代表される半導体デバイスの集積度がそれほど要求されない場合にはスクリーン印刷による画素及びコンタクトホール１１内への導電インク押し込みを行うこともできる。また、コンタクトホール１１によるドレイン電極６と画素電極１２との導通担保する方法として、グラビアオフセット印刷等を用い、コンタクトホール１１が形成される位置に導電性のビアポストを形成しても良く、また、形成されたコンタクトホール１１内にインクジェットにより導電インクを充填することで形成することもできる。また、これら導電性インクは所望のパターン形成後にオーブン加熱焼成、ＩＲ焼成、キセノンパルス光焼成及び水素プラズマ焼成等の改質処理により要求される導電性を持った導電膜に改質することができる。
　次に、このように構成された駆動回路基板１の製造方法の一例について、図２Ａ～２Ｅ及び図３Ａ～３Ｄを参照して説明する。
　まず、図２Ａに示すように、ＰＥＮフィルム２をガラス基板Ｇの表面に対して貼付する。このガラス基板Ｇは、製造過程においてＰＥＮフィルム２を支え、ＰＥＮフィルム２の変形を防止する。必要に応じてフィルム表面平滑層を形成し、続いて、図２Ｂに示すように、ゲート電極３及び不図示のゲート線を上述した反転オフセット印刷法により、ＰＥＮフィルム２上に形成する。このようにゲート電極３及びゲート線を反転オフセット印刷法により形成することによって、ゲート電極３及びゲート線を高い精度で微細化することができ、ゲート電極３及びゲート線の層厚を均一にすることができ、ゲート電極３及びゲート線を位置精度高く形成することができ、ＰＥＮフィルム２の表面の液体に対する特性に影響を受けずにゲート電極３及びゲート線を形成することができる。
　続いて、図２Ｃに示すように、ゲート電極３及びゲート線が形成されたＰＥＮフィルム２上にゲート絶縁膜４を反転オフセット印刷法により形成する。このようにゲート絶縁膜４を反転オフセット印刷法により形成することにより、ゲート絶縁膜４の層厚を均一にすることができ、ＰＥＮフィルム２及びゲート電極３等の表面の液体に対する特性に影響を受けずにゲート絶縁膜４を形成することができる。
　続いて、図２Ｄに示すように、ゲート絶縁膜４上に、ソース電極５のベース金属層５ａ、ドレイン電極６のベース金属層６ａ及び不図示のソース線を、反転オフセット印刷法により形成する。このようにソース電極５のベース金属層５ａ、ドレイン電極６のベース金属層６ａ及びソース線を反転オフセット印刷法により形成することによって、ソース電極５のベース金属層５ａ、ドレイン電極６のベース金属層６ａ及びソース線を高い精度で微細化することができ、またソース電極５のベース金属層５ａ、ドレイン電極６のベース金属層６ａ及びソース線を位置精度高く形成することができる。
　続いて、図２Ｅに示すように、ソース電極５のベース金属層５ａ、ドレイン電極６のベース金属層６ａ及びソース線が形成されたゲート絶縁膜４上に、バンク層７を、撥液性を有するバンク層形成用インクを用いて反転オフセット印刷法により形成する。このようにバンク層７を反転オフセット印刷法により形成することによって、均一な膜厚のバンク層形成用パターニング膜を形成することができ、半導体用開口部７ａの深さを十分に確保することができる。また、半導体用開口部７ａ及び貫通孔７ｂを正確な位置に配置することができる。また、ゲート絶縁膜４、ソース電極５のベース金属層５ａ及びドレイン電極６のベース金属層６ａの表面の液体に対する特性に影響を受けずにバンク層７を形成することができるため、フォトリソグラフィー工程で形成する場合と比較して、狙った高さのバンク層７を確実に形成することができる。
　続いて、図３Ａに示すように、バンク層７の半導体用開口部７ａに露出されたソース電極５のベース金属層５ａの一部領域、ドレイン電極６のベース金属層６ａの一部領域に対して、めっき処理を施すことによりめっき層５ｂ及びめっき層６ｂを形成する。さらに、形成されためっき層５ｂ及びめっき層６ｂの表面に自己組織単分子膜を形成する。これらの工程によって、ソース電極５及びドレイン電極６が形成される。このように、めっき層５ｂ、めっき層６ｂ及び自己組織単分子膜を形成することによって、ソース電極５及びドレイン電極６と半導体層８とのマッチングを向上させることができる。
　続いて、図３Ｂに示すように、半導体用開口部７ａに半導体層８を形成する。ここでは、撥液性を有するバンク層７に形成された半導体用開口部７ａに対してインクジェット法によって有機半導体材料を含むインクを吐出し、その後インクを乾燥させることにより半導体層８を形成する。このように撥液性を有するバンク層７の半導体用開口部７ａに対してインクジェット法によりインクを吐出することによって、有機半導体を含むインクを確実に半導体用開口部７ａに配置することができる。
　続いて、図３Ｃに示すように、半導体層８を覆うと共にフッ素系樹脂を有する保護膜９を、スクリーン印刷法によって形成する。このように、半導体層８を覆う保護膜９をフッ素系樹脂により形成することによって、半導体形成以降の半導体層へのプロセスダメージを防止するとともに半導体層８への水等の侵入を抑え、半導体層８を長寿命化することができる。
　続いて、図３Ｄに示すように、保護膜９及びバンク層７の上に、反転オフセット印刷法により、中間層１０を形成する。この中間層１０は、貫通孔１０ａが形成されたパターン膜を保護膜９が覆われるようにバンク層７に積層させ、その後パターン膜を乾燥させることによって形成される。また、保護膜９及びバンク層７の表面の液体に対する特性に影響を受けずに均一な膜厚を有する中間層１０を形成することができる。また、極めて高い印刷位置精度で印刷することができることから、貫通孔１０ａを正確な位置に配置して、コンタクトホール１１を確実に形成することができる。
　続いて、グラビアオフセット印刷法によって画素電極１２を一部がコンタクトホール１１に充填されるように形成する。これによって、ドレイン電極６と導通された画素電極１２が形成される。そして、最後にガラス基板ＧからＰＥＮフィルム２を剥離させることによって、駆動回路基板１が完成する。
　上述のような駆動回路基板１の製造方法によれば、フォトリソグラフィー工程を用いることなく、かつ、フォトリソグラフィー工程と同程度にバンク層７及び中間層１０等の精度を高い水準に維持することができる。したがって、優れた電気特性及び信頼性を有する駆動回路基板１を短時間かつ廉価に提供することができ、産業の活性化を図ることが可能となる。
第２実施形態
　以下、本発明の第２実施形態について説明する。本第２実施形態においては、本発明をトップゲートボトムコンタクト型の有機ＴＦＴ構造を有する駆動回路基板１Ａの製造方法に適用した例について説明する。なお、本実施形態の説明において、上記第１実施形態と同様の部分については、その説明を省略あるいは簡略化する。
　図４は、駆動回路基板１Ａの一部を模式的に示す断面図であり、複数備えられるＴＦＴ構造のうちの１つのＴＦＴ構造を示す図である。この図に示すように、駆動回路基板１Ａでは、ＰＥＮフィルム２上にソース電極５、ドレイン電極６及び不図示のソース線が形成されている。また、これらのソース電極５、ドレイン電極６及びソース線が形成されたＰＥＮフィルム２上にバンク層７が形成されている。さらに、中間層１０の表面（図４の上部の面）に対してゲート電極３及び不図示のゲート線が形成されている。さらに、ゲート電極３が形成された中間層１０の表面上にさらに第２中間層１３が形成され、第２中間層１３上に画素電極１２が形成されている。
　次に、このように構成された駆動回路基板１Ａの製造方法の一例について、図５Ａ～５Ｄ及び図６Ａ～６Ｄを参照して説明する。
　まず、図５Ａに示すように、ＰＥＮフィルム２をガラス基板Ｇの表面に対して貼付する。続いて、図５Ｂに示すように、ＰＥＮフィルム２上に、ソース電極５のベース金属層５ａ、ドレイン電極６のベース金属層６ａ及び不図示のソース線を、反転オフセット印刷法により形成する。このようにソース電極５のベース金属層５ａ、ドレイン電極６のベース金属層６ａ及びソース線を反転オフセット印刷法により形成することによって、ソース電極５のベース金属層５ａ、ドレイン電極６のベース金属層６ａ及びソース線を高い精度で微細化することができ、またソース電極５のベース金属層５ａ、ドレイン電極６のベース金属層６ａ及びソース線を位置精度高く形成することができる。
　続いて、図５Ｃに示すように、ソース電極５、ドレイン電極６及びソース線が形成されたＰＥＮフィルム２上に、撥液性を有するバンク層形成用インクを用いて反転オフセット印刷法によってバンク層７を形成する。このようにバンク層７を反転オフセット印刷法により形成することによって、ＰＥＮフィルム２、ソース電極５のベース金属層５ａ及びドレイン電極６のベース金属層６ａの表面の液体に対する特性に影響を受けずにバンク層７を形成することができる。
　続いて、図５Ｄに示すように、バンク層７の半導体用開口部７ａに露出されたソース電極５のベース金属層５ａの一部領域、ドレイン電極６のベース金属層６ａの一部領域に対して、めっき処理を施すことによりめっき層５ｂ及びめっき層６ｂを形成する。さらに、形成されためっき層５ｂ及びめっき層６ｂの表面に自己組織単分子膜を形成する。続いて、図６Ａに示すように半導体用開口部７ａに半導体層８を形成し、図６Ｂに示すように保護膜９を形成し、図６Ｃに示すように保護膜９及びバンク層７の上に反転オフセット印刷法により中間層１０を形成する。
　続いて、図６Ｄに示すように、中間層１０上にゲート電極３及び不図示のゲート線を形成し、さらに中間層１０の貫通孔１０ａに連通される貫通孔１３ａを有する第２中間層１３を反転オフセット印刷法により形成する。このように、第２中間層１３が反転オフセット印刷法により形成されるため、中間層１０、ゲート電極３及びゲート線の表面特性に影響されることなく第２中間層１３を正確な位置に形成することができる。また、極めて高い印刷位置精度で印刷することができることから貫通孔１３ａを正確な位置に配置して、コンタクトホール１１を確実に形成することができる。
　続いて、グラビアオフセット印刷法によって画素電極１２を形成する。そして、最後にガラス基板ＧからＰＥＮフィルム２を剥離させることによって、駆動回路基板１Ａが完成する。
第３実施形態
　以下、本発明の第３実施形態について説明する。本第３実施形態においては、本発明をボトムゲートトップコンタクト型の有機ＴＦＴ構造を有する駆動回路基板１Ｂの製造方法に適用した例について説明する。なお、本実施形態の説明においても、上記第１実施形態と同様の部分については、その説明を省略あるいは簡略化する。
　図７は、駆動回路基板１Ｂの一部を模式的に示す断面図であり、複数備えられるＴＦＴ構造のうちの１つのＴＦＴ構造を示す図である。この図に示すように、駆動回路基板１Ｂでは、ゲート絶縁膜４上にソース電極５及びドレイン電極６が設けられておらず、バンク層７上にソース電極５、ドレイン電極６及び不図示のソース線が形成されている。また、駆動回路基板１Ｂにおいては、ソース電極５及びドレイン電極６が、めっき層５ｂ及びめっき層６ｂを有していない。つまり、駆動回路基板１Ｂでは、ソース電極５及びドレイン電極６は、上記第１実施形態におけるベース金属層５ａ及びベース金属層６ａのみによって形成されている。
　さらに、駆動回路基板１Ｂにおいて、バンク層７は、貫通孔７ｂを有していない。つまり、駆動回路基板１Ｂでは、コンタクトホール１１が中間層１０の貫通孔１０ａのみによって構成されている。また、駆動回路基板１Ｂにおいては、ゲート絶縁膜４上にソース電極５及びドレイン電極６が形成されていないため半導体用開口部７ａの底部に金属層が露出されていない。このため、本実施形態においては、中間層１０の貫通孔１０ａのみが本実施形態の開口部に相当する。さらに、駆動回路基板１Ｂにおいては、ソース電極５、ドレイン電極６及び不図示のソース線が形成されたバンク層７上に中間層１０が形成されている。
　次に、このように構成された駆動回路基板１Ｂの製造方法の一例について、図８Ａ～８Ｄ及び図９Ａ～９Ｄを参照して説明する。
　まず、図８Ａに示すように、ＰＥＮフィルム２をガラス基板Ｇの表面に対して貼付する。続いて、図８Ｂに示すように、ゲート電極３及び不図示のゲート線を上述した反転オフセット印刷法により、ＰＥＮフィルム２上に形成する。続いて、図８Ｃに示すように、ゲート電極３及びゲート線が形成されたＰＥＮフィルム２上にゲート絶縁膜４を反転オフセット印刷法により形成する。
　続いて、図８Ｄに示すように、ゲート絶縁膜４上に、バンク層７を、撥液性を有するバンク層形成用インクを用いて反転オフセット印刷法により形成する。このようにバンク層７を反転オフセット印刷法により形成することによって、均一な膜厚のバンク層形成用パターニング膜を形成することができ、半導体用開口部７ａの深さを十分に確保することができる。また、半導体用開口部７ａ及び貫通孔７ｂを正確な位置に配置することができる。
　続いて、図９Ａに示すように、半導体用開口部７ａにインクジェット法により半導体層８を形成する。続いて、図９Ｂに示すように、バンク層７上に一部が半導体層８に掛かるように、ソース電極５及びドレイン電極６を形成する。ここでは、ソース電極５及びドレイン電極６を、上記第１実施形態におけるソース電極５のベース金属層５ａ及びドレイン電極６のベース金属層６ａと同様に、反転オフセット印刷法により形成する。このように、ソース電極５及びドレイン電極６を反転オフセット印刷法により形成することによって、ソース電極５及びドレイン電極６を高い精度で微細化することができ、またソース電極５及びドレイン電極６を位置精度高く形成することができる。なお、ソース電極５及びドレイン電極６に合わせてソース線も同時に反転オフセット印刷法によって、一括形成される。
　続いて、図９Ｃに示すように、保護膜９を形成する。さらに、図９Ｄに示すように、ソース電極５、ドレイン電極６及び保護膜９が形成されたバンク層７上に中間層１０を形成する。中間層１０は、反転オフセット印刷法によって形成する。このように中間層１０を反転オフセット印刷法によって形成することによって、保護膜９上に均一な膜厚を有する中間層１０を形成することができる。また、保護膜９、バンク層７、ソース電極５及びドレイン電極６の表面の液体に対する特性に影響を受けずに中間層１０を形成することができ、フォトリソグラフィー工程で中間層１０を形成する場合と比較して、均一な膜厚を有する中間層１０を確実に形成することができる。また、極めて高い印刷位置精度で印刷することができることから貫通孔１０ａを正確な位置に配置して、コンタクトホール１１を確実に形成することができる。
　続いて、グラビアオフセット印刷法によって画素電極１２を一部がコンタクトホール１１に充填されるように形成する。これによって、ドレイン電極６と導通された画素電極１２が形成される。そして、最後にガラス基板ＧからＰＥＮフィルム２を剥離させることによって、駆動回路基板１Ｂが完成する。
第４実施形態
　以下、本発明の第４実施形態について説明する。本第４実施形態においては、本発明をトップゲートトップコンタクト型の有機ＴＦＴ構造を有する駆動回路基板１Ｃの製造方法に適用した例について説明する。なお、本実施形態の説明においても、上記第１実施形態と同様の部分については、その説明を省略あるいは簡略化する。
　図１０は、駆動回路基板１Ｃの一部を模式的に示す断面図であり、複数備えられるＴＦＴ構造のうちの１つのＴＦＴ構造を示す図である。この図に示すように、駆動回路基板１Ｃは、上記第３実施形態の駆動回路基板１Ｂにおけるゲート絶縁膜４を削除し、さらに、ゲート電極３が形成された中間層１０の表面上にさらに第２中間層１３が形成され、第２中間層１３上に画素電極１２が形成されている。
　次に、このように構成された駆動回路基板１Ｃの製造方法の一例について、図１１Ａ～１１Ｃ及び図１２Ａ～Ｄを参照して説明する。
　まず、図１１Ａに示すように、ＰＥＮフィルム２をガラス基板Ｇの表面に対して貼付する。続いて、図１１Ｂに示すように、ＰＥＮフィルム２上にバンク層７を、撥液性を有するバンク層形成用インクを用いて反転オフセット印刷法によって形成する。このようにバンク層７を反転オフセット印刷法により形成することによって、均一な膜厚のバンク層形成用パターニング膜を形成することができ、半導体用開口部７ａの深さを十分に確保することができる。また、半導体用開口部７ａを正確な位置に配置することができる。
　続いて、図１１Ｃに示すように、半導体用開口部７ａにインクジェット法により半導体層８を形成する。続いて、図１２Ａに示すように、バンク層７上に一部が半導体層８に掛かるように、ソース電極５及びドレイン電極６を形成する。ここでは、ソース電極５及びドレイン電極６を、上記第１実施形態におけるソース電極５のベース金属層５ａ及びドレイン電極６のベース金属層６ａと同様に、反転オフセット印刷法により形成する。このように、ソース電極５及びドレイン電極６を反転オフセット印刷法により形成することによって、ソース電極５及びドレイン電極６を高い精度で微細化することができ、またソース電極５及びドレイン電極６を位置精度高く形成することができる。なお、ソース電極５及びドレイン電極６に合わせてソース線も同時に反転オフセット印刷法によって、一括形成される。
　続いて、図１２Ｂに示すように、保護膜９を形成する。さらに、図１２Ｃに示すように、ソース電極５、ドレイン電極６及び保護膜９が形成されたバンク層７上に中間層１０を形成する。中間層１０は、反転オフセット印刷法によって形成する。このように中間層１０を反転オフセット印刷法によって形成することによって、保護膜９上の中間層１０の層厚を十分に確保することができ、半導体層８に水等が侵入することを確実に防止することができる。また、保護膜９、バンク層７、ソース電極５及びドレイン電極６の表面の液体に対する特性に影響を受けずに中間層１０を形成することができ、フォトリソグラフィー工程で中間層１０を形成する場合と比較して、均一な膜厚を有する中間層１０を確実に形成することができる。また、極めて高い印刷位置精度で印刷することができることから貫通孔１０ａを正確な位置に配置して、コンタクトホール１１を確実に形成することができる。
　続いて、図１２Ｄに示すように、中間層１０上にゲート電極３及び不図示のゲート線を形成し、さらに中間層１０の貫通孔１０ａに連通される貫通孔１３ａを有する第２中間層１３を反転オフセット印刷法により形成する。このように、第２中間層１３が反転オフセット印刷法により形成されるため、中間層１０、ゲート電極３及びゲート線の表面特性に影響されることなく第２中間層１３を正確な位置に形成することができる。均一な膜厚を有する第２中間層１３を確実に形成することができる。また、極めて高い印刷位置精度で印刷することができることから貫通孔１３ａを正確な位置に配置して、コンタクトホール１１を確実に形成することができる。
　続いて、グラビアオフセット印刷法によって画素電極１２を形成する。そして、最後にガラス基板ＧからＰＥＮフィルム２を剥離させることによって、駆動回路基板１Ｃが完成する。
　以上、図面を参照しながら本発明の好適な実施形態について説明したが、本発明は上記実施形態に限定されるものではない。上述した実施形態において示した各構成部材の諸形状や組み合わせ等は一例であって、本発明の趣旨から逸脱しない範囲において設計要求等に基づき種々変更可能である。
　例えば、図１３に示すように、半導体層８としてｐ型半導体層を有するＴＦＴ構造２０と、半導体層８としてｎ型半導体層を有するＴＦＴ構造２１とが接続された相補型ＭＯＳ構造を有する駆動回路基板１Ｄの製造方法に本発明を適用することもできる。このような駆動回路基板１Ｄでは、図１３に示すように、ＴＦＴ構造２０のソース電極５とＴＦＴ構造２１のドレイン電極６が、バンク層７を貫通する接続層３０によって接続されている。このような駆動回路基板１Ｄを製造する場合に、バンク層７を反転オフセット印刷法によって形成することによって、接続層３０を形成するためのビアホールを正確に形成することができ、ＴＦＴ構造２０とＴＦＴ構造２１とを確実に接続することができる。なお、図１３においては、ＴＦＴ構造２０及びＴＦＴ構造２１がトップゲートトップコンタクト型であるが、これに限定されるものではない。また、同様に、同型の半導体層８同士が接続された電流駆動回路の製造方法に本発明を適用することも可能である。また、本変形例では、ＴＦＴ構造２０がｐ型半導体層を有しているため、ＴＦＴ構造２０で用いられるめっき層５ｂ及びめっき層６ｂとして、上述したｐ型半導体層に適した材料を有するめっき層５ｂ１及びめっき層６ｂ１が形成されている。また、ＴＦＴ構造２１がｎ型半導体層を有しているため、ＴＦＴ構造２１で用いられるめっき層５ｂ及びめっき層６ｂとして、上述したｎ型半導体層に適した材料を有するめっき層５ｂ２及びめっき層６ｂ２が形成されている。
　また、図１４に示すように、２つのＴＦＴ構造２２とＴＦＴ構造２３とが接続された電流駆動回路を有する駆動回路基板１Ｅの製造方法に本発明を適用することもできる。このような駆動回路基板１Ｅでは、図１４に示すように、ＴＦＴ構造２２のゲート電極３が、バンク層７に形成された貫通孔７ｃと中間層１０に形成された貫通孔１０ｂが連通してなるスルーホール１１ａを通じて、ＴＦＴ構造２３のドレイン電極６と接続されている。なお、図１４においては、ＴＦＴ構造２２とＴＦＴ構造２３とが、トップゲートボトムコンタクト型であるが、これに限定されるものではない。
　また、図１５に示すように、半導体層８の下部に配置されるゲート電極３である下側ゲート電極３ａと、半導体層８の上部に配置されるゲート電極３である上側ゲート電極３ｂとを有するＴＦＴ構造を有する駆動回路基板１Ｆの製造方法に本発明を適用することもできる。このような場合には、駆動回路基板１Ｆは、図１５に示すように、下側ゲート電極３ａを覆うゲート絶縁膜と、上側ゲート電極３ｂを覆う第２中間層１３との両方を備える構成となる。なお、下側ゲート電極３ａと上側ゲート電極３ｂとは、電位を定めるために取り出し配線の部分で電気的に結合される。このような構成の駆動回路基板１Ｆは、いわゆるダブルゲート構造を有しており、電流値を多く確保することが可能となる。
　また、図１６に示すように、ゲート電極３、ソース電極５、ドレイン電極６、及びそれらに付随する配線（図示せず）がバンク層７Ａまたは７Ｂに埋め込まれた構造を有する、電極埋め込み型（ＢＧＢＣ型）ＴＦＴ構造を有する駆動回路基板１Ｇの製造方法に本発明を適用することもできる。
　例えば、ガラス基板Ｇ上に反転オフセット印刷法、撥液性絶縁インクをＵＶ硬化または熱硬化させる方法等で予め形成された撥液性のバンク層７Ａの凹部に、スピンコート法、ＩＪ法、ブレードコート法、ディップコート法、スプレーコート法等により、導電インクを埋め込むことで、ゲート電極３が形成される。ソース電極５及びドレイン電極６も、ゲート絶縁膜４上に上記と同様に形成されたバンク層７Ｂの凹部に、導電インクを埋め込んで形成される。この場合、めっき層５ｂ，６ｂは、各々、ベース金属層５ａ，６ａの半導体用開口部７ａに露出する上面部分に形成される。
　また、上記実施形態においては、画素電極１２の形成時に、画素電極１２の形成材料をコンタクトホール１１に押し込むことによって画素電極１２とドレイン電極６との導通を確保していた。しかしながら、本発明はこれに限定されるものではなく、コンタクトホール１１に導電性のビアポストを形成し、このビアポストによって画素電極１２とドレイン電極６との導通を確保するようにしても良い。このような場合には、コンタクトホール１１の形成位置に先にビアポストを形成し、このビアポストを囲うようにバンク層７や中間層１０等を形成すれば良い。
　また、上記実施形態においては、ＴＦＴ構造を有する駆動回路装置の製造方法に本発明を適用する例について説明した。しかしながら、本発明はこれに限定されるものではなく、下地金属層とこの上に形成される絶縁層とを有し、絶縁層に開口部が形成される電子デバイスの製造方法の全般に適用することができる。例えば、複数の素子がコンタクトホールやビアホールを通じて層間接続されるような電子デバイスの製造方法に本発明は適用することができる。
実施例１
　以下のように、本実施形態を適用し、図４に示すトップゲートボトムコンタクト型のＴＦＴ構造を有する液晶パネル用の駆動回路基板を作製した。
　まず、ガラス基板上にタックフィルムで貼り付けた約１０ｃｍ×１０ｃｍのＰＥＮフィルム上に約３×３インチにナノ銀インク（ＲＡＧＴ２８：ＤＩＣ（株）製）を用いてチャネル長５μｍ、チャネル幅約６０μｍ、電極幅５μｍで２００ｐｐｉとなるようにソース電極及びドレイン電極のベース金属層と、ソース配線を、反転オフセット印刷法によって一括形成し、１５０℃で１時間焼成して導電パターンを形成した。
　次いで、撥液性を有する反転オフセット印刷用絶縁膜インキ（ＲＧＩ３８（撥液）：ＤＩＣ（株）製）を用い、ベース金属層の一部を露出する半導体用開口部（チャネル部）とドレイン電極上にスルーホールとなる貫通孔が形成されるようにバンク層を反転オフセット印刷法により形成し、高圧水銀ランプを用い１０００ｍＪ照射後１３０℃で１時間熱処理を行うことで撥液性のバンク層を形成した。バンク層の水接触角は約１０２°であり、ｎ－ヘキサデカンの接触角は約６０°であった。
　次いで、無電界めっき法により、半導体用開口部に露出した導電パターン上に金（Ａｕ）めっき層を形成した。次いで、めっき層の表面に４（トリフルオロメチル）ベンゼンチオールＩＰＡ２ｗｔ％溶液を用いスピンコート法により自己組織単分子膜を形成した。自己組織単分子膜の形成後におけるソース電極及びドレイン電極の表面の仕事関数は、５．８ｅＶであった。
　次いで、半導体用開口部にｐ型低分子有機半導体（４Ｇ－１００：ＤＩＣ（株）製（イオン化ポテンシャル≒５．７ｅＶ））約１ｗｔ％でテトラリンに溶解させた半導体インキを用い、インクジェット法により、半導体層を形成した。次いで、半導体用開口部の半導体層を覆うようにスクリーン印刷法でフッソ系樹脂（ＡＦ１６００、５％ガルデンＨＴ２３０溶液）膜を形成し、１５０℃で２０分乾燥することで保護膜を形成した。
　次いで、反転オフセット印刷用絶縁膜インキ（ＲＧＩ３８：ＤＩＣ（株）製）を用い、反転オフセット印刷法により、先に形成したフッ素樹脂の保護層を覆いかつ先に形成したバンク層の貫通孔と連通する貫通孔を有するパターン膜を形成し、１３０℃で３０分加熱して膜厚約３００ｎｍの絶縁性の中間層を形成した。さらに、反転オフセット印刷法により、ゲート電極及び線幅約５μｍのゲート配線を形成し、１３０℃で１時間の焼成を行った。
　次いで、反転オフセット印刷用絶縁膜インク（ＲＧＩ３８）を用い、先に形成したバンク層の貫通孔及び中間層の貫通孔に連通する貫通孔を有する絶縁膜（第２中間層）を反転オフセット印刷法により形成し、１３０℃で４０分間加熱し、第２中間層を形成した。次いで、グラビアオフセット印刷法（ＧＯＡＧＴ９３Ｃ：ＤＩＣ（株）製）により、開口率約９０％となるように、先に形成したビアホール内にインクを押し込みドレイン電極と導通した画素電極を形成した。なお、画素電極のドレイン電極への連結導電パターンは１２０°、２０分の熱処理により必要となる導電性を担保した。
　このように形成したトップゲートボトムコンタクトのＴＦＴ構造を有する駆動回路基板にけるトランジスタ特性を評価したところ、飽和移動度約４．８ｃｍ２／Ｖｓ、線形移動度４．２ｃｍ２／Ｖｓであり、サブスレッショルド領域でのスロープ特性（ＳＳ）が約０．３Ｖ／ｄｅｃであり、オン・オフ比が約１０８のトランジスタ特性を示した。
実施例２
　以下のように、本実施形態を適用し、図４に示すトップゲートボトムコンタクト型のＴＦＴ構造を有する液晶パネル用の駆動回路基板を作製した。
　まず、ガラス基板上にタックフィルムで貼り付けた約６インチ×６インチのＰＥＮフィルム上の約３×３インチにナノ銀インク（ＲＡＧＴ２８：ＤＩＣ（株）製）を用いてチャネル長５μｍ、チャネル幅約６０μｍ、電極幅５μｍで２００ｐｐｉとなるようにソース電極及びドレイン電極のベース金属層と、ソース配線を、反転オフセット印刷法によって一括形成し、１５０℃で１時間焼成して導電パターンを形成した。
　次いで、先に形成したドレイン電極のベース金属層上に、グラビアオフセット用銀インク（ＧＯＡＧＴ９３Ｃ：ＤＩＣ（株）製）を用い、グラビアオフセット印刷により直径約４０μｍ、高さ約３μｍのビアポストを形成し、１２０℃約２０分焼成することで所定の導電性を有する導電ビアポストを形成した。
　次いで、撥液性を有する反転オフセット印刷用絶縁膜インキ（ＲＧＩ３８（撥液）：ＤＩＣ（株）製）を用い、ベース金属層の一部を露出する半導体用開口部（チャネル部分）とドレイン電極上にスルーホールとなる貫通孔が形成されるようにバンク層を反転オフセット印刷法により形成し、高圧水銀ランプを用い１０００ｍＪ照射後１３０℃で１時間熱処理を行うことで撥液性のバンク層を形成した。このとき、バンク層の貫通孔に先に形成したビアポストが挿通され、ビアポストの先端が貫通孔から突き出るようにバンク層を形成した。バンク層の水接触角は約１０２°であり、ｎ－ヘキサデカンの接触角は約６０°であった。
　次いで、無電界めっき法により、半導体用開口部に露出した導電パターン上に金（Ａｕ）めっき層を形成した。次いで、めっき層の表面に４（トリフルオロメチル）ベンゼンチオールＩＰＡ２ｗｔ％溶液を用いスピンコート法により自己組織単分子膜を形成した。自己組織単分子膜の形成後におけるソース電極及びドレイン電極の表面の仕事関数は、５．８ｅＶであった。
　次いで、半導体用開口部にｐ型低分子有機半導体（４Ｇ－１００：ＤＩＣ（株）製（イオン化ポテンシャル≒５．７ｅＶ））を約０．８ｗｔ％でパラキシレンに溶解させた半導体インキを用いスピンコート法により撥液バンク内に半導体インキをパターン形成させ１００℃、５分の乾燥により、バンク内のＳＡＭ処理されたドレイン電極及びソース電極上及びチャネル部分に半導体層を形成した。このとき、半導体層は撥液性を有するバンク層の半導体用開口内にパターン化されおり、バンク層の撥液性を有する表面へ半導体層形成材料の残存は皆無であった。またバンク層から突き出たビアポスト先端部への半導体層形成材料の残存付着も認められなかった。
　次いで、半導体用開口部に形成された半導体層を覆うようにスクリーン印刷法でフッソ系樹脂（ＡＦ１６００、５％ガルデンＨＴ２３０溶液）膜を形成し、１００℃で１０分乾燥することで保護層を形成した。
　次いで、反転オフセット印刷用絶縁膜インキ（ＲＧＩ３８：ＤＩＣ（株）製）を用い、反転オフセット印刷法により、先に形成したフッ素樹脂の保護層を覆いかつ先に形成したバンク層の貫通孔と連通する貫通孔を有するパターン膜を形成し、１３０℃で３０分加熱して膜厚約３００ｎｍの絶縁性の中間層を形成した。このとき、パターン膜の貫通孔にビアポストが挿入されるようにパターン膜を配置し、中間層を形成した。さらに、反転オフセット印刷法により、先に形成したソース電極及びドレイン電極のチャネル部分に重なるゲート電極と線幅約５μｍのゲート配線を同時に形成し、１３０℃で１時間の焼成を行った。
　次いで、反転オフセット印刷用絶縁膜インク（ＲＧＩ３８）を用い、先に形成したビアポスト電極を内包するバンク層の貫通孔及び中間層の貫通孔に連通する貫通孔を有する絶縁膜（第２中間層）を反転オフセット印刷法により形成し、１３０℃で４０分間加熱し、第２中間層を形成した。次いで、グラビアオフセット印刷法（ＧＯＡＧＴ９３Ｃ：ＤＩＣ（株）製）により、開口率約９０％となるように、先に形成したビアホール内にインクを押し込みドレイン電極と導通した画素電極を形成した。なお、画素電極のドレイン電極への連結導電パターンは１２０°、２０分の熱処理により必要となる導電性を担保した。
　このように形成したトップゲートボトムコンタクトのＴＦＴ構造を有する駆動回路基板にけるトランジスタ特性を評価したところ、飽和移動度約５．２ｃｍ２／Ｖｓ、線形移動度５ｃｍ２／Ｖｓであり、サブスレッショルド領域でのスロープ特性（ＳＳ）が約０．３Ｖ／ｄｅｃであり、オン・オフ比が約１０８のトランジスタ特性を示した。
　比較例として、上記実施例の保護膜形成後に、スリットダイコータを用いて絶縁インキ（ＳＰＧＩＴ０３：ＤＩＣ（株）製）を用いフッ素樹脂膜上に絶縁層の形成を試みたが、絶縁インキのハジキが大きく、絶縁膜の形成が困難であった。
　１、１Ａ～１Ｆ…駆動回路基板（電子デバイス）
　２…ＰＥＮフィルム
　３…ゲート電極
　４…ゲート絶縁膜
　５…ソース電極
　５ａ…ベース金属層（下地金属層）
　５ｂ…めっき層
　６…ドレイン電極
　６ａ…ベース金属層（下地金属層）
　６ｂ…めっき層
　７…バンク層（絶縁層）
　７ａ…半導体用開口部（開口部）
　７ｂ…貫通孔（開口部）
　８…半導体層
　９…保護膜（保護層）
　１０…中間層（絶縁層）
　１０ａ…貫通孔
　１１…コンタクトホール
　１２…画素電極
　１３…第２中間層（絶縁層）

Claims (7)

  1. 　下地金属層と、前記下地金属層に積層される絶縁層とを有する電子デバイスの製造方法であって、
    　前記下地金属層の一部を露出する開口部を有する形状にパターニングされたパターニング膜を前記下地金属層に積層させる反転オフセット印刷法により前記絶縁層を形成する、電子デバイスの製造方法。
  2. 　前記開口部により露出された前記下地金属層の表面にめっき層を形成する、請求項１記載の電子デバイスの製造方法。
  3. 　前記めっき層の表面に自己組織単分子膜を形成する、請求項２記載の電子デバイスの製造方法。
  4. 　前記絶縁層が撥液性を有している、請求項１～３いずれか一項に記載の電子デバイスの製造方法。
  5. 　前記絶縁層上に半導体材料を含むインクを塗布する、請求項４記載の電子デバイスの製造方法。
  6. 　前記開口部に半導体層を形成し、
    　前記半導体層を覆うと共にフッ素系樹脂を有する保護層を前記絶縁層に積層させて形成し、
    　前記絶縁層の前記開口部と連通する連通開口部を有する形状にパターニングされた第２パターニング膜を前記保護層が覆われるように前記絶縁層に積層させて第２絶縁層を形成する、
    　請求項１～５いずれか一項に記載の電子デバイスの製造方法。
  7. 　銀（Ａｇ）及び銅（Ｃｕ）の少なくともいずれかを含む導電インクを有する導電パターニング膜を基板上に積層させる反転オフセット印刷により前記下地金属層を形成する、請求項１～６いずれか一項に記載の電子デバイスの製造方法。
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