JPWO2017043408A1 - 電子デバイスの製造方法 - Google Patents

電子デバイスの製造方法 Download PDF

Info

Publication number
JPWO2017043408A1
JPWO2017043408A1 JP2017519016A JP2017519016A JPWO2017043408A1 JP WO2017043408 A1 JPWO2017043408 A1 JP WO2017043408A1 JP 2017519016 A JP2017519016 A JP 2017519016A JP 2017519016 A JP2017519016 A JP 2017519016A JP WO2017043408 A1 JPWO2017043408 A1 JP WO2017043408A1
Authority
JP
Japan
Prior art keywords
layer
film
base metal
semiconductor
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2017519016A
Other languages
English (en)
Other versions
JP6241573B2 (ja
Inventor
正義 高武
正義 高武
秀之 村田
秀之 村田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
DIC Corp
Original Assignee
DIC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by DIC Corp filed Critical DIC Corp
Publication of JPWO2017043408A1 publication Critical patent/JPWO2017043408A1/ja
Application granted granted Critical
Publication of JP6241573B2 publication Critical patent/JP6241573B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/40—Organic transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/40—Organic transistors
    • H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

下地金属層と、前記下地金属層に積層される絶縁層とを有する電子デバイスの製造方法であって、前記下地金属層の一部を露出する開口部を有する形状にパターニングされたパターニング膜を前記下地金属層に積層させる反転オフセット印刷法により前記絶縁層を形成する。

Description

本発明は、電子デバイスの製造方法に関する。
従来から、シリコン半導体を用いた薄膜トランジスタ（ＴＦＴ）が広く利用されてきたが、近年、シリコン半導体に換えて有機半導体に代表される半導体溶液、いわゆる半導体インキを用いたＴＦＴ（有機ＴＦＴ）の研究及び開発が盛んに行われている。半導体インキによるＴＦＴは、半導体を印刷や塗布により形成することができ、フォトリソグラフィー工程を用いることなく製造することができる。このような有機ＴＦＴは、軽量、堅牢、フレキシブル、大画面化といった従来のシリコン半導体を用いたＴＦＴでは実現困難であった新たな付加価値を有し、電子デバイス産業にパラダイム変革をもたらす電子デバイスとして多くの産業分野より大きな期待がもたれている。
例えば、特許文献１では、下地層の表面にバンク層（絶縁層）を形成し、このバンク層によって囲まれた領域に半導体材料を含むインクを塗布し、このインクを乾燥させることにより有機ＴＦＴを形成する製造方法が開示されている。また、特許文献２には、有機半導体と電極とのマッチングを向上させるために、電極の表面にめっき処理を施してめっき層を形成し、さらにめっき層の表面に自己組織単分子膜（ＳＡＭ膜）を形成する有機ＴＦＴの製造方法が開示されている。
日本国特許第４６０５３１９号公報 日本国特表２０１３−５３４７２６号公報
近年においては、半導体インキによるＴＦＴの性能は飛躍的に向上し、アモルファスシリコンを用いたＴＦＴを凌駕する基本性能を有してきている。しかしながら、半導体インキを用い印刷・塗布法により形成するＴＦＴの普及を促進するためには、電気特性と信頼性とを少なくとも維持しつつ、製造工程をより簡略化し、製造時の作業性の向上と低価格化をさらに進める必要がある。特許文献１においては、バンク層をフォトリソグラフィー工程で形成しており、製造工程の簡素化が十分ではない。また、特許文献２においては、バンク層についての記載がなく、バンク層の形成を簡素化するための知見は開示及び示唆されていない。
また、ここまでは、有機ＴＦＴの製造方法の簡素化の必要性について説明をしたが、電子デバイスの製造工程では有機ＴＦＴに限られず、工程の簡素化が常に要求されている。例えば、素子と素子とを接続するビアやＴＦＴと画素電極とを接続するためのスルーホール等は、一般的にフォトリソグラフィー工程によって貫通孔を有するようにパターニングされた絶縁層の上記貫通孔に、金属層を形成することによって作られている。これに対しては、フォトリソグラフィー工程を用いた場合と同程度の精度を維持しつつ、フォトリソグラフィー工程を用いないでビアやスルーホールを形成する方法が求められている。
本発明は、上述する問題点に鑑みてなされたもので、電子デバイスの製造方法において、フォトリソグラフィー工程による絶縁膜のパターニング工程を削減し、かつ、絶縁膜のパターニングの精度を高い水準で維持する。
本発明の第１態様は、下地金属層と、下地金属層に積層される絶縁層とを有する電子デバイスの製造方法であって、下地金属層の一部を露出する開口部を有する形状にパターニングされたパターニング膜を下地金属層に積層させる反転オフセット印刷法により絶縁層を形成する。
本発明の第２態様は、上記第１態様に係る電子デバイスの製造方法において、開口部により露出された下地金属層の表面にめっき層を形成することが好ましい。
本発明の第３態様は、上記第２態様に係る電子デバイスの製造方法において、めっき層の表面に自己組織単分子膜を形成することが好ましい。
本発明の第４態様は、上記第１〜第３態様のいずれか一態様に係る電子デバイスの製造方法において、絶縁層が撥液性を有していることが好ましい。
本発明の第５態様は、上記第４態様に係る電子デバイスの製造方法において、絶縁層上に半導体材料を含むインクを塗布することが好ましい。
本発明の第６態様は、上記第１〜第５態様のいずれか一態様に係る電子デバイスの製造方法において、開口部に半導体層を形成し、半導体層を覆うと共にフッ素系樹脂を有する保護層を絶縁層に積層させて形成し、絶縁層の開口部と連通する連通開口部を有する形状にパターニングされた第２パターニング膜を保護層が覆われるように絶縁層に積層させて第２絶縁層を形成することが好ましい。
本発明の第７態様は、上記第１〜第６態様のいずれか一態様に係る電子デバイスの製造方法において、銀（Ａｇ）及び銅（Ｃｕ）の少なくともいずれかを含む導電インクを有する導電パターニング膜を基板上に積層させる反転オフセット印刷により下地金属層を形成することが好ましい。
上記本発明の態様によれば、反転オフセット印刷法によりパターニング膜を下地金属層に積層させることにより下地金属層の上に絶縁層を形成する。反転オフセット印刷法では、ブランケットの表面にベタ塗りされたインクを流動性がない半乾燥状態でパターニングし、このパターニング膜を下地金属層上に極めて低い印圧で転写する。このような、反転オフセット印刷法によれば、インクが流動性のない状態でパターニング及び基体への転写を行うため、表面平滑性に優れ、パターンエッジがシャープでかつフォトリソグラフィー工程によるエッチングパターンと同等の微細なパターニングを行うことができる。さらに、流動性のないパターニング膜を極めて低い印圧でブランケットの変形を無視できる状態で基体に転写することから、パターンの歪みがなくかつ下地金属層に対するパターニング膜のアライメント精度を高くすることができる。したがって、本発明によれば、フォトリソグラフィー工程を行うことなく、フォトリソグラフィー工程を用いた場合と同程度の精度で絶縁層を形成することができる。よって、本発明によれば、電子デバイスの製造方法において、フォトリソグラフィー工程による絶縁膜のパターニング工程を削減し、かつ、絶縁膜のパターニングの精度を高い水準で維持することができる。
本発明の第１実施形態における駆動回路基板の一部を模式的に示す断面図である。 本発明の第１実施形態における駆動回路基板の製造方法を説明する工程図である。 本発明の第１実施形態における駆動回路基板の製造方法を説明する工程図である。 本発明の第１実施形態における駆動回路基板の製造方法を説明する工程図である。 本発明の第１実施形態における駆動回路基板の製造方法を説明する工程図である。 本発明の第１実施形態における駆動回路基板の製造方法を説明する工程図である。 本発明の第１実施形態における駆動回路基板の製造方法を説明する工程図である。 本発明の第１実施形態における駆動回路基板の製造方法を説明する工程図である。 本発明の第１実施形態における駆動回路基板の製造方法を説明する工程図である。 本発明の第１実施形態における駆動回路基板の製造方法を説明する工程図である。 本発明の第２実施形態における駆動回路基板の一部を模式的に示す断面図である。 本発明の第２実施形態における駆動回路基板の製造方法を説明する工程図である。 本発明の第２実施形態における駆動回路基板の製造方法を説明する工程図である。 本発明の第２実施形態における駆動回路基板の製造方法を説明する工程図である。 本発明の第２実施形態における駆動回路基板の製造方法を説明する工程図である。 本発明の第２実施形態における駆動回路基板の製造方法を説明する工程図である。 本発明の第２実施形態における駆動回路基板の製造方法を説明する工程図である。 本発明の第２実施形態における駆動回路基板の製造方法を説明する工程図である。 本発明の第２実施形態における駆動回路基板の製造方法を説明する工程図である。 本発明の第３実施形態における駆動回路基板の一部を模式的に示す断面図である。 本発明の第３実施形態における駆動回路基板の製造方法を説明するための工程図である。 本発明の第３実施形態における駆動回路基板の製造方法を説明するための工程図である。 本発明の第３実施形態における駆動回路基板の製造方法を説明するための工程図である。 本発明の第３実施形態における駆動回路基板の製造方法を説明するための工程図である。 本発明の第３実施形態における駆動回路基板の製造方法を説明する工程図である。 本発明の第３実施形態における駆動回路基板の製造方法を説明する工程図である。 本発明の第３実施形態における駆動回路基板の製造方法を説明する工程図である。 本発明の第３実施形態における駆動回路基板の製造方法を説明する工程図である。 本発明の第４実施形態における駆動回路基板の一部を模式的に示す断面図である。 本発明の第４実施形態における駆動回路基板の製造方法を説明する工程図である。 本発明の第４実施形態における駆動回路基板の製造方法を説明する工程図である。 本発明の第４実施形態における駆動回路基板の製造方法を説明する工程図である。 本発明の第４実施形態における駆動回路基板の製造方法を説明する工程図である。 本発明の第４実施形態における駆動回路基板の製造方法を説明する工程図である。 本発明の第４実施形態における駆動回路基板の製造方法を説明する工程図である。 本発明の第４実施形態における駆動回路基板の製造方法を説明する工程図である。 本発明の変形例における駆動回路基板の一部を模式的に示す断面図である。 本発明の変形例である２つのＴＦＴが接続された駆動回路基板の一部を模式的に示す断面図である。 本発明の変形例である２つのゲート電極を有するＴＦＴを備える駆動回路基板の一部を模式的に示す断面図である。 本発明の変形例であるＢＧＢＣ型ＴＦＴを備える駆動回路基板の一部を模式的に示す断面図である。
以下、図面を参照して、本発明に係る電子デバイスの製造方法の一実施形態について説明する。なお、以下の図面においては、各部材を認識可能な大きさとするために、各部材の縮尺を適宜変更している。
第１実施形態
以下、本発明の第１実施形態について説明する。本第１実施形態においては、本発明を液晶ディスプレイ及び電気泳動ディスプレイの駆動回路基板１（電子デバイス）の製造方法に適用した例について説明する。なお、本実施形態の電子デバイスの製造方法は、本実施形態の駆動回路基板１の製造方法にのみ適用されるものではなく、他の電子デバイス（例えば、ＴＦＴ構造を有するセンサや、ＥＬ（Electro Luminescence）ディスプレイ、インバーター、メモリ等の複数の素子同士を層間接続する回路を有する電子デバイス）の製造方法に適用することも可能である。これに加え、本実施形態の撥液性を有するバンク層の形成はＥＬの発光素子のパターン化にも有益に適用できる。
本実施形態において、駆動回路基板１は、画素ごとに設けられることによりアレイ状に配列された複数のボトムゲートボトムコンタクト型の有機ＴＦＴ構造を有している。図１は、駆動回路基板１の一部を模式的に示す断面図であり、複数備えられるＴＦＴ構造のうちの１つのＴＦＴ構造を示す図である。この図に示すように、駆動回路基板１は、ＰＥＮ（ポリエチレンナフタレート）フィルム２と、ゲート電極３と、ゲート絶縁膜４と、ソース電極５と、ドレイン電極６と、バンク層７（絶縁層）と、半導体層８と、保護膜９と、中間層１０（第２絶縁層）と、コンタクトホール１１と、画素電極１２とを備えている。なお、駆動回路基板１の設置姿勢については特に限定されるものではないが、以下の説明においては、説明の便宜上、ＰＥＮフィルム２側（すなわち図１の下側）を下部、画素電極１２側（すなわち図１の上側）を上部とする。
ＰＥＮフィルム２は、ゲート電極３、ゲート絶縁膜４、ソース電極５、ドレイン電極６、バンク層７（絶縁層）、半導体層８、保護膜９（保護層）、中間層１０及び画素電極１２を直接的あるいは間接的に支持する支持基体である。ＰＥＮフィルム２は、可撓性を有している。このため、ＰＥＮフィルム２を上記支持基体として用いることにより、駆動回路基板１にフレキシブル性を付与し、次世代フレキシブルトランジスタに対応することが可能となる。
なお、ＰＥＮフィルム２に換えて、他の支持基体を用いることも可能である。例えば、セルロースナノファイバーを適用した表面平滑紙、ガラス織布エポキシ積層板、ガラス不織布エポキシ積層板、紙エポキシ積層板、紙フェノール積層板、ガラス織布ポリイミド積層板等のガラス繊維強化プラスチック、ポリイミド、ポリエチレンテレフタレート、ポリカーボネート等のプラスチックフィルム、絶縁体で被覆された銅、アルミニウム、ステンレス、鉄等の金属板または箔、超薄膜ガラス、アルミナ、ジルコニア、シリカ等を用いることもできる。ポリエチレンテレフタレート、ポリカーボネート等の柔軟性を有するプラスチック素材を用いた場合にも、ＰＥＮフィルム２を用いた場合と同様に、次世代フレキシブルトランジスタに対応することが可能となる。なお、これら支持基体表面に表面円滑性の向上や支持基体状に形成される電極等の機能層との密着性の向上を目的として、樹脂等による下地層を形成するようにしても良い。
ゲート電極３は、ＰＥＮフィルム２上に形成されている。このゲート電極３は、銀（Ａｇ）や銅（Ｃｕ）等の金属により形成されており、不図示のゲート線と接続されている。このゲート電極３には、不図示のゲート線を通じて、行選択用の信号電圧が印加される。例えば、このゲート電極３は、他の画素に対して設けられたＴＦＴ構造のゲート電極３と、不図示のゲート線と共に、反転オフセット印刷法により一括形成される。この反転オフセット印刷法では、まずシリコーンゴム等を有するロール状のブランケットの表面に均一なインクの薄膜を形成し、インクの溶剤を適度に蒸発させることによりインクを半乾燥で流動性がない状態とする。次いで、凸版（抜き版）をインクの薄膜に軽く押し当て、不要なインクパターンを取り除くことでブランケット状にパターニングされた機能性薄膜（パターニング膜）を形成し、ブランケットを転写対象に軽く押し当ててパターニング膜を完全転写する。さらに、必要に応じオーブン熱風加熱焼成、ＩＲ焼成、キセノンパルス光焼成等を施しパターニング膜を導電性機能膜へと改質する。なお、ロール状のブランケットと平板状の抜き版との組み合わせの他、ロール状のブランケットとロール状の抜き版との組み合わせ、平板状のブランケットとロール状の抜き板との組み合わせを用いることが可能である。
例えば、本実施形態では、ナノ銀やナノ銅を含む導電性インクの薄膜をブランケットの表面に均一な膜厚で形成し、導電性インクを半乾燥させて流動性のない状態とする。次いで、ゲート電極３及びゲート線の形成領域以外の領域が凸とされた凸版を導電性インクの薄膜に軽く押し当て、ゲート電極３及びゲート線の形成領域以外の領域の導電性インクパターンを取り除くことで、ゲート電極３及びゲート線の形状にパターニングされた導電パターニング膜を形成する。さらに、ブランケットをＰＥＮフィルム２に軽く押し当てて導電パターニング膜をＰＥＮフィルム２に転写し、その後、オーブン加熱焼成、ＩＲ焼成、キセノンパルス光焼成及び水素プラズマ焼成等の改質処理により要求される導電性を持ったゲート電極３及びゲート線を一括形成する。
このような反転オフセット印刷法を用いることにより、インクに流動性がない状態でパターニング及びブランケットに形成されたパターンを基体状に完全転写することができるため、フォトリソグラフィー工程によるエッチング製膜に匹敵する、微細でかつラインエッジがシャープな高品質な画線特性を有するパターニング膜を形成することができる。さらに、反転オフセット印刷法によれば、パターニング膜の表面にブランケットの表面平滑性が反映されるため、パターニング膜の表面平滑性の優れ、均一な膜厚のパターニング膜を形成することができる。このような均一な膜厚のパターニング膜が転写されるため、反転オフセット印刷法によれば、最終的に得られるパターニング層の膜厚を均一にすることができる。さらに、反転オフセット印刷法によれば、パターニングプロセス及び転写プロセスが軽い力での押し当てにより行われるため、ブランケットの変形等に起因する印刷位置ずれを実質的に無視できる程度に小さく抑えることができる。このため、反転オフセット印刷法によれば、極めて高いアライメント精度にてパターニング膜を転写対象に転写することができる。さらに、反転オフセット印刷法によれば、インクが半乾燥されて流動性がない状態のパターニング膜として転写対象に転写される。このため、反転オフセット印刷法によれば、転写対象の表面の液体に対する特性（すなわち撥液性及び親液性）に影響を受けずにパターニング層を形成することができる。
したがって、ゲート電極３及びゲート線を反転オフセット印刷法により形成することによって、ゲート電極３及びゲート線を高い精度で微細化することができ、ゲート電極３及びゲート線の層厚を均一にすることができ、ゲート電極３及びゲート線を位置精度高く形成することができ、ＰＥＮフィルム２の表面の液体に対する特性に影響を受けずにゲート電極３及びゲート線を形成することができる。
また、上述の導電性インクとしては、反転オフセット印刷法に適した性能を有しているものを用いる。すなわち、導電性インクとして、ブランケット上に無欠陥の均一な薄膜を形成できる優れた濡れ性を有し、抜き版パターンを正確に反映する優れたインク転写性を有し、シャープなラインエッジを形成する優れたインク膜の切れ性を有し、パターニング膜を軽い力での押し当てにより転写対象に転写可能とするパターニング膜転写性を有しているものを選択する。このような導電性インクとしては、例えば、日本国特許第４３７５４９９号公報に開示されたものを好適に用いることができる。
なお、ゲート電極３及びゲート線の形成方法としては、反転オフセット印刷法に限定されるものではない。例えば、フレキソ印刷、グラビア印刷、グラビアオフセット印刷、水無しグラビアオフセット印刷、スクリーン印刷等の各種有版印刷、インクジェット法、親撥パターンを適用したディッピング法やスリットダイコート塗工法によってゲート電極３及びゲート線を形成することも可能である。また、製造工程の複雑化を招くことから好ましくはないものの、フォトリソグラフィー工程によりゲート電極３及びゲート線を形成することも可能である。
ゲート絶縁膜４は、ゲート電極３を覆うようにＰＥＮフィルム２の表面（上部の面）に積層されている。なお、ゲート絶縁膜４は、不図示のゲート線もゲート絶縁膜４と同様に覆っている。このゲート絶縁膜４は、ゲート電極３とソース電極５及びドレイン電極６との間に配置されており、ゲート電極３とソース電極５及びドレイン電極６との短絡を防止する。例えば、このゲート絶縁膜４は、反転オフセット印刷法によって形成される。ゲート絶縁膜４は、ＰＥＭフィルム２の表面の全域に形成されるため、ブランケットの表面に形成されたインクの薄膜をパターニングすることなくＰＥＭフィルム２上に転写することにより形成される。例えば、本実施形態では、絶縁膜形成用インクの薄膜をブランケットの表面に均一な膜厚で形成し、絶縁膜形成用インクを半乾燥させて流動性のない状態とすることでベタ膜を形成する。次いで、このベタ膜をパターニングすることなく、ブランケットをゲート電極３が形成されたＰＥＮフィルム２の表面に軽く押し当ててベタ膜をＰＥＮフィルム２に転写し、その後、焼成して乾燥させることによりゲート絶縁膜４を形成する。
このような反転オフセット印刷法を用いることにより、上述のように、ベタ膜の表面にブランケットの表面平滑性が反映されるため、均一な膜厚のベタ膜を形成することができる。したがって、本実施形態にて、ゲート絶縁膜４を反転オフセット印刷法により形成することによって、ゲート絶縁膜４の層厚を均一にすることができる。なお、図１では、模式図であることから、ゲート電極３の上部の領域においてゲート絶縁膜４が他の領域と比較して薄く描かれている。実際には、下地の凹凸に倣い、ゲート絶縁膜４は、ゲート電極３の上部の領域において上方に盛り上がる。このため、ゲート電極３の上部の領域であっても、ゲート絶縁膜４の膜厚が十分に確保され、ゲート電極３とソース電極５及びドレイン電極６との短絡をより確実に防止することが可能となる。また、反転オフセット印刷法を用いることにより、上述のように、インクが半乾燥されて流動性がない状態のベタ膜が転写される。したがって、本実施形態にて、ゲート絶縁膜４を反転オフセット印刷法により形成することによって、ＰＥＮフィルム２の表面の液体に対する特性に影響を受けずにゲート絶縁膜４を形成することができる。
なお、本実施形態においては、ゲート絶縁膜４をＰＥＮフィルム２の全面に形成しているが、ゲート絶縁膜４をパターニングして形成するようにしても良い。上述のように、反転オフセット印刷法によれば、表面平滑性に優れ、膜厚の均一性に優れたパターニング膜を形成することができ、さらにブランケットの変形等に起因する印刷位置ずれを実質的に無視できる程度に小さく抑えることができる。したがって、反転オフセット印刷法を用いることによって、必要に応じて、ゲート絶縁膜４をパターニングすることができる。例えば、ゲート電極３やゲート線の形成領域のみに合わせて局所的にゲート絶縁膜４を形成することにより、ゲート電極３やゲート線の形成領域以外の領域における駆動回路基板１の厚みを抑えることが可能となる。
また、上述の絶縁膜形成用インクとしては、反転オフセット印刷法に適した性能を有しているものを用いる。すなわち、絶縁膜形成用インクとして、少なくとも、ブランケット上に無欠陥の均一な薄膜を形成できる優れた濡れ性を有し、パターニング膜を軽い力での押し当てにより転写対象に転写可能とするパターニング膜転写性を有しているものを選択する。さらに、ゲート絶縁膜４のパターニングを行う場合には、絶縁膜形成用インクとして、上記性能に加えて、抜き版のパターンを正確に反映する優れたインクの切れ性、転写性を有しているものを選択する。このような絶縁膜形成用インクとしては、例えば、日本国特開２０１０−２６５４２３号公報、日本国特許第４６２６８３７号公報に開示されたものを好適に用いることができる。
なお、ゲート絶縁膜４の形成方法としては、反転オフセット印刷法に限定されるものではない。例えば、ダイコート法、スピンコート法、インクジェット法、スパッタ法、真空蒸着法、ＣＶＤ（Chemical Vapor Deposition）法等を用いることも可能である。
ソース電極５は、ゲート絶縁膜４上であって、一部の領域（図１においては右部の領域）がゲート電極３の上方に位置するように配置されている。このソース電極５は、不図示のソース線と接続されている。このソース電極５には、不図示のソース線を通じて、画像信号が供給される。このようなソース電極５は、本実施形態において、ベース金属層５ａ（下地金属層）と、めっき層５ｂとを有している。ベース金属層５ａは、ソース線と同様に銀（Ａｇ）や銅（Ｃｕ）を有する金属層であり、ゲート電極３の上方からソース線に至るまでの領域に形成されている。めっき層５ｂは、ベース金属層５ａ上であって、上方から見て、バンク層７の後述する半導体用開口部７ａに露出する領域（ゲート電極３に掛かる領域）に形成されている。
めっき層５ｂは、半導体層８との接触領域に形成されており、ソース電極５の半導体層８との接触面の相性を向上させることによるトランジスタの性能向上を目的として形成される。半導体層と接触する電極上へめっき層を形成することにより、表面平滑性を向上させることができる。また、めっき層５ｂの形成材料として、半導体層８の仕事関数若しくはイオン化ポテンシャルにマッチングした金属を選択することにより、ソース電極５と半導体層８との相性を向上させることができる。さらに、めっき層５ｂを形成することにより、必要に応じてソース電極５の表面の仕事関数と半導体層８の仕事関数若しくはイオン化ポテンシャルのマッチングのために形成され、電極表面処理に用いる自己組織化単分子膜（ＳＡＭ）の均一な形成を実現することが可能となる。ここで、半導体層８がｐ型半導体層である場合には、ソース電極５の表面の仕事関数がｐ型半導体層のイオン化ポテンシャルの値と同等若しくはこれより深くなるように、めっき層５ｂの形成材料が好適に選択される。なお、「ソース電極５の仕事関数がｐ型半導体層のイオン化ポテンシャルの値と同等若しくはこれより深くなる」とは、光電分光装置で測定したソース電極５表面の仕事関数と半導体層８のイオン化ポテンシャルとの差（金属−半導体）が、例えば−０．６ｅＶ〜２ｅＶの範囲に収まることを意味する。さらに、ソース電極５表面の仕事関数と半導体層８のイオン化ポテンシャルとの差は、−０．３ｅＶ〜２ｅＶであることが好ましく、０ｅＶ〜２ｅＶであるとより好ましい。
例えば、半導体層８がｐ型半導体層である場合には、めっき層５ｂの形成材料としては、銀（Ａｇ）、銅（Ｃｕ）、金（Ａｕ）、ニッケル（Ｎｉ）、プラチナ（Ｐｔ）、パラジウム（Ｐｄ）、コバルト（Ｃｏ）、ロジウム（Ｒｈ）、レニウム（Ｒｅ）あるいはイリジウム（Ｉｒ）、または、これら金属を含む各種合金を用いることができる。また、このようなめっき層５ｂは、金（Ａｕ）、ニッケル（Ｎｉ）あるいはプラチナ（Ｐｔ）等の高価な金属が形成材料として好適に用いられるが、本実施形態においては、ソース電極５の半導体層８との接触面のみにめっき層５ｂが形成されることから、形成材料の使用量を最小限に抑えることができる。このため、最小限の製造コストの上昇で、ＴＦＴの電気特性を大きく向上させることができる。また、例えば、ソース電極５のベース金属層５ａが銅（Ｃｕ）を有する場合には、銀（Ａｇ）によりめっき層５ｂを形成しても良い。また、半導体層８とのマッチングを向上させるためにめっき層５ｂ上にさらにＳＡＭ処理を行う場合、めっき層５ｂを形成する金属としては、大気中で実質的に金属表面酸化皮膜が形成されないことから、各種ＳＡＭ材料による表面修飾反応が容易で且つ均一な表面処理が可能な金（Ａｕ）が特に好ましい。
また、例えば、半導体層８がｎ型半導体層である場合には、ソース電極５の表面の仕事関数がｎ型半導体層の仕事関数若しくはイオン化ポテンシャルと同等若しくはこれより浅くなるように、めっき層５ｂの形成材料が選択される。ここで、「ソース電極５の表面の仕事関数がｎ型半導体層の仕事関数若しくはイオン化ポテンシャルと同等若しくはこれより浅くなる」とは、光電分光装置で測定したソース電極５表面の仕事関数と半導体層８の仕事関数若しくはイオン化ポテンシャルとの差（金属−半導体）が、例えば−２ｅＶ〜０．２ｅＶの範囲に収まることを意味する。さらに、ソース電極５表面の仕事関数と半導体層８の仕事関数若しくはイオン化ポテンシャルとの差は、−２ｅＶ〜０ｅＶであることが好ましく、−２ｅＶ〜−０．１ｅＶであるとより好ましい。
例えば、半導体層８がｎ型半導体層である場合には、めっき層５ｂの形成材料としては、銅（Ｃｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）、亜鉛（Ｚｎ）、スズ（Ｓｎ）、チタン（Ｔｉ）、カドニウム（Ｃｄ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、インジウム（Ｉｎ）あるいはアルミニウム（Ａｌ）、または、これら金属を含む各種合金を用いることができる。
ドレイン電極６は、ゲート絶縁膜４上であって、一部の領域（図１においては左部の領域）がゲート電極３の上方に位置するように配置されている。また、ドレイン電極６は、コンタクトホール１１の下端に到達する広さで形成されている。このドレイン電極６は、コンタクトホール１１を通じて、画素電極１２と接続されており、画素電極１２に画像信号を伝達する。このようなドレイン電極６は、ベース金属層６ａ（下地金属層）と、めっき層６ｂとを有している。ベース金属層６ａは、ソース線と同様に銀（Ａｇ）や銅（Ｃｕ）を有する金属層であり、ゲート電極３の上方からコンタクトホール１１の下端に至るまでの領域に形成されている。めっき層６ｂは、ベース金属層６ａ上であって、ドレイン電極６の半導体層８との接触面に形成される。換言すれば、めっき層６ｂは、ベース金属層６ａの、上方から見てバンク層７の後述する半導体用開口部７ａに露出する領域（すなわち、断面図では、ゲート電極３に掛かる領域）に形成されている。また、めっき層６ｂは、上方から見て、コンタクトホール１１に露出する領域にも形成されている。なお、コンタクトホール１１に露出する領域に形成されためっき層６ｂは形成しなくとも良い。
ドレイン電極６のめっき層６ｂも、ソース電極５のめっき層５ｂと同様に、例えば、半導体層８がｐ型半導体層である場合には、ソース電極５の表面の仕事関数がｐ型半導体層のイオン化ポテンシャルの値と同等若しくはこれより深くなるように、めっき層５ｂの形成材料が好適に選択される。例えば、半導体層８がｐ型半導体層である場合には、めっき層６ｂの形成材料としては、銀（Ａｇ）、銅（Ｃｕ）、金（Ａｕ）、ニッケル（Ｎｉ）、プラチナ（Ｐｔ）、パラジウム（Ｐｄ）、コバルト（Ｃｏ）、ロジウム（Ｒｈ）、レニウム（Ｒｅ）あるいはイリジウム（Ｉｒ）、または、これら金属を含む各種合金を用いることができる。このめっき層６ｂの形成材料としては、金（Ａｕ）、ニッケル（Ｎｉ）あるいはプラチナ（Ｐｔ）等の高価な金属が形成材料としてさらに好適に用いられるが、本実施形態においては、主としてドレイン電極６の半導体層８との接触面に対して局所的にめっき層６ｂが形成されるため、めっき層６ｂの形成材料の使用量を最小限に抑えることができ、最小限の製造コストの上昇で、ＴＦＴの電気特性を大きく向上させることができる。また、例えば、ドレイン電極６のベース金属層６ａが銅を有する場合には、銀（Ａｇ）によりめっき層６ｂを形成しても良い。また、半導体層８とのマッチングを向上させるためにめっき層６ｂ上にさらにＳＡＭ処理を行う場合、めっき層６ｂを形成する金属としては金（Ａｕ）が特に好ましい。
また、ソース電極５のベース金属層５ａ及びドレイン電極６のベース金属層６ａは、他の画素に対して設けられたＴＦＴ構造のソース電極５のベース金属層５ａ及びドレイン電極６のベース金属層６ａと、不図示のソース線と共に、反転オフセット印刷法により一括形成される。例えば、本実施形態では、ナノ銀やナノ銅を含む導電性インクの薄膜をブランケットの表面に均一な膜厚で形成し、導電性インクを半乾燥させて流動性のない状態とする。次いで、ソース電極５のベース金属層５ａ、ドレイン電極６のベース金属層６ａ及びソース線の形成領域以外の領域が凸とされた凸版を導電性インクの薄膜に軽く押し当て、ソース電極５のベース金属層５ａ、ドレイン電極６のベース金属層６ａ及びソース線の形成領域以外の領域の導電性インクパターンを取り除くことで、ソース電極５のベース金属層５ａ、ドレイン電極６のベース金属層６ａ及びソース線の形状にパターニングされた導電パターニング膜を形成する。さらに、ブランケットをゲート絶縁膜４が形成されたＰＥＮフィルム２に軽く押し当てて導電パターニング膜をゲート絶縁膜４上に転写し、その後、オーブン加熱焼成、ＩＲ焼成、キセノンパルス光焼成、水素プラズマ焼成等の改質処理により要求される導電性を有するソース電極５のベース金属層５ａ、ドレイン電極６のベース金属層６ａ及びソース線を一括形成する。
このように、ソース電極５のベース金属層５ａ、ドレイン電極６のベース金属層６ａ及びソース線を反転オフセット印刷法により形成することによって、ソース電極５のベース金属層５ａ、ドレイン電極６のベース金属層６ａ及びソース線を高い精度で微細化することができる。また、ソース電極５のベース金属層５ａ、ドレイン電極６のベース金属層６ａ及びソース線の層厚を均一にすることができる。また、ソース電極５のベース金属層５ａ、ドレイン電極６のベース金属層６ａ及びソース線を位置精度高く形成することができ。また、ゲート絶縁膜４の表面の液体に対する特性に影響を受けずにソース電極５のベース金属層５ａ、ドレイン電極６のベース金属層６ａ及びソース線を形成することができる。このため、例えば、ゲート絶縁膜４が表面の液体に対する特性がＰＥＮフィルム２と異なり、かつ、ゲート絶縁膜４をパターニングした場合であっても、ソース電極５のベース金属層５ａ、ドレイン電極６のベース金属層６ａ及びソース線を好適に形成することが可能となる。さらに、ソース電極５のベース金属層５ａ上にめっき層５ｂを形成し、ドレイン電極６のベース金属層６ａ上にめっき層６ｂを形成することにより、必要とされる部分のみに微細なめっきパターン層を形成することができる。
また、ソース電極５のベース金属層５ａ、ドレイン電極６のベース金属層６ａ及びソース線を形成するための導電性インクとしては、反転オフセット印刷法に適した性能を有しているものを用いる。すなわち、導電性インクとして、ブランケット上に無欠陥の均一な薄膜を形成できる優れた濡れ性を有し、抜き版パターンを正確に反映する優れたインク転写性を有し、シャープなラインエッジを形成する優れたインク膜の切れ性を有し、パターニング膜を軽い力での押し当てにより転写対象に転写可能とするパターニング膜転写性を有しているものを選択する。このような導電性インクとしては、例えば、ゲート電極３及びゲート線を形成する導電性インクと同様に、日本国特許第４３７５４９９号公報に開示されたものを好適に用いることができる。ただし、ソース電極５のベース金属層５ａ、ドレイン電極６のベース金属層６ａ及びソース線を形成するための導電性インクと、ゲート電極３及びゲート線を形成する導電性インクとを必ずしも同じものを用いる必要はない。
また、ソース電極５のベース金属層５ａ、ドレイン電極６のベース金属層６ａ及びソース線の形成方法としては、反転オフセット印刷法に限定されるものではない。例えば、グラビア印刷、フレキソ印刷、グラビアオフセット印刷、水無しグラビア印刷、スクリーン印刷、インクジェット印刷法のほか撥液パターンを利用した、スリットダイコート法、スピナーコート法等によってソース電極５のベース金属層５ａ、ドレイン電極６のベース金属層６ａ及びソース線を形成することも可能である。また、製造工程の複雑化を招くことから好ましくはないものの、フォトリソグラフィー工程によりソース電極５のベース金属層５ａ、ドレイン電極６のベース金属層６ａ及びソース線を形成することも可能である。
ソース電極５のめっき層５ｂ及びドレイン電極のめっき層６ｂは、電解めっきや無電解めっきにより形成することができる。ただし、めっき層５ｂ及びめっき層６ｂを形成する時点において、ソース電極５のベース金属層５ａ及びドレイン電極６のベース金属層６ａを電気的に導通させることは困難である場合には、無電解めっきによりめっき層５ｂ及びめっき層６ｂを形成することが好ましい。
なお、めっき層５ｂ及びめっき層６ｂに換えて、真空蒸着やスパッタ法によって、導電性の堆積層を形成するようにしても良い。このような場合には、半導体層８としてｐ型半導体を用いる場合には、例えば、仕事関数が大きな酸化インジウムスズ（ＩＴＯ）の堆積層をベース金属層５ａ及びベース金属層６ａの表面に形成することができる。また、半導体層８としてｎ型半導体を用いる場合には、例えば、仕事関数が小さなカルシウム（Ｃａ）の堆積層をベース金属層５ａ及びベース金属層６ａの表面に形成することができる。
また、未めっきのソース電極５のベース金属層５ａ及びドレイン電極６のベース金属層６ａ、またはめっき層５ｂ及びめっき層６ｂの表面には、必要に応じて、有機化合物の自己組織化単分子膜（ＳＡＭ）を形成するようにしても良い。めっき層５ｂ及びめっき層６ｂの表面へのＳＡＭ処理は、金属表面の酸化、コンタミ発生の抑制が容易であり、金属表面の清浄性が担保でき、ＳＡＭによる表面処理が欠陥なくかつ均一に行えることから、実施することがより好ましい。なお、ＳＡＭ処理を行う場合のめっき層５ｂ及びめっき層６ｂの形成材料については特に制限はなく、例えば、銀（Ａｇ）、銅（Ｃｕ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）あるいは金（Ａｕ）等が好適に用いられる。特に金（Ａｕ）は外部環境による表面酸化の懸念がなく、好適に使用できる。
例えば、半導体層８がｐ型半導体を有する場合には、トランジスタの性能向上を目的として、半導体層８と接触するソース電極５及びドレイン電極６の表面の仕事関数を深く（大きく）することを目的としたＳＡＭ処理が有効である。金属表面の仕事関数をさらに深くするためのＳＡＭ処理では、分極率が高くかつ金属と容易に結合するチオール基を有する化合物が一般的に用いられる。これらＳＡＭ処理材料としては、例えば、各種フッソ置換チオール化合物が好適に適用できる。具体的には、例えばペンタフルオロベンゼンチオール、トリフルオロメチルベンゼンチオール、テトラフルオロ-４-（トリフルオロメチル）ベンゼンチオール等のフッソ置換芳香族チオール化合物、ペルフルオロアルキルチオール、トリフルオロメタンチオール、ペンタフルオロエタンチオール、ヘプタフルオロプロパンチオール、ノナフルオロブタンチオール等の脂肪族チオール化合物、その他ブタンナトリウムチオール、ブタン酸ナトリウムチオール、ブタノールナトリウムチオール等のチオール化合物を含む薄膜、または、各種アミノチオフェノール、各種ジチオール化合物、チオアセチル、ジスルフィド（Ｒ−Ｓ−Ｓ−Ｒ）、オリゴチオフェン、オリゴフェニレンを含む薄膜をＳＡＭとすることができる。
このような自己組織化単分子膜をめっき層５ｂ及びめっき層６ｂの表面に形成することによって、ソース電極５及びドレイン電極６の表面における仕事関数を、半導体層８の仕事関数若しくはイオン化ポテンシャルエネルギー準位に応じて調整することを可能とし、ソース電極５及びドレイン電極６と半導体層８とのマッチングを向上させることができる。なお、めっき層５ｂ及びめっき層６ｂを形成せずに、ベース金属層５ａ及びベース金属層６ａの表面に直接自己組織化単分子膜を形成しても良い。このような場合には、めっき層５ｂ及びめっき層６ｂを形成する工程を省略することができる。
上述のような自己組織化単分子膜の金属表面への形成方法に制限はないが、ＳＡＭ材料をイソプロピルアルコール、トルエン、キシレン等の適当な溶剤で適切な濃度に希釈してスピンコート法により塗布する方法や、めっき層５ｂ及びめっき層６ｂが形成されたＰＥＮフィルム２を、自己組織化単分子膜の形成材料を含む溶液中に浸漬する方法によって形成することができる。また、めっき層５ｂ及びめっき層６ｂを形成するときのめっき液に自己組織化単分子膜の形成材料を含有させておくことにより、表面に自己組織単分子膜が形成されためっき層５ｂ及びめっき層６ｂを形成することができる。
図１に示すように、バンク層７は、ソース電極５、ドレイン電極６及びソース線が形成されたゲート絶縁膜４上に形成されている。このバンク層７は、半導体層８の形成領域を区画するための隔壁であり、半導体用開口部７ａを有する絶縁層である。半導体用開口部７ａは、ゲート電極３の上方に配置されており、ソース電極５の一部領域（めっき層５ｂが形成された領域）とドレイン電極６の一部領域（めっき層６ｂが形成された領域）とを露出する広さ及び形状である。また、バンク層７は、コンタクトホール１１の下部を形成する貫通孔７ｂ（開口部）を有している。
本実施形態においては、このバンク層７は、反転オフセット印刷法によって形成される。例えば、本実施形態では、絶縁性のバンク層形成用インクの薄膜をブランケットの表面に均一な膜厚で形成し、バンク層形成用インクを半乾燥させて流動性のない状態とする。次いで、半導体用開口部７ａ及び貫通孔７ｂの形成領域が凸とされた凸版をバンク層形成用インクの薄膜に軽く押し当て、半導体用開口部７ａ及び貫通孔７ｂの形成領域のバンク層形成用インクパターンを取り除くことで、半導体用開口部７ａ及び貫通孔７ｂの形成領域が開口された形状にパターニングされたバンク層形成用パターニング膜を形成する。さらに、ブランケットをソース電極５のベース金属層５ａ、ドレイン電極６のベース金属層６ａ及びソース線が形成されたゲート絶縁膜４に軽く押し当ててバンク層形成用パターニング膜をゲート絶縁膜４上に転写し、その後、焼成して乾燥させることによりバンク層７を一括形成する。
このような反転オフセット印刷法を用いることにより、バンク層形成用パターニング膜の表面にブランケットの表面平滑性が反映されるため、表面平滑性に優れ、膜厚が均一なバンク層形成用パターニング膜を形成することができる。したがって、本実施形態によれば、バンク層７の層厚を均一にすることができる。なお、図１では、模式図であることから、ソース電極５及びドレイン電極６の上部の領域においてバンク層７が他の領域と比較して薄く描かれている。実際には、下地の凹凸に倣い、バンク層７は、ソース電極５及びドレイン電極６の上部の領域において上方に盛り上がる。このため、半導体用開口部７ａの深さを十分に確保することができる。
また、本実施形態では、反転オフセット印刷法を用いてバンク層７を形成するため、インクが半乾燥されて流動性がない状態のバンク層形成用パターニング膜が転写される。したがって、ゲート絶縁膜４、ソース電極５のベース金属層５ａ及びドレイン電極６のベース金属層６ａの表面の液体に対する特性に影響を受けずにバンク層７を形成することができる。例えば、フォトリソグラフィー工程でバンク層を形成しようとすると、液体状のバンク層形成材料インクをソース電極５のベース金属層５ａ及びドレイン電極６のベース金属層６ａが形成されたゲート絶縁膜４上に塗布することになる。このとき、例えば、ゲート絶縁膜４の表面の液体に対する特性と、ソース電極５のベース金属層５ａ及びドレイン電極６のベース金属層６ａの表面の特性とが異なると、塗布された液体状のバンク層形成材料の厚みが均一にならず、局所的に高さの十分でないバンク層が形成される場合がある。これに対して、本実施形態では、上述のように、ゲート絶縁膜４、ソース電極５のベース金属層５ａ及びドレイン電極６のベース金属層６ａの表面の液体に対する特性に影響を受けずにバンク層７を形成することができるため、狙った高さのバンク層７を確実に形成することができる。
また、本実施形態では、反転オフセット印刷法を用いてバンク層７及び中間層１０を形成する。反転オフセット印刷の適用により、微細なバンク構造を有するバンク層７及び中間層１０の形成を実現しかつ優れた印刷位置精度のバンク層７及び中間層１０の積層を実現できる。ここで、貫通孔７ｂは、中間層１０に形成される後述の貫通孔１０ａと連通されることによりコンタクトホール１１を形成する。バンク層形成に反転オフセット印刷法を適用することにより、優れたパターンの形成位置精度を実現できることから、バンク層７の貫通孔７ｂと中間層１０の貫通孔１０ａとの正確な積層が実現できる。これにより下層のドレイン電極６と画素電極１２を欠陥無く確実に連結を実現できる。また、反転オフセット印刷法の適用により、本実施形態では、貫通孔７ｂ及び貫通孔１０ａを正確な位置に形成できるため、貫通孔７ｂ及び貫通孔１０ａの径を最小限に抑えることができる。また、微細なバンクパターン構造を形成できる。このため、本実施形態によれば、フォトリソグラフィー工程によるバンク構造形成により形成される半導体電子デバイスに匹敵する微細で高密度の半導体電子デバイスを形成することができる。
また、上述のバンク層形成用インク及び後述の中間層形成用インクとしては、反転オフセット印刷法に適した印刷性能と、バンク層７及び中間層１０として電気絶縁性等の膜性能機能を有しているものを用いる。要求される印刷特性は、少なくとも、ブランケット上に無欠陥の均一な薄膜を形成できる優れた濡れ性を有し、パターニング膜を軽い力での押し当てにより転写対象に転写可能とするパターニング膜転写性を有し、抜き版パターンを正確に反映する優れたインク転写性を有し、優れたインク膜の切れ性を有しているものを選択する。このようなバンク層形成用インク及び中間層形成用インクとしては、絶縁膜形成用インクと同様に、例えば、日本国特開２０１０−２６５４２３号公報、日本国特許第４６２６８３７号公報に開示されたものを好適に用いることができる。また、これら熱架橋性のインクに加え、ラジカル重合やカチオン重合性のモノマー、オリゴマー、ポリマー等を主成分とするエネルギー線架橋性のインクも好適に適用できる。なお、バンク層形成用インクは、絶縁膜形成用インクと必ずしも同一のものを用いる必要はない。
また、半導体層８の形成の容易簡便さ向上や形成位置、膜厚及び特性の均一性の向上を目的として、半導体層８の形成材料の溶媒に対して撥液性を有しているバンク層７を形成することが好ましい。このようにバンク層７が撥液性を有することによって、半導体材料を含むインクをバンク層７上に塗布すると、自発的に半導体用開口部７ａに収容させることが可能となり、正確な位置精度で容易に半導体パターン層を形成することができる。反転オフセット印刷法により微細な撥液バンクを正確な位置に形成することにより、インクジェット法やフレキソ印刷を用いた半導体層８の形成位置精度の格段の向上、パターン欠陥の減少の効果を得ることができる。また、これに加えて、撥液バンク形成により半導体層自己組織化が可能となることから、スピンコート法やスリットダイコート法、ディップコート法等の簡素な塗布法で半導体層のパターンニングを実現することができる。撥液バンクの撥液性は、半導体材料を含むインクに適用する溶剤による接触角が４０°より大きいことが好ましく、さらに５０°より大きいことがより好ましく、６０°より大きいことが最も好ましい。
このような撥液性を有するバンク層７を形成するためのバンク層形成用インクとしては、反転オフセット印刷用絶縁インク、例えば日本国特開２０１０−２６５４２３号公報、日本国特許第４６２６８３７号公報に開示された熱架橋性の絶縁インク及びエネルギー線架橋硬化型インクに撥液性の高いフッソ化化合物やフッ素化系界面活性剤を添加することにより得られる。とくに紫外線重合性のオリゴマー系のフッソ系界面活性剤の添加がバンクの撥液化に優れた効果を示す。反転印刷絶縁インクの撥液化に好適に適用できるフッソ系界面活性剤として例えばＤＩＣ株式会社の重合性界面活性剤であるＲＳ−７５、ＲＳ−７６−Ｅ、ＲＳ−７６−ＮＳ、ＲＳ−９０が好適に適用できる。
さらには、半導体用開口部７ａの底部に露出されるゲート絶縁膜４の表面は、親液性であることが好ましい。これによって、半導体インクの自己組織化特性をさらに高めることができ、よりパターン精度を高めることができる。つまり、ゲート絶縁膜４は親液性を有するインクにより形成され、バンク層７は撥液性を有するインクにより形成されることが望ましい。また、ゲート絶縁膜４の表面及びバンク層７の表面に対して、各種プラズマ処理、ＵＶオゾン処理等を行うことによって、親液性及び撥液性を付与するようにしても良い。
半導体層８は、バンク層７の半導体用開口部７ａの内部にて、ソース電極５とドレイン電極６とに接続されるように形成されている。このような半導体層８は、ｐ型半導体層あるいはｎ型半導体層を有し、真空蒸着法、スパッタ法、フレキソ印刷法、スピンコート法、インクジェット法等によって形成される。このような半導体層８の形成材料としては、特に限定されるものではなく、例えば日本国特許第４６０５３１９号公報、日本国特表２０１３−５３４７２６号公報に開示されたものを用いることができる。
例えば、半導体層８の形成材料については、常温もしくは加熱状態で溶媒に溶解性有する半導体材料もしくは熱処理により半導体薄膜を形成する各種有機半導体原体、酸化物半導体を形成する各種錯体材料であれば、無機半導体材料及び有機半導体材料のいずれかに限定されるものではない。例えば、ｐ型半導体材料としては、各種の結晶性及び非結晶の高分子有機半導体及（ＰＴＡＡ、Ｆ８ＢＴ、Ｆ８Ｔ２、Ｐ３ＨＴ、ＰＢＴＴＴ、ｐＤＡ２Ｔ−Ｃ１６その他）、低分子半導体（ＴＩＰＳペンタセン、ＴＥＳ−ＡＤＴの他ＢＴＢＴ、ＤＮＴＴ等の各種チエノフェン系半導体その他）及びこれらブレンド半導体（低分子半導体＋各種ポリマー、低分子半導体＋高分子半導体）を用いることができる。また、ｎ型半導体材料としては、有機高分子系半導体（ＢＢＬ、ＢｏｒａｍｅｒＴＭＴ０１、各種ベンゾチアゾール系高分子その他）、有機低分子系半導体（ＴＣＮＱ、Ｆ４ＴＣＮＱ、ＰＴＤＣＡ、各種キノイド系分子その他）等の有機半導体の他、塗布形成タイプの各種酸化物半導体（ＺｎＯ系、ＩＧＺＯ系）を用いることができる。
保護膜９は、半導体層８の上部であって、半導体用開口部７ａを上部から閉塞するように形成されている。この保護膜９は、半導体層８に直接接触しても半導体層８にダメージを与えないことが要求される。これら材料として半導体材料及びそのインク溶剤成分と直交性を有するフッ素系樹脂によって形成されることが好ましい。これにより半導体層形成以降の電子デバイス形成プロセスからの半導体層のダメージを防止することができる。このような保護膜９は、フッソ系樹脂をフッソ系溶剤に溶解したインクを用い、例えばスクリーン印刷法によって形成することができる。このような保護膜用のフッソ系樹脂として例えば、フッソ系溶剤への溶解が可能な旭ガラス社製のＣＹＴＯＰやＤｕｐｏｎｔ社製のＡＦポリマー等が好適に適用できる。
中間層１０は、保護膜９が形成された後にバンク層７上に形成される絶縁層であり、バンク層７の貫通孔７ｂと連通される貫通孔１０ａ（連通開口部）を有している。貫通孔１０ａは、バンク層７の貫通孔７ｂに対して上部から接続されており、コンタクトホール１１の上部を形成している。
本実施形態においては、この中間層１０は、上述のように反転オフセット印刷法によって形成される。例えば、本実施形態では、絶縁性の中間層形成用インクの薄膜をブランケットの表面に均一な膜厚で形成し、中間層形成用インクを半乾燥させて流動性のない状態とする。次いで、貫通孔１０ａの形成領域が凸とされた凸版を中間層形成用インクの薄膜に軽く押し当て、貫通孔１０ａの形成領域の中間層形成用インクパターンを取り除くことで、貫通孔１０ａの形成領域が開口された形状にパターニングされた中間層形成用パターニング膜を形成する。さらに、ブランケットを保護膜９が形成された後にバンク層７に軽く押し当てて中間層形成用パターニング膜をバンク層７上に転写し、その後、加熱、エネルギー線等により乾燥や架橋硬化させることにより要求される絶縁性、機械強度、耐溶剤性等の膜特性を発揮する中間層１０を一括形成する。
このように、中間層１０の形成に反転オフセット印刷法を用いることにより、平滑なブランケット上形成された反転オフセット印刷法用の中間層形成用インクを流動性の無い状態でパターンニングされことから、設計値通りの形状の中間層１０が形成できる。また、パターンニング膜が流動性の無い状態で先に形成された保護膜９上に完全転写されることから、撥液性の高いフッソ系樹脂による保護膜パターンが形成された表面においても、ハジキ等による膜厚の不均一性が発生せず基体表面の特性に影響を受けない均一な膜厚を有する中間層１０を形成できる。なお、図１では、模式図であることから、保護膜９の上部の領域において中間層１０が他の領域と比較して薄く描かれている。実際には、下地の凹凸に倣い、中間層１０は、保護膜９の上部の領域において上方に盛り上がる。
さらに、反転オフセット印刷法を用いて中間層１０を形成するため、ブランケットの変形等に起因する印刷位置ずれを実質的に無視できる程度に小さく抑えることができる。このため、上述のように、貫通孔１０ａを正確な位置に配置することができる。
なお、上述の中間層１０は、必ずしも設ける必要はない。例えば、中間層１０を設けない場合には、画素電極１２がバンク層７及び保護膜９の表面に形成され、スルーホールがバンク層７の貫通孔７ｂのみによって構成される。
コンタクトホール１１は、ドレイン電極６と画素電極１２との導通を確保するためにバンク層７及び中間層１０を貫通する貫通孔である。このコンタクトホール１１は、バンク層７に形成された貫通孔７ｂと、この貫通孔７ｂの上部に接続される中間層１０の貫通孔１０ａとが連通されることにより形成されている。画素電極１２は、中間層１０の表面（図１の上部の面）に形成されており、コンタクトホール１１を介してドレイン電極６と接続されている。このような画素電極１２は、例えばグラビアオフセット印刷によって形成される。スクリーン印刷により画素電極１２を形成しても良いが、グラビアオフセット印刷によって、より画素電極１２をより緻密に配置することが可能となる。例えば、画素電極１２は銀（Ａｇ）や銅（Ｃｕ）やカーボン等の導電材料を用いた導電インクを用いたグラビアオフセット印刷法により形成することができる。グラビアオフセット印刷法により、微細な導電パターンの形成を実現し、集積密度の高い高精細な電子デバイスが形成できる。さらにグラビアオフセット印刷による画素パターンの形成と同時にドレイン電極６まで貫通したコンタクトホール１１内へ導電インクを欠陥無く押し込むことができ、ドレイン電極６と画素電極１２との導通を信頼性高く担保することができる。もちろん、ＴＦＴ代表される半導体デバイスの集積度がそれほど要求されない場合にはスクリーン印刷による画素及びコンタクトホール１１内への導電インク押し込みを行うこともできる。また、コンタクトホール１１によるドレイン電極６と画素電極１２との導通担保する方法として、グラビアオフセット印刷等を用い、コンタクトホール１１が形成される位置に導電性のビアポストを形成しても良く、また、形成されたコンタクトホール１１内にインクジェットにより導電インクを充填することで形成することもできる。また、これら導電性インクは所望のパターン形成後にオーブン加熱焼成、ＩＲ焼成、キセノンパルス光焼成及び水素プラズマ焼成等の改質処理により要求される導電性を持った導電膜に改質することができる。
次に、このように構成された駆動回路基板１の製造方法の一例について、図２Ａ〜２Ｅ及び図３Ａ〜３Ｄを参照して説明する。
まず、図２Ａに示すように、ＰＥＮフィルム２をガラス基板Ｇの表面に対して貼付する。このガラス基板Ｇは、製造過程においてＰＥＮフィルム２を支え、ＰＥＮフィルム２の変形を防止する。必要に応じてフィルム表面平滑層を形成し、続いて、図２Ｂに示すように、ゲート電極３及び不図示のゲート線を上述した反転オフセット印刷法により、ＰＥＮフィルム２上に形成する。このようにゲート電極３及びゲート線を反転オフセット印刷法により形成することによって、ゲート電極３及びゲート線を高い精度で微細化することができ、ゲート電極３及びゲート線の層厚を均一にすることができ、ゲート電極３及びゲート線を位置精度高く形成することができ、ＰＥＮフィルム２の表面の液体に対する特性に影響を受けずにゲート電極３及びゲート線を形成することができる。
続いて、図２Ｃに示すように、ゲート電極３及びゲート線が形成されたＰＥＮフィルム２上にゲート絶縁膜４を反転オフセット印刷法により形成する。このようにゲート絶縁膜４を反転オフセット印刷法により形成することにより、ゲート絶縁膜４の層厚を均一にすることができ、ＰＥＮフィルム２及びゲート電極３等の表面の液体に対する特性に影響を受けずにゲート絶縁膜４を形成することができる。
続いて、図２Ｄに示すように、ゲート絶縁膜４上に、ソース電極５のベース金属層５ａ、ドレイン電極６のベース金属層６ａ及び不図示のソース線を、反転オフセット印刷法により形成する。このようにソース電極５のベース金属層５ａ、ドレイン電極６のベース金属層６ａ及びソース線を反転オフセット印刷法により形成することによって、ソース電極５のベース金属層５ａ、ドレイン電極６のベース金属層６ａ及びソース線を高い精度で微細化することができ、またソース電極５のベース金属層５ａ、ドレイン電極６のベース金属層６ａ及びソース線を位置精度高く形成することができる。
続いて、図２Ｅに示すように、ソース電極５のベース金属層５ａ、ドレイン電極６のベース金属層６ａ及びソース線が形成されたゲート絶縁膜４上に、バンク層７を、撥液性を有するバンク層形成用インクを用いて反転オフセット印刷法により形成する。このようにバンク層７を反転オフセット印刷法により形成することによって、均一な膜厚のバンク層形成用パターニング膜を形成することができ、半導体用開口部７ａの深さを十分に確保することができる。また、半導体用開口部７ａ及び貫通孔７ｂを正確な位置に配置することができる。また、ゲート絶縁膜４、ソース電極５のベース金属層５ａ及びドレイン電極６のベース金属層６ａの表面の液体に対する特性に影響を受けずにバンク層７を形成することができるため、フォトリソグラフィー工程で形成する場合と比較して、狙った高さのバンク層７を確実に形成することができる。
続いて、図３Ａに示すように、バンク層７の半導体用開口部７ａに露出されたソース電極５のベース金属層５ａの一部領域、ドレイン電極６のベース金属層６ａの一部領域に対して、めっき処理を施すことによりめっき層５ｂ及びめっき層６ｂを形成する。さらに、形成されためっき層５ｂ及びめっき層６ｂの表面に自己組織単分子膜を形成する。これらの工程によって、ソース電極５及びドレイン電極６が形成される。このように、めっき層５ｂ、めっき層６ｂ及び自己組織単分子膜を形成することによって、ソース電極５及びドレイン電極６と半導体層８とのマッチングを向上させることができる。
続いて、図３Ｂに示すように、半導体用開口部７ａに半導体層８を形成する。ここでは、撥液性を有するバンク層７に形成された半導体用開口部７ａに対してインクジェット法によって有機半導体材料を含むインクを吐出し、その後インクを乾燥させることにより半導体層８を形成する。このように撥液性を有するバンク層７の半導体用開口部７ａに対してインクジェット法によりインクを吐出することによって、有機半導体を含むインクを確実に半導体用開口部７ａに配置することができる。
続いて、図３Ｃに示すように、半導体層８を覆うと共にフッ素系樹脂を有する保護膜９を、スクリーン印刷法によって形成する。このように、半導体層８を覆う保護膜９をフッ素系樹脂により形成することによって、半導体形成以降の半導体層へのプロセスダメージを防止するとともに半導体層８への水等の侵入を抑え、半導体層８を長寿命化することができる。
続いて、図３Ｄに示すように、保護膜９及びバンク層７の上に、反転オフセット印刷法により、中間層１０を形成する。この中間層１０は、貫通孔１０ａが形成されたパターン膜を保護膜９が覆われるようにバンク層７に積層させ、その後パターン膜を乾燥させることによって形成される。また、保護膜９及びバンク層７の表面の液体に対する特性に影響を受けずに均一な膜厚を有する中間層１０を形成することができる。また、極めて高い印刷位置精度で印刷することができることから、貫通孔１０ａを正確な位置に配置して、コンタクトホール１１を確実に形成することができる。
続いて、グラビアオフセット印刷法によって画素電極１２を一部がコンタクトホール１１に充填されるように形成する。これによって、ドレイン電極６と導通された画素電極１２が形成される。そして、最後にガラス基板ＧからＰＥＮフィルム２を剥離させることによって、駆動回路基板１が完成する。
上述のような駆動回路基板１の製造方法によれば、フォトリソグラフィー工程を用いることなく、かつ、フォトリソグラフィー工程と同程度にバンク層７及び中間層１０等の精度を高い水準に維持することができる。したがって、優れた電気特性及び信頼性を有する駆動回路基板１を短時間かつ廉価に提供することができ、産業の活性化を図ることが可能となる。
第２実施形態
以下、本発明の第２実施形態について説明する。本第２実施形態においては、本発明をトップゲートボトムコンタクト型の有機ＴＦＴ構造を有する駆動回路基板１Ａの製造方法に適用した例について説明する。なお、本実施形態の説明において、上記第１実施形態と同様の部分については、その説明を省略あるいは簡略化する。
図４は、駆動回路基板１Ａの一部を模式的に示す断面図であり、複数備えられるＴＦＴ構造のうちの１つのＴＦＴ構造を示す図である。この図に示すように、駆動回路基板１Ａでは、ＰＥＮフィルム２上にソース電極５、ドレイン電極６及び不図示のソース線が形成されている。また、これらのソース電極５、ドレイン電極６及びソース線が形成されたＰＥＮフィルム２上にバンク層７が形成されている。さらに、中間層１０の表面（図４の上部の面）に対してゲート電極３及び不図示のゲート線が形成されている。さらに、ゲート電極３が形成された中間層１０の表面上にさらに第２中間層１３が形成され、第２中間層１３上に画素電極１２が形成されている。
次に、このように構成された駆動回路基板１Ａの製造方法の一例について、図５Ａ〜５Ｄ及び図６Ａ〜６Ｄを参照して説明する。
まず、図５Ａに示すように、ＰＥＮフィルム２をガラス基板Ｇの表面に対して貼付する。続いて、図５Ｂに示すように、ＰＥＮフィルム２上に、ソース電極５のベース金属層５ａ、ドレイン電極６のベース金属層６ａ及び不図示のソース線を、反転オフセット印刷法により形成する。このようにソース電極５のベース金属層５ａ、ドレイン電極６のベース金属層６ａ及びソース線を反転オフセット印刷法により形成することによって、ソース電極５のベース金属層５ａ、ドレイン電極６のベース金属層６ａ及びソース線を高い精度で微細化することができ、またソース電極５のベース金属層５ａ、ドレイン電極６のベース金属層６ａ及びソース線を位置精度高く形成することができる。
続いて、図５Ｃに示すように、ソース電極５、ドレイン電極６及びソース線が形成されたＰＥＮフィルム２上に、撥液性を有するバンク層形成用インクを用いて反転オフセット印刷法によってバンク層７を形成する。このようにバンク層７を反転オフセット印刷法により形成することによって、ＰＥＮフィルム２、ソース電極５のベース金属層５ａ及びドレイン電極６のベース金属層６ａの表面の液体に対する特性に影響を受けずにバンク層７を形成することができる。
続いて、図５Ｄに示すように、バンク層７の半導体用開口部７ａに露出されたソース電極５のベース金属層５ａの一部領域、ドレイン電極６のベース金属層６ａの一部領域に対して、めっき処理を施すことによりめっき層５ｂ及びめっき層６ｂを形成する。さらに、形成されためっき層５ｂ及びめっき層６ｂの表面に自己組織単分子膜を形成する。続いて、図６Ａに示すように半導体用開口部７ａに半導体層８を形成し、図６Ｂに示すように保護膜９を形成し、図６Ｃに示すように保護膜９及びバンク層７の上に反転オフセット印刷法により中間層１０を形成する。
続いて、図６Ｄに示すように、中間層１０上にゲート電極３及び不図示のゲート線を形成し、さらに中間層１０の貫通孔１０ａに連通される貫通孔１３ａを有する第２中間層１３を反転オフセット印刷法により形成する。このように、第２中間層１３が反転オフセット印刷法により形成されるため、中間層１０、ゲート電極３及びゲート線の表面特性に影響されることなく第２中間層１３を正確な位置に形成することができる。また、極めて高い印刷位置精度で印刷することができることから貫通孔１３ａを正確な位置に配置して、コンタクトホール１１を確実に形成することができる。
続いて、グラビアオフセット印刷法によって画素電極１２を形成する。そして、最後にガラス基板ＧからＰＥＮフィルム２を剥離させることによって、駆動回路基板１Ａが完成する。
第３実施形態
以下、本発明の第３実施形態について説明する。本第３実施形態においては、本発明をボトムゲートトップコンタクト型の有機ＴＦＴ構造を有する駆動回路基板１Ｂの製造方法に適用した例について説明する。なお、本実施形態の説明においても、上記第１実施形態と同様の部分については、その説明を省略あるいは簡略化する。
図７は、駆動回路基板１Ｂの一部を模式的に示す断面図であり、複数備えられるＴＦＴ構造のうちの１つのＴＦＴ構造を示す図である。この図に示すように、駆動回路基板１Ｂでは、ゲート絶縁膜４上にソース電極５及びドレイン電極６が設けられておらず、バンク層７上にソース電極５、ドレイン電極６及び不図示のソース線が形成されている。また、駆動回路基板１Ｂにおいては、ソース電極５及びドレイン電極６が、めっき層５ｂ及びめっき層６ｂを有していない。つまり、駆動回路基板１Ｂでは、ソース電極５及びドレイン電極６は、上記第１実施形態におけるベース金属層５ａ及びベース金属層６ａのみによって形成されている。
さらに、駆動回路基板１Ｂにおいて、バンク層７は、貫通孔７ｂを有していない。つまり、駆動回路基板１Ｂでは、コンタクトホール１１が中間層１０の貫通孔１０ａのみによって構成されている。また、駆動回路基板１Ｂにおいては、ゲート絶縁膜４上にソース電極５及びドレイン電極６が形成されていないため半導体用開口部７ａの底部に金属層が露出されていない。このため、本実施形態においては、中間層１０の貫通孔１０ａのみが本実施形態の開口部に相当する。さらに、駆動回路基板１Ｂにおいては、ソース電極５、ドレイン電極６及び不図示のソース線が形成されたバンク層７上に中間層１０が形成されている。
次に、このように構成された駆動回路基板１Ｂの製造方法の一例について、図８Ａ〜８Ｄ及び図９Ａ〜９Ｄを参照して説明する。
まず、図８Ａに示すように、ＰＥＮフィルム２をガラス基板Ｇの表面に対して貼付する。続いて、図８Ｂに示すように、ゲート電極３及び不図示のゲート線を上述した反転オフセット印刷法により、ＰＥＮフィルム２上に形成する。続いて、図８Ｃに示すように、ゲート電極３及びゲート線が形成されたＰＥＮフィルム２上にゲート絶縁膜４を反転オフセット印刷法により形成する。
続いて、図８Ｄに示すように、ゲート絶縁膜４上に、バンク層７を、撥液性を有するバンク層形成用インクを用いて反転オフセット印刷法により形成する。このようにバンク層７を反転オフセット印刷法により形成することによって、均一な膜厚のバンク層形成用パターニング膜を形成することができ、半導体用開口部７ａの深さを十分に確保することができる。また、半導体用開口部７ａ及び貫通孔７ｂを正確な位置に配置することができる。
続いて、図９Ａに示すように、半導体用開口部７ａにインクジェット法により半導体層８を形成する。続いて、図９Ｂに示すように、バンク層７上に一部が半導体層８に掛かるように、ソース電極５及びドレイン電極６を形成する。ここでは、ソース電極５及びドレイン電極６を、上記第１実施形態におけるソース電極５のベース金属層５ａ及びドレイン電極６のベース金属層６ａと同様に、反転オフセット印刷法により形成する。このように、ソース電極５及びドレイン電極６を反転オフセット印刷法により形成することによって、ソース電極５及びドレイン電極６を高い精度で微細化することができ、またソース電極５及びドレイン電極６を位置精度高く形成することができる。なお、ソース電極５及びドレイン電極６に合わせてソース線も同時に反転オフセット印刷法によって、一括形成される。
続いて、図９Ｃに示すように、保護膜９を形成する。さらに、図９Ｄに示すように、ソース電極５、ドレイン電極６及び保護膜９が形成されたバンク層７上に中間層１０を形成する。中間層１０は、反転オフセット印刷法によって形成する。このように中間層１０を反転オフセット印刷法によって形成することによって、保護膜９上に均一な膜厚を有する中間層１０を形成することができる。また、保護膜９、バンク層７、ソース電極５及びドレイン電極６の表面の液体に対する特性に影響を受けずに中間層１０を形成することができ、フォトリソグラフィー工程で中間層１０を形成する場合と比較して、均一な膜厚を有する中間層１０を確実に形成することができる。また、極めて高い印刷位置精度で印刷することができることから貫通孔１０ａを正確な位置に配置して、コンタクトホール１１を確実に形成することができる。
続いて、グラビアオフセット印刷法によって画素電極１２を一部がコンタクトホール１１に充填されるように形成する。これによって、ドレイン電極６と導通された画素電極１２が形成される。そして、最後にガラス基板ＧからＰＥＮフィルム２を剥離させることによって、駆動回路基板１Ｂが完成する。
第４実施形態
以下、本発明の第４実施形態について説明する。本第４実施形態においては、本発明をトップゲートトップコンタクト型の有機ＴＦＴ構造を有する駆動回路基板１Ｃの製造方法に適用した例について説明する。なお、本実施形態の説明においても、上記第１実施形態と同様の部分については、その説明を省略あるいは簡略化する。
図１０は、駆動回路基板１Ｃの一部を模式的に示す断面図であり、複数備えられるＴＦＴ構造のうちの１つのＴＦＴ構造を示す図である。この図に示すように、駆動回路基板１Ｃは、上記第３実施形態の駆動回路基板１Ｂにおけるゲート絶縁膜４を削除し、さらに、ゲート電極３が形成された中間層１０の表面上にさらに第２中間層１３が形成され、第２中間層１３上に画素電極１２が形成されている。
次に、このように構成された駆動回路基板１Ｃの製造方法の一例について、図１１Ａ〜１１Ｃ及び図１２Ａ〜Ｄを参照して説明する。
まず、図１１Ａに示すように、ＰＥＮフィルム２をガラス基板Ｇの表面に対して貼付する。続いて、図１１Ｂに示すように、ＰＥＮフィルム２上にバンク層７を、撥液性を有するバンク層形成用インクを用いて反転オフセット印刷法によって形成する。このようにバンク層７を反転オフセット印刷法により形成することによって、均一な膜厚のバンク層形成用パターニング膜を形成することができ、半導体用開口部７ａの深さを十分に確保することができる。また、半導体用開口部７ａを正確な位置に配置することができる。
続いて、図１１Ｃに示すように、半導体用開口部７ａにインクジェット法により半導体層８を形成する。続いて、図１２Ａに示すように、バンク層７上に一部が半導体層８に掛かるように、ソース電極５及びドレイン電極６を形成する。ここでは、ソース電極５及びドレイン電極６を、上記第１実施形態におけるソース電極５のベース金属層５ａ及びドレイン電極６のベース金属層６ａと同様に、反転オフセット印刷法により形成する。このように、ソース電極５及びドレイン電極６を反転オフセット印刷法により形成することによって、ソース電極５及びドレイン電極６を高い精度で微細化することができ、またソース電極５及びドレイン電極６を位置精度高く形成することができる。なお、ソース電極５及びドレイン電極６に合わせてソース線も同時に反転オフセット印刷法によって、一括形成される。
続いて、図１２Ｂに示すように、保護膜９を形成する。さらに、図１２Ｃに示すように、ソース電極５、ドレイン電極６及び保護膜９が形成されたバンク層７上に中間層１０を形成する。中間層１０は、反転オフセット印刷法によって形成する。このように中間層１０を反転オフセット印刷法によって形成することによって、保護膜９上の中間層１０の層厚を十分に確保することができ、半導体層８に水等が侵入することを確実に防止することができる。また、保護膜９、バンク層７、ソース電極５及びドレイン電極６の表面の液体に対する特性に影響を受けずに中間層１０を形成することができ、フォトリソグラフィー工程で中間層１０を形成する場合と比較して、均一な膜厚を有する中間層１０を確実に形成することができる。また、極めて高い印刷位置精度で印刷することができることから貫通孔１０ａを正確な位置に配置して、コンタクトホール１１を確実に形成することができる。
続いて、図１２Ｄに示すように、中間層１０上にゲート電極３及び不図示のゲート線を形成し、さらに中間層１０の貫通孔１０ａに連通される貫通孔１３ａを有する第２中間層１３を反転オフセット印刷法により形成する。このように、第２中間層１３が反転オフセット印刷法により形成されるため、中間層１０、ゲート電極３及びゲート線の表面特性に影響されることなく第２中間層１３を正確な位置に形成することができる。均一な膜厚を有する第２中間層１３を確実に形成することができる。また、極めて高い印刷位置精度で印刷することができることから貫通孔１３ａを正確な位置に配置して、コンタクトホール１１を確実に形成することができる。
続いて、グラビアオフセット印刷法によって画素電極１２を形成する。そして、最後にガラス基板ＧからＰＥＮフィルム２を剥離させることによって、駆動回路基板１Ｃが完成する。
以上、図面を参照しながら本発明の好適な実施形態について説明したが、本発明は上記実施形態に限定されるものではない。上述した実施形態において示した各構成部材の諸形状や組み合わせ等は一例であって、本発明の趣旨から逸脱しない範囲において設計要求等に基づき種々変更可能である。
例えば、図１３に示すように、半導体層８としてｐ型半導体層を有するＴＦＴ構造２０と、半導体層８としてｎ型半導体層を有するＴＦＴ構造２１とが接続された相補型ＭＯＳ構造を有する駆動回路基板１Ｄの製造方法に本発明を適用することもできる。このような駆動回路基板１Ｄでは、図１３に示すように、ＴＦＴ構造２０のソース電極５とＴＦＴ構造２１のドレイン電極６が、バンク層７を貫通する接続層３０によって接続されている。このような駆動回路基板１Ｄを製造する場合に、バンク層７を反転オフセット印刷法によって形成することによって、接続層３０を形成するためのビアホールを正確に形成することができ、ＴＦＴ構造２０とＴＦＴ構造２１とを確実に接続することができる。なお、図１３においては、ＴＦＴ構造２０及びＴＦＴ構造２１がトップゲートトップコンタクト型であるが、これに限定されるものではない。また、同様に、同型の半導体層８同士が接続された電流駆動回路の製造方法に本発明を適用することも可能である。また、本変形例では、ＴＦＴ構造２０がｐ型半導体層を有しているため、ＴＦＴ構造２０で用いられるめっき層５ｂ及びめっき層６ｂとして、上述したｐ型半導体層に適した材料を有するめっき層５ｂ１及びめっき層６ｂ１が形成されている。また、ＴＦＴ構造２１がｎ型半導体層を有しているため、ＴＦＴ構造２１で用いられるめっき層５ｂ及びめっき層６ｂとして、上述したｎ型半導体層に適した材料を有するめっき層５ｂ２及びめっき層６ｂ２が形成されている。
また、図１４に示すように、２つのＴＦＴ構造２２とＴＦＴ構造２３とが接続された電流駆動回路を有する駆動回路基板１Ｅの製造方法に本発明を適用することもできる。このような駆動回路基板１Ｅでは、図１４に示すように、ＴＦＴ構造２２のゲート電極３が、バンク層７に形成された貫通孔７ｃと中間層１０に形成された貫通孔１０ｂが連通してなるスルーホール１１ａを通じて、ＴＦＴ構造２３のドレイン電極６と接続されている。なお、図１４においては、ＴＦＴ構造２２とＴＦＴ構造２３とが、トップゲートボトムコンタクト型であるが、これに限定されるものではない。
また、図１５に示すように、半導体層８の下部に配置されるゲート電極３である下側ゲート電極３ａと、半導体層８の上部に配置されるゲート電極３である上側ゲート電極３ｂとを有するＴＦＴ構造を有する駆動回路基板１Ｆの製造方法に本発明を適用することもできる。このような場合には、駆動回路基板１Ｆは、図１５に示すように、下側ゲート電極３ａを覆うゲート絶縁膜と、上側ゲート電極３ｂを覆う第２中間層１３との両方を備える構成となる。なお、下側ゲート電極３ａと上側ゲート電極３ｂとは、電位を定めるために取り出し配線の部分で電気的に結合される。このような構成の駆動回路基板１Ｆは、いわゆるダブルゲート構造を有しており、電流値を多く確保することが可能となる。
また、図１６に示すように、ゲート電極３、ソース電極５、ドレイン電極６、及びそれらに付随する配線（図示せず）がバンク層７Ａまたは７Ｂに埋め込まれた構造を有する、電極埋め込み型（ＢＧＢＣ型）ＴＦＴ構造を有する駆動回路基板１Ｇの製造方法に本発明を適用することもできる。
例えば、ガラス基板Ｇ上に反転オフセット印刷法、撥液性絶縁インクをＵＶ硬化または熱硬化させる方法等で予め形成された撥液性のバンク層７Ａの凹部に、スピンコート法、ＩＪ法、ブレードコート法、ディップコート法、スプレーコート法等により、導電インクを埋め込むことで、ゲート電極３が形成される。ソース電極５及びドレイン電極６も、ゲート絶縁膜４上に上記と同様に形成されたバンク層７Ｂの凹部に、導電インクを埋め込んで形成される。この場合、めっき層５ｂ，６ｂは、各々、ベース金属層５ａ，６ａの半導体用開口部７ａに露出する上面部分に形成される。
また、上記実施形態においては、画素電極１２の形成時に、画素電極１２の形成材料をコンタクトホール１１に押し込むことによって画素電極１２とドレイン電極６との導通を確保していた。しかしながら、本発明はこれに限定されるものではなく、コンタクトホール１１に導電性のビアポストを形成し、このビアポストによって画素電極１２とドレイン電極６との導通を確保するようにしても良い。このような場合には、コンタクトホール１１の形成位置に先にビアポストを形成し、このビアポストを囲うようにバンク層７や中間層１０等を形成すれば良い。
また、上記実施形態においては、ＴＦＴ構造を有する駆動回路装置の製造方法に本発明を適用する例について説明した。しかしながら、本発明はこれに限定されるものではなく、下地金属層とこの上に形成される絶縁層とを有し、絶縁層に開口部が形成される電子デバイスの製造方法の全般に適用することができる。例えば、複数の素子がコンタクトホールやビアホールを通じて層間接続されるような電子デバイスの製造方法に本発明は適用することができる。
実施例１
以下のように、本実施形態を適用し、図４に示すトップゲートボトムコンタクト型のＴＦＴ構造を有する液晶パネル用の駆動回路基板を作製した。
まず、ガラス基板上にタックフィルムで貼り付けた約１０ｃｍ×１０ｃｍのＰＥＮフィルム上に約３×３インチにナノ銀インク（ＲＡＧＴ２８：ＤＩＣ（株）製）を用いてチャネル長５μｍ、チャネル幅約６０μｍ、電極幅５μｍで２００ｐｐｉとなるようにソース電極及びドレイン電極のベース金属層と、ソース配線を、反転オフセット印刷法によって一括形成し、１５０℃で１時間焼成して導電パターンを形成した。
次いで、撥液性を有する反転オフセット印刷用絶縁膜インキ（ＲＧＩ３８（撥液）：ＤＩＣ（株）製）を用い、ベース金属層の一部を露出する半導体用開口部（チャネル部）とドレイン電極上にスルーホールとなる貫通孔が形成されるようにバンク層を反転オフセット印刷法により形成し、高圧水銀ランプを用い１０００ｍＪ照射後１３０℃で１時間熱処理を行うことで撥液性のバンク層を形成した。バンク層の水接触角は約１０２°であり、ｎ−ヘキサデカンの接触角は約６０°であった。
次いで、無電界めっき法により、半導体用開口部に露出した導電パターン上に金（Ａｕ）めっき層を形成した。次いで、めっき層の表面に４（トリフルオロメチル）ベンゼンチオールＩＰＡ２ｗｔ％溶液を用いスピンコート法により自己組織単分子膜を形成した。自己組織単分子膜の形成後におけるソース電極及びドレイン電極の表面の仕事関数は、５．８ｅＶであった。
次いで、半導体用開口部にｐ型低分子有機半導体（４Ｇ−１００：ＤＩＣ（株）製（イオン化ポテンシャル≒５．７ｅＶ））約１ｗｔ％でテトラリンに溶解させた半導体インキを用い、インクジェット法により、半導体層を形成した。次いで、半導体用開口部の半導体層を覆うようにスクリーン印刷法でフッソ系樹脂（ＡＦ１６００、５％ガルデンＨＴ２３０溶液）膜を形成し、１５０℃で２０分乾燥することで保護膜を形成した。
次いで、反転オフセット印刷用絶縁膜インキ（ＲＧＩ３８：ＤＩＣ（株）製）を用い、反転オフセット印刷法により、先に形成したフッ素樹脂の保護層を覆いかつ先に形成したバンク層の貫通孔と連通する貫通孔を有するパターン膜を形成し、１３０℃で３０分加熱して膜厚約３００ｎｍの絶縁性の中間層を形成した。さらに、反転オフセット印刷法により、ゲート電極及び線幅約５μｍのゲート配線を形成し、１３０℃で１時間の焼成を行った。
次いで、反転オフセット印刷用絶縁膜インク（ＲＧＩ３８）を用い、先に形成したバンク層の貫通孔及び中間層の貫通孔に連通する貫通孔を有する絶縁膜（第２中間層）を反転オフセット印刷法により形成し、１３０℃で４０分間加熱し、第２中間層を形成した。次いで、グラビアオフセット印刷法（ＧＯＡＧＴ９３Ｃ：ＤＩＣ（株）製）により、開口率約９０％となるように、先に形成したビアホール内にインクを押し込みドレイン電極と導通した画素電極を形成した。なお、画素電極のドレイン電極への連結導電パターンは１２０°、２０分の熱処理により必要となる導電性を担保した。
このように形成したトップゲートボトムコンタクトのＴＦＴ構造を有する駆動回路基板にけるトランジスタ特性を評価したところ、飽和移動度約４．８ｃｍ２／Ｖｓ、線形移動度４．２ｃｍ２／Ｖｓであり、サブスレッショルド領域でのスロープ特性（ＳＳ）が約０．３Ｖ／ｄｅｃであり、オン・オフ比が約１０８のトランジスタ特性を示した。
実施例２
以下のように、本実施形態を適用し、図４に示すトップゲートボトムコンタクト型のＴＦＴ構造を有する液晶パネル用の駆動回路基板を作製した。
まず、ガラス基板上にタックフィルムで貼り付けた約６インチ×６インチのＰＥＮフィルム上の約３×３インチにナノ銀インク（ＲＡＧＴ２８：ＤＩＣ（株）製）を用いてチャネル長５μｍ、チャネル幅約６０μｍ、電極幅５μｍで２００ｐｐｉとなるようにソース電極及びドレイン電極のベース金属層と、ソース配線を、反転オフセット印刷法によって一括形成し、１５０℃で１時間焼成して導電パターンを形成した。
次いで、先に形成したドレイン電極のベース金属層上に、グラビアオフセット用銀インク（ＧＯＡＧＴ９３Ｃ：ＤＩＣ（株）製）を用い、グラビアオフセット印刷により直径約４０μｍ、高さ約３μｍのビアポストを形成し、１２０℃約２０分焼成することで所定の導電性を有する導電ビアポストを形成した。
次いで、撥液性を有する反転オフセット印刷用絶縁膜インキ（ＲＧＩ３８（撥液）：ＤＩＣ（株）製）を用い、ベース金属層の一部を露出する半導体用開口部（チャネル部分）とドレイン電極上にスルーホールとなる貫通孔が形成されるようにバンク層を反転オフセット印刷法により形成し、高圧水銀ランプを用い１０００ｍＪ照射後１３０℃で１時間熱処理を行うことで撥液性のバンク層を形成した。このとき、バンク層の貫通孔に先に形成したビアポストが挿通され、ビアポストの先端が貫通孔から突き出るようにバンク層を形成した。バンク層の水接触角は約１０２°であり、ｎ−ヘキサデカンの接触角は約６０°であった。
次いで、無電界めっき法により、半導体用開口部に露出した導電パターン上に金（Ａｕ）めっき層を形成した。次いで、めっき層の表面に４（トリフルオロメチル）ベンゼンチオールＩＰＡ２ｗｔ％溶液を用いスピンコート法により自己組織単分子膜を形成した。自己組織単分子膜の形成後におけるソース電極及びドレイン電極の表面の仕事関数は、５．８ｅＶであった。
次いで、半導体用開口部にｐ型低分子有機半導体（４Ｇ−１００：ＤＩＣ（株）製（イオン化ポテンシャル≒５．７ｅＶ））を約０．８ｗｔ％でパラキシレンに溶解させた半導体インキを用いスピンコート法により撥液バンク内に半導体インキをパターン形成させ１００℃、５分の乾燥により、バンク内のＳＡＭ処理されたドレイン電極及びソース電極上及びチャネル部分に半導体層を形成した。このとき、半導体層は撥液性を有するバンク層の半導体用開口内にパターン化されおり、バンク層の撥液性を有する表面へ半導体層形成材料の残存は皆無であった。またバンク層から突き出たビアポスト先端部への半導体層形成材料の残存付着も認められなかった。
次いで、半導体用開口部に形成された半導体層を覆うようにスクリーン印刷法でフッソ系樹脂（ＡＦ１６００、５％ガルデンＨＴ２３０溶液）膜を形成し、１００℃で１０分乾燥することで保護層を形成した。
次いで、反転オフセット印刷用絶縁膜インキ（ＲＧＩ３８：ＤＩＣ（株）製）を用い、反転オフセット印刷法により、先に形成したフッ素樹脂の保護層を覆いかつ先に形成したバンク層の貫通孔と連通する貫通孔を有するパターン膜を形成し、１３０℃で３０分加熱して膜厚約３００ｎｍの絶縁性の中間層を形成した。このとき、パターン膜の貫通孔にビアポストが挿入されるようにパターン膜を配置し、中間層を形成した。さらに、反転オフセット印刷法により、先に形成したソース電極及びドレイン電極のチャネル部分に重なるゲート電極と線幅約５μｍのゲート配線を同時に形成し、１３０℃で１時間の焼成を行った。
次いで、反転オフセット印刷用絶縁膜インク（ＲＧＩ３８）を用い、先に形成したビアポスト電極を内包するバンク層の貫通孔及び中間層の貫通孔に連通する貫通孔を有する絶縁膜（第２中間層）を反転オフセット印刷法により形成し、１３０℃で４０分間加熱し、第２中間層を形成した。次いで、グラビアオフセット印刷法（ＧＯＡＧＴ９３Ｃ：ＤＩＣ（株）製）により、開口率約９０％となるように、先に形成したビアホール内にインクを押し込みドレイン電極と導通した画素電極を形成した。なお、画素電極のドレイン電極への連結導電パターンは１２０°、２０分の熱処理により必要となる導電性を担保した。
このように形成したトップゲートボトムコンタクトのＴＦＴ構造を有する駆動回路基板にけるトランジスタ特性を評価したところ、飽和移動度約５．２ｃｍ２／Ｖｓ、線形移動度５ｃｍ２／Ｖｓであり、サブスレッショルド領域でのスロープ特性（ＳＳ）が約０．３Ｖ／ｄｅｃであり、オン・オフ比が約１０８のトランジスタ特性を示した。
比較例として、上記実施例の保護膜形成後に、スリットダイコータを用いて絶縁インキ（ＳＰＧＩＴ０３：ＤＩＣ（株）製）を用いフッ素樹脂膜上に絶縁層の形成を試みたが、絶縁インキのハジキが大きく、絶縁膜の形成が困難であった。
１、１Ａ〜１Ｆ…駆動回路基板（電子デバイス）
２…ＰＥＮフィルム
３…ゲート電極
４…ゲート絶縁膜
５…ソース電極
５ａ…ベース金属層（下地金属層）
５ｂ…めっき層
６…ドレイン電極
６ａ…ベース金属層（下地金属層）
６ｂ…めっき層
７…バンク層（絶縁層）
７ａ…半導体用開口部（開口部）
７ｂ…貫通孔（開口部）
８…半導体層
９…保護膜（保護層）
１０…中間層（絶縁層）
１０ａ…貫通孔
１１…コンタクトホール
１２…画素電極
１３…第２中間層（絶縁層）

Claims (7)

  1. 下地金属層と、前記下地金属層に積層される絶縁層とを有する電子デバイスの製造方法であって、
    前記下地金属層の一部を露出する開口部を有する形状にパターニングされたパターニング膜を前記下地金属層に積層させる反転オフセット印刷法により前記絶縁層を形成する、電子デバイスの製造方法。
  2. 前記開口部により露出された前記下地金属層の表面にめっき層を形成する、請求項１記載の電子デバイスの製造方法。
  3. 前記めっき層の表面に自己組織単分子膜を形成する、請求項２記載の電子デバイスの製造方法。
  4. 前記絶縁層が撥液性を有している、請求項１〜３いずれか一項に記載の電子デバイスの製造方法。
  5. 前記絶縁層上に半導体材料を含むインクを塗布する、請求項４記載の電子デバイスの製造方法。
  6. 前記開口部に半導体層を形成し、
    前記半導体層を覆うと共にフッ素系樹脂を有する保護層を前記絶縁層に積層させて形成し、
    前記絶縁層の前記開口部と連通する連通開口部を有する形状にパターニングされた第２パターニング膜を前記保護層が覆われるように前記絶縁層に積層させて第２絶縁層を形成する、
    請求項１〜５いずれか一項に記載の電子デバイスの製造方法。
  7. 銀（Ａｇ）及び銅（Ｃｕ）の少なくともいずれかを含む導電インクを有する導電パターニング膜を基板上に積層させる反転オフセット印刷により前記下地金属層を形成する、請求項１〜６いずれか一項に記載の電子デバイスの製造方法。
JP2017519016A 2015-09-07 2016-09-01 電子デバイスの製造方法 Active JP6241573B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2015175899 2015-09-07
JP2015175899 2015-09-07
PCT/JP2016/075629 WO2017043408A1 (ja) 2015-09-07 2016-09-01 電子デバイスの製造方法

Publications (2)

Publication Number Publication Date
JPWO2017043408A1 true JPWO2017043408A1 (ja) 2017-09-07
JP6241573B2 JP6241573B2 (ja) 2017-12-06

Family

ID=58239592

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017519016A Active JP6241573B2 (ja) 2015-09-07 2016-09-01 電子デバイスの製造方法

Country Status (3)

Country Link
JP (1) JP6241573B2 (ja)
TW (1) TW201719766A (ja)
WO (1) WO2017043408A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102068805B1 (ko) * 2018-09-06 2020-01-22 삼성전기주식회사 세라믹 전자 부품
JP7167662B2 (ja) * 2018-11-28 2022-11-09 凸版印刷株式会社 薄膜トランジスタアレイおよびその製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010079225A (ja) * 2008-09-29 2010-04-08 Toppan Printing Co Ltd 電界効果型トランジスタ及びその製造方法並びに画像表示装置
JP2010080896A (ja) * 2008-09-29 2010-04-08 Toppan Printing Co Ltd 電界効果型トランジスタ及びその製造方法並びに画像表示装置
JP2010258118A (ja) * 2009-04-23 2010-11-11 Sony Corp 半導体装置、半導体装置の製造方法、表示装置、および電子機器
JP2013534726A (ja) * 2010-06-24 2013-09-05 メルク パテント ゲゼルシャフト ミット ベシュレンクテル ハフツング 有機電子装置における電極を改質する方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010079225A (ja) * 2008-09-29 2010-04-08 Toppan Printing Co Ltd 電界効果型トランジスタ及びその製造方法並びに画像表示装置
JP2010080896A (ja) * 2008-09-29 2010-04-08 Toppan Printing Co Ltd 電界効果型トランジスタ及びその製造方法並びに画像表示装置
JP2010258118A (ja) * 2009-04-23 2010-11-11 Sony Corp 半導体装置、半導体装置の製造方法、表示装置、および電子機器
JP2013534726A (ja) * 2010-06-24 2013-09-05 メルク パテント ゲゼルシャフト ミット ベシュレンクテル ハフツング 有機電子装置における電極を改質する方法

Also Published As

Publication number Publication date
TW201719766A (zh) 2017-06-01
JP6241573B2 (ja) 2017-12-06
WO2017043408A1 (ja) 2017-03-16

Similar Documents

Publication Publication Date Title
JP4550030B2 (ja) 有機薄膜トランジスタ及びそれを含む平板ディスプレイ装置
JP5595927B2 (ja) 有機薄膜トランジスター、アクティブマトリックス有機光学デバイス、およびこれらの製造方法
US8097488B2 (en) Method for forming pattern, method for manufacturing semiconductor apparatus, and method for manufacturing display
JP2006269599A (ja) パターン形成方法、有機電界効果型トランジスタの製造方法、及び、フレキシブルプリント回路板の製造方法
JP5638565B2 (ja) ポリマー薄膜における自己整合ビアホールの形成
JP2009272523A (ja) 薄膜トランジスタおよび薄膜トランジスタの製造方法
JP5770104B2 (ja) 無電解めっきによる有機薄膜トランジスタのソース及びドレイン電極の形成方法
JP2010093093A (ja) 半導体装置およびその製造方法
JP2010123778A (ja) 薄膜半導体装置の製造方法
KR20060064318A (ko) 도전패턴 형성방법과 이를 이용한 박막 트랜지스터 및그의 제조방법
US7632705B2 (en) Method of high precision printing for manufacturing organic thin film transistor
JP6241573B2 (ja) 電子デバイスの製造方法
JP2007073856A (ja) 導電性パターンの形成方法、半導体装置の製造方法、および有機電界発光素子の製造方法
JP2018041759A (ja) 薄膜トランジスタおよび画像表示装置
JPWO2010104005A1 (ja) 薄膜トランジスタの製造方法、及び薄膜トランジスタ
JP5181515B2 (ja) パターン形成方法および電子素子の製造方法
JP2009026900A (ja) 積層構造体、電子素子及びそれらの製造方法、表示装置
JP6394605B2 (ja) 薄膜トランジスタアレイ、及び画像表示装置
JP6064356B2 (ja) 薄膜トランジスタアレイおよび画像表示装置
JP6620556B2 (ja) 機能材料の積層方法及び機能材料積層体
KR100730188B1 (ko) 유기 박막 트랜지스터의 제조 방법 및 이로부터 제조된유기 박막 트랜지스터
JP2008300611A (ja) 有機ｅｌデバイス及び有機ｅｌディスプレイパネル
WO2014155998A1 (ja) 薄膜トランジスタアレイおよび画像表示装置
JP6627437B2 (ja) 薄膜トランジスタアレイ基板の製造方法
JP2019096727A (ja) 薄膜トランジスタ、薄膜トランジスタの製造方法および画像表示装置

Legal Events

Date Code Title Description
A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20170525

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170613

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170728

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20171010

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20171023

R151 Written notification of patent or utility model registration

Ref document number: 6241573

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250