KR100948647B1 - 어레이 기판 및 그 제조방법 - Google Patents
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Abstract
본 발명은 어레이 기판과 그 제조방법을 제공한다. 어레이 기판은 기판과, 상기 기판 상에 형성된 복수개의 상호 평행한 게이트라인들과 복수개의 상호 평행한 데이터라인들을 구비하며, 상기 복수개의 게이트라인들은 상기 복수개의 데이터라인들과 교차하여 매트릭스로 배열된 복수개의 화소영역들을 형성하고 각 화소영역은 박막 트랜지스터, 화소전극 및 박막 다이오드를 구비한다. 일 행의 각 화소영역에 있어서 화소전극은 박막 트랜지스터를 통해 현재 행의 게이트라인과 연결되고 박막 다이오드를 통해 이전 행의 게이트라인과 연결된다.
Description
본 발명은 박막 트랜지스터 액정 디스플레이(TFT-LCD; thin film transistor liquid crystal display)의 어레이 기판 및 그 제조방법에 관한 것이다.
잔상(image sticking)은 박막 트랜지스터 액정 디스플레이(TFT-LCD; thin film transistor liquid crystal display)의 이미지 품질과 관련하여 해결되어야 할 문제들 중 하나이다. TFT-LCD는 리텐션 모드(retention mode)로 이미지의 프레임을 디스플레이한다. 만일 동일한 이미지를 장시간 동안 디스플레이한다면 구동되는 액정 분자들의 방향(orientation)이 분극화되어, 액정 분자들의 방향을 신호 전압에 의해 더 이상 제어할 수 없게 될 수 있다. 이 경우 스크린이 다음 이미지로 전환된다고 하더라도 지난 이미지가 스크린 상에 약하게 디스플레이된다. 이 현상을 "잔상(image-sticking)"이라 한다. 예컨대 통상적인 체크무늬 패턴을 장시간 동안 디스플레이한 후 스크린을 다른 이미지로 전환할 시, 예컨대 흑백 이미지로, 체크무늬 패턴이 여전히 스크린 상에 부분적으로 디스플레이된다는 것을 알 수 있다. 이것이 잔상 문제이다.
현재의 연구는 잔상이 배향막의 물질에 관계된다는 것을 보여주고 있다. 상술한 바와 같이 장시간 동안 디스플레이된 이미지는 배향막들 상의 전하 축적을 야기하거나 액정층의 양측 상의 에너지를 저장한 미세구조를 야기하는데, 이는 화소전극들 사이의 부가적인 전압차, 즉 특정 DC 바이어스 전압을 형성한다. 따라서, 상이한 이미지의 데이터 신호를 인가할 시, 액정 분자들은 유사하게 정렬되어 부분적으로 그 이전 이미지에서와 동일한 광학적 회전 효과를 부분적으로 형성한다. 잔상 문제에 대한 현재의 해결책은 물질 다변화 및 프로세스 개선이다.
도 6은 통상적인 TFT-LCD 어레이 기판을 도시하는 개념도이다. 도 7은 통상적인 어레이 기판의 등가 회로를 도시하는 개념도이다. 통상적인 화소 구조는 제1박막 트랜지스터(2), 게이트라인(3), 화소전극(4), 다음 행의 화소전극(5), 데이터 라인(6), 공통전극(7) 및 제2박막 트랜지스터(8)를 구비한다. 어레이 기판 상에서 상호 평행한 복수개의 게이트라인들이 상호 평행한 복수개의 데이터라인들과 교차하여 매트릭스로 배열된 복수개의 화소영역들을 정의한다. 제1박막 트랜지스터(2)는 게이트라인(3)과 대응하는 행의 화소전극(4) 사이에 배열되어 화소전극(4)의 충전과 방전을 제어하고 이미지들을 디스플레이한다. 제2박막 트랜지스터(8)는 게이트라인(3)과 다음 열의 화소전극(5) 사이에 배치된다. 제2박막 트랜지스터(8)의 소스전극은 다음 열의 공통전극(7)에 연결되어 있으며, 제2박막 트랜지스터(8)의 드레인전극은 화소전극(5)과 연결되어 있다. 작동 시, 현재 행을 위한 스캔 신호가 인가되면, 게이트라인(3) 상의 신호는 공통전극(7)을 제어하여 다음 행의 화소전극(5)과 연결되도록 함으로써 다음 행의 화소전극(5) 상에 축적된 전하들이 방전되 도록 하여, 다음 행을 위한 스캔 신호가 인가될 시 다음 열의 화소전극(5)에 축적된 전하가 없도록 함으로써 잔상 현상을 줄인다.
그러나 이러한 통상적인 기술에서는, 도 6에 도시된 것과 같이 제2박막 트랜지스터가 다음 행의 화소전극(5)의 일부분을 차지함으로써 개구율을 감소시키고 휘도 및 명암비와 같은 TFT-LCD의 이미지 품질을 저하시킨다는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위하여, 잔상 발생을 저하시켜 고품질의 이미지를 디스플레이할 수 있는 기초가 되는 어레이 기판 및 그 제조방법을 제공한다.
본 발명의 예시적인 일 실시예는 기판과, 상호 평행한 복수개의 게이트라인들과 상호 평행한 복수개의 데이터라인들로서 복수개의 게이트라인들이 복수개의 데이터라인들과 교차하여 복수개의 화소영역들을 정의하는 기판 상에 형성된 게이트라인들과 데이터라인들, 화소전극, 박막 다이오드를 구비하며, 일 행에서의 각 화소영역에 대하여 화소전극은 박막 트랜지스터를 통하여 현재의 행의 게이트라인과 연결되며 박막 트랜지스터 다이오드를 통해 이전 행의 게이트라인과 연결된, 어레이 기판을 제공한다.
본 발명의 다른 예시적인 실시예는 어레이 기판 제조방법을 제공하는데, 그 방법은 다음의 단계들을 포함한다.
제1단계: 기판 상에 금속막을 증착하고 이를 패터닝하여 상호 평행한 복수개의 게이트라인들과 게이트라인 각각과 연결된 제1게이트전극과 제2게이트전극을 형성하는 단계,
제2단계: 제1단계 후 기판 상에 게이트 절연층을 증착하고 이를 패터닝하여 게이트 절연층 내에 비아홀을 제1게이트전극 상부에 형성하는 단계,
제3단계: 제2단계 후 기판 상에 비정질 실리콘막과 n+비정질 실리콘막을 순차적으로 증착하고 이들을 패터닝하여, 게이트전극 상부의 제1비정질 실리콘층과 제1n+비정질 실리콘층을 형성하여 게이트 절연층 내의 비아홀을 통해 제1비정질 실리콘층이 제1게이트전극과 연결되도록 하고 제2비정질 실리콘층과 제2n+비정질 실리콘층을 제2게이트전극 상부에 형성하는 단계,
제4단계: 제3단계 후 기판 상에 금속층을 증착하고 이를 패터닝하여 상호 평행한 복수개의 데이터라인들과 금속 전극층과 소스·드레인전극층을 형성하여 소스·드레인전극층 내의 소스전극은 데이터라인과 연결되도록 하고 금속 전극층은 제1게이트전극 상부에 위치하며 소스전극과 드레인전극을 포함하는 소스·드레인 전극층은 제2게이트전극 상부에 위치하도록 하고, 소스·드레인전극층에 의해 노출된 제2n+비정질 실리콘층의 일부를 제거하여 채널영역을 형성하여, 복수개의 게이트라인들이 복수개의 데이터라인들과 교차하여 매트릭스로 배열된 복수개의 화소영역들을 정의하도록 하는 단계,
제5단계: 제4단계 후 기판 상에 보호층을 증착하고 이를 패터닝하여 보호층에 금속 전극층 상부의 제1비아홀과 소스·드레인전극층의 드레인전극 상부의 제2비아홀을 형성하는 단계 및
제6단계: 제5단계의 결과물인 기판 상에 화소전극층을 증착하고 이를 패터닝하여 화소전극들을 형성하되 일 행의 각 화소영역에 관하여 화소전극이 보호층 내의 제2비아홀을 통해 소스·드레인전극층의 드레인전극과 연결되도록 함으로써 현재 행의 게이트라인과 연결되도록 하고 보호층 내의 제1비아홀을 통해 금속 전극층과 연결되도록 함으로써 이전 행의 게이트라인과 연결되도록 하는 단계.
본 발명의 다른 응용가능 범위는 후술하는 설명에 의해 명확해질 것이다. 그러나 상세한 설명 및 특정 예들은 오직 설명의 목적으로 본 발명의 바람직한 실시예들을 기술하는 것일 뿐으로서 본 발명의 범위 내의 다양한 수정 및 변형예들이 하기 상세한 설명으로부터 당업자에게 명백할 수 있음은 물론이다.
이와 같은 본 발명에 따른 어레이 기판 및 그 제조방법에 따르면, 잔상 발생을 저하시켜 고품질의 이미지를 디스플레이할 수 있는 기초가 되는 어레이 기판을 구현할 수 있다.
이하 첨부된 도면을 참조하여 본 발명의 예시적인 실시예들을 설명한다. 그러나 본 발명은 많은 상이한 형태로 실시될 수 있으며 하기에서 제시되는 실시예들에 한정되는 것으로 해석될 수 없다. 본 설명에서 층 또는 구성요소가 다른 층 또는 구성요소와 "연결된" 또는 다른 층 또는 구성요소 "상"에 위치하는 것으로 언급될 시, 이 층 또는 구성요소는 다른 층 또는 구성요소와 직접 연결되거나 다른 층 또는 구성요소 상에 직접 배치될 수도 있고, 또는 개재층(intervening layer)이 존재할 수도 있다. 유사하게, 관계된 예에서의 구성요소와 유사한 구성요소는 유사한 참조번호로 나타낸다.
도 1은 본 발명의 예시적인 일 실시예에 따른 어레이 기판을 도시하는 개념도이며, 도 2는 본 발명의 본 실시예에 따른 어레이 기판의 등가 회로를 개략적으로 도시하는 개념도이다.
어레이 기판은 박막 다이오드(1), 박막 트랜지스터(2), 게이트라인(3), 현재 행의 화소전극(4), 다음 행의 화소전극(5) 및 데이터라인(6)을 구비한다. 어레이 기판 상에서, 상호 평행한 복수개의 게이트라인들이 상호 평행한 복수개의 데이터라인들과 교차하여 매트릭스로 배열된 복수개의 화소영역들을 정의한다. 박막 트랜지스터(2)는 게이트라인(3)과 게이트라인(3)에 대응하는 행의 화소전극(4) 사이에 제공되어 화소전극(4)의 충전과 방전을 제어함으로써 이미지들을 디스플레이한다. 데이터라인(6)은 박막 트랜지스터(2)의 소스전극과 연결되고 현재 행의 화소전극(4)은 박막 트랜지스터(2)의 드레인전극과 연결된다. 박막 다이오드(1)는 게이트라인(3)과 다음 행의 화소전극(5) 사이에 제공되며 게이트라인(3)이 박막 다이오드(1)를 통해 다음 행의 화소전극(5)과 연결된다. 본 실시예는 박막 다이오드의 순방향 컨덕션(conduction)과 역방향 컷오프(cutting-off) 특성을 이용한다. 스캔 신호가 현재 행의 화소영역에 인가되면, 게이트라인(3) 상의 하이 포텐셜이 박막 다이오드(1)를 온 상태가 되도록 하여 다음 행의 화소전극(5)에 인가됨으로써 화소전극(5) 상에 잔존하는 지난 프레임의 신호를 제거하여, 동일한 이미지의 장시간 디스플레이 동안의 전하 축적에 기인한 화소전극들 사이의 DC 바이어스 전압의 생성을 방지하며 효과적으로 잔상 현상을 줄인다. 또는, 일 행의 각 화소영역과 관련하여, 화소전극은 화소영역의 박막 트랜지스터를 통하여 현재 행의 게이트라인과 연 결되며 화소영역의 박막 다이오드를 통하여 이전 행의 게이트라인과 연결된다.
도 3은 도 1의 A-A라인을 따라 취한 단면도로서 본 발명의 어레이 기판을 도시한다. 도 3에 도시된 것과 같이, 박막 다이오드(1)는 게이트전극(11), 게이트 절연층(12), 제1비정질실리콘층(13), 제1n+비정질 실리콘층(14), 금속 전극층(15) 및 보호층(16)을 구비하는데, 이들은 기판(10) 상에 순차로 형성되어 있다. 제1게이트전극(11)은 게이트라인(3)과 연결되는데, 제1게이트전극(11)은 박막 다이오드(1)의 온-오프 구성요소이다. 제1게이트전극(11)에 대응하도록 게이트전극층(12)에 비아홀(17)이 위치한다. 제1비정질 실리콘층(13)은 비아홀(17)을 통해 제1게이트전극(1)과 연결된다. 금속 전극층(15)은 제1게이트전극(11) 상부에 배치된다. 제1비아홀(18)이 보호층(16)에 위치한다. 다음 행의 화소전극(5)은 제1비아홀(18)을 통해 금속 전극층(15)과 연결된다.
도 4는 도 1의 B-B라인을 따라 취한 단면도이다. 도 4에 도시된 바와 같이, 박막 트랜지스터(2)는 제2게이트전극(21), 게이트절연층(12), 제2비정질 실리콘층(22), 제2n+비정질 실리콘층(23), 소스·드레인전극(24) 및 보호층(16)을 구비하는데, 이들은 기판(10) 상에 순차로 형성된다. 제2게이트전극(21)은 게이트라인(3)과 연결되어 박막 트랜지스터(2)의 온-오프 구성요소로 작용한다. 제2비정질 실리콘층(22)은 제2게이트전극(21) 상부에 배치되어 채널 영역으로 작용한다. 소스·드레인전극층(24)은 제2게이트전극(21) 상부에 배치되는데 데이터라인(6)과 연결된 소스전극(241)과 드레인전극(242)을 구비한다. 제2비아홀(25)이 보호층(16)에 형성된다. 현재 행의 화소전극(4)은 제2비아홀(25)을 통해 소스·드레인전극층(24)의 드레인전극(242)과 연결된다.
본 실시예에 따른 어레이 기판은 다음 행의 화소전극(5)과 게이트라인(3) 사이에 배치된 다이오드(1)를 포함한다. 박막 다이오드(1)는 게이트전극(11), 제1비정질 실리콘층(13), 제1n+비정질 실리콘층(14) 및 금속 전극층(15)을 구비한다. 박막 다이오드의 순방향 컨덕션과 역방향 컷오프 특성을 이용하여, 스캔 신호가 현재 행에서 신호라인(3)에 인가되었을 시, 게이트라인(3)과 연결된 제1게이트전극(11)은 하이 포텐셜이 되어 제1게이트전극(11)은 비정질 실리콘층(13)과 제1n+비정질 실리콘층(14)을 통해 금속 전극층(15)에 전기적으로 연결된다. 따라서, 게이트라인(3)과 연결된 게이트전극(11)은 금속 전극층(15)을 통해 하이 포텐셜을 다음 행의 화소전극(5)에 인가함으로써, 화소전극(5) 상에 잔존하는 이전 프레임용 신호를 제거하여 동일한 이미지의 장시간 디스플레이 중의 전하 축적에 기인한 화소전극들 사이의 DC 바이어스 전압의 생성을 방지하고 잔상 현상을 효과적으로 감소시킨다. 통상적인 기술과 비교하여, 화소영역의 개구율을 확보하면서도 이미지 품질을 향상시킬 수 있다.
본 발명의 본 실시예에 따른 어레이 기판의 예시적인 제조방법을 이하에서 설명한다.
금속 박막을 기판(10) 상에 대략 1000Å 내지 대략 7000Å의 두께로 마그네틱 스퍼터링 프로세스로 증착한다. 금속 박막은 Mo, Al, Al-Ni 합금, Mo-W 합금, Cr, Cu 및 이들의 조합으로 이루어진 군에서 선택된 하나로 형성될 수 있다. 금속박막은 상기 물질로 형성된 다층 구조일 수도 있다. 복수개의 게이트라인(3)들과, 각 게이트라인(3)과 연결된 제1게이트전극(11) 및 제2게이트전극(21)을 예컨대 게이트전극들 및 게이트라인용 마스크를 이용하여 리소그래피 및 화학적 식각 프로세스에 의해 기판(10)의 부분들 상에 형성한다.
대략 1000Å 내지 대략 7000Å의 두께를 가진 게이트 절연막을 게이트라인(3)들과 제1게이트전극(11) 및 제2게이트전극(21)이 형성된 기판(10) 상에 증착한다. 게이트 절연막의 증착은 화학 기상 증착(CVD; chemical vapor deposition) 프로세스에 의해 이루어질 수 있다. 그 후, 비아홀(17)을 예컨대 리소그래피 및 건식 식각 프로세스를 통해 제1게이트전극(11) 상부에 게이트 절연막의 부분에 형성할 수 있다.
대략 1000Å 내지 대략 6000Å 두께의 비정질 실리콘막과 대략 1000Å 내지 대략 6000Å 두께의 n+비정질 실리콘막을 CVD법을 이용하여 게이트 절연막(12)이 형성된 기판(10) 상에 형성할 수 있다. 그 후, 리소그래피 및 식각 프로세스를 이용하여 액티브층용 마스크로 제1게이트전극(11) 상부에 제1비정질 실리콘층(13) 및 제1n+비정질 실리콘층(14)을 형성할 수 있는데, 제1비정질 실리콘층(13)은 게이트 절연막(12)의 비아홀(17)을 통해 제1게이트전극(11)과 연결되며 나아가 제2비정질 실리콘층(22)과 제2n+비정질 실리콘층(23)을 제2게이트전극(21) 상부에 형성할 수 있다.
게이트전극용의 프로세스와 유사한 프로세스를 이용하여, 대략 1000Å 내지 대략 7000Å 두께로 기판(10) 상에 금속막을 형성할 수 있다. 금속막은 Mo, Al, Al-Ni 합금, Mo-W 합금, Cr, Cu 및 이들의 조합으로 이루어진 군으로부터 선택된 하나로 형성할 수 있다. 금속막은 이 물질들로 형성된 다층구조일 수도 있다. 그 후, 복수개의 데이터라인(6)들, 소스·드레인전극층(24) 및 금속 전극층(15)을 사전설정된 영역에 마스크를 이용하여 형성할 수 있다. 소스전극(241)과 드레인전극(242)을 포함하는 소스·드레인전극층(24)은 제2게이트전극(21) 상부에 위치할 수 있다. 금속 전극층(15)은 제1게이트전극(11) 상부에 위치할 수 있다. 소스·드레인전극층(24)의 소스전극(241)은 데이터라인(6)과 연결될 수 있다. 소스·드레인전극층(24)에 의해 노출된 제2n+비정질 실리콘층(23)의 일부를 제거하여 그 하부의 제2비정질 실리콘층(22)이 노출되어 채널영역을 형성하도록 식각 프로세스가 수행될 수 있다. 데이터라인들과 게이트라인들은 상호 교차하여 복수개의 화소영역들을 정의한다.
게이트절연막과 액티브층 형성 공정과 유사한 공정을 이용하여, 보호층을 전체 기판(10) 상에 대략 1000Å 내지 대략 6000Å의 두께로 증착할 수 있다. 보호층(16)은 실리콘 나이트라이드와 같은 물질로 형성될 수 있다. 보호층용 마스크로 리소그래피 및 식각 프로세스를 이용하여 금속 전극층(15) 상부에 보호층의 일부에 제1비아홀(18)을 형성할 수 있으며 소스·드레인전극층(24)의 드레인전극(241) 상부에 보호층의 일부에 제2비아홀(25)을 형성할 수 있다.
그 후, 투명전극을 대략 100Å 내지 대략 1000Å의 두께로 마그네틱 스퍼터링 프로세스에 의해 기판 상에 형성할 수 있다. 투명전극은 인듐 틱 옥사이드(ITO; indium tin oxide), 인듐 징크 옥사이드(IZO; indium zinc oxide) 및 틴 옥사이드(tin oxide)와 같은 물질로 형성될 수 있다. 리소그래피 및 식각 프로세스를 이용하여 현재 행의 화소전극(4)과 다음 행의 화소전극(5)을 포함하는 매트릭스로 배열된 화소전극들을 형성하여, 현재 행의 화소전극(4)이 소스·드레인전극층(24)의 드레인전극(24)과 보호층의 제2비아홀(25)을 통해 연결되고 다음 행의 화소전극(5)이 보호층의 제1비아홀(18)을 통해 금속 전극층(15)과 연결되도록 한다. 또는, 일 행의 각 화소영역을 고려하여, 화소전극은 화소영역의 박막 트랜지스터를 통해 현재 행의 게이트라인과 연결되고 화소영역의 박막 다이오드를 통해 이전 행의 게이트라인과 연결된다.
도 5는 본 발명에 따른 예시적인 어레이 기판 제조방법을 도시하는 플로우챠트인데, 다음의 단계들을 포함한다.
제1단계: 기판 상에 금속막을 증착하고 이를 패터닝하여 상호 평행한 복수개의 게이트라인들과 게이트라인 각각과 연결된 제1게이트전극과 제2게이트전극을 형성하는 단계,
제2단계: 제1단계 후 기판 상에 게이트 절연층을 증착하고 이를 패터닝하여 게이트 절연층 내에 비아홀을 제1게이트전극 상부에 형성하는 단계,
제3단계: 제2단계 후 기판 상에 비정질 실리콘막과 n+비정질 실리콘막을 순 차적으로 증착하고 이들을 패터닝하여, 게이트전극 상부의 제1비정질 실리콘층과 제1n+비정질 실리콘층을 형성하여 게이트 절연층 내의 비아홀을 통해 제1비정질 실리콘층이 제1게이트전극과 연결되도록 하고 제2비정질 실리콘층과 제2n+비정질 실리콘층을 제2게이트전극 상부에 형성하는 단계,
제4단계: 제3단계 후 기판 상에 금속층을 증착하고 이를 패터닝하여 상호 평행한 복수개의 데이터라인들과 금속 전극층과 소스·드레인전극층을 형성하여 소스·드레인전극층 내의 소스전극은 데이터라인과 연결되도록 하고 금속 전극층은 제1게이트전극 상부에 위치하며 소스전극과 드레인전극을 포함하는 소스·드레인 전극층은 제2게이트전극 상부에 위치하도록 하고, 소스·드레인전극층에 의해 노출된 제2n+비정질 실리콘층의 일부를 제거하여 채널영역을 형성하여, 복수개의 게이트라인들이 복수개의 데이터라인들과 교차하여 매트릭스로 배열된 복수개의 화소영역들을 정의하도록 하는 단계,
제5단계: 제4단계 후 기판 상에 보호층을 증착하고 이를 패터닝하여 보호층에 금속 전극층 상부의 제1비아홀과 소스·드레인전극층의 드레인전극 상부의 제2비아홀을 형성하는 단계 및
제6단계: 제5단계의 결과물인 기판 상에 화소전극층을 증착하고 이를 패터닝하여 화소전극들을 형성하되 일 행의 각 화소영역에 관하여 화소전극이 보호층 내의 제2비아홀을 통해 소스·드레인전극층의 드레인전극과 연결되도록 함으로써 현재 행의 게이트라인과 연결되도록 하고 보호층 내의 제1비아홀을 통해 금속 전극층과 연결되도록 함으로써 이전 행의 게이트라인과 연결되도록 하는 단계.
상세하게는, 제1단계에서, 금속막은 기판 상에 대략 1000Å 내지 대략 7000Å의 두께로 마그네틱 스퍼터링 프로세스로 형성될 수 있다. 금속막은 Mo, Al, Al-Ni 합금, Mo-W 합금, Cr, Cu 및 이들의 조합으로 이루어진 군으로부터 선택된 하나로 형성될 수 있다. 금속막은 또한 상기 물질들로 형성된 다층구조일 수도 있다. 복수개의 게이트라인들 및 각 게이트라인과 연결된 제1게이트전극 및 제2게이트전극은 게이트전극 및 게이트라인용 마스크를 이용하여 리소그래피 및 화학적 식각 프로세스를 통해 기판 상의 부분들 상에 형성될 수 있다.
제2단계에서, 게이트라인들, 제1게이트전극 및 제2게이트전극이 형성된 기판 상에 대략 1000Å 내지 대략 6000Å의 두께로 게이트 절연막이 증착된다. 그 후, 제1게이트전극 상부의 게이트절연막의 부분에 비아홀이 리소그래피 및 건식 식각 프로세스를 통해 형성될 수 있다.
제3단계에서, 대략 1000Å 내지 대략 6000Å 두께의 비정질 실리콘막 및 대략 1000Å 내지 대략 6000Å 두께의 n+비정질 실리콘막이 게이트절연막이 형성된 기판 상에 CVD법을 통해 순차적으로 형성될 수 있다. 그 후, 액티브층용 마스크로 리소그래피 및 식각 프로세스를 통해 제1게이트전극 상부에 제1n+비정질 실리콘층 및 제1비정질 실리콘층이 형성되도록 함으로써 제1비정질 실리콘층이 게이트 절연막의 비아홀을 통해 제1게이트전극과 연결되도록 하고 제2게이트전극 상부에 제2n+비정질 실리콘층이 형성되도록 할 수 있다.
제4단계에서, 게이트전극용 프로세스와 유사한 프로세스를 이용하여, 금속막이 기판 상에 대략 1000Å 내지 대략 7000Å의 두께로 형성될 수 있다. 금속막은 Mo, Al, Al-Ni 합금, Mo-W 합금, Cr, Cu 및 이들의 조합으로 이루어진 군으로부터 선택된 것일 수 있다. 금속막은 또한 상기 물질들로 형성된 다층구조일 수도 있다. 그 후, 복수개의 데이터라인들, 소스·드레인전극층 및 금속 전극층이 마스크를 이용하여 사전설정된 영역에 형성될 수 있다. 소스전극과 드레인전극을 포함하는 소스·드레인전극층은 제2게이트전극 상부에 형성될 수 있다. 금속 전극층은 제1게이트전극 상부에 형성될 수 있다. 소스·드레인전극층의 소스전극은 데이터라인과 연결될 수 있다. 소스·드레인전극층에 의해 노출된 제2n+비정질 실리콘층의 일부를 제거하기 위해 식각 프로세스가 이용되어 제2비정질 실리콘층이 노출되어 채널영역을 형성하도록 할 수 있다.
게이트절연막 및 액티브층을 형성하는데 사용된 프로세스와 유사한 프로세스를 이용하여, 보호층이 기판의 전면(全面)에 대략 1000Å 내지 대략 6000Å의 두께로 증착된다. 보호층(16)은 실리콘 나이트라이드와 같은 물질로 형성될 수 있다. 리소그래피 및 식각 프로세스를 이용하여 보호층용 마스크로 금속 전극층 상부의 보호층의 부분에 제1비아홀이 형성될 수 있고 소스·드레인전극층의 드레인전극 상부의 보호층의 부분에 제2비아홀이 형성될 수 있다.
제6단계에서, 투명전극이 기판 상에 대략 100Å 내지 대략 1000Å 두께로 마그네틱 스퍼터링 프로세스로 형성될 수 있다. 투명전극은 인듐 틱 옥사이드(ITO; indium tin oxide)와 같은 물질로 형성될 수 있다. 마스킹, 노광 및 화학 식각 프로세스를 이용하여 현재 행의 화소전극과 다음 행의 화소전극을 포함하는 매트릭스로 배열된 화소전극들이 형성되어, 현재 행의 화소전극이 소스·드레인전극층의 드레인전극과 보호층의 제2비아홀을 통해 연결되고 다음 행의 화소전극이 보호층의 제1비아홀을 통해 금속 전극층과 연결되도록 할 수 있다.
본 발명의 본 실시예에 따른 어레이 기판 제조방법에 있어서, 게이트라인은 박막 다이오드를 통해 다음 행의 화소전극과 연결된다. 박막 다이오드는 제1게이트전극 제1비정질실리콘층, 제1n+비정질 실리콘층 및 금속 전극층을 구비한다. 박막 다이오드의 순방향 컨덕션과 역방향 컷오프 특성에 의해, 스캔 신호가 인가될 시, 현재 행의 게이트라인과 연결된 제1게이트전극은 또한 하이 포텐셜이 되어 제1게이트전극은 제1비정질 실리콘층 및 제1n+비정질 실리콘층을 통해 금속 전극층에 전기적으로 연결된다. 즉, 현재 행의 게이트라인과 연결된 제1게이트전극은 하이 포텐셜을 금속 전극층을 통해 다음 행의 화소전극에 인가하여, 화소전극 상에 잔존하는 지난 프레임용 신호를 제거하고 동일한 이미지의 장시간 디스플레이 동안의 전하 축적에 기인한 화소전극들 사이의 DC 바이어스 전압 생성을 방지하며 잔상 현상을 효과적으로 줄인다. 통상적인 기술과 비교하여, 개구율을 확보하면서도 이미지 품질을 개선한다. 나아가, 본 발명에 따른 TFT-LCD 구조는 현재의 프로세싱 조건 하에서도 적용할 수 있다.
본 발명에 관하여 이상과 같이 설명하였으나 다양한 방식으로 변형될 수 있음은 명백하다. 그러한 변형들은 본 발명의 범위를 벗어나지 않는 것으로 간주되며 당업자에게 자명한 그러한 변형예들은 모두 후술하는 특허청구범위 내에 포함된 것으로 간주된다.
도 1은 본 발명의 예시적인 실시예에 따른 어레이 기판을 도시하는 개념도이다.
도 2는 본 발명의 예시적인 실시예에 따른 어레이 기판의 등가 회로를 도시하는 개념도이다.
도 3은 도 1의 A-A라인을 따라 취한 단면도이다.
도 4는 도 1의 B-B라인을 따라 취한 단면도이다.
도 5는 본 발명의 예시적인 실시예에 따른 어레이 기판 제조 방법을 도시하는 플로우챠트이다.
도 6은 통상적인 어레이 기판을 도시하는 개념도이다.
도 7은 통상적인 어레이 기판의 등가 회로를 도시하는 개념도이다.
Claims (11)
- 기판; 및상기 기판 상에 형성된 복수개의 상호 평행한 게이트라인들과 복수개의 상호 평행한 데이터라인들을 구비하며,상기 복수개의 게이트라인들은 상기 복수개의 데이터라인들과 교차하여 복수개의 화소영역들을 형성하고 각 화소영역은 박막 트랜지스터, 화소전극 및 박막 다이오드를 구비하며,동일 행의 각 화소영역에 있어서 화소전극은 박막 트랜지스터를 통해 상기 행의 한 측에 있는 게이트라인과 연결되고 박막 다이오드를 통해 상기 행의 다른 측에 있는 게이트라인과 연결된, 어레이 기판.
- 제1항에 있어서,상기 각 화소영역의 박막 다이오드는,상기 기판 상에 형성되어 현재 행의 게이트라인과 연결된 제1게이트전극;상기 기판 전면(全面)을 덮도록 상기 제1게이트전극 상에 형성되고 상기 제1게이트전극 상부에 비아홀이 형성된 게이트절연층;상기 게이트절연층 상에 형성되며 상기 게이트절연층의 비아홀을 통해 상기 제1게이트전극에 연결된 제1비정질 실리콘층;상기 제1비정질 실리콘층 상에 형성된 제1n+비정질 실리콘층;상기 제1n+비정질 실리콘층 상에 형성되며 상기 제1게이트전극 상부에 위치한 금속 전극층; 및상기 기판 전면을 덮도록 상기 금속 전극층 상에 형성되며 상기 화소전극이 상기 금속 전극층과 연결되도록 하는 제1비아홀이 형성된 보호층을 구비하는 것을 특징으로 하는 어레이 기판.
- 제2항에 있어서,상기 각 화소영역의 박막 트랜지스터는,상기 기판 상에 형성되어 이전 행의 게이트라인과 연결된 제2게이트전극;상기 기판 전면(全面)을 덮도록 상기 제2게이트전극 상에 형성된 상기 게이트절연층;상기 게이트절연층 상에 형성되며 상기 제2게이트전극 상부에 위치한 제2비정질 실리콘층;상기 제2비정질 실리콘층 상에 형성된 제2n+비정질 실리콘층;상기 제2n+비정질 실리콘층 상에 형성된 소스·드레인전극층으로서 상기 제2게이트전극 상부에 배치되어 상기 소스·드레인전극층의 소스·드레인전극 사이에 채널영역이 형성되도록 하는, 소스·드레인전극층; 및상기 기판의 전면(全面)을 덮도록 상기 소스·드레인전극층 상에 형성되며 화소전극이 상기 소스·드레인전극층의 드레인전극층과 연결되도록 하는 제2비아홀이 형성된 상기 보호층을 구비하는 것을 특징으로 하는 어레이 기판.
- 제2항에 있어서,상기 제1게이트전극은 Mo, Al, Al-Ni 합금, Mo-W 합금, Cr, Cu 및 이들의 조합으로부터 선택된 물질로 형성된 것을 특징으로 하는 어레이 기판.
- 제2항에 있어서,상기 금속층은 Mo, Al, Al-Ni 합금, Mo-W 합금, Cr, Cu 및 이들의 조합으로부터 선택된 물질로 형성된 것을 특징으로 하는 어레이 기판.
- 제3항에 있어서,상기 보호층은 실리콘 나이트라이드로 형성된 것을 특징으로 하는 어레이 기판.
- 제3항에 있어서,상기 화소전극은 인듐 틴 옥사이드로 형성된 것을 특징으로 하는 어레이 기판.
- (제1단계) 기판 상에 금속막을 증착하고 이를 패터닝하여 상호 평행한 복수개의 게이트라인들과 게이트라인 각각과 연결된 제1게이트전극과 제2게이트전극을 형성하는 단계;(제2단계) 제1단계 후 기판 상에 게이트 절연층을 증착하고 이를 패터닝하여 게이트 절연층 내에 비아홀을 제1게이트전극 상부에 형성하는 단계;(제3단계) 제2단계 후 기판 상에 비정질 실리콘막과 n+비정질 실리콘막을 순차적으로 증착하고 이들을 패터닝하여, 게이트전극 상부의 제1비정질 실리콘층과 제1n+비정질 실리콘층을 형성하여 게이트 절연층 내의 비아홀을 통해 제1비정질 실리콘층이 제1게이트전극과 연결되도록 하고 제2비정질 실리콘층과 제2n+비정질 실리콘층을 제2게이트전극 상부에 형성하는 단계;(제4단계) 제3단계 후 기판 상에 금속층을 증착하고 이를 패터닝하여 상호 평행한 복수개의 데이터라인들과 금속 전극층과 소스·드레인전극층을 형성하여 소스·드레인전극층 내의 소스전극은 데이터라인과 연결되도록 하고 금속 전극층은 제1게이트전극 상부에 위치하며 소스전극과 드레인전극을 포함하는 소스·드레인 전극층은 제2게이트전극 상부에 위치하도록 하고, 소스·드레인전극층에 의해 노출된 제2n+비정질 실리콘층을 제거하여 채널영역을 형성하여, 복수개의 게이트라인들이 복수개의 데이터라인들과 교차하여 매트릭스로 배열된 복수개의 화소영역들을 정의하도록 하는 단계;(제5단계) 제4단계 후 기판 상에 보호층을 증착하고 이를 패터닝하여 보호층에 금속 전극층 상부의 제1비아홀과 소스·드레인전극층의 드레인전극 상부의 제2비아홀을 형성하는 단계; 및(제6단계) 제5단계의 결과물인 기판 상에 화소전극층을 증착하고 이를 패터닝하여 화소전극들을 형성하되 일 행의 각 화소영역에 관하여 화소전극이 보호층 내의 제2비아홀을 통해 소스·드레인전극층의 드레인전극과 연결되도록 함으로써 현재 행의 게이트라인과 연결되도록 하고 보호층 내의 제1비아홀을 통해 금속 전극층과 연결되도록 함으로써 이전 행의 게이트라인과 연결되도록 하는 단계를 포함하는 어레이 기판 제조방법.
- 제8항에 있어서,제1단계와 제4단계에서 증착된 금속막은 Mo, Al, Al-Ni 합금, Mo-W 합금, Cr, Cu 및 이들을 조합으로부터 선택된 물질로 형성된 것을 특징으로 하는 어레이 기판 제조 방법.
- 제8항에 있어서,제5단계에서 증착된 보호층은 실리콘 나이트라이드로 형성된 것을 특징으로 하는 어레이 기판 제조 방법.
- 제8항에 있어서,제6단계에서 증착된 화소전극은 인듐 틴 옥사이드로 형성된 것을 특징으로 하는 어레이 기판 제조 방법.
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