KR100922415B1 - 연성 회로 기판의 제조 방법 및 연성 회로 기판, 반도체 패키지의 제조 방법 및 반도체 패키지 - Google Patents

연성 회로 기판의 제조 방법 및 연성 회로 기판, 반도체 패키지의 제조 방법 및 반도체 패키지 Download PDF

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임창균
김용재
최강홍
김병석
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Abstract

연성 회로 기판의 제조 방법 및 연성 회로 기판, 반도체 패키지의 제조 방법 및 반도체 패키지가 제공된다. 상기 연성 회로 기판의 제조 방법은 일면에 도전 패턴이 형성된 베이스 필름을 형성하되, 도전 패턴은 배선 영역 및 테스트 패드 영역을 포함하고, 배선 영역 상에 도금 패턴을 형성하고, 테스트 패드 영역 상에는 도금 패턴을 미형성하는 것을 포함한다.
테스트 패드, 도금, 연성 회로 기판

Description

연성 회로 기판의 제조 방법 및 연성 회로 기판, 반도체 패키지의 제조 방법 및 반도체 패키지{Method for fabricating flexible circuit board and the board, method for fabricating semiconductor package and the package}
본 발명은 연성 회로 기판의 제조 방법 및 연성 회로 기판, 반도체 패키지의 제조 방법 및 반도체 패키지에 관한 것이다.
최근 액정 표시 장치(Liquid Crystal Display; LCD), 플라즈마 디스플레이 패널(Plasma Display Panel; PDP) 등과 같은 평판 표시 장치(Flat Panel Display; FPD)가 각광받고 있다.
이러한 평판 표시 장치는 화상을 표시하는 화면 표시부와 화면 표시부에 전기적 신호를 전달하는 구동용 인쇄회로기판이 요구된다.
한편, 구동용 인쇄회로기판과 화면 표시부는 연성 회로 기판에 의해 연결될 수 있다. 이러한 연성 회로 기판은 도전 패턴과, 상기 도전 패턴 상에 실장된 구동집적회로(driver IC)을 포함할 수 있다.
도전 패턴은 향후 반도체 칩이 실장될 실장 영역을 포함한 배선 영역 및 테스트 패드 영역으로 구분할 수 있다. 이러한 도전 패턴의 배선 영역과 테스트 패드 영역은 산화 및 변색을 방지함과 동시에, 향후 실장 영역에 실장될 반도체 칩과의 접착 강도를 확보하기 위해 도금된다.
그리고, 반도체 칩은 도전 패턴의 배선 영역 중 이너리드 영역에 열압착(thermocompression)을 통해 실장된다. 반도체 칩을 실장 한 후, 이너리드 영역과 반도체 칩 사이를 밀봉시키기 위해 에폭시와 같은 밀봉재가 이너리드 영역과 반도체 칩 사이의 공간에 주입될 수 있다.
하지만, 도전 패턴의 테스트 패드 영역이 도금될 경우, 도전 패턴에 비해 상대적으로 강도가 약한 테스트 패드 영역의 도금 층이 제조 과정 또는 테스트 과정에서 쉽게 손상될 수 있다. 이를 방지하기 위해 비교적 긴 시간의 열처리가 필요한데, 이는 가공 시간을 지연시키는 요소가 된다.
또한, 반도체 칩 실장 후 이너리드 영역과 반도체 칩 사이의 공간을 밀봉하는 것은 밀봉재의 미충진 현상 등으로 인해 완벽한 밀봉이 어려울 수 있다. 그리고 이로 인해 제품 신뢰성이 저하될 수 있다.
본 발명이 해결하고자 하는 과제는, 가공 시간이 단축되고 제품 신뢰성이 향상된 연성 회로 기판의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 가공 시간이 단축되고 제품 신뢰성 이 향상된 연성 회로 기판을 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는, 가공 시간이 단축되고 제품 신뢰성이 향상된 반도체 패키지의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는, 가공 시간이 단축되고 제품 신뢰성이 향상된 반도체 패키지를 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 연성 회로 기판의 제조 방법의 일 태양(aspect)은, 일면에 도전 패턴이 형성된 베이스 필름을 형성하되, 도전 패턴은 배선 영역 및 테스트 패드 영역을 포함하고, 배선 영역 상에 도금 패턴을 형성하고, 테스트 패드 영역 상에는 도금 패턴을 미형성하는 것을 포함한다.
상기 과제를 달성하기 위한 본 발명의 연성 회로 기판의 제조 방법의 다른 태양은, 일면에 도전 패턴이 형성된 베이스 필름을 준비하고, 도전 패턴의 테스트 패드 영역 상에 도금 레지스트를 형성하고, 테스트 패드 영역 상에 도금 레지스트가 형성된 도전 패턴에 대해 도금 패턴을 형성하고, 형성된 도금 레지스트를 제거하고, 도금 패턴이 형성된 도전 패턴의 이너리드 영역 상에 절연 밀봉재를 형성하는 것을 포함한다.
상기 다른 과제를 달성하기 위한 본 발명의 연성 회로 기판의 일 태양은, 베 이스 필름, 베이스 필름의 일면에 형성되고, 배선 영역 및 테스트 패드 영역을 포함하는 도전 패턴, 배선 영역 상에 형성되고, 테스트 패드 영역 상에는 미형성된 도금 패턴을 포함한다.
상기 또 다른 과제를 달성하기 위한 본 발명의 반도체 패키지의 제조 방법의 일 태양은, 전술한 방법에 의해 제조된 연성 회로 기판을 준비하고, 연성 회로 기판 상에 반도체 칩을 실장하는 것을 포함한다.
상기 또 다른 과제를 달성하기 위한 본 발명의 반도체 패키지의 일 태양은, 전술한 연성 회로 기판, 연성 회로 기판 상에 실장된 반도체 칩을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"는 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층"위(on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한 다. 반면, 소자가 "직접 위(directly on)"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "이루어지다(made of)"는 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하 도 1 내지 도 7을 참조하여 본 발명의 제1 실시예에 따른 연성 회로 기판의 제조 방법을 설명한다.
도 1은 본 발명의 제1 실시예에 따른 연성 회로 기판의 제조 방법을 설명하기 위한 순서도이다. 도 2 내지 도 7은 본 발명의 제1 실시예에 따른 연성 회로 기판의 제조 방법을 설명하기 위한 중간 단계 도면이다. 도 2 내지 도 7에 도시된 연성 회로 기판은 COF(Chip On Film)용 연성 회로 기판이지만, 이에 한정되는 것은 아니다. 도 2는 도전 패턴이 형성된 베이스 필름의 단면도이고, 도 3은 도전 패턴이 형성된 베이스 필름의 평면도이다. 즉, 도 2는 도 3의 II-II´선을 따라 절단한 단면도이다.
우선, 도 1 내지 도 3을 참조하면, 일면에 도전 패턴(20)이 형성된 베이스 필름(10)을 준비한다(S10).
구체적으로 다시 도 2 및 도 3을 참조하면, 일면에 도전 패턴(20)이 형성된 베이스 필름(10)을 준비하되, 도전 패턴(20)은 배선 영역(30)과 테스트 패드 영역(40)을 포함한다. 또한, 배선 영역(30)은 이너리드 영역(32)과 아우터리드 영역(34)을 포함한다.
베이스 필름(10)은 예를 들어, 20 내지 100㎛의 두께를 가지는 절연성 물질로 이루어질 수 있다. 베이스 필름(10)은 예를 들어 폴리이미드(polyimide), 폴리에스테르(polyester), 폴리에틸렌테레프탈레이트(PET: Polyethylene Terephthalate)와 같은 고분자 수지로 이루어질 수 있다.
도전 패턴(20)은 전도성이 큰 물질, 예를 들어 금, 알루미늄, 구리와 같은 금속으로 이루어질 수 있다.
도전 패턴(20)의 배선 영역(30)은 아우터리드 영역(34)에 실장될 구동용 인쇄회로기판(미도시) 및 화면 표시부(미도시)와 이너리드 영역(32)에 실장될 반도체 칩(도 10의 100)을 연결한다.
구체적으로, 인쇄회로기판(미도시)으로부터 입력되는 신호, 예를 들어 구동/제어 신호를 반도체 칩(도 10의 100)에서 처리하고, 상기 처리된 신호를 화면 표시부(미도시)로 전달하여, 화면 표시부(미도시)가 화상을 표시할 수 있도록 할 수 있다.
도전 패턴(20)의 테스트 패드 영역(40)은 도전 패턴(20)의 양 단에 위치한다. 이 테스트 패드 영역(40)은 본 발명의 연성 회로 기판 제조 후 및/또는 반도체 칩(도 10의 100) 실장 후, 제품의 open/short 양품 테스트에 사용되는 영역이다.
이제, 도 1 및 도 4를 참조하면, 도전 패턴(20)의 테스트 패드 영역(40) 상에 도금 레지스트(50)를 형성한다(S20).
구체적으로, 도전 패턴(20)의 테스트 패드 영역(40) 상에 도금 레지스트(50)를 도포하고, 도포된 도금 레지스트(50)를 경화하여, 도금 레지스트(50)를 형성한다.
도금 레지스트(50)는 예를 들어, 도금 레지스트(50) 형성 후, 형성된 도금 레지스트(50)의 제거가 용이한 필러블 잉크(peelable ink)일 수 있고, 필러블 잉크는 우레탄 등의 유기 화합물일 수 있다.
이 경우, 도금 레지스트(50)의 형성은 스크린 마스크를 통해 필러블 잉크를 5 내지 300㎛의 두께(t1)로 테스트 패드 영역(40) 상에 도포하는 것일 수 있으나, 이에 제한되는 것은 아니다.
도금 레지스트(50) 형성 후, 필요에 따라 도금 레지스트(50)를 경화시킬 수 있다.
예를 들어, 필러블 잉크를 도금 레지스트(50)로 사용할 경우, 130 내지 140℃ 온도에서, 10 내지 30분간 경화시킬 수 있다.
이제, 도 1 및 도 5를 참조하면, 테스트 패드 영역(40) 상에 도금 레지스트(50)가 형성된 도전 패턴(20)에 대해 도금 패턴(60)을 형성한다(S30).
구체적으로, 테스트 패드 영역(40) 상에 도금 레지스트(50)가 형성된 도전 패턴(20)에 대해 도금 패턴(60)을 형성하면, 도금 레지스트(50)가 형성된 테스트 패드 영역(40) 상에는 도금 패턴(60)이 형성되지 않고, 도금 레지스트(50)가 형성되지 않은 배선 영역(30) 상에는 도금 패턴(60)이 형성된다.
도금 패턴(60)은 예를 들어, 주석(Sn)일 수 있으나, 니켈, 금 또는 땜납 등으로도 도금 패턴(60)을 형성할 수도 있다.
만약, 테스트 패드 영역(40) 상에 도금 레지스트(50)가 형성되지 않아, 테스트 패드 영역(40) 상에도 도금 패턴(60)이 형성될 경우, 제조 과정 또는 테스트 과정에서, 테스트 패드 영역(40) 상의 도금 패턴(60)이 손상될 수 있다.
구체적으로, 테스트 패드 영역(40) 상의 도금 패턴(60)이 도전 패턴(20)보다 상대적으로 강도가 약해, 연성 회로 기판의 제조 과정 중의 제품 유동 또는 제품의 open/short 양품 테스트 과정에서, 테스트 패드 영역(40) 상의 도금 패턴(60)이 손상될 수 있다.
또한, 이를 예방하고자 테스트 패드 영역(40) 상에 형성된 도금 패턴(60)의 강도를 높이기 위해, 도금 패턴(60) 형성 후 열처리 공정이 추가로 필요할 수 있다.
하지만, 본 발명의 제1 실시예에 따른 연성 회로 기판의 제조 방법에 따를 경우, 테스트 패드 영역(40) 상에 도금 패턴(60)이 형성되지 않는다. 따라서, 제조 과정 또는 테스트 과정에서, 테스트 패드 영역(40) 상의 도금 패턴(60)이 손상되는 것을 방지할 수 있다. 그리고, 이와 같이 도금 패턴(60)의 손상으로 인해 제품 불 량이 발생하는 것을 예방할 수 있어, 제품 신뢰성이 향상된 연성 회로 기판을 제조할 수 있다.
또한, 도금 패턴(60) 형성 후, 테스트 패드 영역(40) 상에 형성된 도금 패턴(60)의 강도를 높이기 위해 수행하는 열처리 공정을 생략할 수 있으므로, 가공 시간이 단축 될 수 있다.
이제, 도 1, 도5 및 도6을 참조하면, 형성된 도금 레지스트(50)를 제거한다(S40).
구체적으로, 테스트 패드 영역(40) 상에 형성된 도금 레지스트(50)를 제거하고, 추가적으로 도전 패턴(20)의 배선 영역(30) 중 이너리드 영역(32) 및 아우터리드 영역(34)을 제외한 영역 상에 보호층(70)을 형성할 수 있다.
도금 레지스트(50)가 예를 들어 필러블 잉크일 경우, 필러블 잉크는 테이프 형태로 경화되어 형성된다. 이 경우 경화되어 형성된 필러블 잉크는 그 제거에 별도의 화학 반응이나 기계 연삭 등의 공정이 필요하지 않고, 단순히 경화된 테이프를 손으로 벗겨냄으로써 제거될 수 있다. 또한, 50 내지 60℃의 온수를 이용한 샤워를 통해 형성된 필러블 잉크를 제거할 수도 있다.
도 6에서 도시하듯이, 도금 레지스트(50)가 형성되었다가 제거된 테스트 패드 영역(40) 상에는 도금 패턴(60)이 형성되지 않는다.
보호층(70)은 외부 충격이나 부식 물질로부터 도전 패턴(20)을 보호하고, 도전 패턴(20)의 절연 상태를 확보하는 역할을 한다. 보호층(70)으로는 솔더 레지스트(solder resist)를 예로 들 수 있으나, 이에 한정되는 것은 아니다.
이제, 도 1 및 도 7을 참조하면, 도금 패턴(60)이 형성된 도전 패턴(20)의 이너리드 영역(32) 상에 절연 밀봉재(80)를 형성한다(S50).
구체적으로, 향후 반도체 칩(도 10의 100)이 실장될 이너리드 영역(32)에 절연 밀봉재(80)를 도포하고, 도포된 절연 밀봉재(80)를 경화하여, 반경화 상태의 절연 밀봉재(80)를 형성한다.
여기서, 절연 밀봉재(80)는 예를 들어, NCP(Non Conductive Paste) 또는 NCF(Non Conductive Film)등 일 수 있다.
그리고, 반경화 상태란 향후 열압착(thermocompression)에 의해 반도체 칩(도 10의 100)이 실장될 때 가해지는 열에 의해 용융될 수 있는 상태로, 유동 시 흘러내리지 않는 겔(gel)과 경화체 사이의 상태일 수 있다.
따라서, 반경화 상태의 절연 밀봉재(80)를 형성하는 것은 예를 들어, NCP를 스크린 마스크 등을 이용해 이너리드 영역(32) 상에 8 내지 400㎛의 두께(t2)로 도포하고, 도포된 NCP를 50 내지 150℃에서 10 내지 60분간 경화시켜 형성하는 것일 수 있다.
이와 같이 반도체 칩(도 10의 100) 실장 전에 이너리드 영역(32) 상에 절연 밀봉재(80)를 형성하면, 절연 밀봉재(80)와 반도체 칩(도 10의 100)간의 밀착성이 향상될 수 있다. 따라서, 반도체 칩(도 10의 100) 실장 후 이너리드 영역(32)과 반도체 칩(100) 사이의 공간을 에폭시 등으로 밀봉하는 것에 비해 미충진 불량을 예방할 수 있고, 제품 신뢰성을 향상 시킬 수 있다.
또한, 반도체 칩(도 10의 100) 실장 후 이너리드 영역(32)과 반도체 칩(100) 사이의 공간을 에폭시 등으로 밀봉할 경우, 실장 공정과 밀봉 공정이 별개로 나누어진다. 하지만, 본 발명의 제1 실시예에 따를 경우, 실장 공정에서 반경화 상태의 절연 밀봉재(80)가 용융되어 밀봉 공정이 동시에 수행되므로, 실장 공정과 밀봉 공정을 하나로 단순화할 수 있다.
다음으로 도 1 내지 도8을 참조하여 본 발명의 제2 실시예에 따른 연성 회로 기판의 제조 방법을 설명한다.
도 8은 본 발명의 제2 실시예에 따른 연성 회로 기판의 제조 방법을 설명하기 위한 도면이다.
본 발명의 제2 실시예에 따른 연성 회로 기판의 제조 방법은, 도1 내지 도 7에 따른 제1 실시예에서, 이너리드 영역(32) 및 아우터리드 영역(34) 상에 절연 밀봉재(80)가 형성되는 점을 제외하고는 모두 동일하다. 즉, 도 7 대신 도 8과 같이 절연 밀봉재(80)가 형성된다. 따라서, 제1 실시예와 중복되는 부분에 대한 설명은 생략한다.
도 8을 참조하면, 이너리드 영역(32) 및 아우터리드 영역(34) 상에 절연 밀봉재(80)가 반경화 상태로 형성된다.
여기서, 아우터리드 영역(34)은 구동용 인쇄회로기판(미도시) 및 화면 표시부(미도시)가 향후 실장될 영역이다.
도시된 바와 같이, 아우터리드 영역(34) 상에 절연 밀봉재(80) 형성될 경우, 향후 구동용 인쇄회로기판(미도시) 및 화면 표시부(미도시) 실장 시 별도의 접착 재료가 생략되어 공정이 간편해 질 수 있다.
구체적으로, 예를 들어 NCP가 아우터리드 영역(34) 상에 형성될 경우, 구동용 인쇄회로기판(미도시) 및 화면 표시부(미도시) 실장 시 사용되는 ACF(Anisotrofic Conductive Film) 등의 접착 재료가 생략될 수 있다.
다음으로 도 1 내지 도 9를 참조하여 본 발명의 제3 실시예에 따른 연성 회로 기판의 제조 방법을 설명한다.
도 9는 본 발명의 제3 실시예에 따른 연성 회로 기판의 제조 방법을 설명하기 위한 도면이다.
본 발명의 제3 실시예에 따른 연성 회로 기판의 제조 방법은, 도1 내지 도 8에 따른 제1 및 제2 실시예에서, 베이스 필름(10) 타면에 방열층(90)이 형성되어 있는 점을 제외하고는 모두 동일하다. 즉, 도 2 대신 도 9와 같이 타면에 방열층(90)이 형성되고 일면에 도전 패턴(20)이 형성된 베이스 필름(10)이 사용된다. 따라서, 제1 및 제2 실시예와 중복되는 부분에 대한 설명은 생략한다.
도 9를 참조하면, 베이스 필름(10) 타면에 방열층(90)이 형성된다.
방열층(90)은 향후 다수의 신호를 처리하는 반도체 칩(도 10의 100)이 실장되어 열을 발생할 경우, 이 발생하는 열을 방출하는 역할을 한다.
방열층(90)은 예를 들어 방열특성이 우수한 구리, 알루미늄 등의 금속층 또는 탄소나노튜브층일 수 있고, 인쇄, 코팅, 스퍼터링, 도금, 라미네이트 등을 통해 베이스 필름(10) 타면에 형성될 수 있다.
도 9에서는 베이스 필름(10) 타면 전체에 방열층(90)이 형성된 것이 도시되어 있으나, 방열층(90)은 베이스 필름(10) 일면에 형성된 도전 패턴(20)의 이너리 드 영역(32)에 대응되는 베이스 필름(10)의 타면에 형성될 수도 있으며, 필요에 따라 얼마든지 변형이 가능하다.
방열층(90)은 연성 회로 기판 또는 반도체 패키지 제조공정 중 언제든지 베이스 필름(10) 타면에 형성이 가능하다. 바람직하게, 방열층(90)은 절연 밀봉재(도 7 및 도 8의 80)가 형성되기 전 또는 반도체 칩(도 10의 100)이 실장된 후에 형성될 수 있다.
다음으로 도 7을 참조하여 본 발명의 제1 실시예에 따른 연성 회로 기판을 설명한다.
도 7을 참조하면, 연성 회로 기판은 베이스 필름(10), 도전 패턴(20), 도금 패턴(60) 및 절연 밀봉재(80)를 포함한다.
도금 패턴(60)은 베이스 필름(10) 일면에 형성된 도전 패턴(20)의 배선 영역(30) 상에 형성되고, 테스트 패드 영역(40) 상에는 미형성된다.
절연 밀봉재(80)는 도금 패턴(60)이 형성된 도전 패턴(20)의 이너리드 영역(32) 상에 형성된다. 구체적으로, 향후 반도체 칩(도 10의 100)이 실장될 이너리드 영역(32)에 반경화 상태의 절연 밀봉재(80)를 형성한다.
반경화 상태의 절연 밀봉재(80)에 대해서는 앞에서 설명하였으므로 자세한 설명을 생략한다.
이와 같이 테스트 패드 영역(40) 상에 도금 패턴(60)이 형성되지 않으면, 연성 회로 기판의 제조 과정 또는 테스트 과정에서, 테스트 패드 영역(40) 상의 도금 패턴(60)이 쉽게 손상되는 것을 방지할 수 있다. 그리고, 도금 패턴(60)의 손상으 로 인해 제품 불량이 발생하는 것을 예방할 수 있어, 연성 회로 기판의 신뢰성이 향상될 수 있다.
또한, 도금 패턴(60) 형성 후, 테스트 패드 영역(40) 상에 형성된 도금 패턴(60)의 강도를 높이기 위해 수행하는 열처리 공정을 생략할 수 있으므로, 가공 시간이 단축 될 수 있다.
또한, 반도체 칩(도 10의 100) 실장 전에 이너리드 영역(32) 상에 절연 밀봉재(80)를 형성하면, 절연 밀봉재(80)와 반도체 칩(도 10의 100)간의 밀착성이 향상될 수 있다. 따라서, 반도체 칩(도 10의 100) 실장 후 이너리드 영역(32)과 반도체 칩(100) 사이의 공간을 에폭시 등으로 밀봉하는 것에 비해 미충진 불량을 예방할 수 있고, 제품 신뢰성을 향상 시킬 수 있다.
전술한 본 발명의 제2 및 제3 실시예에 따른 연성 회로 기판의 제조 방법 각각을 통해서, 당업자는 본 발명의 제2 및 제3 실시예에 따른 연성 회로 기판 각각의 구조를 유추할 수 있다. 따라서 본 발명의 제2 및 제3 실시예에 따른 연성 회로 기판에 대한 자세한 설명은 생략한다.
다음으로 도 10을 참조하여 본 발명의 제1 실시예에 따른 반도체 패키지의 제조 방법을 설명한다.
도 10은 본 발명의 제1 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면이다.
먼저, 본 발명의 제1 실시예에 따른 연성 회로 기판의 제조 방법에 의해 제조된 연성 회로 기판을 준비한다.
다음, 반도체 칩(100)을 상기 연성 회로 기판 상의 반경화 상태의 절연 밀봉재(80)가 형성된 이너리드 영역(32)에 실장한다.
구체적으로 예를들어, 반경화 상태의 절연 밀봉재(80)를 200 내지 400℃ 온도에서, 1 내지 20초간 전처리 한 후, 반도체 칩(100)을 열압착법을 이용해 실장한다.
도 10에서는 반도체 칩(100)을 플립칩(flip chip)방식으로 실장한 것을 도시하였으나, 본 발명의 권리범위는 이에 한정되지 않는다.
앞에서 설명했듯이 이와 같이 열압착법을 이용해 반도체 칩(100)을 실장할 경우, 반경화 상태의 절연 밀봉재(80)가 실장될 때 가해지는 열에 의해 용융되므로, 실장과 동시에 반도체 칩(100)이 밀봉될 수 있다.
따라서, 밀봉재의 미충진 불량을 예방할 수 있어 제품 신뢰성을 할 수 있고, 실장 공정과 밀봉 공정을 하나로 단순화 할 수 있다.
도 10에서 도시된 것과 같이 반도체 칩(100)이 실장되고, 제품 테스트가 수행되면, 테스트 패드 영역(도 7의 40)은 제거된다.
구체적으로, 앞에서 설명했듯이 본 발명의 실시예들에 따른 연성 회로 기판의 제조 방법에 따른 연성 회로 기판은 테스트 패드 영역(도 7의 40) 상에 도금 패턴(60)이 형성되지 않으므로, 제품 테스트 수행 시 도금 패턴(60)이 손상되지 않는다. 따라서 제품 신뢰성이 향상된 연성 회로 기판을 제조할 수 있다. 테스트가 완료된 반도체 패키지의 테스트 패드 영역(도 7의 40)은 제거된다.
이상에서 본 발명의 제1 실시예에 따른 반도체 피키지의 제조 방법을 설명하 였으나, 제2 및 제3 실시예에 따라 각각 제조된 연성 회로 기판을 준비하고, 위와 동일한 방법으로 본 발명의 제2 및 제3 실시예에 따른 반도체 패키지를 각각 제조할 수 있다. 이는 당업자가 전술한 방법에 따라 충분히 유추할 수 있으므로 자세한 설명을 생략한다.
다음으로 도 10을 참조하여 본 발명의 제1 실시예에 따른 반도체 패키지를 설명한다.
도 10을 참조하면, 반도체 패키지는 전술한 제1 실시예에 따른 연성 회로 기판 및 반도체 칩(100)을 포함한다.
구체적으로, 제1 실시예에 따른 연성 회로 기판은 배선 영역(30)과 테스트 패드 영역(도 7의 40) 중에서 테스트 패드 영역(도7의 40)이 절단되어 미포함 된다.
반도체 칩(100)은 절연 밀봉재(80)가 형성된 이너리드 영역(32) 상에 실장된다. 구체적으로 예를들어, 반경화 상태의 절연 밀봉재(80)를 200 내지 400℃ 온도에서, 1 내지 20초간 전처리 한 후, 반도체 칩(100)이 열압착법을 통해 실장된다.
이와 같이 열압착법을 통해 반도체 칩(100)을 실장될 경우, 반경화 상태의 절연 밀봉재(80)가 실장될 때 가해지는 열에 의해 용융되므로, 실장과 동시에 반도체 칩(100)이 밀봉될 수 있다. 따라서, 밀봉재의 미충진 불량을 예방할 수 있어 제품 신뢰성이 향상될 수 있다.
전술한 본 발명의 제2 및 제3 실시예에 따른 반도체 패키지의 제조 방법 각각을 통해서, 당업자는 본 발명의 제2 및 제3 실시예에 따른 반도체 패키지 각각의 구조를 유추할 수 있다. 따라서 본 발명의 제2 및 제3 실시예에 따른 반도체 패키지에 대한 자세한 설명은 생략한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 제1 실시예에 따른 연성 회로 기판의 제조 방법을 설명하기 위한 순서도이다.
도 2 내지 도 7은 본 발명의 제1 실시예에 따른 연성 회로 기판의 제조 방법을 설명하기 위한 중간 단계 도면이다. 또한, 도 7은 본 발명의 제1 실시예에 따른 연성 회로 기판을 설명하기 위한 도면이다.
도 8은 본 발명의 제2 실시예에 따른 연성 회로 기판의 제조 방법을 설명하기 위한 도면이다.
도 9는 본 발명의 제3 실시예에 따른 연성 회로 기판의 제조 방법을 설명하기 위한 도면이다.
도 10은 본 발명의 제1 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면이다. 또한, 도 10은 본 발명의 제1 실시예에 따른 반도체 패키지를 설명하기 위한 도면이다.
(도면의 주요부분에 대한 부호의 설명)
10: 베이스 필름 20: 도전 패턴
30: 배선 영역 40: 테스트 패드 영역
50: 도금 레지스트 60: 도금 패턴
70: 보호층 80: 절연 밀봉재
90: 방열층 100: 반도체 칩

Claims (15)

  1. 일면에 도전 패턴이 형성된 베이스 필름을 형성하되, 상기 도전 패턴은 배선 영역 및 테스트 패드 영역을 포함하고,
    상기 배선 영역 상에 도금 패턴을 형성하고, 상기 테스트 패드 영역 상에는 도금 패턴을 미형성하는 것을 포함하는 연성 회로 기판의 제조 방법.
  2. 제 1항에 있어서,
    상기 도전 패턴의 테스트 패드 영역 상에 도금 패턴을 미형성하는 것은, 상기 도전 패턴의 테스트 패드 영역 상에 도금 레지스트를 형성한 후, 도전 패턴의 배선 영역 및 테스트 패드 영역에 대해 도금 패턴을 형성함으로써, 도금 패턴을 미형성하는 연성 회로 기판의 제조 방법.
  3. 제 2항에 있어서,
    상기 도금 레지스트는 필러블 잉크인 연성 회로 기판의 제조 방법.
  4. 제 2항에 있어서,
    상기 도금 레지스트의 두께는 5 내지 300㎛인 연성 회로 기판의 제조 방법.
  5. 제 1항에 있어서,
    상기 배선 영역은 이너리드 영역 및 아우터리드 영역을 포함하고,
    상기 배선 영역 상에 도금 패턴을 형성한 후, 상기 이너리드 영역 또는 아우터리드 영역 상에 절연 밀봉재를 형성하는 것을 더 포함하는 연성 회로 기판의 제조 방법.
  6. 제 1항에 있어서,
    상기 베이스 필름 타면에 방열층을 형성하는 것을 더 포함하는 연성 회로 기판의 제조 방법.
  7. 일면에 도전 패턴이 형성된 베이스 필름을 준비하고,
    상기 도전 패턴의 테스트 패드 영역 상에 도금 레지스트를 형성하고,
    상기 테스트 패드 영역 상에 도금 레지스트가 형성된 도전 패턴에 대해 도금 패턴을 형성하고,
    상기 형성된 도금 레지스트를 제거하고,
    상기 도금 패턴이 형성된 도전 패턴의 이너리드 영역 또는 아우터리드 영역 상에 절연 밀봉재를 형성하는 것을 포함하는 연성 회로 기판의 제조 방법.
  8. 제 7항에 있어서,
    상기 베이스 필름 타면에 방열층을 형성하는 것을 더 포함하는 연성 회로 기판의 제조 방법.
  9. 베이스 필름;
    상기 베이스 필름의 일면에 형성되고, 배선 영역 및 테스트 패드 영역을 포함하는 도전 패턴; 및
    상기 배선 영역 상에 형성되고, 상기 테스트 패드 영역 상에는 미형성된 도금 패턴을 포함하는 연성 회로 기판.
  10. 제 9항에 있어서,
    상기 배선 영역은 이너리드 영역 및 아우터리드 영역을 포함하고,
    상기 이너리드 영역 또는 아우터리드 영역 상에 형성된 절연 밀봉재를 더 포함하는 연성 회로 기판.
  11. 제 9항 또는 제 10항에 있어서,
    상기 베이스 필름의 타면에 형성된 방열층을 더 포함하는 연성 회로 기판.
  12. 제 1항 내지 제 8항 중 어느 한 항의 방법에 의해서 제조된 연성 회로 기판을 준비하고,
    상기 연성 회로 기판 상에 반도체 칩을 실장하는 것을 포함하는 반도체 패키지의 제조 방법.
  13. 제 12항에 있어서,
    상기 연성 회로 기판 상에 반도체 칩을 실장한 후 상기 테스트 패드 영역을 제거하는 것을 더 포함하는 반도체 패키지의 제조 방법.
  14. 제 9항 또는 제 10항의 연성 회로 기판; 및
    상기 연성 회로 기판 상에 실장된 반도체 칩을 포함하는 반도체 패키지.
  15. 제 14항에 있어서,
    상기 연성 회로 기판은 상기 테스트 패드 영역이 절단되어 이를 미포함하는 반도체 패키지.
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