KR100906509B1 - 게이트 절연막의 형성 방법, 기억 매체, 및 컴퓨터프로그램 - Google Patents

게이트 절연막의 형성 방법, 기억 매체, 및 컴퓨터프로그램 Download PDF

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겐지 나카무라
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Abstract

SiO2 용량 환산 막두께가 1.45㎚ 이하인 하프늄 실리케이트계 재료로 이루어지는 게이트 절연막(4)을 실리콘 기판(1) 상에 형성하는 방법이 개시된다. 이 방법은, 실리콘 기판(1)의 표면을 세정하고 실질적으로 산소가 존재하지 않은 청정면으로 하는 공정과, 아미드계 유기 하프늄 화합물과 실리콘 함유 원료를 이용한 CVD 프로세스에 의해, 실리콘 기판(1)의 청정면에 하프늄 실리케이트막(2)을 성막하는 공정과, 하프늄 실리케이트막(2)에 산화 처리를 실시하는 공정과, 산화 처리를 실시한 후의 하프늄 실리케이트막(2)에 질화 처리를 실시하는 공정을 갖는다. 이 방법에 의하면, 막두께가 얇더라도 표면 거칠기가 양호한 게이트 절연막을 얻을 수 있다.

Description

게이트 절연막의 형성 방법, 기억 매체, 및 컴퓨터 프로그램{METHOD OF FORMING GATE INSULATING FILM, STORAGE MEDIUM AND COMPUTER PROGRAM}
본 발명은 게이트 절연막의 형성 방법에 관한 것으로, 상세하게는 하프늄 실리케이트(HfSiOx)계 재료를 이용한 게이트 절연막의 형성 방법에 관한 것이다. 본 발명은 또한 상기 방법을 실행하기 위한 컴퓨터 판독 가능한 기억 매체 및 컴퓨터 프로그램에도 관한 것이다.
최근에 LSI의 고집적화, 고속화의 요청 때문에 LSI를 구성하는 반도체 소자의 디자인 룰이 점점 미세화되고 있고, 그에 따라 CMOS 디바이스에 있어서는, 게이트 절연막이 전기 막두께(SiO2 용량 환산 막두께: EOT(Equivalent Oxide Thickness))로 1.5㎚ 정도 이하의 값이 요구되고 있다. 이와 같은 얇은 절연막을, 게이트 리크 전류를 증가시키지 않고서 실현하는 재료로서 고유전율 재료, 이른바 High-k 재료가 주목받고 있다.
그 중에서도, 하프늄 실리케이트(HfSiOx)는 내열성이 높고 고유전율이며, CVD에 의해 성막 가능한 점 때문에, 차세대의 게이트 절연막의 후보로서 연구가 진행되고 있다. 그러나, 이와 같은 얇은 절연막을 실제로 CVD에 의해 성막한 경우에는, 그 하지(下地)인 실리콘과의 사이에서 양호한 계면을 형성하는 것이 곤란하고, 또한, 막에 결함이나 불순물이 혼입되어 막질이 충분하다고는 할 수 없다. 또한, HfO2와 SiO2로의 상분리가 생길 가능성이 있어 막의 안정성도 충분하다고는 할 수 없다.
이 때문에, 하지로 되는 실리콘 웨이퍼 표면을 희불산으로 세정하고, 그 위에 직접 CVD에 의한 하프늄 실리케이트막을 형성한 후에, 플라즈마에 의한 산화 처리 및 플라즈마에 의한 질화 처리를 실시하여, 실리콘 웨이퍼와 하프늄 실리케이트막 사이의 계면 제어 및 막의 개질을 실현하는 기술이 제안되고 있다(Inumiya et al. 2003 Symposium on VLSI Technology Digest of Technical Papers, June 10-12, 2003, 이하에 「비특허 문헌 1」 또는 단순히 「문헌 1」이라고 칭함). 이 문헌 1에서는 하프늄 실리케이트막은 하프늄 원료로서 HTB(하프늄 테트라 터셔리 브톡사이드)를 이용하고, 실리콘 원료로서 TEOS(테트라 에톡시 실란)을 이용하여, MO-CVD(유기 금속 CVD)에 의해 성막하고 있다.
그러나, 상기 기술을 이용하여 더욱 박막의 하프늄 실리케이트막을 형성하고자 하면, CVD에 의한 하프늄 실리케이트막의 거칠기가 커서, 게이트 절면막으로서 절연성이 불충분하게 될 가능성이 있다.
발명의 개시
본 발명은 이러한 사정을 감안하여 이루어진 것으로서, 막두께가 얇음에도 불구하고 표면 거칠기가 양호한 하프늄 실리케이트계 재료로 이루어지는 게이트 절연막을 형성할 수 있는 게이트 절연막의 형성 방법을 제공하는 것을 목적으로 한다. 또한, 본 발명은 이와 같은 방법을 실행하기 위한 컴퓨터 판독 가능한 기억 매체 및 컴퓨터 프로그램을 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위해서, 본 발명의 제 1 관점에서는, SiO2 용량 환산 막두께가 1.45㎚ 이하인 게이트 절연막을 실리콘 기판 상에 형성하는 게이트 절연막의 형성 방법으로서, 실리콘 기판의 표면을 세정하여 실질적으로 산소가 존재하지 않는 청정면으로 하는 공정과, 아미드계 유기 하프늄 화합물과 실리콘 함유 원료를 이용한 CVD 프로세스에 의해, 상기 실리콘 기판의 청정면에 하프늄 실리케이트막을 성막하는 공정과, 상기 하프늄 실리케이트막에 산화 처리를 실시하는 공정과, 상기 산화 처리를 실시한 후의 하프늄 실리케이트막에 질화 처리를 실시하는 공정을 갖는 것을 특징으로 하는 게이트 절연막의 형성 방법을 제공한다.
상기 제 1 관점에 있어서, 상기 실리콘 함유 원료로서는 아미드계 유기 실리콘 화합물을 이용할 수 있다. 또한, 상기 아미드계 유기 하프늄 화합물로서 테트라키스 디에틸 아미노 하프늄을, 상기 아미드계 유기 실리콘 화합물로서 테트라키스 디메틸 아미노 실란을 바람직하게 이용할 수 있다. 또한, 상기 산화 처리 및 상기 질화 처리는 플라즈마를 이용하여 실시할 수 있다. 또한, 상기 산화 처리 및 상기 질화 처리는 하나의 플라즈마 처리 장치에서 연속하여 실시할 수 있다. 상기 산화 처리 및 상기 질화 처리는 슬롯 안테나에 의해 마이크로파를 방사해서 형성하는 플라즈마를 이용하여 행해지는 것이 바람직하다.
본 발명의 제 2 관점에서는, SiO2 용량 환산 막두께가 1.45㎚ 이하인 게이트 절연막을 실리콘 기판 상에 형성하는 게이트 절연막의 형성 방법으로서, 실리콘 기판의 표면을 세정하여 실질적으로 산소가 존재하지 않는 청정면으로 하는 공정과, 상기 실리콘 기판의 청정면에 실리콘 산화물 또는 실리콘 산질화물로 이루어지는 하지막을 형성하는 공정과, 알콕시드계 유기 하프늄 화합물과 실리콘 함유 원료를 이용한 CVD 프로세스에 의해, 상기 하지막 상에 하프늄 실리케이트막을 성막하는 공정과, 상기 하프늄 실리케이트막에 질화 처리를 실시하는 공정을 갖는 것을 특징으로 하는 게이트 절연막의 형성 방법을 제공한다.
상기 제 2 관점에 있어서, 상기 실리콘 함유 원료로서는 알콕시드계 유기 실리콘 화합물을 이용할 수 있다. 또한, 상기 알콕시드계 유기 하프늄 화합물로서 하프늄 테트라 터셔리 브톡사이드를, 상기 알콕시드계 유기 실리콘 화합물로서 테트라 에톡시 실란을 바람직하게 이용할 수 있다. 또한, 상기 하지막의 막두께가 0.4㎚ 이상인 것이 바람직하다. 또한, 상기 질화 처리는 플라즈마를 이용하여 실시되는 것이 바람직하고, 이 때에 슬롯 안테나에 의해 마이크로파를 방사해서 형성하는 플라즈마를 이용하여 행해지는 것이 바람직하다. 또한, 상기 질화 처리에 앞서서 하프늄 실리케이트막에 산화 처리를 실시하는 것이 바람직하고, 이 때의 산화 처리는 플라즈마를 이용하여 실시되는 것이 바람직하다. 이 산화 처리도 슬롯 안테나에 의해 마이크로파를 방사해서 형성하는 플라즈마를 이용하여 행해지는 것이 바람직하다. 또한, 상기 질화 처리 및 상기 산화 처리를 플라즈마로 행하는 경우에 있어서, 이들을 하나의 플라즈마 처리 장치에서 연속하여 행하는 것이 바람직하다. 또한, 상기 하지막을 형성하는 처리는 자외선 여기 래디컬에 의한 처리, 리모트 플라즈마에 의한 처리 중 어느 한쪽 또는 양쪽에 의해 행하는 것이 바람직하다. 이 중에서는, 자외선 여기 래디컬에 의한 산화 처리, 또는 자외선 여기 래디컬에 의한 산화 처리와 리모트 플라즈마에 의한 질화 처리가 특히 바람직하다.
본 발명의 제 3 관점에서는, SiO2 용량 환산 막두께가 1.45㎚ 이하인 게이트 절연막을 실리콘 기판 상에 형성하는 게이트 절연막의 형성 방법으로서, 실리콘 기판의 표면을 세정하여 실질적으로 산소가 존재하지 않는 청정면으로 하는 공정과, 테트라키스 디에틸 아미노 하프늄과 테트라키스 디메틸 아미노 실란을 이용한 CVD 프로세스에 의해, 상기 실리콘 기판의 청정면에 하프늄 실리케이트막를 성막하는 공정과, 슬롯 안테나에 의해 마이크로파를 방사해서 형성하는 플라즈마를 이용하여 상기 하프늄 실리케이트막에 산화 처리를 실시하는 공정과, 슬롯 안테나에 의해 마이크로파를 방사해서 형성하는 플라즈마를 이용하여 상기 산화 처리를 실시한 후의 하프늄 실리케이트막에 질화 처리를 실시하는 공정을 갖는 것을 특징으로 하는 게이트 절연막의 형성 방법을 제공한다.
상기 제 3 관점에 있어서, 상기 하프늄 실리케이트막을 성막하는 공정은 성 막 온도를 500~650℃의 범위로 하여 행해지는 것이 바람직하고, 특히 500~550℃의 범위로 하여 행해지는 것이 바람직하다. 또한, 상기 하프늄 실리케이트막을 성막하는 공정은, 상대적으로 고온에서 또한 상대적으로 Si 농도가 높은 막을 형성하는 제 1 공정과, 상대적으로 저온에서 또한 상대적으로 Si 농도가 낮은 막을 형성하는 제 2 공정을 갖는 것이 바람직하다. 또한, 상기 하프늄 실리케이트막을 성막하는 공정은 성막 압력을 600㎩ 이하로 하여 행해지는 것이 바람직하다. 또한, 상기 하프늄 실리케이트막을 성막하는 공정은 산소 분압을 40㎩ 이하로 하여 행해지는 것이 바람직하다. 상기 하프늄 실리케이트막을 성막하는 공정은, 테트라키스 디에틸 아미노 하프늄과 테트라키스 디메틸 아미노 실란의 유량비를 1 이상으로 하여 행해지는 것이 바람직하다.
본 발명의 제 4 관점에서는, SiO2 용량 환산 막두께가 1.45㎚ 이하인 게이트 절연막을 실리콘 기판 상에 형성하는 게이트 절연막의 형성 방법으로서, 실리콘 기판의 표면을 세정하여 실질적으로 산소가 존재하지 않는 청정면으로 하는 공정과, 상기 실리콘 기판의 청정면에 실리콘 산화물 또는 실리콘 산질화물로 이루어지는 하지막을 형성하는 공정과, 하프늄 테트라 터셔리 브톡사이드와 테트라 에톡시 실란을 이용한 CVD 프로세스에 의해, 상기 하지막 상에 하프늄 실리케이트막을 성막하는 공정과, 슬롯 안테나에 의해 마이크로파를 방사해서 형성하는 플라즈마를 이용하여 상기 하프늄 실리케이트막에 산화 처리를 실시하는 공정과, 슬롯 안테나에 의해 마이크로파를 방사해서 형성하는 플라즈마를 이용하여 상기 산화 처리를 실시 한 후의 하프늄 실리케이트막에 질화 처리를 실시하는 공정을 갖는 것을 특징으로 하는 게이트 절연막의 형성 방법을 제공한다.
상기 제 4 관점에 있어서, 상기 하지막을 형성하는 처리는 자외선 여기 래디컬에 의한 처리, 리모트 플라즈마에 의한 처리 중 어느 한쪽 또는 양쪽에 의해 행하는 것이 바람직하다. 이 중에서는, 자외선 여기 래디컬에 의한 산화 처리, 또는 자외선 여기 래디컬에 의한 산화 처리와 리모트 플라즈마에 의한 질화 처리가 특히 바람직하다.
본 발명의 제 1~제 4 관점에 있어서, 상기 실리콘 기판의 표면을 세정하는 공정은 불산계 세정제에 의해 보다 바람직하게 행할 수 있다. 또한, 게이트 절연막 SiO2의 용량 환산 막두께가 1.4㎚ 이하인 것이 바람직하고, 1.2㎚ 이하가 한층 바람직하다.
본 발명의 제 5 관점에서는, 컴퓨터에게 제어 프로그램을 실행시키는 소프트웨어가 기억된 컴퓨터 판독 가능한 기억 매체로서, 상기 제어 프로그램은 실행시에, 아미드계 유기 하프늄 화합물과 실리콘 함유 원료를 이용한 CVD 프로세스에 의해, 표면이 실질적으로 산소가 존재하지 않는 청정면으로 되도록 세정된 실리콘 기판의 청정면에 하프늄 실리케이트막을 성막하는 공정과, 상기 하프늄 실리케이트막에 산화 처리를 실시하는 공정과, 상기 산화 처리를 실시한 후의 하프늄 실리케이트막에 질화 처리를 실시하는 공정을 처리 시스템에게 실시하게 하여, SiO2 용량 환산 막두께가 1.45㎚ 이하인 게이트 절연막을 실리콘 기판 상에 형성하도록 처리 시 스템을 제어하는 컴퓨터 판독 가능한 기억 매체를 제공한다.
본 발명의 제 6 관점에서는, 컴퓨터 상에서 동작하고, 실행시에, 아미드계 유기 하프늄 화합물과 실리콘 함유 원료를 이용한 CVD 프로세스에 의해, 표면이 실질적으로 산소가 존재하지 않는 청정면으로 되도록 세정된 실리콘 기판의 청정면에 하프늄 실리케이트막을 성막하는 공정과, 상기 하프늄 실리케이트막에 산화 처리를 실시하는 공정과, 상기 산화 처리를 실시한 후의 하프늄 실리케이트막에 질화 처리를 실시하는 공정을 처리 시스템에게 실시하게 하여, SiO2 용량 환산 막두께가 1.45㎚ 이하인 게이트 절연막을 실리콘 기판 상에 형성하도록 처리 시스템을 제어하는 소프트웨어를 포함하는 컴퓨터 프로그램을 제공한다.
본 발명의 제 7 관점에서는, 컴퓨터에게 제어 프로그램을 실행시키는 소프트웨어가 기억된 컴퓨터 판독 가능한 기억 매체로서, 상기 제어 프로그램은, 실행시에, 표면이 실질적으로 산소가 존재하지 않는 청정면으로 되도록 세정된 실리콘 기판의 청정면에 실리콘 산화물 또는 실리콘 산질화물로 이루어지는 하지막을 형성하는 공정과, 알콕시드계 유기 하프늄 화합물과 실리콘 함유 원료를 이용한 CVD 프로세스에 의해, 상기 하지막 상에 하프늄 실리케이트막을 성막하는 공정과, 상기 하프늄 실리케이트막에 질화 처리를 실시하는 공정을 처리 시스템에게 실시하게 하여, SiO2 용량 환산 막두께가 1.45㎚ 이하인 게이트 절연막을 실리콘 기판 상에 형성하도록 처리 시스템을 제어하는 컴퓨터 판독 가능한 기억 매체를 제공한다.
본 발명의 제 8 관점에서는, 컴퓨터 상에서 동작하고, 실행시에, 표면이 실 질적으로 산소가 존재하지 않는 청정면으로 되도록 세정된 실리콘 기판의 청정면에 실리콘 산화물 또는 실리콘 산질화물로 이루어지는 하지막을 형성하는 공정과, 알콕시드계 유기 하프늄 화합물과 실리콘 함유 원료를 이용한 CVD 프로세스에 의해, 상기 하지막 상에 하프늄 실리케이트막을 성막하는 공정과, 상기 하프늄 실리케이트막에 질화 처리를 실시하는 공정을 처리 시스템에게 실시하게 하여, SiO2 용량 환산 막두께가 1.45㎚ 이하인 게이트 절연막을 실리콘 기판 상에 형성하도록 처리 시스템을 제어하는 소프트웨어를 포함하는 컴퓨터 프로그램을 제공한다.
본 발명의 제 1 관점 및 제 3 관점에 의하면, 실리콘 기판의 표면을 세정하여 실질적으로 산소가 존재하지 않는 상태의 청정면으로 한 후, MO-CVD에 의해 직접적으로 상기 청정면에 하프늄 실리케이트막을 형성하고, 그 후 하프늄 실리케이트막에 산화 처리 및 질화 처리를 행하여 개질하고, 게이트 산화막을 형성할 때에, 하프늄 원료로서 분해하기 쉬운 아미드계 유기 하프늄 화합물을 이용하므로, 균일하게 흡착하기 쉽고, 막두께가 SiO2 용량 환산 막두께(EOT)로 1.45㎚ 이하로 얇은 것이라도, 게이트 절연막의 표면 거칠기를 작은 것으로 할 수 있어, 리크 전류를 작게 할 수 있다.
본 발명의 제 2 관점 및 제 4 관점에 의하면, 실리콘 기판의 표면을 세정하여 실질적으로 산소가 존재하지 않는 상태의 청정면으로 하고, 그 위에 실리콘 산화막 또는 실리콘 산질화막으로 이루어지는 하지막을 형성한 후, 알콕시드계 유기 하프늄 화합물과 실리콘 원료를 이용한 MO-CVD에 의해 하프늄 실리케이트막을 형성 하고, 그 후 하프늄 실리케이트막에 질화 처리를 행하여 개질하고, 게이트 산화막을 형성하지만, 알콕시드계 유기 하프늄 화합물을 이용하여 하프늄 실리케이트막을 성막하는 경우에는, 하지막의 존재에 의해, 막두께가 SiO2 용량 환산 막두께(EOT)로 1.45㎚ 이하로 얇은 것이라도, 게이트 절연막의 표면 거칠기를 작은 것으로 할 수 있어, 리크 전류를 작게 할 수 있다.
도 1은 본 발명의 실시예 1에 따른 게이트 절연막의 형성 방법의 공정을 설명하기 위한 도면,
도 2는 본 발명의 실시예 1의 방법을 실현하기 위한 처리 시스템을 나타내는 평면도,
도 3은 도 2의 처리 시스템의 멀티 챔버 장치에 탑재된 성막 장치를 나타내는 단면도,
도 4는 본 발명의 실시예 1의 하프늄 실리케이트 성막 공정에 있어서의, 성막시의 온도와, 규격화 리크 전류값 Δlg* 및 하프늄 실리케이트막의 Si 농도의 관계를 나타내는 도면,
도 5는 본 발명의 실시예 1의 하프늄 실리케이트 성막 공정에 있어서의, 성막시의 온도와, ΔEOT 및 하프늄 실리케이트막의 Si 농도와의 관계를 나타내는 도면,
도 6은 본 발명의 실시예 1의 하프늄 실리케이트 성막 공정에 있어서의, 성막 압력을 변화시킨 경우의 EOT와 리크 전류값의 관계를 나타내는 도면,
도 7은 본 발명의 실시예 1의 하프늄 실리케이트 성막 공정에 있어서의, 성막 압력과 규격화 리크 전류값 Δlg*의 관계를 나타내는 도면,
도 8은 본 발명의 실시예 1의 하프늄 실리케이트 성막 공정에 있어서의, 산소 분압과, ΔEOT 및 하프늄 실리케이트막의 Si 농도와의 관계를 나타내는 도면,
도 9는 본 발명의 실시예 1의 하프늄 실리케이트 성막 공정에 있어서의, TDEAT/TDMAS 유량비와, ΔEOT 및 하프늄 실리케이트막의 Si 농도와의 관계를 나타내는 도면,
도 10은 도 2의 처리 시스템에 탑재된 플라즈마 처리 장치를 나타내는 단면도,
도 11은 본 발명의 실시예 1의 효과를 설명하기 위한 그래프,
도 12는 본 발명의 실시예 2에 따른 게이트 절연막의 형성 방법의 공정을 설명하기 위한 도면,
도 13은 본 발명의 실시예 2의 하프늄 실리케이트막의 Si 농도와 EOT의 관계를 나타내는 도면,
도 14는 하지막의 두께와 하프늄 실리케이트막의 표면 거칠기의 관계를 하프늄 실리케이트막을 형성할 때의 원료를 HTB+TEOS로 한 경우와, TDEAH+TDMAS로 한 경우로 비교해서 나타내는 도면,
도 15는 하지막을 마련하지 않고, 본 발명의 실시예 2의 알콕시드계 재 료(HTB+TEOS)를 이용하여 하프늄 실리케이트막을 성막하고, 그 후 플라즈마에 의한 후처리를 행한 경우에 있어서의 EOT와 리크 전류의 관계를 나타내는 도면,
도 16은 하지막을 마련하고, 그 위에 본 발명의 실시예 2의 알콕시드계 재료(HTB+TEOS)를 이용하여 하프늄 실리케이트막을 성막하고, 그 후 플라즈마에 의한 후처리를 행한 경우에 있어서의 EOT와 리크 전류의 관계를 나타내는 도면,
도 17은 본 발명의 실시예 2에 있어서, 하지막 형성 처리와 성막후의 후처리의 종류별로 EOT와 리크 전류를 구한 결과를 나타내는 도면,
도 18은 본 발명의 실시예 2에 있어서, 동일한 조건으로 하지막을 형성한 후, 성막후의 후처리, 하프늄 실리케이트막의 막두께(3㎚, 4㎚) 및 Si 농도(50%, 70%)를 변경한 경우에, EOT를 구한 결과를 나타내는 도면,
도 19는 본 발명의 실시예 2에 있어서, 하지막 형성 처리, 성막후의 후처리, 하프늄 실리케이트막의 막두께를 변경한 경우에, EOT를 구한 결과를 나타내는 도면,
도 20은 본 발명의 실시예 2의 효과를 설명하기 위한 그래프.
부호의 설명
1, 201 : 실리콘 웨이퍼
2, 203 : 하프늄 실리케이트막
3, 204 : 산화막
4, 205 : 게이트 절연막
11, 12 : 성막 장치
13, 14 : 플라즈마 처리 장치
100 : 처리 시스템
202 : 하지막
300 : 제어부
301 : 사용자 인터페이스
302 : 기억부
W : 웨이퍼
발명을 실시하기 위한 최선의 형태
이하, 첨부 도면을 참조하여 본 발명의 실시예에 대해서 설명한다.
(실시예 1)
도 1은 본 발명의 실시예 1에 따른 게이트 절연막의 형성 방법을 설명하기 위한 공정도이다.
본 실시예에서는, 먼저, 도 1(a)에 나타내는 바와 같이, 실리콘 웨이퍼(1)를 예를 들어 희불산(DHF) 용액에 침적함으로써 실리콘 웨이퍼(1)의 표면을 세정하여, 표면에 실질적으로 산소가 없는 청정한 상태로 한다(공정 1). 희불산으로서는 1%불산(HF 분량이 0.5vol%)을 이용할 수 있고, 예를 들면 실온에서 1~3분간 처리한다.
다음에, 도 1(b)에 나타내는 바와 같이, 유기 금속을 이용한 CVD(MO-CVD)에 의해 하프늄 실리케이트(HfSiOx)막(2)을 성막한다(공정 2). 이 때에, 성막 원료로서 하프늄 원료와 실리콘 원료와 산화제를 이용하지만, 본 실시예에서는 하프늄 원료로서 아미드계 유기 하프늄 화합물, 예를 들어 TDEAH(테트라키스 디에틸 아미노 하프늄)를 이용하고, 실리콘 원료로서는 하프늄 원료와 마찬가지로 아미드계 유기 실리콘 화합물, 예를 들어 TDMAS(테트라키스 디메틸 아미노 실란)을 이용한다.
TDEAH, TDMAS 의 분자 구조는 각각 이하의 (1)식 및 (2)식과 같이, 분자의 중심에 있는 Hf 및 Si는 4개의 N과 결합해 있고, TDEAH에서는 각 N에 2개의 에틸기가 결합해 있으며, TDMAS에서는 각 N에 2개의 메틸기가 결합해 있다.
[화학식 1]
Figure 112006072867819-pct00001
그 후, 도 1(c)에 나타내는 바와 같이, 상기와 같이 해서 성막한 하프늄 실리케이트막(2)에 플라즈마 산화 처리를 실시한다(공정 3). 이 플라즈마 산화 처리는 하프늄 실리케이트막(2)의 산소 결함을 메워, 잔존해 있는 C 등의 불순물을 제거하고, 또한, 실리콘 웨이퍼(1)와 하프늄 실리케이트(HfSix)막(2)의 계면에 얇은 산화막(3)을 형성하여 이들의 계면 모폴로지(morphology)를 양호하게 하는 작용을 갖는다. 이 플라즈마 산화 처리는, 하프늄 실리케이트막(2)에 손상을 주지 않는 관점에서, 전자 온도가 낮고 또한 고밀도인 플라즈마를 이용하는 것이 바람직하다. 예컨대, 슬롯 안테나를 이용한 마이크로파 플라즈마, 유도 결합 플라즈마(ICP), 표면 반사파 플라즈마, 마그네트론 플라즈마가 이용된다.
계속해서, 도 1(d)에 나타내는 바와 같이, 플라즈마 산화 처리를 실시한 하프늄 실리케이트막(2)에 플라즈마 질화 처리를 실시한다(공정 4). 이 플라즈마 질화 처리는 하프늄 실리케이트가 HfO2와 SiO2로 상분리하는 것을 방지하고, 또한, 질화에 의해 유전율을 더욱 상승시키는 작용을 갖는다. 이 플라즈마 질화 처리도, 하프늄 실리케이트막(2)에 손상을 주지 않는 관점에서, 전자 온도가 낮고 또한 고밀도인 플라즈마를 이용하는 것이 바람직하고, 마찬가지로, 슬롯 안테나를 이용한 마이크로파 플라즈마, 유도 결합 플라즈마(ICP), 표면 반사파 플라즈마, 마그네트론 플라즈마 등을 이용할 수 있다.
본 실시예에서는 이와 같은 일련의 공정에 의해 EOT(Equivalent Oxide Thickness)로 1.45㎚ 이하인 게이트 절연막(4)를 형성한다.
이와 같이, 본 실시예에서는, 공정 2의 하프늄 실리케이트막(2)의 성막시에, 하프늄 원료로서 아미드계 유기 하프늄 화합물, 예를 들어 TDEAH를 이용하고, 실리콘 원료로서 아미드계 유기 실리콘 화합물, 예를 들어 TDMAS를 이용하지만, 이들은 상기 구조식에 나타내는 바와 같이 중심에 있는 금속 원자의 주위에 4개의 N원자가 존재하므로, 금속 원자와 N원자 사이에서 끊어지기 쉽고, 분자 구조가 작은 상태에서 실리콘 웨이퍼에 흡착한다. 따라서, 실리콘 웨이퍼의 DHF 세정면에 직접 성막하는 경우에, 균일하게 흡착하기 쉽고, 막두께가 EOT로 1.45㎚ 이하로 얇은 것이라도 게이트 절연막의 표면 거칠기를 중심선 거칠기 Ra로 0.3㎚보다 작은 것으로 할 수 있어, 리크 전류를 작게 할 수 있다.
예컨대, 종래의 HTB-TEOS계의 원료를 이용하여, 희불산 처리한 실리콘 웨이퍼 상에 직접적으로 하프늄 실리케이트막을 성막하고, 막두께가 EOT로 1.45㎚ 이하로 되면, 그 후 마찬가지로 플라즈마 산화 처리 및 플라즈마 질화 처리를 행하더라도 게이트 절연막의 표면 거칠기가 중심선 거칠기 Ra로 0.35㎚ 정도로 표면 거칠기가 개선되지 않는다. 이에 반하여, 본 실시예의 TDEAH-TDMAS계의 원료를 이용하여 기판에 성막한 경우에는, 게이트 절연막의 막두께가 EOT로 1.45㎚ 이하이더라도 게이트 절연막의 표면 거칠기를 중심선 거칠기 Ra로 0.2~0.25㎚으로 작게 할 수 있고, 게이트 절연막을 박막화하더라도 리크 전류를 작게 할 수 있다.
게이트 절연막의 막두께는 EOT로 1.4㎚ 이하가 바람직하고, 1.2㎚ 이하가 보다 바람직하다. 더욱 바람직하게는 1.0㎚ 이하이다. 이와 같이 본 실시예에서는 하프늄 실리케이트막이 얇은 막이더라도 표면 거칠기가 작은 막을 형성할 수 있어, 리크 전류를 허용 범위로 할 수 있다.
실제의 디바이스 프로세스에 있어서는, 이와 같이 게이트 절연막(4)을 형성한 후, 하프늄 실리케이트막(2) 위에 게이트 전극 재료, 예를 들어 폴리 실리콘을 성막하고, 다음에 이온 주입에 의해 필요한 불순물 도핑을 행하며, 또한 활성화 어 닐을 행한 후, 에칭을 행하여 게이트 전극을 형성하고, 또한 실리콘 웨이퍼의 주요면에 이온 주입에 의해 확산 영역을 형성하여, MOS형 트랜지스터를 제조한다.
다음에, 본 실시예의 방법을 실현하기 위한 시스템의 예에 대해서 설명한다.
도 2는 본 발명의 방법을 실현하기 위한 처리 시스템의 예를 나타내는 도면이다. 이 처리 시스템(100)은 공정 1의 희불산 세정을 행한 후의 웨이퍼에 대하여 공정 2 이후의 처리를 행하는 것이다.
도 2에 나타내는 바와 같이, 이 처리 시스템(100)은 MO-CVD에 의해 하프늄 실리케이트막을 성막하는 2개의 성막 장치(11, 12) 및 하프늄 실리케이트막에 대하여 플라즈마 산화 처리 및 플라즈마 질화 처리를 실시하는 플라즈마 처리 장치(13, 14)를 갖고 있으며, 이들 성막 장치(11, 12) 및 플라즈마 처리 장치(13, 14)는 육각형을 이루는 웨이퍼 반송실(15)의 4개의 변에 각각 대응하여 마련되어 있다. 또한, 웨이퍼 반송실(15) 외의 2개의 변에는 각각 로드록실(16, 17)이 마련되어 있다. 이들 로드록실(16, 17)의 웨이퍼 반송실(15)과 반대쪽에는 웨이퍼 반입출실(18)이 마련되어 있고, 웨이퍼 반입출실(18)의 로드록실(16, 17)과 반대쪽에는 웨이퍼 W를 수용 가능한 3개의 후프(FOUP) F를 부착하는 포트(19, 20, 21)가 마련되어 있다. 또한, 성막 장치(11, 12) 및 플라즈마 처리 장치(13, 14)는 각각 동일한 구조를 갖고 있다.
성막 장치(11, 12) 및 플라즈마 처리 장치(13, 14) 및 로드록실(16, 17)은, 동일한 도면에 나타내 바와 같이, 웨이퍼 반송실(15)의 각 변에 게이트 밸브 G를 사이에 두고서 접속되며, 이들은 각 게이트 밸브 G를 개방함으로써 웨이퍼 반송 실(15)과 연통되고, 각 게이트 밸브 G를 닫음으로써 웨이퍼 반송실(15)로부터 차단된다. 또한, 로드록실(16, 17)의 웨이퍼 반입출실(18)에 접속되는 부분에도 게이트 밸브 G가 마련되어 있고, 로드록실(16, 17)은 게이트 밸브 G를 개방함으로써 웨이퍼 반입출실(18)에 연통되고, 이들을 닫음으로써 웨이퍼 반입출실(18)로부터 차단된다.
웨이퍼 반송실(15) 내에는 성막 장치(11, 12), 플라즈마 처리 장치(13, 14), 및 로드록실(16, 17)에 대하여 피처리체인 웨이퍼 W의 반입출을 행하는 웨이퍼 반송 장치(22)가 마련되어 있다. 이 웨이퍼 반송 장치(22)는 웨이퍼 반송실(15)의 대략 중앙에 배설되어 있고, 회전 및 신축 가능한 회전ㆍ신축부(23)의 선단에 웨이퍼 W를 유지하는 2개의 블레이드(24a, 24b)를 갖고 있으며, 이들 2개의 블레이드(24a, 24b)는 서로 반대 방향을 향하도록 회전ㆍ신축부(13)에 부착되어 있다. 또한, 이 웨이퍼 반송실(15) 내는 소정의 진공도로 유지되도록 되어 있다.
웨이퍼 반입출실(18)의 천정부에 HEPA 필터(도시하지 않음)가 마련되어 있어, 이 HEPA 필터를 통과해서 유기물이나 파티클 등이 제거된 청정한 공기가 웨이퍼 반입출실(18)내에 다운 플로우 상태로 공급되고, 대기압의 청정 공기 분위기에서 웨이퍼 W의 반입출이 행해지도록 되어 있다. 웨이퍼 반입출실(18)의 후프 F 부착용의 3개의 포트(19, 20, 21)에는 각각 셔터(도시하지 않음)가 마련되어 있어, 이들 포트(19, 20 21)에 웨이퍼 W를 수용했거나 또는 빈 후프가 직접 부착되었을 때에 셔터가 떨어져 외기의 침입을 방지하면서 웨이퍼 반입출실(18)과 연통하도록 되어 있다. 또한, 웨이퍼 반입출실(18)의 측면에는 얼라이먼트 챔버(25)가 마련되 어 있고, 그래서 웨이퍼 W의 얼라이먼트가 행해진다.
웨이퍼 반입출실(18) 내에는 후프 F에 대한 웨이퍼 W의 반입출 및 로드록실(16, 17)에 대한 웨이퍼 W의 반입출을 행하는 웨이퍼 반송 장치(26)가 마련되어 있다. 이 웨이퍼 반송 장치(26)는 2개의 다관절 암을 갖고 있어, 후프 F의 배열 방향을 따라 레일(28) 상을 주행 가능하게 되어 있으며, 그 선단의 핸드(27) 상에 웨이퍼 W를 올려놓고서 그 반송을 행한다. 또한, 도 2에서는 한쪽의 핸드(27)가 웨이퍼 반입출실(18)에 존재하고, 다른 한쪽의 핸드는 후프 F 내에 삽입되어 있는 상태를 나타내고 있다.
처리 시스템(100)의 구성부, 예를 들어 성막 장치(11, 12), 플라즈마 처리 장치(13, 14), 웨이퍼 반송 장치(22, 26) 등은 컴퓨터로 이루어지는 제어부(300)에 접속되어 제어되는 구성으로 되어 있다. 또한, 제어부(300)에는 공정 관리자가 시스템을 관리하기 위해서 커맨드의 입력 조작 등을 행하는 키보드나, 시스템의 가동 상황을 가시화하여 표시하는 디스플레이 등으로 이루어지는 사용자 인터페이스(301)가 접속되어 있다. 또한, 제어부(300)에는 시스템에서 행해지는 각종 처리를 제어부(300)의 제어로써 실현하기 위한 제어 프로그램이나, 처리 조건에 따라 각 구성부에 처리를 실행시키기 위한 프로그램, 즉 레시피가 저장된 기억부(302)가 접속되어 있다. 레시피는 하드디스크나 반도체 메모리에 기억되어 있어도 되고, CD-ROM, DVD 등의 가반성의 기억 매체에 수용된 상태에서 기억부(302)의 소정 위치에 세트하도록 되어 있어도 무방하다. 또한, 다른 장치로부터, 예를 들어 전용 회선을 거쳐서 레시피를 적절하게 전송시키도록 해도 된다. 그리고, 필요에 따라 사용자 인터페이스(301)로부터의 지시 등으로 임의의 레시피를 기억부(302)로부터 호출하여 제어부(300)에 실행시킴으로써, 제어부(300)의 제어하에서 처리 시스템에서 소망하는 처리가 실행된다. 또한, 제어부(300)는 각 구성부를 직접 제어하도록 해도 되고, 각 구성부에 개별적인 컨트롤러를 마련하여 그것들을 거쳐서 제어하도록 해도 된다.
이와 같은 처리 시스템(100)에 있어서는, 먼저, 도시하지 않은 희불산 세정 장치에서 희불산 세정 처리 및 건조 처리가 행해진 웨이퍼를 수용한 후프 F가 로딩된다.
다음에, 대기압의 청정 공기 분위기로 유지된 웨이퍼 반입출실(18) 내로의 웨이퍼 반송 장치(26)에 의해, 후프 F로부터 공정 1의 희불산 처리를 실시하여 청정면이 형성된 웨이퍼 W를 1장 꺼내서 얼라이먼트 챔버(25)에 반입하고, 웨이퍼 W의 위치 맞춤을 행한다. 계속해서, 웨이퍼 W를 로드록실(16, 17) 중 어느 하나에 반입하여, 그 로그록 내를 진공으로 한 후, 웨이퍼 반송실(15) 내의 웨이퍼 반송 장치(22)에 의해 그 로드록 내의 웨이퍼를 꺼내고, 웨이퍼 W를 성막 장치(11, 12)에 넣어서 공정 2의 하프늄 실리케이트막의 성막을 행한다. 이 때에, 후프 F로부터 성막 장치까지의 사이에 웨이퍼 W 표면이 청정 상태로 유지되고, 그 청정 상태 그대로 웨이퍼 W가 성막 장치(11, 12)에 넣어진다. 하프늄 실리케이트막 성막 후의 웨이퍼 W를 계속해서 플라즈마 처리 장치(13, 14)에 넣어서 공정 3의 플라즈마 산화 처리 및 공정 4의 플라즈마 질화 처리를 행한다. 그 후 성막 후의 웨이퍼 W를 웨이퍼 반송 장치(22)에 의해 로드록실(16, 17) 중 어느 하나에 반입하고, 그 안을 대기압으로 되돌린 후, 웨이퍼 반입출실(18) 내의 웨이퍼 반송 장치(26)에 의해 로드록실 내의 웨이퍼 W를 꺼내어, 후프 F 중 어느 하나에 수용된다. 이와 같은 동작을 1로트의 웨이퍼 W에 대하여 행하여 1세트의 처리가 종료된다. 이와 같은 처리에 의해 상술한 게이트 절연막(4)이 형성된다.
다음에, 공정 2의 하프늄 실리케이스막(2)의 형성에 이용되는 성막 장치(11)에 대해서 설명한다.
도 3은 성막 장치(11)를 나타내는 단면도이다. 이 성막 장치(11)는 기밀하게 구성된 대략 원통 형상의 챔버(31)를 갖고 있으며, 그 안에는 피처리체인 웨이퍼 W를 수평으로 유지하기 위한 서셉터(32)가 그 중앙 하부에 마련된 원통 형상의 지지 부재(33)에 의해 지지된 상태로 배치되어 있다. 이 서셉터(32)는 AlN 등의 세라믹스로 이루어져 있다. 또한, 서셉터(32)에는 히터(35)가 매립되어 있고, 이 히터(35)에는 히터 전원(36)이 접속되어 있다. 한편, 서셉터(32)의 상면 근방에는 열전대(37)가 마련되어 있으며, 열전대(37)의 신호는 컨트롤러(38)에 전송되도록 되어 있다. 그리고, 컨트롤러(38)는 열전대(37)의 신호에 따라 히터 전원(36)에 지령을 송신하고, 히터(35)의 가열을 제어하여 웨이퍼 W를 소정의 온도로 제어하도록 되어 있다.
또한, 챔버(31)의 내벽, 및 서셉터(32) 및 지지 부재(33)의 외주에는, 부착물이 퇴적하는 것을 방지하기 위한 석영 라이너(39)가 마련되어 있다. 석영 라이너(39)와 챔버(31)의 벽부 사이에는 퍼지 가스(실드 가스)가 흐르도록 되어 있고, 이에 따라 벽부로 부착물이 퇴적하는 것이 방지되어 오염이 방지된다. 또한, 석영 라이너(39)는 챔버(31) 내의 관리가 효율적으로 행해지도록 제거가 가능하게 되어 있다.
챔버(31)의 천정벽(31a)에는 원형의 구멍(b)이 형성되어 있고, 거기로부터 챔버(31) 내로 돌출하는 샤워 헤드(40)가 끼워져 있다. 샤워 헤드(40)는 후술하는 가스 공급 기구(60)로부터 공급된 성막용의 가스를 챔버(31) 내로 토출하기 위한 것으로서, 그 상부에는 유기 금속 원료 가스가 도입되는 제 1 도입로(41)와, 산화제로서의 산소 가스가 도입되는 제 2 도입로(42)를 갖고 있다. 샤워 헤드(40)의 내부에는 상하 2단으로 공간(43, 44)이 마련되어 있다. 위쪽의 공간(43)에는 제 1 도입로(41)가 연결되어 있고, 이 공간(43)으로부터 제 1 가스 토출로(45)가 샤워 헤드(40)의 바닥면까지 연장해 있다. 아래쪽의 공간(44)에는 제 2 도입로(42)가 연결되어 있고, 이 공간(44)으로부터 제 2 가스 토출로(46)가 샤워 헤드(40)의 바닥까지 연장해 있다. 즉, 샤워 헤드(40)는 금속 원료 가스와 산화제가 섞이지 않고, 공간(43, 44)에서 균일하게 확산하여 각각 독립적으로 토출로(45, 46)로부터 토출하는 포스트믹스 타입으로 되어 있다.
챔버(31)의 바닥벽에는 아래쪽을 향해서 돌출하는 배기실(51)이 마련되어 있다. 배기실(51)의 측면에는 배기관(52)이 접속되어 있고, 이 배기관(52)에는 배기 장치(53)가 접속되어 있다. 그리고, 이 배기 장치(53)를 작동시킴으로써 챔버(31) 내를 소정의 진공도까지 감압하는 것이 가능하게 되어 있다.
챔버(31)의 측벽에는, 웨이퍼 반송실(15)과의 사이에서 웨이퍼 W의 반입출을 행하기 위한 반입출구(54)와, 이 반입출구(54)를 개폐하는 게이트 밸브 G가 마련되 어 있다.
가스 공급 기구(60)는 하프늄 원료인 TDEAH를 저류하는 하프늄 원료 탱크(61)와, 실리콘 원료인 TDMAS를 저류하는 실리콘 원료 탱크(62)와, 캐리어 가스인 N2 가스를 공급하는 N2 가스 공급원(67, 68)과, 산하제인 O2 가스를 공급하는 O2 가스원(73)을 갖고 있다. 하프늄 원료 및 실리콘 원료는 옥탄 등의 유기 용매에 희석해서 이용할 수도 있다. 캐리어 가스로서는 N2 가스를 이용해도 된다.
하프늄 원료 탱크(61)에는 He 가스 등의 압송 가스가 도입되고, 그 중 액체 형상의 TDEAH가 배관(63)을 거쳐서 기화 유닛(65)으로 유도된다. 한편, 실리콘 원료 탱크(62)에도 He 가스 등의 압송 가스가 도입되고, 그 중 액체 형상의 TDMAS가 배관(64)을 거쳐서 기화 유닛(66)으로 유도된다.
기화 유닛(65)에서 기화된 TDEAH는 N2 가스 공급원(67)으로부터 배관(69)을 거쳐서 기화 유닛(65)으로 유도된 N2 가스에 의해서 배관(71)으로 반송된다. 한편, 기화 유닛(66)에서 기화된 TDMAS는 N2 가스 공급원(68)으로부터 배관(70)을 거쳐서 기화 유닛(66)으로 유도된 N2 가스에 의해서 배관(72)으로 반송된다. 그리고, 배관(72)은 배관(71)에 접속되고, 가스화된 TDEAH와 TDMAS는 배관(71) 내를 합류하여 샤워 헤드(40)의 제 1 도입로(41)로 유도된다. N2 가스 대신에 Ar 등 다른 불활성 가스를 이용해도 된다.
산화제인 O2 가스를 공급하는 O2 가스원(73)에는 배관(74)이 접속되어 있고, O2 가스원(73)으로부터의 O2 가스는 배관(74)으로 반송되어 샤워헤드(40)의 제 2 도입로(42)로 유도된다. 산화제로서는 O2 가스 외에 오존, 청정 공기, 래디컬 산소, NO 가스, N2O 가스, NO2 가스 등을 이용할 수 있다.
또한, 기체를 반송하는 배관(69, 70, 74)에는 매스플로우 컨트롤러(77) 및 매스플로우 컨트롤러(77)를 사이에 두고서 2개의 밸브(78)가 마련되어 있다. 또한, 배관(71, 74)으로부터는 각각 배기 라인으로 연결되는 프리플로우 배관(75, 76)이 분기해 있다. 또한, 배관(71, 74)의 샤워 헤드(40) 근방, 및 프리플로우 배관(75, 76)의 분기점 근방에는 밸브(80)가 마련되어 있다. 또한, 액체를 반송하는 배관(63, 64)에는 액체 매스플로우 컨트롤러(79)가 마련되어 있다.
이와 같이 구성된 성막 장치에 있어서는, 먼저, 챔버(31) 내를 배기하여 압력을 80~800㎩ 정도로 하고, 히터(35)에 의해 웨이퍼 W를 450~700℃, 바람직하게는 500~650℃로 가열한다.
이 상태에서 하프늄 원료탱크(61)로부터의 TDEAH를 기화 유닛(65)에서 기화시키고, 실리콘 원료 탱크(62)로부터의 TDMAS를 기화 유닛(66)에서 기화시켜 프리플로우 라인(75)에 흐르게 하고, O2 공급원(73)으로부터의 O2 가스를 프리플로우 라인(76)에 흐르게 하여 소정 시간 프리플로우를 행한 후, 밸브(80)를 전환하여 TDEAH 및 TDMAS를 제 1 도입로(41)에 공급하고, O2 가스를 제 2 도입로(42)로 공급하여, 각각 제 1 가스 토출로(45) 및 제 2 가스 토출로(46)로부터 토출하여 성막을 개시한다. 이에 따라, 가열된 웨이퍼 W 상에서 TDEAH와 TDMAS의 산화 반응이 발생하여, 웨이퍼 W 상에 하프늄 실리케이트막이 성막된다.
이 때의 가스 유량은 TDEAH(액체): 0.015~0.5mL/mim, TDMAS(액체): 0.015~0.6mL/mim, 각 N2 가스: 0~900mL/mim, O2 가스: 100~1000mL/mim 정도가 예시된다. 또한, 성막시의 챔버(31) 내의 압력은 80~800㎩가 예시된다.
이렇게 해서, 아미드계 유기 하프늄 화합물인 TDEAH와, 아미드계 유기 실리콘 화합물인 TDMAS를 이용함으로써, 상술한 바와 같이 표면 거칠기가 극히 작은 하프늄 실리케이트막을 형성할 수 있다.
이와 같은 하프늄 실리케이트막을 성막할 때의 프로세스 조건에 대해서 구체적으로 설명한다.
(1) 성막 온도의 영향
도 4는 가로축에 성막시의 온도를 취하고, 세로축에 SiO2 를 기준으로 한 리크 전류값(Δlg=lg/lg SiO2)를 SiO2 용량 환산 막두께 EOT로 규격화 리크 전류값 Δlg* 및 하프늄 실리케이트막의 Si 농도를 취하여, 이들의 관계를 나타내는 도면이다. 또한, 도 5는 가로축에 성막 온도를 취하고 세로축에 EOT의 값으로부터 표준 조건에서의 EOT(EOTstd)를 뺀 ΔEOT 및 하프늄 실리케이트막의 Si 농도를 취하여, 이들의 관계를 나타내는 도면이다. 또한, 여기서의 온도 이외의 프로세스 조건은, 압력: 280㎩, 프리플로우 O2 유량: 2.5L/min, TDEAT/TDMAS/O2 유량: 56.3/56.3/500(mL/min), 후처리: 후술하는 SPA에 의한 산화(266Pa, 10초) 및 질화(6.7㎩, 360초)이다.
도 4에 나타내는 바와 같이, 성막 온도가 상승할수록 하프늄 실리케이트막 중의 Si 농도가 상승하고, 규격화 리크 전류값 Δlg*이 저하해 간다. 즉, 온도가 상승할수록 막질이 양호하게 된다. 한편, 도 5에 나타내는 바와 같이, 성막 온도가 550℃ 이하로 되면 EOT가 저하하는 경향이 있어, 현재 지향되고 있는 게이트 절연막의 박막화에 대하여 바람직하다. 그러나, 도 4에 나타내는 바와 같이 성막 온도를 저온화하면 규격화 리크 전류값 Δlg*이 상승하므로, 성막 온도는 리크 전류가 허용 가능한 범위에서 가능한 한 저온화하면 되고, 이러한 관점에서는 500~550℃가 바람직하다.
박막화와 저리크 전류화를 양립시키기 위해서는, 제 1 단으로서 예를 들면 600℃ 이상에서 Si 리치막을 형성한 후, 제 2 단으로서 예를 들면 550℃ 이하에서 Hf 리치막을 형성한다고 하는 2단계 성막을 생각할 수 있다.
(2) 성막 압력의 영향
도 6은 가로축에 EOT를 취하고 세로축에 리크 전류값을 취하여, 성막시의 챔버내 압력을 변화시킨 경우의 이들 관계를 나타내는 도면이고, 도 7은 가로축에 성막시의 압력을 취하고, 세로축에 규격화 리크 전류값 Δlg* 및 하프늄 실리케이트막의 Si 농도를 취하여, 이들의 관계를 나타내는 도면이다. 또한, 여기서의 압력 이외의 프로세스 조건은 온도가 590℃인 것 외에, 도 4의 경우와 동일하다.
이들 도면에 나타내는 바와 같이, 성막 압력이 상승할수록 하프늄 실리케이 트막 중의 Si 농도가 상승하고, EOT 및 규격화 리크 전류값 Δlg*이 저하할수록 저하하는 경향을 나타내어, 600㎩ 이하로 되면 EOT가 1.45㎚ 이하로 되고, 400㎩ 이하로 되면 EOT가 1.4㎚ 이하로 된다. 또한, 리크 전류도 600㎩ 이하에서 작아지는 경향으로 된다. 따라서, 성막시의 챔버 내의 압력은 600㎩ 이하가 바람직하고, 400㎩ 이하가 보다 바람직하다. 압력의 하한은 특별히 없지만, 현실적으로는 100㎩ 정도로 된다.
(3) 산소 분압의 영향
도 8은 가로축에 분압을 취하고 세로축에 ΔEOT 및 Si 농도를 취하여, 이들 관계를 나타내는 도면이다. 이 도면에 나타내는 바와 같이, 산소 분압을 저하시킬수록 EOT를 얇게 할 수 있다. 특히, 산소 분압이 40㎩ 이하에 있어서 EOT의 저하가 현저해진다. 단, 산소 분압에 의해서 하프늄 실리케이트막 중의 Si 농도는 거의 변화하지 않고, 규격화 리크 전류값 Δlg*의 값은 산소 분압을 변화시키더라도 거의 변화하지 않는다.
(4) 원료 유량비의 영향
도 9는 가로축에 TDEAH/TDMAS 유량비를 취하고 세로축에 ΔEOT 및 Si 농도를 취하여, 이들의 관계를 나타내는 도면이다. 이 도면에 나타내는 바와 같이, TDEAH가 증가할수록 EOT를 얇게 할 수 있는 것을 알 수 있다. 이러한 관점에서, TDEAH/TDMAS 유량비는 1 이상이 바람직하다. 또한, TDEAH/TDMAS 유량비에 의해서 막중의 Si 농도도 55~75%의 범위에서 변화한다.
다음에, 공정 3의 플라즈마 산화 처리 및 공정 4의 플라즈마 질화 처리를 실 시하는 플라즈마 처리 장치(13)에 대해서 설명한다. 도 10은 플라즈마 처리 장치(13)를 나타내는 단면도이다.
이 플라즈마 처리 장치(13)는 마이크로파 플라즈마에 의해 산화 처리 및 질화 처리를 행한다. 이 플라즈마 처리 장치(13)는 기밀하게 구성되고, 접지된 대략 원통 형상의 챔버(101)를 갖고 있다. 챔버(101)의 바닥벽(101a)의 대략 중앙부에는 원형의 개구부(110)가 형성되어 있고, 바닥벽(101a)에는 이 개구부(110)와 연통하여 아래쪽을 향해서 돌출하는 배기실(111)이 마련되어 있다. 챔버(101) 내에는 피처리기판인 웨이퍼 W를 수평으로 지지하기 위한 AlN 등의 세라믹스로 이루어진 서셉터(102)가 마련되어 있다. 이 서셉터(102)는 배기실(111)의 바닥부 중앙으로부터 위쪽으로 연장하는 원통 형상의 AlN 등의 세라믹스로 이루어진 지지 부재(103)에 의해 지지되어 있다. 서셉터(102)의 바깥 가장자리부에는 웨이퍼 W를 가이드하기 위한 가이드링(104)이 마련되어 있다. 또한, 서셉터(102)에는 저항 가열형의 히터(105)가 매립되어 있고, 이 히터(105)에는 히터 전원(106)이 접속되어 있다. 한편, 서셉터(102)의 상면 근방에는 열전대(107)가 마련되어 있어, 열전대(107)의 신호는 컨트롤러(108)에 전송되도록 되어 있다. 그리고, 컨트롤러(108)는 열전대(107)의 신호에 따라 히터 전원(106)에 지령을 송신하고, 히터(105)의 가열을 제어하여 웨이퍼 W를 소정의 온도로 제어하도록 되어 있다. 이 때, 예를 들면 실온부터 800℃까지 범위에서 온도 제어 가능하게 되어 있다. 또한, 챔버(101)의 내주에는 석영으로 이루어진 원통 형상의 라이너(109)가 마련되어 있다.
서셉터(102)에는 웨이퍼 W를 지지하여 승강시키기 위한 웨이퍼 지지 핀(도시 하지 않음)이 서셉터(102)의 표면에 대하여 돌출과 함몰이 가능하게 마련되어 있다.
챔버(101)의 측벽에는 고리 형상을 띠는 가스 도입 부재(115)가 마련되어 있으며, 이 가스 도입 부재(115)에는 가스 공급계(116)가 접속되어 있다. 가스 도입 부재는 샤워 형상으로 배치해도 된다. 이 가스 공급계(116)는 Ar 가스 공급원(117), N2 가스 공급원(118), O2 가스 공급원(119)을 갖고 있고, 이들 가스가 각각 가스 라인(120)을 거쳐서 가스 도입 부재(115)에 이르러, 가스 도입 부재(115)로부터 챔버(101) 내로 도입된다. 또한, 가스 라인(120)의 각각에는 매스플로우 컨트롤러(121) 및 그 앞뒤의 개폐 밸브(122)가 마련되어 있다.
상기 배기실(111)의 측면에는 배기관(123)이 접속되어 있고, 이 배기관(123)에는 고속 진공 펌프를 포함하는 배기 장치(124)가 접속되어 있다. 그리고, 이 배기 장치(124)를 작동시킴으로써, 챔버(101) 내의 가스가 배기실(111)의 공간(111a) 내에 균일하게 배출되고, 배기관(123)을 거쳐 배기된다. 이에 따라, 챔버(101) 내는 소정의 진공도, 예를 들어 0.133㎩까지 고속으로 감압하는 것이 가능하게 되어 있다.
챔버(101)의 측벽에는 웨이퍼 반송실(15)과의 사이에서 웨이퍼 W의 반입출을 행하기 위한 반입출구(125)와, 이 반입출구(125)를 개폐하는 게이트 밸브 G가 마련되어 있다.
챔버(101)의 상부는 개구부로 되어 있고, 이 개구부의 주위 가장자리부를 따 라 링 형상의 지지부(127)가 마련되어 있으며, 이 지지부(127)에 유전체, 예를 들어 석영이나 Al2O2 등의 세라믹스로 이루어져 마이크로파를 투과하는 마이크로파 투과판(128)이 밀봉 부재(129)를 거쳐서 기밀하게 마련되어 있다. 따라서, 챔버(101) 내는 기밀하게 유지된다.
마이크로 투과판(128)의 위쪽에는, 세셉터(102)와 대향하도록 원판 형상의 평면 안테나 부재(131)가 마련되어 있다. 평면 안테나 부재(131)는 챔버(101)의 측벽 위쪽 끝에 계지(係止)되어 있다. 평면 안테나 부재(131)는 예를 들어 표면이 금도금된 동판 또는 알루미늄판으로 이루어지고, 다수의 마이크로파 방사 구멍(132)이 소정의 패턴으로 관통해서 형성된 구성으로 되어 있다. 이 마이크로파 방사 구멍(132)은 예를 들어 긴 홈 형상의 슬롯으로 이루어지고, 인접하는 슬롯끼리가 「T」자 형상으로 배치되며, 이들 복수의 슬롯이 동심원 형상으로 배치되어 있다. 또한, 마이크로파 방사 구멍(132)은 원 형상의 관통 구멍 등 다른 형상이더라도 무방하다. 이 평면 안테나 부재(131)의 상면에는 진공보다도 큰 유전율을 갖는 지파재(133)가 마련되어 있다. 챔버(101)의 상면에는 이를 평면 안테나 부재(133) 및 지파재(133)를 덮도록, 예를 들어 알루미늄이나 스테인레스강 등의 금속재로 이루어지는 덮개(134)가 마련되어 있다. 챔버(101)의 상면과 덮개(134)는 밀봉 부재(135)에 의해 밀봉되어 있다. 덮개(134)에는 도시하지 않은 냉각수 유로가 형성되어 있고, 거기로 냉각수를 통류시킴으로써 평면 안테나(131), 마이크로파 투과판(128), 지파재(133), 덮개(134)를 냉각하도록 되어 있다. 또한, 덮개(134) 는 접지되어 있다.
덮개(134)의 상벽의 중앙에는 개구부(136)가 형성되어 있고, 이 개구부에는 도파관(137)이 접속되어 있다. 이 도판관(137)의 단부에는 매칭 회로(138)를 사이에 두고 마이크로파 발생장치(139)가 접속되어 있다. 이에 따라, 마이크로파 발생 장치(139)에서 발생한 예를 들어 주파수 2.45㎓의 마이크로파가 도파관(137)을 거쳐서 상기 평면 안테나 부재(131)로 전달되도록 되어 있다. 또한, 마이크로파의 주파수로서는 8.35㎓, 1.98㎓ 등을 이용할 수도 있다.
도파관(137)은 상기 덮개(134)의 개구부(136)로부터 위쪽으로 연장해서 나가는 단면 원형상의 동축 도파관(137a)과, 이 동축 도파관(137a)의 상단부에 접속된 수평 방향으로 연장하는 단면 직사각형 형상의 직사각형 도파관(137b)을 갖고 있다. 직사각형 도파관(137b)의 동축 도파관(137a)과의 접속부측의 단부는 모드 교환기(140)로 이루어져 있다. 동축 도파관(137a)의 중심에는 내도체(141)가 연재하고 있고, 이 내도체(141)의 하단부는 평면 안테나 부재(131)의 중심에 접속 고정되어 있다.
이와 같이 구성된 플라즈마 처리 장치(13)에 있어서는, 게이트 밸브 G를 열여서 반입출구(125)로부터 하프늄 실리케이트막이 형성된 웨이퍼 W를 챔버(101) 내로 반입하여, 서셉터(102) 상에 탑재한다.
먼저, 웨이퍼 W에 성막한 하프늄 실리케이트막에 대하여 플라즈마 산화 처리를 실시한다. 이 플라즈마 산화 처리에 있어서는, 가스 공급계(116)의 Ar 가스 공 급원(117) 및 O2 가스 공급원(119)으로부터, Ar 가스 및 O2 가스를 소정의 유량으로 가스 도입 부재(115)를 거쳐서 챔버(101) 내로 도입하여, 소정의 압력으로 유지한다. 이 때의 조건으로서는, 예를 들면 유량을 Ar 가스: 2000mL/min, O2 가스: 200mL/min으로 하고, 챔버 내의 압력을 6.7~267㎩, 예를 들어 267㎩로 한다.
다음에, 마이크로파 발생 장치(139)로부터의 마이크로파를 매칭 회로(138)를 거쳐서 도파관(137)으로 유도한다. 마이크로파는 직사각형 도파관(137b), 모드 교환기(40), 및 동축 도파관(137a)을 순차적으로 통과해서 평면 안테나 부재(131)에 공급되고, 평면 안테나 부재(131)로부터 마이크로파 투과판(128)을 거쳐서 챔버(101) 내에서의 웨이퍼 W의 위쪽 공간으로 방사된다. 마이크로파는 직사각형 도판관(137b) 내에서는 TE 모드로 전달하고, 이 TE 모드의 마이크로파는 모드 교환기(140)에서 TEM 모드로 변환되어, 동축 도파관(137a) 내를 평면 안테나 부재(131)를 향해서 전달되어 간다.
평면 안테나 부재(131)의 투과 구멍(132)으로부터 마이크로파 투과판(128)을 거쳐서 챔버(101)로 방사된 마이크로파에 의해, 챔버(101) 내에서는 Ar 가스 및 O2 가스가 플라즈마화하고, 이 플라즈마에 의해 하프늄 실리케이트막을 산화 처리한다. 이 마이크로파 플라즈마는 대략 1012/㎤ 이상의 프리스마 밀도이고 또한 대략 1.5eV 이하의 저전자 온도 플라즈마로서, 저온에서 단시간에 산화 처리를 행할 수 있고, 게다가 하지막에 대한 이온 등의 플라즈마 손상이 작은 이점이 있다. 이 처리에 의해, 하프늄 실리케이트막의 산소 결함을 메워, 잔존해 있는 C 등의 불순물 을 제거하고, 또한, 웨이퍼와 하프늄 실리케이트막의 계면에 얇은 산화막이 형성되어 이들의 계면을 부드럽게 한다.
계속해서, 플라즈마 산화 처리를 실시한 후의 하프늄 실리케이트막에 대하여 플라즈마 질화 처리를 실시한다. 이 플라즈마 질화 처리에 있어서는, 가스 공급계(116)의 Ar 가스 공급원(117) 및 N2 가스 공급원(118)으로부터, Ar 가스 및 N2 가스를 소정의 유량으로 가스 도입 부재(115)를 거쳐서 챔버(101) 내로 도입하여, 소정의 압력으로 유지한다. 이 때의 조건으로서는, 예를 들면 유량을 Ar 가스: 1000mL/min, N2 가스: 40mL/min으로 하고, 챔버내 압력을 6.7~127㎩, 예를 들어 6.7㎩로 한다.
다음에, 상기 플라즈마 산화 처리의 경우와 마찬가지로 하여, 마이크로파를 챔버(101) 내에 방사하여 Ar 가스 및 N2 가스를 플라즈마화하고, 이 플라즈마에 의해 하프늄 실리케이트막을 질화 처리한다. 이 경우에도, 형성된 플라즈마는 고밀도이고 저전자 온도 플라즈마로서, 저온에서 단시간에 질화 처리를 행할 수 있고, 게다가 하지막에 대한 플라즈마 손상이 작다. 이 처리에 의해, 하프늄 실리케이트가 HfO2와 SiO2로 상분리하는 것을 방지하고, 또한, 질화에 의해 유전율이 더욱 상승한다.
다음에, 본 실시예의 효과를 확인한 실험 결과에 대해서 설명한다.
여기서는, 상기 순서에 따라서, 공정 1의 실리콘 웨이퍼 표면의 희불산 세정을 행한 후, 도 2~도 4에 나타내는 장치를 이용하여, 여러 조건에서 공정 2의 하프 늄 실리케이트막의 성막, 공정 3의 플라즈마 산화 처리, 및 공정 4의 플라즈마 질화 처리를 행하여 게이트 절연막을 형성하였다.
이들 게이트 절연막에 대해서 표면 거칠기를 측정하고, 또한, EOT와 리크 전류를 구하였다. 비교를 위해서, 실리콘 웨이퍼 상에 하지막을 거치지 않고, 직접 HTB와 TEOS를 이용하여 하프늄 실리케이트막을 성막한 후에, 마찬가지로 플라즈마 산화 처리 및 플라즈마 질화 처리를 행하여 형성한 게이트 절연막(비특허 문헌 1과 마찬가지의 조건 및 상이한 조건)에 대해서도 마찬가지로 EOT와 리크 전류를 구하였다. 그 결과를 도 11에 나타낸다. 또한, 리크 전류의 값은 SiO2의 정크션 리크에 의해 노멀라이즈한 값이다. 또한, 도 11 중, IL은 기판과 하프늄 실리케이트막 사이의 하지막(인터 레이어)을 나타낸다.
본 실시예를 만족시키는 것은 표면 거칠기가 중심 표면 거칠기에서 0.20~0.25㎚으로 극히 작은 값으로서, 도 11에 나타내는 바와 같이 SiO2 용량 환산 막두께(EOT)가 1.4㎚ 이하이더라도 리크 전류값이 허용 레벨이며, 비교하는 절연막에 비해서 얇은 막두께에서의 리크 전류가 낮은 것이 확인되었다.
(실시예 2)
도 12는 본 발명의 실시예 2에 따른 게이트 절연막의 형성 방법을 설명하기 위한 공정도이다.
본 실시예에서는, 먼저, 도 12(a)에 나타내는 바와 같이 실시예 1과 마찬가 지로 실리콘 웨이퍼(201)를 예를 들어 희불산(DHF)에 침적함으로써 실리콘 웨이퍼(201)의 표면을 세정하여, 표면에 실질적으로 산소가 없는 청정한 상태로 한다(공정 11).
다음에, 도 12(b)에 나타내는 바와 같이, 실리콘 웨이퍼(201)의 세정면에 산화 실리콘(SiO2)막 또는 산질화 실리콘(SiON)막으로 이루어지는 하지막(202)을 성막한다(공정 12). 이 때의 성막 방법은 묻지 않지만, 저온에서 단시간에 성막할 수 있으며, 또한 하지에 손상을 주지 않기 때문에, 자외선 여기 래디컬 산화 처리 또는 산질화 처리가 바람직하다. 리모트 플라즈마에 의한 산화 처리 또는 산질화 처리이더라도 무방하다. 또한, 자외선 여기 래디컬 산화 처리와 리모트 플라즈마 질화 처리를 조합한 것이더라도 무방하다. 또한, 래디컬 슬롯 안테나 등의 슬롯 안테나를 이용한 고밀도이고 저전자 온도의 플라즈마에 의한 산화 처리 또는 산질화 처리를 채용할 수도 있다. 또는, 유도 결합 플라즈마(ICP), 표면 반사파 플라즈마, 마그네트론 플라즈마도 사용 가능하다. 이 때의 하지의 막두께는 0.4㎚ 이상인 것이 바람직하다. 표면 거칠기의 관점에서는 막두께의 상한은 존재하지 않지만, 캐퍼시턴스 및 초미세화의 관점에서 0.8㎚ 정도가 사실상의 상한으로 된다. 또한, 질화 처리만으로 하지막을 형성하더라도 하지막이 없는 경우보다는 EOT를 저하시킬 수 있다.
자외선 여기 래디컬 산화 처리(UVO)의 조건으로서는, 가스: O2, 유량: 50~4000mL/min, 압력: 1.33~665㎩, 온도: 300~750℃, 시간: 15~600초가 예시되고, 바람직한 범위는 유량: 200~2000mL/min, 압력: 1.33~133㎩, 온도: 450~700℃, 시간: 30~90초이다.
자외선 여기 래디컬 산질화 처리(UVNO)의 조건으로서는, 가스: NO, 유량: 10~1000mL/min, 압력: 0.13~665㎩, 온도: 300~750℃, 시간: 15~600초가 예시되고, 바람직한 범위는 유량: 50~100mL/min, 압력: 0.13~133㎩, 온도: 450~700℃, 시간: 30~90초이다.
리모트 플라즈마에 의한 질화 처리(RFN)의 조건으로서는, 가스: Ar+N2, Ar+N2의 합계 유량: 500~2500mL/min, Ar/N2 유량비: 2~200, 압력: 0.13~1333㎩, 온도: 300~750℃, 시간: 10~180초가 예시되고, 바람직한 범위는 유량: 1400~2000mL/min, 압력: 0.13~133㎩, 온도: 450~700℃, 시간: 10~90초이다.
리모트 플라즈마에 의한 산화 처리(RFO)의 조건으로서는, 가스: Ar+O2, Ar+O2의 합계 유량: 500~2500mL/min, Ar/O2 유량비: 2~200, 압력: 0.13~1333㎩, 온도: 300~750℃, 시간: 10~180초가 예시된다.
리모트 플라즈마에 의한 산질화 처리(RFNO)의 조건으로서는, 가스: Ar+NO, Ar+NO의 합계 유량: 500~2500mL/min, Ar/NO 유량비: 2~200, 압력: 0.13~1333㎩, 온도: 300~750℃, 시간: 10~180초가 예시된다.
실제의 하지막 형성에 있어서는, 이들 단독 또는 적절하게 조합하여 행해진다. 대표적인 처리 및 조건으로서는, 저온(LT)에서는 LTUVO 처리(가스: O2, 유량: 450mL/min, 압력: 13.3㎩, 온도: 450℃, 시간: 60초), LTUVNO 처리(가스: NO, 유량: 100mL/min, 압력: 4㎩, 온도: 450℃, 시간: 60초), LTRFN 처리(가스: Ar+N2, 유량: Ar+N2=1300/200mL/min, 압력: 26.6㎩, 온도: 450℃, 시간: 30초), 이들을 조합한 LTUVO2+LTRFN(LTUVO 단계: 60초, LTRFN 단계: 30초), LTUVNO+LTRFN(LTUVNO 단계: 60초, LTRFN 단계: 30초), LTRFN+LTUVO(RFN 단계: 30초, LTUVO 단계: 60초)를 들 수 있다.
또한, 고온(HT)에서는 HTUVO 처리(가스: O2, 유량: 200mL/min, 압력: 2.7㎩, 온도: 700℃, 시간: 60초), HTUVNO 처리(가스: NO, 유량: 50mL/min, 압력: 1.1㎩, 온도: 700℃, 시간: 30초), HTRFN 처리(가스: Ar+N2, 유량: Ar/N2=1930/20mL/min, 압력: 26.7㎩, 온도: 700℃, 시간: 30초), 이들을 조합한 HTUVO+HTRFN(HTUVO2 단계: 60초, HTRFN 단계: 30초), HTUVNO+HTRFN(HTUVNO 단계: 30초, RFN 단계: 30초), LTRFN+LTUVO(RFN 단계: 30초, LTUVO 단계: 60초)를 들 수 있다.
하지막의 성막에 이어서, 도 12(c)에 나타내는 바와 같이, 유기 금속을 이용한 CVD(MO-CVD)에 의해 하프늄 실리케이트(HfSiOx)막(203)을 성막한다(공정 13). 이 때에, 하프늄 원료로서 알콕시드계 유기 하프늄 화합물, 예컨대 비특허 문헌 1과 마찬가지의 HTB(하프늄 터셔리 브톡사이드)를 이용하고, 실리콘 원료로서도 알콕시드계 유기 실리콘 화합물, 예컨대 비특허 문헌 1과 마찬가지의 TEOS(테트라 에톡시 실란)를 이용한다.
HTB, TEOS의 분자 구조는 각각 이하의 (3)식 및 (4)식과 같이 분자의 중심에 있는 Hf 및 Si는 4개의 O와 결합해 있고, HTB에서는 각 O에 터셔리 부틸기가 결합해 있으며, TEOS에서는 각 O에 에틸기가 결합해 있다. 이들은 분자 중에 O를 포함하고 있기 때문에, 산화제를 이용하지 않더라도 하프늄 실리케이트막을 형성할 수 있지만, 산화제를 이용하는 편이 바람직하다.
[화학식 2]
Figure 112006072867819-pct00002
하프늄 실리케이트막의 SiO2 용량 환산 막두께(EOT)를 보다 얇게 하는 관점에서, 하프늄 실리케이트막은 Hf 리치인 것이 바람직하다. 이것을 도 13에 나타낸다. 이 도면은 후술하는 도 16의 검은 원(Si 농도: 70%)과 검은 사각형(Si 농도: 50%)을 Si 농도와 EOT의 관계로 정리한 것이다. 또한, 하프늄 실리케이트막의 막두께는 3㎚이다. 이 도면으로부터 HTB, TEOS를 이용한 경우, Hf 리치인 쪽이 EOT가 저하하는 것을 알 수 있다. 그리고, Si 농도(Si/(Hf+Si))가 70%일 때의 EOT가 1.45㎚이기 때문에, Si 농도(Si/(Hf+Si))는 70% 이하가 바람직하다. 단, Si 농도 가 지나치게 낮으면 하프늄 실리케이트를 얻기 어려워지므로, Si 농도의 사실상의 하한은 10%이다.
그 후, 도 12(d)에 나타내는 바와 같이, 상기와 같이 해서 성막한 하프늄 실리케이트막(203)에 플라즈마 산화 처리를 실시한다(공정 14). 이 플라즈마 산화 처리는 실시예 1의 공정 3과 마찬가지로, 하프늄 실리케이트막(2)의 산소 결함을 메워, 잔존해 있는 C 등의 불순물을 제거하고, 또한, Si 기판 계면에 산화막을 성장시켜, 하지막(202)과 일체로 된 산화막(204)을 형성하여 계면 모폴로지를 양호하게 하는 작용을 갖는다. 이 플라즈마 산화 처리는 하프늄 실리케이트막(203)에 손상을 주지 않는 관점에서, 전자 온도가 낮고 또한 고밀도인 플라즈마를 이용하는 것이 바람직하다. 본 실시예에서는 미리 하지막(202)을 형성하기 때문에, 이 공정은 필수적인 것은 아니다.
계속해서, 도 12(e)에 나타내는 바와 같이, 플라즈마 산화 처리를 실시한 하프늄 실리케이트막(203)에 플라즈마 질화 처리를 실시한다(공정 15). 이 플라즈마 질화 처리는 실시예 1의 공정 4와 마찬가지로, 하프늄 실리케이트가 HfO2와 SiO2로 상분리하는 것을 방지하고, 또한, 질화에 의해 유전율을 더욱 상승시키는 작용을 갖는다. 이 플라즈마 질화 처리도 하프늄 실리케이트막(203)에 손상을 주지 않는 관점에서, 전자 온도가 낮고 또한 고밀도인 플라즈마를 이용하는 것이 바람직하다.
본 실시예에서는 이와 같은 일련의 공정에 의해, SiO2 용량 환산 막두께(EOT)로 1.45㎚ 이하의 게이트 절연막(4)을 형성한다.
이와 같이 본 실시예에서는 공정 13의 하프늄 실리케이트막(203)의 성막에 앞서서, 공정 12에서, 산화 실리콘 또는 산질화 실리콘으로 이루어지는 하지막(202)을 형성한다. 비특허 문헌 1의 이누미야 등의 실험에 의하면, 미리 이와 같은 하지막을 형성하더라도 리크 전류 특성이 개선되지 않는다고 하고 있지만, 이와 같이 게이트 절연막의 막두께가 SiO2 용량 환산 막두께(EOT)로 1.4㎚ 이하라고 하는 얇은 영역이면, 하지막을 마련함으로써, 이누미야 등과 동일한 알콕시드계 원료를 이용하더라도, 하프늄 실리케이트막의 표면 거칠기를 작게 할 수 있는 것을 발견하였다.
이를 도 14에서 설명한다. 도 14는 가로축에 하지막(202)의 막두께를 취하고, 세로축에 하프늄 실리케이트막의 중심선 표면 거칠기 Ra를 취하여, 이들의 관계를 나타내는 도면으로서, 하프늄 실리케이트막을 형성할 때의 재료로서 알콕시드계 재료(HTB+TEOS)를 이용한 경우와, 실시예 1에서 이용한 아미드계 재료(TDEAH+TDMAS)를 이용한 경우를 나타낸 그래프이다. 이 도면으로부터 명백한 바와 같이, HTB+TEOS를 이용한 경우에는, 하지막(202)이 없는 경우에는, 표면 거칠기가 Ra로 0.3㎚을 초과하고 있는 데 반해, 하지막(202)의 두께가 증가함에 따라 표면 거칠기가 저하하여, 하지막(202)의 막두께가 0.4㎚ 이상에서 Ra가 0.2㎚까지 저하하는 것이 판명되었다. 이에 반하여, 실시예 1에서 이용한 TDEAH+TDMAS에서는 희불산 처리 후의 실리콘 웨이퍼에 직접 성막한 경우에는 표면 거칠기가 작지만 하지막을 마련함으로써, 오히려 표면 거칠기가 증가하는 것을 알 수 있다.
다음에, 하프늄 실리케이트막을 형성할 때의 재료로서 알콕시드계 재료(HTB+TEOS)를 이용한 경우에 있어서, 하지막을 마련하지 않은 경우와 마련한 경우에 대해서 리크 전류를 측정한 결과에 대하여 설명한다. 도 15는 실리콘 웨이퍼의 표면을 1% 희불산으로 세정한 후, 하지막을 마련하지 않고서 하프늄 실리케이트막을 2㎚, 3㎚, 4㎚의 두께로 성막하고, 도 10의 장치에 의해 플라즈마 산화 처리 및 플라즈마 질화 처리를 실시한 경우에 대해서, SiO2 용량 환산 막두께(EOT)와 리크 전류의 관계를 나타낸 것이다. 또한, 도 16은 실리콘 웨이퍼의 표면을 1% 희불산으로 세정한 후, 자외선 여기 래디컬 산화 처리+라모트 플라즈마 질화 처리에 의해 하지막을 0.6㎚ 형성하고, 그 후, 하프늄 실리케이트막을 3㎚, 4㎚의 두께로 성막하여, 마찬가지의 후처리를 행한 경우와 후처리를 실시하지 않은 경우에 대해서, SiO2 용량 환산 막두께(EOT)와 리크 전류의 관계를 나타낸 것이다.
도 15에 나타내는 바와 같이, 하지막을 마련하지 않은 경우는, 하프늄 실리케이트막의 막두께가 3㎚ 이하에서는 막질이 나쁘기 때문에 저하하지 않아, 리크 전류도 커졌다. 막두께가 4㎚에서 EOT가 다소 저하하지만, 1.5㎚ 정도로서 불충분하다. 이에 반하여, 도 16에 나타내는 바와 같이, 하지막을 마련한 경우에는, 하프늄 실리케이트막의 막두께가 3㎚이더라도 EOT를 1.45㎚ 이하로 얇게 할 수 있고, 동일한 EOT에서 본 경우, 리크 전류를 작게 할 수 있다.
이와 같이 본 실시예에서는 하지막을 0.2~0.8㎚, 바람직하게는 0.4~0.8㎚ 의 두께로 형성함으로써, 게이트 절연막의 막두께가 EOT로 1.45㎚ 이하이더라도, 게이 트 절연막의 표면 거칠기를 중심선 거칠기 Ra로 0.2㎚ 정도로 할 수 있어, 게이트 절연막을 박막화하더라도 리크 전류를 작게 할 수 있다.
본 실시예에 있어서도, 게이트 절연막의 막두께는 EOT로 1.4㎚ 이하가 바람직하고, 1.2㎚ 이하가 보다 바람직하며, 1.0㎚ 이하가 한층 바람직하다. 상기 하지막의 존재에 의해, 게이트 절연막이 이와 같이 얇더라도 표면 거칠기가 작은 막을 형성할 수 있어, 리크 전류를 허용 범위로 할 수 있다.
본 실시예의 방법을 실현하기 위한 장치에 대해서는, 실시예 1와 마찬가지의 도 2의 시스템을 이용할 수 있다. 공정 12의 하지막(202)의 성막은 성막 장치(11, 12), 플라즈마 처리 장치(13, 14) 중 어느 하나 대신에, 예를 들면, 자외선 여기 래디컬 산화 처리를 행하는 장치 또는 리모트 플라즈마 처리 장치를 마련하고, 그래서 하지막(202)의 성막을 행하도록 할 수 있다. 자외선 여기 래디컬 산화 처리에서의 산화와 리모트 플라즈마 처리 장치에서의 질화를 병용하는 경우에는, 성막 장치(11, 12), 플라즈마 처리 장치(13, 14) 중 어느 한쪽의 2개 대신에 이들 2개를 탑재하면 된다. 물론, 플라즈마 처리 장치(13, 14) 중 어느 하나를 이용하여 하지막(202)을 형성하도록 해도 무방하다.
또한, 공정 13의 하프늄 실리케이트막(203)의 성막에 있어서는, 도 3에 나타내는 장치 구조에 있어서, 하프늄 원료 탱크(61)에 HTB를 저류하고, 실리콘 원료 탱크(62)에 TEOS를 저류하면 성막 가능하다. 이 경우의 성막 조건으로서는, 웨이퍼 온도: 500℃, 챔버내 압력: 40~400㎩, HTB 유량: 0.2~1mL/min, TEOS 유량: 0.1~5mL/min, 각 N2 가스: 100~2000mL/min, O2 가스: 100~500mL/min가 예시된다. HTB는 옥탄 용액의 상태로서 이용해도 된다.
공정 14, 15의 플라즈마 산화 처리 및 플라즈마 질화 처리에 대해서는, 플라즈마 처리 장치(13, 14) 중 어느 한쪽을 이용하여, 실시예 1과 마찬가지의 조건 및 순서로 행할 수 있다.
다음에, 하지막 형성 처리와 성막후의 후처리의 종류별로 EOT 및 리크 전류를 구한 결과에 대해서 설명한다. 도 17은 가로축에 EOT를 취하고 세로축에 리크 전류를 취하여 각 처리별로 구조화한 결과를 나타내는 도면이다. 하지막 형성시에, 자외선 여기 래디컬 산화 처리(UVO), 또는 자외선 여기 래디컬 산화 처리(UVO)+리모트 플라즈마 질화 처리(RFN)를 이용함으로써, 리크 전류를 그다지 상승시키지 않고서 EOT를 얇게 할 수 있다.
다음에, 하지막 형성 처리로서 자외선 여기 래디컬 산화 처리(UVO)+리모트 플라즈마 질화 처리(RFN)를 이용하여, 성막후의 후처리, 하프늄 실리케이트막의 막두께(3㎚, 4㎚) 및 Si 농도(50%, 70%)를 변경한 경우에, EOT를 구한 결과에 대해서 설명한다. 도 18은 이것들에 있어서의 EOT의 값을 나타내는 그래프이다. 후처리로서는 래디얼 슬롯 안테나(RLSA)를 이용한 마이크로파 플라즈마 처리에 의한 산화 처리 및 질화 처리(SPA-O/N)와, 자외선 여기 래디컬 산화 처리(UVO)를 이용하고, 후처리를 행하지 않은 경우에 대해서도 실험을 행하였다. 이 도에 나타내는 바와 같이, 성막후의 후처리로서 SPA-O/N을 이용하고, 하프늄 실리케이트막의 막두께가 3㎚, Si 농도가 50%일 때에 EOT가 1.18㎚로 가장 작아졌다.
다음에, 하지막 형성 처리, 성막후의 후처리, 하프늄 실리케이트막의 막두께를 변경한 경우에, EOT를 구한 결과에 대해서 설명한다. 도 19는 이것들에 있어서의 EOT의 값을 나타내는 그래프이다. 하지막 형성 처리에 대해서는, 리모트 플라즈마 질화 처리(RFN), 자외선 여기 래디컬 산화 처리(UVO), UVO+RFN을 이용하고, 하지막 형성 처리를 행하지 않은 경우에 대해서도 실험을 행하였다. 성막후의 후처리에 대해서는, SPA-O/N와 SPA-N을 이용하였다. 하프늄 실리케이트막의 막두께는 2㎚, 3㎚으로 하고, Si 농도는 50%로 하였다. 이 도면으로부터, 하지막이 없는 경우에는 EOT가 저하하지 않지만, 하지막을 적절하게 형성함으로써, EOT가 저하하는 것이 확인되었다. 특히, 하지막 형성 처리로서 UVO 및 UVO+RFN을 행한 경우에 EOT의 값을 가장 낮게 할 수 있는 것을 알 수 있었다.
다음에, 본 실시예의 효과를 확인한 실험 결과에 대해서 설명한다.
여기서는, 상기 순서에 따라서, 공정 11의 실리콘 웨이퍼 표면의 희불산 세정을 행한 후, 도 2~도 4에 나타내는 장치를 이용하여, 공정 12의 하지막의 성막, 공정 13의 하프늄 실리케이트막의 성막, 공정 14의 플라즈마 산화 처리, 및 공정 15의 플라즈마 질화 처리를 행하여 게이트 절연막을 형성하였다.
이들 게이트 절연막에 대해서 표면 거칠기를 측정하고, 또한, EOT와 리크 전류를 구하였다. 비교를 위해서, 실리콘 웨이퍼 상에 직접 HTB와 TEOS를 이용하여 하프늄 실리케이트막을 성막한 후에, 마찬가지로 플라즈마 산화 처리 및 플라즈마 질화 처리를 행하여 형성한 게이트 절연막(비특허 문헌 1과 마찬가지의 조건 및 상 이한 조건)에 대해서도, 마찬가지로 EOT와 리크 전류를 구하였다. 그 결과를 도 20에 나타낸다. 또한, 리크 전류값은 SiO2의 정크션 리크에 의해 노멀라이즈한 값이다. 또한, 도 20 중, IL은 기판과 하프늄 실리케이트막 사이의 하지막(인터 레이어)을 나타낸다.
본 실시예에 따라서 하지막을 마련한 후에, HTB+TEOS를 이용하여 하프늄 실리케이트막을 성막한 것은 표면 거칠기가 작아지는 경향이 있고, 특히, 하지막의 두께가 0.45㎚ 이상으로 되면 중심 표면 거칠기로 0.20㎚ 정도로 극히 작은 값으로 되어(도 14 참조), 도 20에 나타내는 바와 같이, SiO2 용량 환산 막두께가 1.4㎚ 이하이더라도 리크 전류 값이 허용 레벨이고, 비교의 절연막에 비해서 얇은 막두께에서의 리크 전류가 낮은 것이 확인되었다.
또한, 본 발명은 상기 실시예에 한정되지 않고 여러 가지로 변형이 가능하다. 예컨대, 상기 실시예 1에서는, 하프늄 원료로서 TDEAH를 이용하였지만, 다른 아미드계 유기 하프늄 화합물, 예를 들면, 테트라키스 에틸 메틸 아미노 하프늄, 테트라키스 디메틸 아미노 하프늄, 테트라키스 이소프로필 아미노 하프늄 등의 다른 아미드계 유기 하프늄 화합물을 이용해도 된다. 또한, 실리콘 원료로서 아미드계 유기 실리콘 화합물인 TDMAS를 이용하였지만 이에 한정되지 않고, TEOS나, 실란, 디실란 등의 다른 실리콘 화합물이더라도 무방하다.
또한, 상기 실시예 2에서는, 하프늄 원료로서 HTB를 이용하였지만, 다른 알콕시드계 유기 하프늄 화합물, 예를 들면, 하프늄 테트라 노르말 브톡사이드, 하프 늄 테트라 이소프로폭사이드 등의 다른 알콕시드계 유기 하프늄 화합물을 이용해도 된다. 또한, 실리콘 원료로서 알콕시드계 유기 실리콘 화합물인 TEOS를 이용했지만, 이에 한정되지 않고, TDMAS나, 실란, 디실란 등의 다른 실리콘 화합물이더라도 무방하다.
또한, 어느 실시예에 있어서도, 성막에 앞서 행하는 세정 처리는 희불산 세정에 한정되지 않고, FNH4+HF 등의 다른 불산계 세정제를 이용해도 되고, 불산을 이용하지 않은 세정제를 이용해도 된다. 또한, 이와 같은 습식 세정에 한정되지 않고, 플라즈마를 이용한 건식 세정이더라도 상관없다. 플라즈마에 의한 세정은 ICP 플라즈마나, 상술한 바와 같은 마이크로파를 슬롯 안테나를 이용하여 방사해서 형성하는 플라즈마, 마이크로파에 의한 리모트 플라즈마 등의 플라즈마 밀도가 높고, 하지에 손상을 주지 않는 플라즈마를 이용한 것이 바람직하다.
또한, 상기 어느 실시예에 있어서도, 플라즈마 산화 처리 및 플라즈마 질화 처리를 슬롯 안테나에 의해 마이크로파를 방사해서 형성하는 플라즈마에 의해 행한 예에 대해서 나타냈지만, 유도 결합 플라즈마(ICP)나, 마이크로파에 의한 리모트 플라즈마, 표면 반사파 플라즈마, 마그네트론 플라즈마 등의 다른 고밀도 플라즈마를 이용하여 행해도 되고, 또한, 플라즈마를 이용하지 않고, 예를 들면, 오존에 의한 산화 처리, 암모니아에 의한 질화 처리이더라도 무방하다.
또한, 본 발명의 범위를 일탈하지 않는 한, 상기 실시예의 구성요소를 적절하게 조합한 것, 또는 상기 실시예의 구성요소를 일부 제거한 것도 본 발명의 범위 내이다.

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  7. SiO2 용량 환산 막두께가 1.45㎚ 이하인 게이트 절연막을 실리콘 기판 상에 형성하는 게이트 절연막의 형성 방법으로서,
    실리콘 기판의 표면을 세정하여 실질적으로 산소가 존재하지 않는 청정면으로 하는 공정과,
    상기 실리콘 기판의 청정면에 실리콘 산화물 또는 실리콘 산질화물로 이루어지는 하지막을 형성하는 공정과,
    알콕시드계 유기 하프늄 화합물과 실리콘 함유 원료를 이용한 CVD 프로세스에 의해, 상기 하지막 상에 하프늄 실리케이트막을 성막하는 공정과,
    상기 하프늄 실리케이트막에 질화 처리를 실시하는 공정
    을 갖는 것을 특징으로 하는 게이트 절연막의 형성 방법.
  8. 제 7 항에 있어서,
    상기 실리콘 함유 원료는 알콕시드계 유기 실리콘 화합물인 것을 특징으로 하는 게이트 절연막의 형성 방법.
  9. 제 8 항에 있어서,
    상기 알콕시드계 유기 하프늄 화합물은 하프늄 테트라 터셔리 브톡사이드이고, 상기 알콕시드계 유기 실리콘 화합물은 테트라 에톡시 실란인 것을 특징으로 하는 게이트 절연막의 형성 방법.
  10. 제 7 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 하지막의 막두께는 0.4㎚ 이상인 것을 특징으로 하는 게이트 절연막 형성 방법.
  11. 제 7 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 질화 처리는 플라즈마를 이용하여 실시되는 것을 특징으로 하는 게이트 절연막 형성 방법.
  12. 제 11 항에 있어서,
    상기 질화 처리는 슬롯 안테나에 의해 마이크로파를 방사해서 형성하는 플라즈마를 이용하여 행해지는 것을 특징으로 하는 게이트 절연막의 형성 방법.
  13. 제 7 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 질화 처리에 앞서서 하프늄 실리케이트막에 산화 처리를 실시하는 것을 특징으로 하는 게이트 절연막의 형성 방법.
  14. 제 13 항에 있어서,
    상기 산화 처리는 플라즈마를 이용하여 실시되는 것을 특징으로 하는 게이트 절연막의 형성 방법.
  15. 제 14 항에 있어서,
    상기 산화 처리는 슬롯 안테나에 의해 마이크로파를 방사해서 형성하는 플라즈마를 이용하여 행해지는 것을 특징으로 하는 게이트 절연막의 형성 방법.
  16. 제 14 항 또는 제 15 항에 있어서,
    상기 질화 처리는 플라즈마를 이용하여 실시되고, 상기 산화 처리 및 상기 질화 처리는 하나의 플라즈마 처리 장치에서 연속하여 행해지는 것을 특징으로 하는 게이트 절연막의 형성 방법.
  17. 제 7 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 하지막을 형성하는 처리는 자외선 여기 래디컬에 의한 처리, 리모트 플라즈마에 의한 처리 중 어느 한쪽 또는 양쪽에 의해 행하는 것을 특징으로 하는 게이트 절연막의 형성 방법.
  18. 제 17 항에 있어서,
    상기 하지막을 형성하는 처리는 자외선 여기 래디컬에 의한 산화 처리, 또는 자외선 여기 래디컬에 의한 산화 처리와 리모트 플라즈마에 의한 질화 처리에 의해 행해지는 것을 특징으로 하는 게이트 절연막의 형성 방법.
  19. SiO2 용량 환산 막두께가 1.45㎚ 이하인 게이트 절연막을 실리콘 기판 상에 형성하는 게이트 절연막의 형성 방법으로서,
    실리콘 기판의 표면을 세정하여 실질적으로 산소가 존재하지 않는 청정면으로 하는 공정과,
    테트라키스 디에틸 아미노 하프늄(TDEAH)과 테트라키스 디메틸 아미노 실란(TDMAS)을 이용한 CVD 프로세스에 의해, 상기 실리콘 기판의 청정면에 하프늄 실리케이트막을 성막하는 공정과,
    슬롯 안테나에 의해 마이크로파를 방사해서 형성하는 플라즈마를 이용하여 상기 하프늄 실리케이트막에 산화 처리를 실시하는 공정과,
    슬롯 안테나에 의해 마이크로파를 방사해서 형성하는 플라즈마를 이용하여 상기 산화 처리를 실시한 후의 하프늄 실리케이트막에 질화 처리를 실시하는 공정
    을 갖고,
    TDEAH/TDMAS 유량비는 1 이상인
    것을 특징으로 하는 게이트 절연막의 형성 방법.
  20. 제 19 항에 있어서,
    상기 하프늄 실리케이트막을 성막하는 공정은 성막 온도를 500~650℃의 범위로 하여 행해지는 것을 특징으로 하는 게이트 절연막의 형성 방법.
  21. 제 19 항에 있어서,
    상기 하프늄 실리케이트막을 성막하는 공정은 성막 온도를 500~550℃의 범위로 하여 행해지는 것을 특징으로 하는 게이트 절연막의 형성 방법.
  22. 제 19 항에 있어서,
    상기 하프늄 실리케이트막을 성막하는 공정은, 상대적으로 고온에서 또한 상 대적으로 Si 농도가 높은 막을 형성하는 제 1 공정과, 상대적으로 저온에서 또한 상대적으로 Si 농도가 낮은 막을 형성하는 제 2 공정을 갖는 것을 특징으로 하는 게이트 절연막의 형성 방법.
  23. 제 19 항 내지 제 22 항 중 어느 한 항에 있어서,
    상기 하프늄 실리케이트막을 성막하는 공정은 성막 압력을 600㎩ 이하로 하여 행해지는 것을 특징으로 하는 게이트 절연막의 형성 방법.
  24. 제 19 항 내지 제 22 항 중 어느 한 항에 있어서,
    상기 하프늄 실리케이트막을 성막하는 공정은 산소 분압을 40㎩ 이하로 하여 행해지는 것을 특징으로 하는 게이트 절연막의 형성 방법.
  25. 삭제
  26. SiO2 용량 환산 막두께가 1.45㎚ 이하인 게이트 절연막을 실리콘 기판 상에 형성하는 게이트 절연막의 형성 방법으로서,
    실리콘 기판의 표면을 세정하여 실질적으로 산소가 존재하지 않는 청정면으로 하는 공정과,
    상기 실리콘 기판의 청정면에 실리콘 산화물 또는 실리콘 산질화물로 이루어지는 하지막을 형성하는 공정과,
    하프늄 테트라 터셔리 브톡사이드와 테트라 에톡시 실란을 이용한 CVD 프로세스에 의해, 상기 하지막 상에 하프늄 실리케이트막을 성막하는 공정과,
    슬롯 안테나에 의해 마이크로파를 방사해서 형성하는 플라즈마를 이용하여 상기 하프늄 실리케이트막에 산화 처리를 실시하는 공정과,
    슬롯 안테나에 의해 마이크로파를 방사해서 형성하는 플라즈마를 이용하여 상기 산화 처리를 실시한 후의 하프늄 실리케이트막에 질화 처리를 실시하는 공정
    을 갖는 것을 특징으로 하는 게이트 절연막의 형성 방법.
  27. 제 26 항에 있어서,
    상기 하지막을 형성하는 처리는 자외선 여기 래디컬에 의한 처리, 리모트 플라즈마에 의한 처리 중 어느 한쪽 또는 양쪽에 의해 행하는 것을 특징으로 하는 게 이트 절연막의 형성 방법.
  28. 제 27 항에 있어서,
    상기 하지막을 형성하는 처리는, 자외선 여기 래디컬에 의한 산화 처리, 또는 자외선 여기 래디컬에 의한 산화 처리와 리모트 플라즈마에 의한 질화 처리에 의해 행해지는 것을 특징으로 하는 게이트 절연막의 형성 방법.
  29. 제 7 항 내지 제 9 항, 제 15 항, 제 19 항 내지 제 22 항 및 제 26 항 내지 제 28 항 중 어느 한 항에 있어서,
    상기 실리콘 기판의 표면을 세정하는 공정은 불산계 세정제에 의해 행해지는 것을 특징으로 하는 게이트 절연막의 형성 방법.
  30. 제 7 항 내지 제 9 항, 제 15 항, 제 19 항 내지 제 22 항 및 제 26 항 내지 제 28 항 중 어느 한 항에 있어서,
    상기 게이트 절연막의 SiO2 용량 환산 막두께는 1.4㎚ 이하인 것을 특징으로 하는 게이트 절연막의 형성 방법.
  31. 제 7 항 내지 제 9 항, 제 15 항, 제 19 항 내지 제 22 항 및 제 26 항 내지 제 28 항 중 어느 한 항에 있어서,
    상기 게이트 절연막의 SiO2 용량 환산 막두께는 1.2㎚ 이하인 것을 특징으로 하는 게이트 절연막의 형성 방법.
  32. 컴퓨터에게 제어 프로그램을 실행시키는 소프트웨어가 기억된 컴퓨터 판독 가능한 기억 매체로서,
    상기 제어 프로그램은, 실행시에, 테트라키스 디에틸 아미노 하프늄(TDEAH)과 테트라키스 디메틸 아미노 실란(TDMAS)을 이용한 CVD 프로세스에 의해, 표면이 실질적으로 산소가 존재하지 않는 청정면으로 되도록 세정된 실리콘 기판의 청정면에 하프늄 실리케이트막을 성막하는 공정과, 상기 하프늄 실리케이트막에 산화 처리를 실시하는 공정과, 상기 산화 처리를 실시한 후의 하프늄 실리케이트막에 질화 처리를 실시하는 공정을 처리 시스템에게 실시시켜, SiO2 용량 환산 막두께가 1.45㎚ 이하인 게이트 절연막을 실리콘 기판 상에 형성하도록 처리 시스템을 제어하되, TDEAH/TDMAS 유량비는 1 이상인 컴퓨터 판독 가능한 기억 매체.
  33. 삭제
  34. 컴퓨터에게 제어 프로그램을 실행시키는 소프트웨어가 기억된 컴퓨터 판독 가능한 기억 매체로서,
    상기 제어 프로그램은, 실행시에, 표면이 실질적으로 산소가 존재하지 않는 청정면으로 되도록 세정된 실리콘 기판의 청정면에 실리콘 산화물 또는 실리콘 산질화물로 이루어지는 하지막을 형성하는 공정과, 알콕시드계 유기 하프늄 화합물과 실리콘 함유 원료를 이용한 CVD 프로세스에 의해, 상기 하지막 상에 하프늄 실리케이트막을 성막하는 공정과, 상기 하프늄 실리케이트막에 질화 처리를 실시하는 공정을 처리 시스템에게 실시시켜, SiO2 용량 환산 막두께가 1.45㎚ 이하인 게이트 절연막을 실리콘 기판 상에 형성하도록 처리 시스템을 제어하는 컴퓨터 판독 가능한 기억 매체.
  35. 삭제
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