CN1820373A - 栅极绝缘膜的形成方法、存储介质、计算机程序 - Google Patents

栅极绝缘膜的形成方法、存储介质、计算机程序 Download PDF

Info

Publication number
CN1820373A
CN1820373A CNA2005800005837A CN200580000583A CN1820373A CN 1820373 A CN1820373 A CN 1820373A CN A2005800005837 A CNA2005800005837 A CN A2005800005837A CN 200580000583 A CN200580000583 A CN 200580000583A CN 1820373 A CN1820373 A CN 1820373A
Authority
CN
China
Prior art keywords
gate insulating
film
insulating film
hafnium silicate
formation method
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2005800005837A
Other languages
English (en)
Other versions
CN100524822C (zh
Inventor
高桥毅
下村晃司
中村源志
青山真太郎
山崎和良
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Publication of CN1820373A publication Critical patent/CN1820373A/zh
Application granted granted Critical
Publication of CN100524822C publication Critical patent/CN100524822C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28202—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a nitrogen-containing ambient, e.g. nitride deposition, growth, oxynitridation, NH3 nitridation, N2O oxidation, thermal nitridation, RTN, plasma nitridation, RPN
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/40—Oxides
    • C23C16/401—Oxides containing silicon
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/56—After-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28194—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation by deposition, e.g. evaporation, ALD, CVD, sputtering, laser deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/3143—Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02181—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing hafnium, e.g. HfO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604—Deposition from a gas or vapour
    • H01L21/31608—Deposition of SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604—Deposition from a gas or vapour
    • H01L21/31645—Deposition of Hafnium oxides, e.g. HfO2

Abstract

本发明提供在硅基板(1)上形成SiO2电容换算膜厚在1.45nm以下的由硅酸铪类材料构成的栅极绝缘膜(4)的方法。该方法包括：洗净硅基板(1)的表面，使其成为实质上不存在氧的清洁面的工序；通过使用酰胺类有机铪化合物和含硅原料的CVD工艺，在硅基板(1)的清洁面上形成硅酸铪膜(2)的工序；在硅酸铪膜(2)上实施氧化处理的工序；和在实施氧化处理后的硅酸铪膜(2)上实施氮化处理的工序。根据该方法，能够得到即使膜厚度薄、表面粗糙度也良好的栅极绝缘膜。

Description

栅极绝缘膜的形成方法、存储介质、计算机程序
技术领域
本发明涉及栅极绝缘膜的形成方法，具体地涉及使用硅酸铪(HfSiOx)类材料的栅极绝缘膜形成方法。本发明还涉及用于执行上述方法的计算机可读取的存储介质以及计算机程序。
背景技术
近年来，由于LSI的高集成化、高速化的要求，构成LSI的半导体元件的设计规则越来越细化，伴随与此，在CMOS装置中，栅极绝缘膜要求为电膜厚(SiO2电容换算膜厚：EOT(Equivalent OxideThickness))是1.5nm左右以下的值。作为不增加栅极漏电电流、实现如此薄的绝缘膜的材料，关注有高介电常数材料、所谓的High-k材料。
其中硅酸铪(HfSiOx)，由于耐热性高、介电常数高、并能够由CVD成膜，所以作为下一代的栅极绝缘膜的取代品，正在进行研究。但是，在实际中由CVD形成这样薄的绝缘膜时，难以与其基底的硅之间形成良好的界面，而且在膜上存在缺陷和不纯物，膜的质量不能认为是充分的。另外，HfO2与SiO2有产生相分离的可能性、膜的稳定性也不能认为是充分的。
因此，提出用稀氟酸洗净作为基底的硅晶片表面，在其上直接形成由CVD产生的硅酸铪膜后，实施等离子体的氧化处理和等离子体的氮化处理，实现在硅晶片与硅酸铪膜之间的界面控制和膜改性的技术方案(Inumiya et al.2003 Symposium on VLSI Technology Digest ofTechnical Papers，June 10-12，2003，以下，称为“非专利文献1”或简单称为“文献1”)。该文献1中，通过MO-CVD(有机金属CVD)形成硅酸铪膜，其中作为铪原料使用HTB(四叔丁氧基铪)、作为硅原料使用TEOS(四乙氧基硅烷)。
但是，使用上述技术形成薄膜的硅酸铪膜时，有可能由CVD产生的硅酸铪膜的粗糙度变大，作为栅极绝缘膜其绝缘性不充分。
发明内容
本发明鉴于这样的情况而完成，其目的在于提供一种可以形成不仅膜厚度薄、而且由表面粗糙度良好的硅酸铪类材料制成的栅极绝缘膜的栅极绝缘膜形成方法。本发明的目的还在于提供用于执行这样的方法的计算机可读取的存储介质和计算机程序。
为了解决上述课题，本发明的第一方面提供一种栅极绝缘膜形成方法，在硅基板上形成SiO2电容换算膜厚为1.45nm以下的栅极绝缘膜，其特征在于，包括：洗净硅基板表面，使其成为实质上不存在氧的清洁面的工序；通过使用酰胺类有机铪化合物和含硅原料的CVD工艺，在上述硅基板的清洁面上形成硅酸铪膜的工序；在上述硅酸铪膜上实施氧化处理的工序；和在上述实施氧化处理后的硅酸铪膜上实施氮化处理的工序。
在上述的第一方面中，作为上述含硅原料，可以使用酰胺类有机硅化合物。另外，作为上述酰胺类有机铪化合物，可以适合使用四二乙基氨基铪，作为上述酰胺类有机硅化合物，可以适合使用四二甲基氨基硅烷。可以利用等离子体进行上述氧化处理和上述氮化处理。另外，上述氧化处理和上述氮化处理，可以在1个等离子处理装置上连续进行。优选使用由槽缝天线放射微波形成的等离子体进行上述氧化处理和上述氮化处理。
本发明的第二方面提供一种栅极绝缘膜的形成方法，在硅基板上形成SiO2电容换算膜厚在1.45nm以下的栅极绝缘膜，其特征在于，包括：洗净硅基板表面，使其成为实质上不存在氧的清洁面的工序；在上述硅基板的清洁面上形成由硅氧化物或硅氧氮化物构成的底膜的工序；和通过使用烷氧类有机铪化合物和含硅原料的CVD工艺，在上述底膜上形成硅酸铪膜的工序；和在硅酸铪膜上实施氮化处理的工序。
在上述的第二方面中，作为上述含硅原料，可以使用烷氧类有机硅化合物。另外，作为上述烷氧类有机铪化合物，可以适合使用四叔丁氧基铪，作为上述烷氧类有机硅化合物，可以适合使用四乙氧基硅烷。另外，上述底膜的膜厚优选是0.4nm以上。另外，上述氮化处理优选使用等离子体进行实施，此时，优选使用由槽缝天线放射微波形成的等离子体进行实施。另外，上述氮化处理之前，优选在硅酸铪膜实施氧化处理，此时的氧化处理，优选使用等离子体进行实施。也优选使用由槽缝天线放射微波形成的等离子体进行该氧化处理。另外，在以等离子体实施上述氮化处理和上述氧化处理时，优选在1个等离子体处理装置上连续进行。另外，优选通过紫外线激发自由基的处理、远程等离子体的处理中的任一种或两种进行形成上述底膜的处理。其中，特别优选通过紫外线激发自由基的氧化处理、或紫外线激发自由基的氧化处理和远程等离子体的氮化处理。
本发明的第三方面提供一种栅极绝缘膜的形成方法，在硅基板上形成SiO2电容换算膜厚在1.45nm以下的栅极绝缘膜，其特征在于，包括：洗净硅基板表面，使其成为实质上不存在氧的清洁面的工序；通过使用四二乙基氨基铪和四二甲基氨基硅烷的CVD工艺，在上述硅基板的清洁面上形成硅酸铪膜的工序；使用由槽缝天线放射微波形成的等离子体，在上述硅酸铪膜上实施氧化处理的工序；和使用由槽缝天线放射微波形成的等离子体，在上述实施氧化处理后的硅酸铪膜上实施氮化处理的工序。
上述第三方面中，形成上述硅酸铪膜的工序优选在成膜温度为500～650℃的范围内进行，特别优选在500～550℃的范围内进行。另外，形成上述硅酸铪膜的工序，优选包括在相对高的温度下形成Si浓度相对高的膜的第一工序和在相对低的温度下形成Si浓度相对低的膜的第二工序。另外，形成上述硅酸铪膜的工序，优选将成膜压力设定在600Pa以下进行。另外，形成上述硅酸铪膜的工序，优选将氧分压设定在40Pa以下进行。形成上述硅酸铪膜的工序，优选将四二乙基氨基铪与四二甲基氨基硅烷的流量比设定在1以上进行。
本发明的第四方面提供一种栅极绝缘膜的形成方法，在硅基板上形成SiO2电容换算膜厚在1.45nm以下的栅极绝缘膜，其特征在于，包括：洗净硅基板表面，使其成为实质上不存在氧的清洁面的工序；在上述硅基板的清洁面上形成由硅氧化物或硅氧氮化物构成的底膜的工序；通过使用四叔丁氧基铪和四乙氧基硅烷的CVD工艺，在上述底膜上形成硅酸铪膜的工序；使用由槽缝天线放射微波形成的等离子体，在上述硅酸铪膜上实施氧化处理的工序；和使用由槽缝天线放射微波形成的等离子体，在实施上述氧化处理后的硅酸铪膜上实施氮化处理的工序。
上述第四方面中，优选通过紫外线激发自由基的处理、远程等离子体的处理中任一种或两种进行形成上述底膜的处理。其中，特别优选通过紫外线激发自由基的氧化处理、或紫外线激发自由基的氧化处理和远程等离子体的氮化处理。
本发明的第一～第四方面中，洗净上述硅基板表面的工序，可以适合由氟酸类洗净剂进行。另外，栅极绝缘膜的SiO2电容换算膜厚优选在1.4nm以下、更优选在1.2nm以下。
本发明的第五方面提供一种计算机可读取的存储介质，存储有在计算机中执行控制程序的软件，其特征在于，上述控制程序，执行时，在处理系统中实施：通过使用酰胺类有机铪化合物和含硅原料的CVD工艺，在洗净为表面成为实质上不存在氧的清洁面的硅基板的清洁面上形成硅酸铪膜的工序；在上述硅酸铪膜上实施氧化处理的工序；和在实施上述氧化处理后的硅酸铪膜上实施氮化处理的工序，并通过对处理系统进行控制，在硅基板上形成SiO2电容换算膜厚在1.45nm以下的栅极绝缘膜。
本发明的第六方面提供一种包含软件的计算机程序，其特征在于，在计算机上运行、执行时，在处理系统中实施：通过使用酰胺类有机铪化合物和含硅原料的CVD工艺，在洗净为表面成为实质上不存在氧的清洁面的硅基板的清洁面上形成硅酸铪膜的工序；在上述硅酸铪膜上实施氧化处理的工序；在实施上述氧化处理后的硅酸铪膜上实施氮化处理的工序，并通过对处理系统进行控制，在硅基板上形成SiO2电容换算膜厚在1.45nm以下的栅极绝缘膜。
本发明的第七方面提供一种计算机可读取的存储介质，存储有在计算机中执行控制程序的软件，其特征在于，上述控制程序，执行时，在处理系统中执行：在洗净为表面成为实质上不存在氧的清洁面的硅基板的清洁面上，形成硅酸铪膜的工序；通过使用烷氧类有机铪化合物和含硅原料的CVD工艺，在上述底膜上形成硅酸铪膜的工序；和在上述硅酸铪膜上实施氮化处理的工序，并通过对处理系统进行控制，在硅基板上形成SiO2电容换算膜厚在1.45nm以下的栅极绝缘膜。
本发明的第八方面提供包含软件的计算机程序，其特征在于，其在计算机上运行，执行时，在处理系统中实施：在洗净为表面成为实质上不存在氧的清洁面的硅基板的清洁面上，形成由硅氧化物或硅氧氮化物构成的底膜的工序；通过使用烷氧类有机铪化合物和含硅原料的CVD工艺，在上述底膜上形成硅酸铪膜工序；和在上述底膜上实施氮化处理的工序，并通过对处理系统进行控制，在硅基板上形成SiO2电容换算膜厚在1.45nm以下的栅极绝缘膜。
根据本发明的第一方面和第三方面，洗净硅基板的表面，使其成为实质上不存在氧的状态的清洁面后，由MO-CVD、直接在上述清洁面上形成硅酸铪膜，此后，在硅酸铪膜上进行氧化处理和氮化处理进行改性，形成栅极氧化膜时，因为作为铪原料、使用易分解的酰胺类有机铪化合物，所以，容易均匀地吸附，即使是膜厚以SiO2电容换算膜厚(EOT)计为1.45nm以下的薄的栅极绝缘膜，也可以使栅极绝缘膜的表面粗糙度变小、可以使漏电电流变小。
根据本发明的第二方面和第四方面，洗净硅基板的表面，使其成为实质上不存在氧的状态的清洁面，在其上形成由硅氧化膜或硅氧氮化膜构成的底膜后，通过使用烷氧类有机铪化合物和硅原料的MO-CVD，形成硅酸铪膜，此后，在硅酸铪膜上进行氮化处理，进行改性，形成栅极氧化膜，使用烷氧类有机铪化合物形成硅酸铪膜时，由底膜的存在，即使是膜厚以SiO2电容换算膜厚(EOT)计为1.45nm以下的薄的栅极绝缘膜，也可以使栅极绝缘膜的表面粗糙度变小，可以使漏电电流变小。
附图说明
图1是用于说明本发明的第一实施方式的栅极绝缘膜的形成方法的工序图。
图2是表示用于实现本发明的第一实施方式的方法的处理系统的平面图。
图3是表示载置在图2的处理系统的多容室装置上的成膜装置的截面图。
图4是表示本发明的第一实施方式的硅酸铪成膜工序中的成膜时的温度、与规格化漏电电流值ΔIg*和硅酸铪膜的Si浓度的关系图。
图5是表示本发明的第一实施方式的硅酸铪成膜工序中的成膜时温度、与ΔEOT和硅酸铪膜的Si浓度的关系图。
图6是表示本发明的第一实施方式的硅酸铪成膜工序中，成膜压力变化时的EOT与漏电电流值的关系图。
图7是表示本发明的第一实施方式的硅酸铪成膜工序中，成膜压力与规格化漏电电流值ΔIg*的关系图。
图8是表示本发明的第一实施方式的硅酸铪成膜工序中的氧分压、与ΔEOT和硅酸铪膜的Si浓度的关系图。
图9是表示本发明的第一实施方式的硅酸铪成膜工序中的TDEAT/TDMAS流量比、与ΔEOT和硅酸铪膜的Si浓度的关系图。
图10是表示载置在图2的处理系统的等离子体处理装置的截面图。
图11是用于说明本发明的第一实施方式效果的曲线图。
图12是用于说明本发明的第二实施方式的栅极绝缘膜的形成方法的工序图。
图13是表示本发明的第二实施方式的硅酸铪膜的Si浓度与EOT的关系图。
图14是表示比较形成硅酸铪膜时的原料为HTB+TEOS时和为TDEAH+TDMAS时、底膜的厚度与硅酸铪膜的表面粗糙度的关系图。
图15是表示不设置底膜，使用本发明的第二实施方式的烷氧类材料(HTB+TEOS)、形成硅酸铪膜，此后由等离子体进行后处理时的EOT与漏电电流的关系图。
图16是表示设置底膜，在其之上使用本发明的第二实施方式的烷氧类材料(HTB+TEOS)、形成硅酸铪膜，此后由等离子体进行后处理时的EOT与漏电电流的关系图。
图17是表示在本发明的第二实施方式中，根据底膜形成处理和成膜后的后处理的类别求得EOT与漏电电流的结果图。
图18是表示在本发明的第二实施方式中，在同样条件下形成底膜后，在变化成膜后的后处理、硅酸铪膜的膜厚(3nm、4nm)和Si浓度(50％、70％)时，求得EOT的结果图。
图19是表示在本发明的第二实施方式中，在变化底膜形成处理、成膜后的后处理、硅酸铪膜的膜厚时，求得EOT的结果图。
图20是用于说明本发明的第二实施方式效果的曲线图。
符号说明
1，201...硅晶片    2，203...硅酸铪膜    3，204...氧化膜
4，205...栅极绝缘膜                     11，12...成膜装置
13，14...等离子体处理装置               100...处理系统
202...底膜     300...控制部             301...用户接口
302...存储部   W...晶片
具体实施方式
以下，参照附图，说明本发明的实施方式。
[第一实施方式]
图1是用于说明本发明的第一实施方式的栅极绝缘膜形成方法的工序图。
本实施方式中，首先如图1(a)所示，通过将硅晶片1浸渍在例如稀氟酸(DHF)溶液中，洗净硅晶片1的表面，成为表面实质上无氧的清洁的状态(工序1)。作为稀氟酸，可以使用1％氟酸(HF成分为0.5vol％)、例如在室温下处理1～3分钟。
接着，如图1(b)所示，由使用有机金属的CVD(MO-CVD)形成硅酸铪(HfSiOx)膜2(工序2)。此时，作为成膜原料，使用铪原料、硅原料和氧化剂，在本实施方式中，作为铪原料，使用酰胺类有机铪化合物、例如TDEAH(四二乙基氨基铪)，作为硅原料，与铪原料同样地使用酰胺类有机硅化合物、例如TDMAS(四二甲基氨基硅烷)。
TDEAH、TDMAS的分子结构，分别如以下(1)式和(2)式所示，分子中心的Hf和Si与4个N结合，TDEAH中各N上结合2个乙基、TDMAS中各N上结合2个甲基。
[化学式1]
此后，如图1(c)所示，如上述在形成硅酸铪膜2上实施等离子体氧化处理(工序3)。该等离子体氧化处理，在弥补硅酸铪膜2的氧缺陷、除去残留的C等不纯物的同时，在硅晶片1与硅酸铪(HfSiOx)膜2的界面上形成薄的氧化膜3，具有使这些界面形貌变得良好的作用。该等离子体氧化处理，从不损坏硅酸铪膜2的方面出发，优选使用电子温度低且高密度的等离子体。例如，可以使用利用槽缝天线的微波等离子体、感应耦合等离子体(ICP)、表面反射波等离子体、磁控管等离子体等。
接着，如图1(d)所示，在已实施等离子体氧化处理的硅酸铪膜2上实施等离子体氮化处理(工序4)。该等离子体氮化处理，防止硅酸铪相分离为HfO2和SiO2，并具有由氮化使介电常数进一步提高的作用。该等离子体氮化处理，从不损坏硅酸铪膜2的方面出发，也优选使用电子温度低且高密度的等离子体，同样地可以使用利用槽缝天线的微波等离子体、感应耦合等离子体(ICP)、表面反射波等离子体、磁控管等离子体。
本实施方式中，由这样的一系列工序，形成EOT(Equivalent OxideThickness)为1.45nm以下的栅极绝缘膜4。
这样，在本实施方式中，在工序2中形成硅酸铪膜2时，作为铪原料，使用酰胺类有机铪化合物例如TDEAH，作为硅原料，使用酰胺类有机硅化合物例如TDMAS，这些化合物如上述结构式所示，因为在位于中心的金属原子的周围存在4个N原子，所以金属原子与N原子之间容易切断，以小分子结构状态吸附在硅晶片上。因此，在硅晶片的DHF洗净面上直接成膜时，容易均匀吸附，即使膜厚薄到以EOT计为1.45nm以下，也能够使栅极绝缘膜的表面粗糙度以中心线粗糙度Ra计小于0.3nm，可以减少漏电电流。
例如，使用以往的HTB-TEOS类的原料，在稀氟酸处理的硅晶片上直接形成硅酸铪膜，膜厚以EOT计为1.45nm以下，此后即使同样地进行等离子体氧化处理和等离子体氮化处理，栅极绝缘膜的表面粗糙度以中心线粗糙度Ra计为0.35nm左右，没有改善表面粗糙度。相对于此，在使用本实施方式的TDEAH-TDMAS类的原料、在基板上成膜时，即使栅极绝缘膜的膜厚以EOT计为1.45nm以下，也能够使栅极绝缘膜的表面粗糙度以中心线粗糙度Ra计小到0.2～0.25nm，即使使栅极绝缘膜薄膜化也可以减少漏电电流。
栅极绝缘膜的膜厚以EOT计优选是1.4nm以下、更优选是1.2nm以下、更加优选是1.0nm以下。这样，本实施方式中，硅酸铪膜即使是薄膜，也可以形成表面粗糙度小的膜，可以使漏电电流在允许范围内。
实际的设计方法中，如此形成绝缘膜4后，在硅酸铪膜2上形成栅极电极材料、例如多晶硅，接着，由离子注入进行掺杂必要的不纯物，再进行活性化退火后、进行蚀刻形成栅极电极，再在硅基板的主面上由离子注入、形成扩散区域、制造MOS型晶体管。
接着，说明用于实现本实施方式方法的系统的例子。
图2是表示用于实现本发明方法的处理系统的例子的图。该处理系统100，是对工序1的进行稀氟酸洗净后的晶片进行工序2以后的处理的系统。
如图2所示，该处理系统100具有：由MO-CVD形成硅酸铪膜的2个成膜装置11、12；和对硅酸铪膜实施等离子体氧化处理和等离子体氮化处理的等离子体处理装置13、14，这些成膜装置11、12和等离子体处理装置13、14，被分别对应为六边形的晶片输送室15的4个边进行设置。另外，晶片输送室15的其它2个边分别设置负载锁定室16、17。在这些负载锁定室16、17的与晶片输送室15相反一侧设置晶片输入输出室18，在晶片输入输出室18的与负载锁定室16、17相反一侧设置装载3个能够容纳晶片W的晶圆盒(FOUP)F的端口19、20、21。另外，成膜装置11和12、以及等离子体处理装置13和14，分别具有同样的结构。
成膜装置11、12和等离子体处理装置13、14以及负载锁定室16、17，如同一图所示，通过闸阀G连接于晶片输送室15的各边，上述装置通过打开各闸阀G、与晶片输送室15连通，通过关闭各闸阀G、与晶片输送室15切断。另外，负载锁定室16、17的与晶片输入输出室18连接的部分也设置有闸阀G，负载锁定室16、17，通过打开闸阀G、与晶片输入输出室18连通，通过关闭这些闸阀G、与晶片输入输出室18切断。
在晶片输送室15内，相对于成膜装置11、12，等离子体处理装置13、14，以及负载锁定室16、17，设置有进行被处理体晶片W输入输出的晶片输送装置22。该晶片输送装置22配设在晶片输送室15大约中央的位置，具有2个将晶片W保持在能够旋转和伸缩的旋转·伸缩部23的前端的叶片24a、24b，这2个叶片24a、24b互相向相反方向安装在旋转·伸缩部13上。另外，该晶片输送室15内保持在规定的真空度。
晶片输入输出室18的顶部设置有HEPA过滤器(未图示)，通过该HEPA过滤器，将除去有机物和微粒等的清洁空气以向下吹风的状态供给到晶片输入输出室18内，在大气压的清洁空气氛围内进行晶片W的输入输出。在晶片输入输出室18的晶圆盒F装载用的3个端口19、20、21上，分别设置挡空气板(未图示)，在这些端口19、20、21中，直接装载容纳有晶片W或空的晶圆盒，装载时挡空气板向外、防止外面空气侵入、并与晶片输入输出室18连通。另外，在晶片输入输出室18的侧面设置有定位(alignment)容室25，进行晶片W的定位。
在晶片输入输出室18内，设置有相对晶圆盒F进行晶片W的输入输出和相对负载锁定室16、17进行晶片W的输入输出的晶片输送装置26。该晶片输送装置26具有2个多关节臂，能够沿着晶圆盒F的配列方向在轨道28上移动，在其前端的把手27上载附晶片W进行输送。另外，图2中表示一个把手27存在于晶片输入输出室18内，另一个把手插在晶圆盒F内的状态。
处理系统100的构成部例如成膜装置11、12、等离子体处理装置13、14、晶片输送装置22、26等，构成为连接在由计算机组成的控制部300上而进行控制。另外，控制部300上，连接有由用于工序管理人员管理系统而进行操作指令的输入操作等的键盘、和可视系统运转状况的显示器等组成的用户接口301。在控制部300上，还连接有存储用于通过控制部300的控制实现系统中执行的各种处理的控制程序、和用于根据处理条件在各构成部中执行处理的程序即方案(レシピ)的存储部302。方案可以存储在硬盘或半导体存储器中，也可以以容纳在CDROM、DVD等的可移动存储介质中的状态放置在存储部302的规定位置。还可以从其它装置、例如通过专用线路，使方案适当地输送。然后，根据需要，来自用户接口301的指示等，从存储部302调出任意的方案，在控制部300中执行，在控制部300的控制下，进行在处理系统中的所期望的处理。另外，控制部300可以直接控制各构成部，也可以在各构成部中设置个别控制器，通过控制器进行控制。
在这样的处理系统100中，首先，装填容纳以未图示的稀氟酸洗净装置进行过稀氟酸洗净处理和干燥处理的基板的晶圆盒F。
接着，由保持在大气压的清洁空气氛围中的晶片输入输出室18内的晶片输送装置26，从晶圆盒F中取出一片实施过工序1的稀氟酸处理、形成为清洁面的晶片W，并输入到定位容室25内，进行晶片W的位置对准。接着，将晶片W输入到负载锁定室16、17的任一个中，将该负载锁定室内抽真空后，由晶片输送室15内的晶片搬运装置22取出该负载锁定室内的晶片，并将晶片W装入成膜装置11或12中，进行工序2的硅酸铪膜的成膜。此时，从晶圆盒F到成膜装置之间，晶片W表面维持为清洁状态，将该清洁状态下的晶片W装入成膜装置11或12。继续将硅酸铪膜成膜后的晶片W装入等离子体处理装置13或14中，进行工序3的等离子体氧化处理和工序4的等离子体氮化处理。此后，由晶片输送装置22、将成膜后的晶片W输入负载锁定室16、17的任一个中，将该负载锁定室返回到大气压下后，由晶片输入输出室18内的晶片输送装置26取出负载锁定室内的晶片W，将其容纳在晶圆盒F的任一个中。对1个负载的晶片W进行这样的动作，结束1套的处理。由这样的处理、形成上述的栅极绝缘膜4。
接着，说明形成工序2的硅酸铪膜2而使用的成膜装置11。
图3是表示成膜装置11的截面图。该成膜装置11具有气密地构成的略为圆筒形状的容室31，将被处理体晶片W水平支撑的基座32，以由在其中央下部设置的圆筒形状的支撑部件33支撑的状态被配置在该容室内。该基座32由AIN等的陶瓷制成。另外，基座32中埋设有加热器35，该加热器35连接加热器电源36。另一方面，在基座32的上面附近设置有热电偶37，热电偶37的信号被输送到控制器38中。然后，控制器38根据热电偶37的信号将指令输送到加热器电源36中，控制加热器35的加热，将晶片W控制在规定的温度。
另外，在容室31的内壁和基座32以及支撑部件33的外周，设置有用于防止附着物堆积的石英衬垫39。在石英衬垫39与容室31的壁部之间流动着吹扫气体(屏蔽气体)，由此防止附着物向壁部堆积、防止污染。另外，为了有效地进行容室31内的维护，石英衬垫39能够取出。
容室31的顶壁31a中，形成有圆孔31b，嵌入从顶壁向容室31内突出的淋浴头40。淋浴头40用于将从后述的气体供给机构60供给的成膜用气体向容室31内吐出，在其上部具有导入有机金属原料气体的第一导入通路41和导入作为氧化剂的氧气的第二导入通路42。淋浴头40的内部设置有上下2段的空间43、44。第一导入通路41连接上侧空间43，第一气体吐出通路45从该空间43延伸到淋浴头40的底面。第二导入通路42连接下侧空间44，第二气体吐出通路46从该空间44延伸到淋浴头40的底面。即，淋浴头40，使金属原料气体和氧化剂不混合，在空间43、44均匀扩散、成为分别独立地从吐出通路45和46吐出的后混合类型。
在容室31的底壁上，设置有向下方突出的排气室51。排气室51的侧面连接排气管52，该排气管52连接排气装置53。然后，通过使该排气装置53运行，能够将容室31内减压到规定的真空度。
在容室31的侧壁上，设置有用于与晶片输送室15之间进行晶片W的输入输出的输入输出口54和开闭该输入输出口54的闸阀G。
气体供给机构60具有：储藏作为铪原料的TDEAH的铪原料储槽61；储藏作为硅原料的TDMAS的硅原料储槽62；供给作为载气的N2气的N2气供给源67、68；和供给作为氧化剂的O2气的O2气供给源73。铪原料和硅原料也可以在辛烷等的有机溶剂中稀释使用。作为载气也可以使用N2。
铪原料储槽61中导入He气等的压送气体，其中液体状的TDEAH通过配管63导入到气化单元65。另一方面，硅原料储槽62也导入He等的压送气体，其中的液体状的TDMAS通过配管64导入到气化单元66。
在气化单元65中，被气化的TDEAH，由通过配管69从N2供给源67导入到气化单元65的N2气，在配管71中输送。另一方面，在气化单元66中，被气化的TDMAS，由通过配管70从N2供给源68导入到气化单元66的N2气，在配管72中输送。然后，配管72连接于配管71，气化的TDEAH与TDMAS在配管71内合流，导入淋浴头40的第一导入通路41。也可以代替N2气，使用Ar等其它的惰性气体。
在供给作为氧化剂的O2气的O2气源73中，连接有配管74，来自O2气源73的O2气在配管74中输送，被导入到淋浴头40的第二导入通路42。作为氧化剂，除O2气以外，可以使用臭氧、清洁空气、自由基氧、NO气、N2O气、NO2气等。
另外，输送气体的配管69、70、74中，设置2个夹持质量流量控制器77和质量流量控制器77的阀78。另外，从配管71、74，分支为分别连接于排气管线的预流(preflow)配管75、76。另外，在配管71、74的淋浴头40附近和预流配管75、76的分支点附近，设置有阀80。在输送液体的配管63、64中，还设置有液体质量流量控制器79。
在这样构成的成膜装置中，首先，将容室31内排气、使压力为80～800Pa左右，由加热器35将晶片W加热到450～700℃、优选500～650℃。
在该状态下，在气化单元65中使来自铪原料储槽61的TDEAH气化，在气化单元66中使来自硅原料储槽62的TDMAS气化，流到预流配管75中，来自O2供给源73的O2气流到预流配管76中，进行规定时间的预流动后，切换阀80，向第一导入通路41供给TDEAH和TDMAS、向第二导入通路42供给O2气，再分别地从第一气体吐出通路45和第二气体吐出通路46吐出，开始成膜。由此在加热的晶片W上，发生TDEAH与TDMAS的氧化反应，在晶片W上、形成硅酸铪膜。
此时的气体流量例示为TDEAH(液体)：0.015～0.5mL/min、TDMAS(液体)：0.015～0.6mL/min、各N2气：0～900mL/min、O2气：100～1000mL/min左右。另外，成膜时的容室31内的压力例示为80～800Pa。
这样，通过使用酰胺类有机铪化合物TDEAH和酰胺类有机硅化合物TDMAS，可以形成上述那样表面粗糙度极小的硅酸铪膜。
具体说明形成这样的硅酸铪膜时的工艺条件。
(1)成膜温度的影响
图4是表示，横轴为成膜时的温度，纵轴为以SiO2为基准的漏电电流值(ΔIg＝Ig/IgSiO2)用SiO2电容换算膜厚EOT规格化的规格化漏电电流值ΔIg*和硅酸铪膜的Si浓度时，这些关系的图。另外，图5是表示，横轴为成膜温度，纵轴为EOT值减去标准条件下的EOT(EOTstd)而得到的ΔEOT和硅酸铪膜的Si浓度时，这些关系的图。另外，这里的温度以外的工艺条件为，压力：280Pa、预流O2流量：2.5L/min、TDEAH/TDMAS/O2流量：56.3/56.3/500(mL/min)、后处理：由后述的SPA引起的氧化(266Pa、10秒)和氮化(6.7Pa、360秒)。
如图4所示，成膜温度越上升、硅酸铪膜中的Si浓度越上升，规格化漏电电流值ΔIg*下降。即，温度越上升、膜的质量变得越良好。另一方面，如图5所示，成膜温度为550℃以下时，EOT有下降的倾向，对目前所指的栅极绝缘膜的薄膜化来说优选。但是，因为如图4所示将成膜温度低温化时，规格化漏电电流值ΔIg*就上升，所以，成膜温度在漏电电流能够允许的范围内尽可能低温化，出自这样的方面、优选500～550℃。
为了兼顾薄膜化和低漏电电流，可以考虑作为第一段、例如在600℃以上形成富含Si的膜后，作为第二段、例如在550℃以下形成富含Hf的膜的2阶段成膜。
(2)成膜压力的影响
图6是表示横轴为EOT、纵轴为漏电电流值，使成膜时容室内压力变化时的这些关系的图，图7是表示横轴为成膜时的压力、纵轴为规格化漏电电流值ΔIg*和硅酸铪膜的Si浓度时，这些关系的图。另外，除这里的压力以外的工艺条件，除温度是590℃以外、其他与图4相同。
如这些图所示，表示成膜压力越上升、硅酸铪膜中的Si浓度越上升，压力越下降、EOT和规格化漏电电流值ΔIg*就越下降的倾向，在600Pa以下、EOT为1.45nm以下，在400Pa以下、EOT为1.4nm以下。另外，在600Pa以下、漏电电流也有变小的倾向。因此，成膜时的容室内的压力优选600Pa以下、更优选400Pa以下。压力下限没有特别地限定，但在现实中为100Pa左右。
(3)氧分压的影响
图8是表示横轴为氧分压、纵轴为ΔEOT和Si浓度时，这些关系的图。如该图所示，氧分压越下降、EOT越薄。特别是氧分压在40Pa以下、EOT的下降变得显著。但是，硅酸铪膜中的Si浓度几乎不随氧分压而变化，即使变化氧分压、规格化漏电电流值ΔIg*的值也几乎不变化。
(4)原料流量比的影响
图9是表示横轴为TDEAH/TDMAS流量比、纵轴为ΔEOT和Si浓度时，这些关系的图。如该图所示可知，越增加TDEAH，EOT越变薄。从这样的方面出发，TDEAH/TDMAS流量比优选1以上。另外，根据TDEAH/TDMAS流量比，膜中的Si浓度也在55～75％的范围内变化。
接着，说明实施工序3的等离子体氧化处理和工序4的等离子体氮化处理的等离子体处理装置13。图10是表示等离子体处理装置13的截面图。
该等离子体处理装置13，由微波等离子体进行氧化处理和氮化处理。该等离子体处理装置13具有气密构成的、接地的略为圆筒形状的容室101。在容室101的底壁101a的略为中央部形成有圆形的开口部110，在底壁101a内、设置有与该开口部110连通、向下方突出的排气室111。在容室101内，设置有用于水平地支撑被处理基板的晶片W的、由AIN等的陶瓷构成的基座102。该基座102由从排气室111的底部中央向上方延伸的圆筒状的由AIN等的陶瓷构成的支撑部件103支撑。在基座102的外缘部上，设置有用于导向晶片W的导向环104。另外，基座102中埋设有电阻加热型的加热器105，该加热器105连接于加热器电源106。另一方面，在基座102的上面附近设置有热电偶107，热电偶107的信号被输送到控制器108中。然后，控制器108根据热电偶107的信号、将指令输送给加热器电源106、控制加热器105的加热，将晶片W控制在规定的温度。此时，能够控制温度在例如从室温到800℃的范围内。另外，容室101的内部周围，设置有由石英构成的圆筒状的衬垫109。
基座102中，相对基座102的表面可突没地设置有用于支撑晶片W、使之升降的晶片支撑销(未图示)。
容室101的侧壁设置有为环状的气体导入部件115，该气体导入部件115连接于气体供给系统116。气体导入部件也可以配置为淋浴状。该气体供给系统116具有Ar供给源117、N2气供给源118、O2气供给源119，这些气体分别通过管线120导入气体导入部件115，从气体导入部件115导入容室101内。另外，气体管线120的各个中，分别设置有质量流量控制器121和其前后的开闭阀122。
上述排气室111的侧面连接有排气管123，在该排气管123中连接有包含高速真空泵的排气装置124。然后，由使该排气装置124运转、容室101内的气体向排气室111的空间111a内均匀排出，通过排气管123排气。由此，容室101内能够高速减压到规定的真空度、例如0.133Pa。
容室101的侧壁设置有用于与晶片输送室15之间进行晶片W的输入输出的输入输出口125、和开闭该输入输出口125的闸阀G。
容室101的上部为开口部，沿着该开口部的外缘部设置有环状的支撑部127，在该支撑部127上，通过密封部件129气密地设置有介电体、例如由石英和Al2O3等的陶瓷构成、透过微波的微波透过板128。因此，容室101内保持为密封状态。
在微波透过板128的上方，以与基座102相对的方式设置有圆板状的平面天线部件131。该平面天线部件131安装在容室101的侧壁上端。平面天线部件131构成为由例如表面镀金的铜板或铝板制成、多数的微波发射孔132以规定的图案贯通。该微波发射孔132，例如由长沟状的槽构成、相邻槽之间配置成“T”字状，这些多数的槽配置成同心圆状。另外，微波发射孔132也可以为圆形状的贯通孔等的其它形状。在该平面天线部件131的上面，设置有具有大于真空的介电常数的慢波材料133。在容室101的上面，以覆盖这些平面天线部件131和慢波材料133的方式，设置有例如由铝和不锈钢等的金属材料制成的屏蔽盖体134。容室101的上面和屏蔽盖体134之间由密封部件135密封。在屏蔽盖体134中形成有未图示的冷却水流路，通过在那里流通冷却水，使平面天线131、微波透过板128、慢波材料133、屏蔽盖体134冷却。另外，屏蔽盖体134接地。
在屏蔽盖体134的上壁中央形成有开口部136，该开口部连接于导波管137。在该导波管137的端部，通过匹配电路138连接于微波发生装置139。由此，在微波发生装置139中发生的例如频率为2.45GHz的微波，通过导波管137向上述平面天线部件131输送。另外，作为微波的频率，也可以使用8.35GHz、1.98GHz等。
导波管137具有从上述屏蔽盖体134的开口部136、向上方延伸的截面为圆形的同轴导波管137a、和连接在该同轴导波管137a的上端部、延伸在水平方向的截面为矩形状的矩形导波管137b。矩形导波管137b的与同轴导波管137a的连接部侧的端部为波形变换器140。同轴导波管137a的中心，延伸有内导体141。该内导体141的下端部被固定连接在平面天线部件131的中心。
在这样构成的等离子体处理装置13中，打开闸阀G、从输入输出口125将形成有硅酸铪膜的晶片W输入到容室101内、载置在基座102上。
首先，对在晶片W上形成的硅酸铪膜实施等离子体氧化处理。在该等离子体氧化处理中，以规定的流量，通过气体导入部件115从气体供给系统116的Ar气供给源117和O2气供给源119中，将Ar气和O2气导入到容室101内，维持规定的压力。作为此时的条件，例如将流量定为Ar气：2000mL/min、O2气：200mL/min，容室内压力为6.7～267Pa、例如为267Pa。
接着，将来自微波发生装置139的微波、经过匹配电路138导入到导波管137中。微波依次地通过矩形导波管137b、波形变换器140和同轴导波管137a，供给平面天线部件131，从平面天线部件131、经过微波透过板128、放射到容室101内的晶片W的上方空间。微波在矩形导波管137b内由TE波形输送，该TE波形的微波在波形变换器140中变换为TEM波形，经过同轴导波管137a内向平面天线部件131输送。
由从平面天线部件131的透过孔132、经过微波透过板128、发射到容室101的微波，在容室101内、使Ar气和O2气等离子体化，由该等离子体，氧化处理硅酸铪膜。该微波等离子体是大约1012/cm3以上的等离子体密度且大约1.5eV以下的低电子温度的等离子体，可以在低温短时间内进行氧化处理，而且具有对底膜、离子等的等离子体损坏小的优点。由该处理，埋没硅酸铪膜的氧缺陷、除去残留的C等不纯物，并在晶片和硅酸铪膜的界面上形成薄的氧化膜、顺利地制成这些界面。
接着，对实施等离子体氧化处理后的硅酸铪膜，实施等离子体氮化处理。在该等离子体氮化处理中，以规定的流量、通过气体导入部件115从气体供给系统116的Ar气供给源117和N2气供给源118，将Ar气和N2气导入容室101内，维持规定的压力。作为此时的条件，例如将流量定为、Ar气：1000mL/min、N2气：40mL/min，容室内压力为6.7～127Pa、例如为6.7Pa。
接着，与上述等离子体氧化处理时同样操作，将微波发射到容室101内、使Ar气和N2气等离子体化，由该等离子体氮化处理硅酸铪膜。此时，形成的等离子体是高密度且低电子温度的等离子体，可以在低温短时间内进行氮化处理，而且对底膜，等离子体损坏小。由该处理，防止硅酸铪相分离为HfO2和SiO2，并由氮化使介电常数进一步上升。
接着，说明确认本实施方式的效果的实验结果。
这里，根据上述顺序，进行工序1的硅基板表面的稀氟酸洗净后，使用图2～4所示的装置，在各种条件下进行工序2的硅酸铪膜的成膜、工序3的等离子体氧化处理以及工序4的等离子体氮化处理，形成栅极绝缘膜。
对这些绝缘膜测定表面粗糙度，求出EOT和漏电电流。用于比较，在硅酸铪上不通过底膜、直接使用HTB和TEOS，形成硅酸铪膜后，同样地进行等离子体氧化处理和等离子体氮化处理，对形成的栅极绝缘膜(与非专利文献1同样的条件和不同的条件)也同样地求出EOT和漏电电流。在图11中表示其结果。另外，漏电电流的值是由SiO2的结漏电流进行标准化的值。另外，图11中，IL表示基板与硅酸铪膜之间的底膜(中间层)。
满足本实施方式的物体，表面粗糙度以中心表面粗糙度计为0.20～0.25nm的极其小的值，如图11所示，SiO2电容换算膜厚(EOT)即使是1.4nm以下、漏电电流值也是允许水平，与比较的绝缘膜相比，确认膜厚薄、漏电电流低。
[第二实施方式]
图12是用于说明本发明的第二实施方式的栅极绝缘膜的形成方法的工序图。
本实施方式中，首先如图12(a)所示，与第一实施方式同样地，通过将硅晶片201浸渍在例如稀氟酸(DHF)中，洗净硅晶片201的表面，成为表面实质上无氧的清洁状态(工序11)。
接着，如图12(b)所示，在硅晶片201的洗净面上，形成由氧化硅(SiO2)膜或氧氮化硅(SiON)膜构成的底膜202成膜(工序12)。不管此时的成膜方法，从能够在低温且短时间下成膜，而且对基底没有损坏的角度来看，优选紫外线激发自由基氧化处理或氧氮化处理。也可以是由远程等离子体引起的氧化处理或氧氮化处理。另外，也可以是组合紫外线激发自由基氧化处理和远程等离子体氮化处理。还可以采用由使用辐射状的槽缝天线等的槽缝天线的高密度、低电子温度的等离子体引起的氧化处理或氧氮化处理。或者能够使用感应耦合等离子体(ICP)、表面反射波等离子体、磁控管等离子体。此时的底膜膜厚优选0.4nm以上。从表面粗糙度的方面出发，膜厚不存在上限，但从电容和超微细化的方面出发，0.8nm左右为事实上的上限。另外，即使只由氮化处理形成底膜，也比没有底膜时，能够使EOT下降。
作为紫外线激发自由基氧化处理(UVO)的条件，例示气体：O2、流量：50～4000mL/min、压力：1.33～665Pa、温度：300～750℃、时间：15～600秒，优选范围是，流量：200～2000mL/min、压力：1.33～133Pa、温度：450～700℃、时间：30～90秒。
作为紫外线激发自由基氧氮化处理(UVNO)的条件，例示气体：NO、流量：10～1000mL/min、压力：0.13～665Pa、温度：300～750℃、时间：15～600秒，优选范围是，流量：50～100mL/min、压力：0.13～133Pa、温度：450～750℃、时间：30～90秒。
作为远程等离子体引起的氮化处理(RFN)的条件，例示气体：Ar+N2、Ar+N2的合计流量：500～2500mL/min、Ar/N2流量比：2～200、压力：0.13～1333Pa、温度：300～750℃、时间：10～180秒。优选范围为，流量：1400～2000mL/min、压力：0.13～133Pa、温度：450～700℃、时间：10～90秒。
作为远程等离子体引起的氧化处理(RFO)的条件，例示气体：Ar+O2、Ar+O2的合计流量：500～2500mL/min、Ar/O2流量比：2～200、压力：0.13～1333Pa、温度：300～750℃、时间：10～180秒。
作为远程等离子体引起的氧氮化处理(RFNO)的条件，例示气体：Ar+NO、Ar+NO的合计流量：500～2500mL/min、Ar/NO流量比：2～200、压力：0.13～1333Pa、温度：300～750℃、时间：10～180秒。
在实际形成底膜时，可以这些单独地或适当组合进行。作为代表性的处理和条件，在低温(LT)下，可以列举LTUVO处理(气体：O2、流量：450mL/min、压力：13.3Pa、温度：450℃、时间：60秒)、LTUVNO处理(气体：NO、流量：100mL/min、压力：4Pa、温度：450℃、时间：60秒)、LTRFN处理(气体：Ar+N2、流量：Ar/N＝1300/200mL/min、压力：26.6Pa、温度：450℃、时间：30秒)，组合这些的LTUVO2+LTRFN(LTUVO阶段：60秒、RFN阶段：30秒)、LTUVNO+LTRFN(LTUVNO阶段：60秒、LTRFN阶段：30秒)、LTRFN+LTUVO(RFN阶段：30秒、LTUVO阶段：60秒)。
另外，在高温(HT)下，可以列举HTUVO处理(气体：O2、流量：200mL/min、压力：2.7Pa、温度：700℃、时间：60秒)、HTUVNO处理(气体：NO、流量：50mL/min、压力：1.1Pa、温度：700℃、时间：30秒)、HTRFN处理(气体：Ar+N2、流量：Ar/N2＝1930/20mL/min、压力：26.7Pa、温度：700℃、时间：30秒)，组合这些的HTUVO+HTRFN(HTUVO2阶段：60秒、HTRFN阶段：30秒)、HTUVNO+HTRFN(LTUVNO阶段：30秒、RFN阶段：30秒)、LTRFN+LTUVO(RFN阶段：30秒、LTUVO阶段：60秒)。
继续形成底膜，如图12(c)所示，由使用有机金属的CVD(MO-CVD)、形成硅酸铪(HfSiOx)膜203(工序13)。此时，作为铪原料，使用烷氧类有机铪化合物、例如与非专利文献1同样的HTB(叔丁氧基铪)，作为硅原料，也使用烷氧类有机硅化合物，例如与非专利文献1同样的TEOS(四乙氧基硅烷)。
HTB、TEOS的分子结构，分别如以下(3)式和(4)式，位于分子中心的Hf和Si结合4个O，HTB中各O上结合叔丁基、TEOS中各O上结合乙基。因为这些分子中含有O，所以，即使不使用氧化剂、也可以形成硅酸铪膜，但优选使用氧化剂。
[化学式2]
从更减薄硅酸铪膜的SiO2电容换算膜厚(EOT)的方面出发，硅酸铪膜优选富含Hf。图13表示该情况。该图是以Si浓度和EOT的关系整理后述图16的黑圆(Si浓度70％)和黑四角(Si浓度50％)的图。另外，硅酸铪膜的膜厚为3nm。从该图可知，使用HTB、TEOS时，富含Hf时EOT下降。然后，因为Si浓度(Si/(Hf+Si))是70％时的EOT是1.45nm，所以Si浓度(Si/(Hf+Si))优选是70％以下。但是，因为Si浓度一过低、变得难以得到硅酸铪，所以，Si浓度事实上的下限是10％。
此后，如图12(d)所示，在如上述形成的硅酸铪膜203上，实施等离子体氧化处理(工序14)。该等离子体氧化处理与第一实施方式的工序3同样地埋没硅酸铪膜2的氧缺陷、除去残留的C等不纯物的同时，在Si基板界面上成长氧化膜，形成与底膜202为一体的氧化膜204，具有使界面形貌变得良好的作用。该等离子体氧化处理，从不损坏硅酸铪膜203的方面出发，优选使用电子温度低且高密度的等离子体。本实施方式中，从预先形成底膜202出发，该工序不是必须的。
接着，如图12(e)所示，在实施过等离子体氧化处理的硅酸铪膜203上实施等离子体氮化处理(工序15)。该等离子体氮化处理与第一实施方式的工序4同样，防止硅酸铪相分离为HfO2和SiO2、并具有由氮化使介电常数上升的作用。该等离子体氮化处理，从不损坏硅酸铪膜203的方面出发，也优选使用电子温度低且高密度的等离子体。
在本实施方式中，由这样的一系列工序，形成SiO2电容换算膜厚(EOT)1.45nm以下的栅极绝缘膜4。
这样，在本实施方式中，在工序13的硅酸铪膜203的成膜前，在工序12中形成由氧化硅或氧氮化硅构成的底膜202。根据非专利文献1的犬宫等的实验，发现即使预先形成这样的底膜、也不能改善漏电电流特性，但如果这样的栅极绝缘膜的膜厚以SiO2电容换算膜厚(EOT)计为1.4nm以下的薄的区域，通过设置底膜，即使使用与犬宫等相同的烷氧类原料，也可以使硅酸铪膜的表面粗糙度变小。
以图14说明该情况。图14是横轴为底膜202的膜厚、纵轴为硅酸铪膜的中心线表面粗糙度Ra时、表示这些关系的图，该图是作为形成硅酸铪膜时的材料，使用烷氧类材料(HTB+TEOS)时、和在第一实施方式中使用的酰胺类材料(TDEAH+TDMAS)时表示的曲线图。由该图可知，使用HTB+TEOS时、没有底膜202时，相对于表面粗糙度以Ra计大于0.3nm，随着底膜202的厚度增加、表面粗糙度下降，底膜202的膜厚在0.4nm以上、Ra下降到0.2nm。对此，可知在第一实施方式使用的TDEAH+TDMAS中，在稀氟酸处理后的硅基板上直接成膜时，表面粗糙度小，但由设置底膜、表面粗糙度反而增加。
接着，作为形成硅酸铪膜时的材料，使用烷氧类材料(HTB+TEOS)时，说明不设置底膜时与设置底膜时测定漏电电流的结果。图15是以1％稀氟酸洗净硅酸铪的表面后，不设置底膜，以2nm、3nm、4nm的厚度形成硅酸铪膜，由图10的装置实施等离子体氧化处理和等离子体氮化处理时、SiO2电容换算膜厚(EOT)和漏电电流的关系的图。另外，图16是表示以1％稀氟酸洗净硅酸铪的表面后，由紫外线激发的自由基氧化处理+远程等离子体氮化处理，形成0.6nm的底膜，此后，以3nm、4nm的厚度形成硅酸铪膜，进行同样的后处理时和不进行后处理时，SiO2电容换算膜厚(EOT)与漏电电流的关系图。
如图15所示，不设置底膜时，硅酸铪膜的膜厚在3nm以下，因为膜的质量差，所以EOT不下降、漏电电流也大。膜厚是4nm时、EOT有所下降，是1.5nm左右、不充分。相对于此，如图16所示，在设置底膜时，即使硅酸铪膜的膜厚是3nm，EOT也可以薄到1.45nm以下，以相同的EOT看时，可以减小漏电电流。
这样，在本实施方式中，通过以0.2～0.8nm、优选0.4～0.8nm的厚度形成底膜，即使栅极绝缘膜的膜厚以EOT计为1.45nm以下，也可以使栅极绝缘膜的表面粗糙度以中心线粗糙度Ra计为0.2nm左右，即使栅极绝缘膜为薄膜化、也可以减小漏电电流。
本实施方式中，栅极绝缘膜的膜厚以EOT计优选是1.4nm以下、更优选1.2nm以下、更加优选1.0nm以下。由上述底膜的存在，栅极绝缘膜即使如此薄、也可以形成表面粗糙度小的膜，可以使漏电电流为允许范围。
对用于实现本实施方式的方法的装置，可以使用与第一实施方式同样的图2的系统。工序12的底膜202的成膜，代替成膜装置11，12、等离子体处理装置13，14的任一个可以设置例如进行紫外线激发自由基氧化处理的装置或远程等离子体处理装置，可以在此进行底膜202的成膜。在并用紫外线激发自由基氧化处理的氧化与远程等离子体处理装置的氮化时，代替成膜装置11，12、等离子体处理装置13，14的任2个，可以载置这些中的2个。当然，使用等离子体处理装置13，14的任一个，也可以形成底膜202。
另外，在工序13的硅酸铪膜203的成膜中，在图3所示装置结构中，如果在铪原料储槽61中储藏HTB、在硅原料储槽62中储藏TEOS，而能够成膜。作为此时的成膜条件，例示晶片温度：500℃、容室内压力：40～400Pa、HTB流量：0.2～1mL/min、TEOS流量：0.1～5mL/min、各N2气：100～2000mL/min、O2气：100～500mL/min。HTB也可以作为辛烷溶液的状态使用。
对工序14、15的等离子体氧化处理和等离子体氮化处理，使用等离子体处理装置13、14的任一个、以与第一实施方式同样的条件和次序进行。
接着，根据底膜形成处理和成膜后的后处理种类类别，说明求得EOT与漏电电流的结果。图17是表示在横轴为EOT、纵轴为漏电电流，各处理类别的绘图结果的图。形成底膜时，通过使用紫外线激发自由基氧化处理(UVO)、或紫外线激发自由基氧化处理(UVO)+远程等离子体氮化处理(RFN)，可以使漏电电流不太上升而减薄EOT。
接着，作为底膜形成处理，使用紫外线激发自由基氧化处理(UVO)+远程等离子体氮化处理(RFN)，成膜后的后处理，在变化硅酸铪膜的膜厚(3nm、4nm)和Si浓度(50％、70％)时，对求得EOT的结果进行说明。图18是表示在这些中的EOT值的曲线图。作为后处理，使用由使用自由基槽缝天线(RLSA)的微波等离子体处理引起的氧化处理和氮化处理(SPA-O/N)和使用紫外线激发自由基氧化处理(UVO)、不进行后处理时，进行实验。如该图所示，作为膜后的后处理，使用SPA-O/N、硅酸铪膜的膜厚是3nm、Si浓度是50％时，EOT最小为1.18nm。
接着，说明在变化底膜形成处理、成膜后的后处理、硅酸铪膜的膜厚时，求得EOT的结果。图19是表示在这些中的EOT值的曲线图。在底膜形成处理中，使用远程等离子体氮化处理(RFN)、紫外线激发自由基氧化处理(UVO)、UVO+RFN，不进行底膜形成处理时，进行实验。成膜后的后处理，使用SPA-O/N和SPA-N。硅酸铪膜的膜厚为2nm、3nm，Si浓度为50％。从该图确认，没有底膜时、EOT不下降，但由适当形成底膜、EOT下降。特别可知，作为底膜形成处理，进行UVO和UVO+RFN时，可以将EOT值下降到最低。
接着，说明确认本实施方式的效果的实验结果。
这里，根据上述次序，进行工序11的硅基板表面的稀氟酸洗净后，使用图2～4所示的装置，进行工序12的底膜的成膜、工序13的硅酸铪膜的成膜、工序14的等离子体氧化处理以及工序15的等离子体氮化处理，形成栅极绝缘膜。
对这些栅极绝缘膜，测定表面粗糙度，并求得EOT和漏电电流。为了比较，对在硅酸铪上直接使用HTB和TEOS、形成硅酸铪膜成膜后，同样地进行等离子体氧化处理和等离子体氮化处理形成的栅极绝缘膜(与非专利文献1同样的条件和不同的条件)，也同样地求得EOT和漏电电流。图20表示其结果。另外，漏电电流的值是由SiO2的结漏电流进行标准化的值。另外，IL表示基板与硅酸铪膜之间的底膜(中间层)。
按照本实施方式，设置底膜后，使用HTB+TEOS、形成硅酸铪膜，有使表面粗糙度变小的倾向，特别是底膜厚度为0.45nm以上，中心表面粗糙度为0.20nm左右的极小的值(参照图14)，如图20所示，即使SiO2电容换算膜厚在1.4nm以下、漏电电流值也是允许的水平，确认与比较的绝缘膜相比、膜厚薄时，漏电电流低。
另外，本发明不限定于上述实施方式、能够有各种变形。例如，在上述第一实施方式中，作为铪原料使用TDEAH，但也可以使用其它的酰胺类有机铪化合物，例如四乙基甲基氨基铪、四二甲基氨基铪、四异丙基氨基铪等其它的酰胺类有机铪化合物。另外，作为硅原料、使用酰胺类有机硅化合物TDMAS，但不限定于此，也可以是TEOS和硅烷、二硅烷等的其它硅化合物。
另外，在上述第二实施方式中，作为铪原料使用HTB，但也可以使用其它的烷氧类有机铪化合物，例如四正丁氧基铪、四异丙氧基铪等其它的烷氧类有机铪化合物。另外，作为硅原料、使用烷氧类有机硅化合物TEOS，但不限定于此，也可以是TDMAS和硅烷、二硅烷等的其它硅化合物。
另外，在任意的实施方式中，成膜前进行的洗净处理不限定于稀氟酸洗净，可以使用FNH4+HF等的其他氟酸类洗净剂，也可以使用不含氟酸的洗净剂。另外，不限定于这样的湿洗净，也可以是使用等离子体的干洗净。由等离子体的洗净优选使用ICP等离子体、由槽缝天线放射微波形成的等离子体、由微波产生的远程等离子体等的等离子体密度高、不损坏底层的等离子体。
另外，在上述任意的实施方式中，显示了由槽缝天线放射微波形成的等离子体进行等离子体氧化处理和等离子体氮化处理的例子，但也可以使用感应耦合等离子体(ICP)、由微波产生的远程等离子体、表面反射波等离子体、磁控管等离子体等的其它高密度等离子体进行，另外，也可以不使用等离子体，例如进行由臭氧引起的氧化处理、氨引起的氮化处理。
另外，不脱离本发明的范围，适当组合上述实施方式的构成要素后，或者去除部分上述实施方式的构成要素，也在本发明的范围内。

Claims (35)

1.一种栅极绝缘膜的形成方法，在硅基板上形成SiO2电容换算膜厚在1.45nm以下的栅极绝缘膜，其特征在于，包括：
洗净硅基板表面，使其成为实质上不存在氧的清洁面的工序；
通过使用酰胺类有机铪化合物和含硅原料的CVD工艺，在所述硅基板的清洁面上形成硅酸铪膜的工序；
在所述硅酸铪膜上实施氧化处理的工序；和
在实施所述氧化处理后的硅酸铪膜上实施氮化处理的工序。
2.如权利要求1所述的栅极绝缘膜的形成方法，其特征在于：
所述含硅原料是酰胺类有机硅化合物。
3.如权利要求2所述的栅极绝缘膜的形成方法，其特征在于：
所述酰胺类有机铪化合物是四二乙基氨基铪，所述酰胺类有机硅化合物是四二甲基氨基硅烷。
4.如权利要求1～3中任一项所述的栅极绝缘膜的形成方法，其特征在于：利用等离子体进行所述氧化处理和所述氮化处理。
5.如权利要求4所述的栅极绝缘膜的形成方法，其特征在于：
所述氧化处理和所述氮化处理在1个等离子体处理装置中连续进行。
6.如权利要求4或5所述的栅极绝缘膜的形成方法，其特征在于：
使用由槽缝天线放射微波形成的等离子体进行所述氧化处理和所述氮化处理。
7.一种栅极绝缘膜的形成方法，在硅基板上形成SiO2电容换算膜厚在1.45nm以下的栅极绝缘膜，其特征在于，包括：
洗净硅基板表面，使其成为实质上不存在氧的清洁面的工序；
在所述硅基板的清洁面上形成由硅氧化物或硅氧氮化物构成的底膜的工序；
通过使用烷氧类有机铪化合物和含硅原料的CVD工艺，在所述底膜上形成硅酸铪膜的工序；和
在所述硅酸铪膜上实施氮化处理的工序。
8.如权利要求7所述的栅极绝缘膜的形成方法，其特征在于：
所述含硅原料是烷氧类有机硅化合物。
9.如权利要求8所述的栅极绝缘膜的形成方法，其特征在于：
所述烷氧类有机铪化合物是四叔丁氧基铪，所述烷氧类有机硅化合物是四乙氧基硅烷。
10.如权利要求7～9中任一项所述的栅极绝缘膜的形成方法，其特征在于：所述底膜的膜厚在0.4nm以上。
11.如权利要求7～10中任一项所述的栅极绝缘膜的形成方法，其特征在于：利用等离子体进行所述氮化处理。
12.如权利要求11所述的栅极绝缘膜的形成方法，其特征在于：
使用由槽缝天线放射微波形成的等离子体进行所述氮化处理。
13.如权利要求7～12中任一项所述的栅极绝缘膜的形成方法，其特征在于：在所述氮化处理之前，在硅酸铪膜上实施氧化处理。
14.如权利要求13所述的栅极绝缘膜的形成方法，其特征在于：
利用等离子体进行所述氧化处理。
15.如权利要求14所述的栅极绝缘膜的形成方法，其特征在于：
使用由槽缝天线放射微波形成的等离子体进行所述氧化处理。
16.如权利要求14或15所述的栅极绝缘膜的形成方法，其特征在于：利用等离子体进行所述氮化处理，所述氧化处理和所述氮化处理在1个等离子体处理装置中连续进行。
17.如权利要求7～16中任一项所述的栅极绝缘膜的形成方法，其特征在于；通过紫外线激发自由基的处理、远程等离子体的处理的任一种或两种，进行形成所述底膜的处理。
18.如权利要求17所述的栅极绝缘膜的形成方法，其特征在于：
通过紫外线激发自由基的氧化处理、或紫外线激发自由基的氧化处理和远程等离子体的氮化处理，进行形成所述底膜的处理。
19.一种栅极绝缘膜的形成方法，在硅基板上形成SiO2电容换算膜厚在1.45nm以下的栅极绝缘膜，其特征在于，包括：
洗净硅基板表面，使其成为实质上不存在氧的清洁面的工序；
通过使用四二乙基氨基铪和四二甲基氨基硅烷的CVD工艺，在所述硅基板的清洁面上形成硅酸铪膜的工序；
使用由槽缝天线放射微波形成的等离子体，在所述硅酸铪膜上实施氧化处理的工序；和
使用由槽缝天线放射微波形成的等离子体，在实施所述氧化处理后的硅酸铪膜上实施氮化处理的工序。
20.如权利要求19所述的栅极绝缘膜的形成方法，其特征在于：
所述形成硅酸铪膜的工序，在成膜温度为500～650℃的范围内进行。
21.如权利要求19所述的栅极绝缘膜的形成方法，其特征在于：
所述形成硅酸铪膜的工序，在成膜温度为500～550℃的范围内进行。
22.如权利要求19所述的栅极绝缘膜的形成方法，其特征在于：
所述形成硅酸铪膜的工序，包括：在相对高的温度下形成Si浓度相对高的膜的第一工序；和在相对低的温度下形成Si浓度相对低的膜的第二工序。
23.如权利要求19～22中任一项所述的栅极绝缘膜的形成方法，其特征在于：所述形成硅酸铪膜的工序，将成膜压力设定在600Pa以下进行。
24.如权利要求19～23中任一项所述的栅极绝缘膜的形成方法，其特征在于：所述形成硅酸铪膜的工序，将氧分压设定在40Pa以下进行。
25.如权利要求19～24中任一项所述的栅极绝缘膜的形成方法，其特征在于：所述形成硅酸铪膜的工序，将四二乙基氨基铪与四二甲基氨基硅烷的流量比设定在1以上进行。
26.一种栅极绝缘膜的形成方法，在硅基板上形成SiO2电容换算膜厚在1.45nm以下的栅极绝缘膜，其特征在于，包括：
洗净硅基板表面，使其成为实质上不存在氧的清洁面的工序；
在所述硅基板的清洁面上形成由硅氧化物或硅氧氮化物构成的底膜的工序；
通过使用四叔丁氧基铪和四乙氧基硅烷的CVD工艺，在所述底膜上形成硅酸铪膜的工序；
使用由槽缝天线放射微波形成的等离子体，在所述硅酸铪膜上实施氧化处理的工序；和
使用由槽缝天线放射微波形成的等离子体，在实施所述氧化处理后的硅酸铪膜上实施氮化处理的工序。
27.如权利要求26所述的栅极绝缘膜的形成方法，其特征在于：
通过紫外线激发自由基的处理、远程等离子体的处理的任一种或两种，进行形成所述底膜的处理。
28.如权利要求27所述的栅极绝缘膜的形成方法，其特征在于：
通过紫外线激发自由基的氧化处理、或紫外线激发自由基的氧化处理和远程等离子体的氮化处理，进行形成所述底膜的处理。
29.如权利要求1～28中任一项所述的栅极绝缘膜的形成方法，其特征在于：通过氟酸类洗净剂进行所述洗净硅基板表面的工序。
30.如权利要求1～29中任一项所述的栅极绝缘膜的形成方法，其特征在于：栅极绝缘膜的SiO2电容换算膜厚在1.4nm以下。
31.如权利要求1～29中任一项所述的栅极绝缘膜的形成方法，其特征在于：栅极绝缘膜的SiO2电容换算膜厚在1.2nm以下。
32.一种计算机可读取的存储介质，存储有在计算机上执行控制程序的软件，其特征在于：
所述控制程序，执行时，在处理系统中实施：通过使用酰胺类有机铪化合物和含硅原料的CVD工艺，在洗净为表面成为实质上不存在氧的清洁面的硅基板的清洁面上，形成硅酸铪膜成膜的工序；在所述硅酸铪膜上实施氧化处理的工序；在所述实施氧化处理后的硅酸铪膜上实施氮化处理的工序，并通过对处理系统进行控制，在硅基板上形成SiO2电容换算膜厚在1.45nm以下的栅极绝缘膜。
33.一种包含软件的计算机程序，其特征在于：
其在计算机上运行、执行时，在处理系统上实施：通过使用酰胺类有机铪化合物和含硅原料的CVD工艺，在洗净为表面成为实质上不存在氧的清洁面的硅基板的清洁面上，形成硅酸铪膜的工序；在所述硅酸铪膜上实施氧化处理的工序；和在所述实施氧化处理后的硅酸铪膜上实施氮化处理的工序，并通过对处理系统进行控制，在硅基板上形成SiO2电容换算膜厚在1.45nm以下的栅极绝缘膜。
34.一种计算机可读取的存储介质，存储有在计算机上执行控制程序的软件，其特征在于：
所述控制程序，执行时，在处理系统上实施：在洗净为表面成为实质上不存在氧的清洁面的硅基板的清洁面上，形成由硅氧化物或硅氧氮化物构成的底膜的工序；通过使用烷氧类有机铪化合物和含硅原料的CVD工艺，在所述底膜上形成硅酸铪膜的工序；在所述硅酸铪膜上实施氮化处理的工序，并通过对处理系统进行控制，在硅基板上形成SiO2电容换算膜厚在1.45nm以下的栅极绝缘膜。
35.一种包含软件的计算机程序，其特征在于：
其在计算机上运行、执行时，在处理系统上实施：在洗净为表面成为实质上不存在氧的清洁面的硅基板的清洁面上，形成由硅氧化物或硅氧氮化物构成的底膜的工序；通过使用烷氧类有机铪化合物和含硅原料的CVD工艺，在所述底膜上形成硅酸铪膜的工序；在所述硅酸铪膜上实施氮化处理的工序，并通过对处理系统进行控制，在硅基板上形成SiO2电容换算膜厚在1.45nm以下的栅极绝缘膜。
CNB2005800005837A 2004-04-09 2005-04-11 栅极绝缘膜的形成方法 Expired - Fee Related CN100524822C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2004115961 2004-04-09
JP115961/2004 2004-04-09

Publications (2)

Publication Number Publication Date
CN1820373A true CN1820373A (zh) 2006-08-16
CN100524822C CN100524822C (zh) 2009-08-05

Family

ID=35125368

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2005800005837A Expired - Fee Related CN100524822C (zh) 2004-04-09 2005-04-11 栅极绝缘膜的形成方法

Country Status (5)

Country Link
US (1) US20080233764A1 (zh)
EP (1) EP1742273A4 (zh)
KR (1) KR100906509B1 (zh)
CN (1) CN100524822C (zh)
WO (1) WO2005098961A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103065954A (zh) * 2013-01-16 2013-04-24 苏州大学 一种HfO2薄膜/HfSiNO界面层/Si衬底栅介质的制备方法

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4823635B2 (ja) * 2005-10-12 2011-11-24 東京エレクトロン株式会社 成膜方法およびコンピュータ可読記録媒体
US7655994B2 (en) * 2005-10-26 2010-02-02 International Business Machines Corporation Low threshold voltage semiconductor device with dual threshold voltage control means
US8343839B2 (en) 2010-05-27 2013-01-01 International Business Machines Corporation Scaled equivalent oxide thickness for field effect transistor devices
US20120037191A1 (en) * 2010-08-16 2012-02-16 Macronix International Co., Ltd. Cleaning sequence for oxide quality monitoring short-loop semiconductor wafer
JP5617708B2 (ja) * 2011-03-16 2014-11-05 東京エレクトロン株式会社 蓋体開閉装置
TWI549163B (zh) * 2011-09-20 2016-09-11 應用材料股份有限公司 減少摻質擴散之表面穩定化製程
EP2769003A1 (en) * 2011-10-21 2014-08-27 University College Cork, National University Of Ireland A single crystal high dielectric constant material
KR101907972B1 (ko) * 2011-10-31 2018-10-17 주식회사 원익아이피에스 기판처리장치 및 방법
US9153658B2 (en) * 2011-11-17 2015-10-06 Tohoku University Semiconductor device and method of manufacturing the same
JP5798669B2 (ja) * 2013-12-03 2015-10-21 株式会社神戸製鋼所 酸化物半導体薄膜の評価方法、及び酸化物半導体薄膜の品質管理方法、並びに上記評価方法に用いられる評価装置
US9508545B2 (en) * 2015-02-09 2016-11-29 Applied Materials, Inc. Selectively lateral growth of silicon oxide thin film
CN105679661A (zh) * 2016-01-07 2016-06-15 厦门大学 一种减小氧化铪栅介质漏电流的方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001332547A (ja) * 2000-03-17 2001-11-30 Toshiba Corp 半導体装置及び半導体装置の製造方法
CN100585814C (zh) * 2001-01-25 2010-01-27 东京毅力科创株式会社 等离子体处理方法
JP4048048B2 (ja) * 2001-12-18 2008-02-13 東京エレクトロン株式会社 基板処理方法
JP3778432B2 (ja) * 2002-01-23 2006-05-24 東京エレクトロン株式会社 基板処理方法および装置、半導体装置の製造装置
US7622402B2 (en) * 2002-03-29 2009-11-24 Tokyo Electron Limited Method for forming underlying insulation film
US6858547B2 (en) * 2002-06-14 2005-02-22 Applied Materials, Inc. System and method for forming a gate dielectric
US20030231506A1 (en) * 2002-06-17 2003-12-18 Hui-Ling Chen Exhaust pipe with flickering light
JP3974547B2 (ja) * 2003-03-31 2007-09-12 株式会社東芝 半導体装置および半導体装置の製造方法
JP2005150637A (ja) * 2003-11-19 2005-06-09 Canon Inc 処理方法及び装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103065954A (zh) * 2013-01-16 2013-04-24 苏州大学 一种HfO2薄膜/HfSiNO界面层/Si衬底栅介质的制备方法
CN103065954B (zh) * 2013-01-16 2016-03-30 苏州大学 一种HfO2薄膜/HfSiNO界面层/Si衬底栅介质的制备方法

Also Published As

Publication number Publication date
CN100524822C (zh) 2009-08-05
KR20060131970A (ko) 2006-12-20
US20080233764A1 (en) 2008-09-25
EP1742273A4 (en) 2008-07-09
EP1742273A1 (en) 2007-01-10
KR100906509B1 (ko) 2009-07-07
WO2005098961A1 (ja) 2005-10-20

Similar Documents

Publication Publication Date Title
CN1820373A (zh) 栅极绝缘膜的形成方法、存储介质、计算机程序
CN100347832C (zh) 电子器件材料的制造方法
CN100352016C (zh) 半导体器件及其制造方法
CN1291461C (zh) 电介质膜、半导体器件及它们的制造方法
CN1206736C (zh) 半导体装置、互补型半导体装置
CN1976003A (zh) 半导体装置的制造方法及基板处理系统
CN1638061A (zh) 形成介电薄膜的方法
CN1174477C (zh) 在氧化生长侧壁衬层之前淀积沟槽填充氧化物的改进的沟槽隔离工艺
US7655574B2 (en) Method of modifying insulating film
CN108573866B (zh) 氧化膜去除方法和装置以及接触部形成方法和系统
TWI535881B (zh) 形成矽氧碳氮化物薄膜之方法
CN1666324A (zh) 在基板上形成绝缘膜的方法、半导体装置的制造方法和基板处理装置
CN1860596A (zh) 电子器件材料的制造方法
CN1806315A (zh) Ti膜及TiN膜的成膜方法、接触结构、计算机能够读取的存储介质以及计算机程序
US20080014759A1 (en) Method for fabricating a gate dielectric layer utilized in a gate structure
US20090104764A1 (en) Methods and Systems for Forming at Least One Dielectric Layer
CN1555580A (zh) 半导体器件及其制造方法
CN1795547A (zh) P－沟道功率mis场效应晶体管和开关电路
CN1446374A (zh) 低介电氮化硅膜及其制造方法和半导体器件及其制造工艺
CN1967787A (zh) 基底绝缘膜的形成方法
CN1431716A (zh) 半导体装置及半导体装置的制造方法
CN1967780A (zh) 用于制作场效应晶体管的栅极电介质的方法
CN1992274A (zh) 高性能cmos电路及其制造方法
CN1873927A (zh) 等离子体处理方法
CN1881586A (zh) 半导体器件及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20090805

Termination date: 20140411