KR100884295B1 - 반도체 장치의 제조 방법 및 반도체 장치 - Google Patents

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Abstract

본 발명의 과제는 기판과 반도체 칩의 플립 칩 접합 위치가 수지 밀봉된 반도체 소자를 리플로우 납땜에 의해 마더보드에 접합할 때에, 기판에 대한 반도체 칩의 접합 신뢰성의 저하가 충분히 억제된 반도체 장치의 제조 방법 및 반도체 장치를 제공하는 것이다.
상기 과제를 해결하기 위한 수단으로, 반도체 장치(100)의 제조에서, 반도체 칩(2)을, 범프(3)를 통해서 기판(1)에 플립 칩 접합하는 공정과, 경화제와 적어도 2 종류의 주제(主劑)를 포함하고, 2 단계로 경화할 수 있는 밀봉 수지 조성물을, 반도체 칩(2)과 기판(1) 사이에 충전하여, 수지 밀봉부(4)를 설치하는 공정과, 가열에 의해 수지 밀봉부(4)를 1 차 경화시키는 공정과, 마더보드(5)와 기판(1) 사이에 땜납 재료(6)를 개재시켜, 가열에 의해 수지 밀봉부(4)를 2 차 경화시키면서, 땜납 재료(6)를 리플로우 시킴으로써 마더보드(5)에 기판(1)을 접합하는 공정을 하는 것으로 했다.
반도체, 밀봉, 수지

Description

반도체 장치의 제조 방법 및 반도체 장치 {MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE AND SEMICONDUCTOR DEVICE}
도 1은 본 발명에 관한 반도체 장치의 제조 방법의 일련의 공정을 표시한다.
<도면의 주요 부분에 대한 부호의 설명>
1 : 기판 2 : 반도체 칩
3, 6 : 범프 4 : 수지 밀봉부
5 : 마더보드 1 0 : 반도체 소자
1 0 0 : 반도체 장치
본 발명은, 플립 칩 접합 위치가 수지 밀봉된 반도체 소자를 탑재하는 반도체 장치의 제조 방법, 및 그러한 반도체 장치에 관한 것이다.
슈퍼 컴퓨터 등의 하이 엔드(high end) 기종에서 사용되는 반도체 소자에서는, 고성능 및 고밀도 실장을 달성하기 위해, LSI 칩과 MCM 기판의 접합에서, 주로, 땜납 범프를 통한 플립 칩 접합이 채용되고 있다. 이 접합 방식에서는, 종래부터, 외부 공기 분위기나 먼지를 차단하는 것을 목적으로 해서, LSI 칩과 MCM 기 판 사이의 공극이 수지 밀봉되는 경우가 많다.
이러한 플립 칩 접합은, 최근에 미들(middle) 엔드 기종이나 로(low) 엔드 기종에 사용되는 반도체 소자에서도 적용되고 있다. 미들 엔드 기종이나 로엔드 기종의 반도체 소자에서는, 저비용화의 관점에서, 칩 접합 기판으로서, 빌드업 기판이나 유리 세라믹 기판 등이 채용되는 바, 이들 기판과 LSI 칩의 열팽창율의 차는 크고, 열팽창율의 차이로부터 생기는 열응력의 정도에 의해서는, 땜납 범프와 기판 전극이나 칩 전극과의 접합이 파괴되는 경우가 있다. 그 때문에, 미들 엔드 기종이나 로 엔드 기종에 사용되는 반도체 소자에서는, 칩과 기판의 플립 칩 접합에서의 수지 밀봉에 대해서, 외부 공기 분위기 등을 차단하는 기능에 더해, 칩-기판 사이의 실효 접합 면적을 증가시킴으로써 기판 배선에 대한 칩의 접합 신뢰성을 향상시키는 기능도, 요구되고 있다.
예를 들면, 일본국 특개평 11-106480호 공보 및 특개평 11-106481호 공보에는, 밀착성 등이 높여진 밀봉 수지 조성물에 의해 플립 칩 접합 위치를 밀봉함으로써, 기판에 대한 칩의 접합 신뢰성의 향상을 도모하는 것을 목적으로 하는 기술이 개시되고 있다.
LSI 칩이 기판에 대해서 플립 칩 접합되어 해당 접합 위치가 수지 밀봉된 반도체 소자는, 기판 측을 통해서 마더보드에 탑재되어, 원하는 반도체 장치가 구성된다. 마더보드로의 탑재 방식으로서는, 기판에 설치된 범프 어레이를 통해서 탑재되는 BGA 및 CSP, 및 입출력 핀 어레이를 통해서 탑재되는 PGA 등이 채용된다. 이 들의 방식에서는, 어느 것이나, 리플로우 장치를 사용한 땜납 접합이 행해지고, 범프나 핀 등의 땜납 재료의 리플로우 시에는, 반도체 소자는 고온 가열에 부여된다. 그러면, LSI 칩 및 기판의 변형이나, 플립 칩 접합 위치에서의 수지 밀봉부에 생기는 열응력에 기인해서, 해당 반도체 소자의 수지 밀봉부에서, 갈라짐이 발생하거나, 기판이나 칩으로부터의 박리가 발생한다. 더욱이, 이들의 영향을 받아, LSI 칩-기판 사이의 범프 접합이 박리되는 등 해서, LSI 칩 전극에 데미지(damage)가 생기는 경우가 있다. 이러한 전극의 데미지는, LSI 칩에서 휨 양이 큰 단부 근방에 설치된 전극에서 현저하다. 또한, 칩과 기판을 접합하는 범프가, 리플로우 가열에 의해 재용해해 수지 밀봉부의 갈라짐 부분이나 박리부분에 흘러들어, 인접하는 범프끼리가 접속해 이른바 범프 쇼트가 생기는 경우도 있다. 이들과 같은 좋지 않은 상태는, 기판에 대한 LSI 칩의 접합 신뢰성을 저하시키게 된다.
본 발명은, 이러한 사정 하에서 생각해낸 것으로서, 기판과 반도체 칩의 플립 칩 접합 위치가 수지 밀봉된 반도체 소자를 리플로우 납땜에 의해 마더보드에 접합할 때에, 기판에 대한 반도체 칩의 접합 신뢰성의 저하가 충분히 억제된 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 제 1 측면에 의하면 반도체 장치의 제조 방법이 제공된다. 이 제조 방법은, 반도체 칩을, 범프를 통해 기판에 플립 칩 접합하는 공정과, 경화제와 적어도 2 종류의 주제를 포함하고 2 단계로 경화할 수 있는 밀봉 수지 조성물을, 반도체 칩과 기판 사이에 충전하여, 수지 밀봉부를 설치하는 공정과, 가열에 의해 수지 밀봉부를 1 차 경화시키는 공정과, 마더보드와 기판 사이에 땜납 재료를 개재시켜, 가열에 의해, 수지 밀봉부를 2 차 경화시키면서 땜납 재료를 리플로우 시킴으로써, 마더보드에 기판을 접합하는 공정을 포함하는 것을 특징으로 한다.
이러한 구성에 의하면, 땜납 재료를 리플로우 시킴으로써 마더보드에 반도체 소자의 기판을 접합할 때에, 기판에 대한 반도체 칩의 접합 신뢰성의 저하를 충분히 억제할 수 있다. 본 발명에서, 반도체 소자의 플립 칩 접합 위치를 밀봉하고 있는 수지 밀봉부는, 2 단계로 경화할 수 있고, 반도체 소자를 마더보드에 접합하기 전에 1 차 경화된다. 이 1 차 경화 이후, 플립 칩 접합 위치의 보호가 도모되는 것으로 된다. 수지 밀봉부를 구성하기 위한 밀봉 수지 조성물은, 적어도 2 종류의 주제를 포함하고 있고, 그 1 차 경화 상태란, 적어도 1종류의 주제에서 경화 반응이 진행하고, 다른 종류의 주제는 경화 반응이 거의 진행하지 않고 미경화인 상태를 말한다. 예를 들면, 주제의 하나로서 시아네이트 에스테르 수지 등의 경화 온도가 높은 시아네이트 수지를 채용하는 경우에는, 1 차 경화 상태란, 시아네이트 수지 이외의 주제에서 경화 반응이 진행하고, 시아네이트 수지는 경화 반응이 거의 진행하지 않고 미경화인 상태를 말한다. 그리고, 리플로우 납땜에 의해 반도체 소자를 마더보드에 탑재할 때의 가열에 의해서, 수지 밀봉부에서 2 차 경화가 진행한다. 구체적으로는, 가열에 의해서, 우선, 수지 밀봉부에 포함되는 예를 들면 시아네이트 수지 등의 미경화 성분이 연질화함으로써 수지 밀봉부 전체가 일단 연화하고, 그 후, 해당 미경화 성분에서 경화 반응이 진행한다. 수지 밀봉부의 1 차 경화 후 에는, 해당 수지 밀봉부에서 열응력이 생기고 있는 바, 상술한 연화 상태를 경과할 때에, 해당 열응력이 개방된다. 그 때문에, 리플로우 시에 수지 밀봉부로부터 기판이나 반도체 칩에 부당한 응력이 작용하지 않고, 수지 밀봉부가 기판이나 반도체 칩으로부터 박리하는 것이 방지된다.
종래는, 플립 칩 접합 위치의 수지 밀봉부는, 반도체 소자를 마더보드에 접합하기 전에, 가열에 의해서 완전히 경화한 상태로 되어 있었다. 그 때문에, 리플로우 납땜에 의해 반도체 소자의 기판을 마더보드에 접합할 때에, 완전 경화 후의 수지 밀봉부는, 고온에 부여되어, 수지 밀봉부에 잠재하는 열응력에 기인해 기판이나 반도체 칩으로부터 박리하는 등의 좋지 않은 상태가 생기는 경우가 있었다. 이것에 대해, 본 발명에서는, 리플로우 납땜 때의 가열에 의해, 수지 밀봉부에서 2 차 경화가 진행하고, 상술한 것 같이 그 때까지 잠재하고 있던 열응력이 개방되기 때문에, 그러한 좋지 않은 상태를 회피할 수 있는 것이다.
본 발명에서의 밀봉 수지 조성물의 주제로서는, 예를 들면, 비스페놀 F 수지, 나프탈렌 수지, 시아네이트 수지, 지환식 에폭시 수지, 비스페놀 수지를 사용할 수 있다. 다만, 수지 밀봉부의 2 차 경화의 유인으로 되는 주제, 즉 2 차 경화시에 경화하는 주제로서는, 시아네이트 에스테르 수지 등의 시아네이트 수지를 사용하는 것이 매우 적합하다.
본 발명에서의 밀봉 수지 조성물의 경화제로서는, 예를 들면, 4, 4'-디히드록시비페닐, 노니페놀, 테트라메틸비스페놀 A를 사용할 수 있다.
바람직하게는, 밀봉 수지 조성물은, 시차(示差)주사 열량 측정에서 적어도 2 개의 열량 피크를 나타내도록, 상기 수지 및 경화제를 조합시켜 구성된다. 보다 바람직하게는, 밀봉 수지 조성물은, 시차주사 열량 측정에서 섭씨 110∼170 도의 범위에 저온 영역 열량 피크를 가지고, 섭씨 180∼240 도의 범위에 고온 영역 열량 피크를 갖는다. 2개의 열량 피크에 대응해서 경화 온도를 결정함으로써, 2 단계 경화를 보다 적절히 행할 수 있다.
본 발명에서, 바람직하게는, 밀봉 수지 조성물은 무기 필러(filler)를 더 포함하며, 밀봉 수지 조성물에 의한 수지 밀봉부의 1 차 경화가 완료하기 전에, 수지 밀봉부에 포함되는 무기 필러를 기판 측에 침강시킴으로써 수지 밀봉부에서 2층 구조를 형성하는 공정이 더 포함된다. 무기 필러로서는, 예를 들면, 실리카 분말 및 알루미나 분말을 사용할 수 있다.
무기 필러를 수지 성분에 융합시키기 위한 커플링제로서는, 예를 들면, 시란(silane)계 커플링제나 아민(amine)계 커플링제를 사용할 수 있다. 시란계 커플링제로서는, 예를 들면, 비닐트리클로로시란, 비닐트리스(2-메톡시에톡시) 시란, γ-메타크릴옥시프로필트리메톡시시란, γ-메타크릴옥시프로필트리에톡시시란, β-(3, 4-에폭시시클로헥실) 에틸트리메톡시시란, γ-글리시독시프로필트리메톡시시란, γ-글리시독시프로필트리에톡시시란, γ-클로로프로필트리메톡시시란, γ-메르캅토프로필트리메톡시시란을 들 수 있다. 한편, 아민계 커플링제로서는, 예를 들면, γ-아미노프로필트리에톡시시란, N-페닐- γ- 아미노프로필트리메톡시시란, N-β-아미노에틸-γ-아미노프로필트리메톡시시란, N-β-아미노에틸- γ-아미노프로필메틸디메톡시시란을 들 수 있다.
또한, 본 발명에서의 밀봉 수지 조성물로서는, 섭씨 100 도에서 1000cps 이하의 점도를 갖는 것이 바람직하고, 1 차 경화시키기 위한 가열 온도에서 3분 이상 경과 후에 겔화하는 것이 바람직하다. 이러한 구성에 의해, 무기 필러를 적절히 침강 시킬 수 있다.
본 발명의 제 2 측면에 의하면 반도체 장치가 제공된다. 이 반도체 장치는, 기판과, 상기 기판에 대해서 범프를 통해 접합된 반도체 칩과, 무기 필러를 포함하고 기판과 반도체 칩 사이에 개재하는 수지 밀봉부를 구비하고, 수지 밀봉부는 무기 필러의 밀도가 높고 기판에 접하는 제 1 층과, 무기 필러의 밀도가 낮고 반도체 칩에 접하는 제 2 층으로 되는 2층 구조를 갖는 것을 특징으로 한다.
이러한 구성을 갖는 반도체 장치 내지 반도체 소자에서는, 리플로우 납땜에 의해 마더보드에 접합할 때에, 기판에 대한 반도체 칩의 접합 신뢰성의 저하가 충분히 억제된다. 수지 밀봉부가 제 1 층 및 제 2 층으로 되고, 제 1 층은 무기 필러의 밀도가 높고, 고탄성율화 되어 있고, 제 2 층은 무기 필러의 밀도가 낮고, 저탄성률화 되어 있다. 리플로우 가열 시에는, 저탄성률화된 제 2 층이 쿠션층의 기능을 나타냄으로써, 밀봉 수지부로부터 반도체 칩에 작용하는 응력이 완화된다. 그 결과, 칩 전극과 범프와의 접합이 파괴되는 것을 억제할 수 있고, 기판에 대한 반도체 칩의 높은 접합 신뢰성을 얻을 수 있게 된다.
바람직한 실시예
도 1은, 본 발명에 관한 반도체 장치의 제조 방법의 일련의 공정을 표시한다. 본 발명에서는, 도 1a에 나타내는 것처럼, 기판(1)에 대해서 반도체 칩(2)이 플립 칩 접합된다. 이것에 의해서, 기판(1)의 배선(도시 생략)에 대해서, 반도체 칩(2)의 전극(도시 생략)이 땜납 범프(3)를 통해서 전기적으로 접속된다. 다음으로, 도 1b에 나타내는 것처럼, 기판(1)과 반도체 칩(2) 사이의 공극에 대해서, 미경화 상태에 있고 섭씨 70도 정도로 가열한 밀봉 수지 조성물을 주입함으로써, 수지 밀봉부(4)를 설치한다. 밀봉 수지 조성물은, 시차주사 열량 측정에서 2 개의 명확한 열량 피크가 측정되도록, 주제로서의 비스페놀 F수지 및 시아네이트 수지와, 4, 4'-디히드록시비페닐이나 노니페놀 등의 비교적 경화 속도가 늦은 경화제를 포함하고 있다. 또한, 밀봉 수지 조성물은, 실리카 분말이나 알루미나 분말 등의 무기 필러도 포함하고 있다. 수지 밀봉부(4)를 설치한 후, 그것에 포함되는 무기 필러를 충분히 침강시키고서, 도 1c에 나타내는 것처럼, 예를 들면 섭씨 150도로 1차 가열함으로써 수지 밀봉부(4)를 1 차 경화시킨다. 1 차 경화의 상태란, 주로 경화 온도가 낮은 나프탈렌 수지에서 경화 반응이 진행하고, 시아네이트 수지는 경화 반응이 거의 진행하지 않고 미경화인 상태를 말한다. 이와 같이 해서, 반도체 칩(2)이 기판(1)에 플립 칩 접합되어 해당 접합 위치가 수지 밀봉된 반도체 소자(10)가 제작된다.
다음으로, 도 1d에 나타내는 것처럼, 기판(1)에 어레이(array) 모양의 범프(6)를 설치해, 이 범프(6)를 통해서, 리플로우 납땜에 의해서 반도체 소자(10)를 마더보드(5)로 탑재한다. 이 때의 가열 온도 즉 2차 가열은, 범프(6)를 구성하는 땜납 재료의 융해 온도 이상으로서 수지 밀봉부(4)가 2 차 경화 가능한 온도로 한다. 리플로우 시에 2차 가열에 의해서, 범프(6)가 재용해하고, 마더보드(5)에 대해서 반도체 소자(10)가 접합된다. 이 리플로우 가열에 의해서, 수지 밀봉부(4)는, 일단 연화한 후, 2 차 경화되어, 1 차 경화시에 생긴 열응력이 개방된다. 2 차 경화 시에, 수지 밀봉부(4)로부터 열응력이 개방되기 때문에, 수지 밀봉부(4)에서 갈라짐이나 수지 박리 등은 적절히 억제되어, 기판(1)에 대한 반도체 칩(2)의 접합에 대해서, 높은 접합 신뢰성이 달성된다. 그 결과, 양호한 반도체 장치(100)가 얻어진다.
실시예
이하, 본 발명의 실시예를 비교예와 함께 설명한다.
실시예 1
< 밀봉 수지 조성물의 조정>
제 1 주제로서의 비스페놀 F수지(상품명 :EXA-830, 대일본(大日本)잉크제) 100 중량부와, 제 2 주제로서의 시아네이트 에스테르 수지(상품명 : L10, 욱화성(旭化成)에폭시제) 100 중량부와, 경화제로서의 4,4'-디히드록시비페닐(화광순약(和光純藥)공업제) 1 5 중량부와, 무기 필러로서의 실리카 필러(상품명 : SO-E5, 아도마텍스제) 370중량부와, 제 1 커플링제로서의 γ-글리시독시프로필트리메톡시시란(상품명 : KBM403, 신월(信越)화학제) 1 중량부와, 제 2 커플링제로서의 γ-메르캅토프로필트리메톡시시란(상품명 : KBM803, 신월(信越)화학제) 1중량부를 혼합함으로써, 밀봉 수지 조성물을 조제했다.
< 시차주사 열량 측정>
상술한 것 같이 해서 조제한 본 실시예의 밀봉 수지 조성물에 대해서, 시차 주사 열량계(상품명 : DSC100, 세이코인스트루멘트제)를 사용해서, 경화 거동의 열역학적 측정을 행했다. 측정에서, 온도상승 속도는 1 분당 섭씨 5도로 하고, 주사 온도 범위는 섭씨 25~280 도로 했다. 그 결과, 본 실시예의 밀봉 수지 조성물은, DSC 차트에서, 비스페놀 F수지에 유래하는 섭씨 153도의 열량 피크와, 시아네이트 에스테르 수지에 유래하는 섭씨 197도의 열량 피크를 나타냈다. 이들 2 개의 피크는 열역학적으로 명확하게 분리되어 있다. 이 결과는 표 1에 기재된다. 이 결과로부터, 본 실시예의 밀봉 수지 조성물은 2 단계의 경화 거동을 나타내는 것을 알 수 있다.
< 유리전위점 측정>
본 실시예의 밀봉 수지 조성물에 대해서, 점탄성 측정기(상품명 : DMS110, 세이코 인스트루멘트제)를 사용해, 유리전위점을 측정했다. 섭씨 150도에서 120분간의 1차 가열을 거친 밀봉 수지 조성물과, 거기에 섭씨 245도에서 90초간 유지하는 2차 가열을 거친 밀봉 수지 조성물에 대해서, 측정을 행했다. 측정에서, 온도상승 속도는 분당 섭씨 5도로 하고, 온도 범위는 섭씨 25~300도로 했다. 그 결과, 1차 가열만을 거친 밀봉 수지 조성물은 섭씨 158도, 거기에 2차 가열을 거친 밀봉 수지 조성물은 섭씨 172도의 유리전위점을 나타냈다. 이 결과는 표 1에 기재된다. 이와 같이, 본 실시예의 밀봉 수지 조성물에서는, 2차 가열에 의해서 함유 수지 성분의 경화가 더욱 진행하고 있는 것을 알 수 있다.
<열응력의 영향의 조사>
Sn-3. 2%Ag-0. 7%Cu 조성의 땜납(융점: 섭씨 214도)에 의한 4000개의 범프( 225μm피치)를 통해서, LSI 칩( 20×20mm)을 빌드업 기판(50×50×15mm)에 플립 칩 접합했다. 그 다음에, 기판을 섭씨 70도로 가열하면서, 본 실시예의 밀봉 수지 조성물에 의해서 기판-칩 간을 밀봉했다. 그 다음에, 섭씨 150도에서 2시간의 1차 가열에 의해서, 해당 수지 밀봉부를 1 차 경화시켰다. 그리고 BGA 볼 탑재 및 마더보드 실장을 상정한 합계 2회의 리플로우 가열 즉 2차 가열을, 섭씨 245도에서 90초간 행했다. 이러한 공정을 거친 샘플에 대해서, 평면 연마에 의해서 기판을 제거하고, 노출면에서의 범프 형상 및 수지 박리의 유무를 조사한 바, 수지 박리도 땜납 범프 쇼트도 생겨 있지 않았다. 또한, 상술한 공정을 거친 다른 샘플에 대해서, 기판-밀봉 수지부-LSI 칩의 적층 구조를 갖는 반도체 소자를 종단면 연마해, 그 LSI 칩 전극의 데미지의 유무를 조사한 바, 전극과 범프와의 접합 상태에 대해서 데미지는 보이지 않았다. 즉, 칩 전극-범프 간의 박리는 확인되지 않았다. 이들의 결과는 표 1에 기재된다.
<겔 타임 측정>
본 실시예의 밀봉 수지 조성물에 대해서, 겔 타임 테스터(상품명 : 153-GTR, 안전정기(安田精機)제)를 사용해, 섭씨 150도 (1 차 경화 온도)로 가열한 경우의 겔 타임을 측정했다. 겔 타임이란, 수지 조성물이 겔화하는데 필요한 시간을 말한다. 그 결과, 본 실시예의 밀봉 수지 조성물의 겔 타임은 3분이었다. 이 결과는 표 1에 기재된다.
<점도 측정>
본 실시예의 밀봉 수지 조성물에 대해서, 레오미터(상품명 : RDA-III: 레오 메트릭 사이언티픽 F E제)를 사용해, 섭씨 100도에서의 점도를 측정했다. 그 결과, 본 실시예의 밀봉 수지 조성물의 점도는 850cps이었다. 이 결과는 표 1에 기재된다.
<무기 필러 침강의 조사>
LSI 칩( 20×20mm)을, 빌드업 기판(50×50×15mm)에 대해서, Sn-3. 2%Ag-0. 7%Cu 조성의 땜납(융점: 섭씨 214도)에 의한 범프를 통해서 탑재했다. 그 다음에,기판을 섭씨 70도로 가열하면서, 본 실시예의 밀봉 수지 조성물에 의해서 기판-칩 간을 밀봉했다. 그 다음에, 경화 온도 섭씨 150도 및 경화 시간 2시간의 1차 가열에 의해서, 해당 수지 밀봉부를 1 차 경화시켰다. 이러한 공정을 거친 샘플에 대해서, 기판-밀봉 수지부-LSI 칩의 적층 구조를 갖는 반도체 소자를 종단면 연마해, 밀봉 수지 조성물에 포함되는 무기 필러의 침강 상태를 조사했다. 그러면, 무기 필러는, 기판 측에 침강하고 있어, 수지 밀봉부에서, 무기 필러가 많이 분산하는 층과 거의 분산하고 있지 않은 층의 2층 구조가 형성되어 있었다.
<온도 사이클 시험>
열응력의 조사에 적용된 샘플과 같은 공정을 거쳐 제작된 25매의 샘플에 대해서, 온도 사이클 시험을 행했다. 구체적으로는, 우선, 각 샘플에 대해서, 각 범프 접속점의 도통 저항을 측정했다. 그 다음에, 각 샘플에 대해서, 섭씨 - 65~125도의 범위의 온도 사이클에 적용 후, 각 접속점에서의 도통 저항을 측정했다. 또한, 해당 온도 사이클 시험은, 섭씨 - 65도에서의 15분간 냉각, 실온에서의 10분간 방치, 및 섭씨 125도에서의 15분간 가열을 1사이클로 하고, 이 사이클을 각 샘 플에 대해서 2000회 반복했다. 그 결과, 모든 샘플의 모든 접속점에서, 온도 사이클 시험 후에 도통 불량은 보이지 않았고, 저항 상승은 10%이하로 양호했다.
<내습 시험>
열응력의 조사에 적용된 샘플과 같은 공정을 거쳐 제작된 25매의 샘플에 대해서, 내습 시험을 행했다. 구체적으로는, 우선, 각 샘플에 대해서, 섭씨 25도 및 습도 60%의 환경 하에서 각 범프 접속점의 도통 저항을 측정했다. 그 다음에, 각 샘플을, 섭씨 121도 및 습도 85%의 환경 하에 방치하고, 1000시간 경과 후의 각 범프 접속점의 도통 저항을 측정했다. 그 결과, 모든 샘플의 모든 접속점에서, 도통 불량은 보이지 않고, 저항 상승은 10%이하로 양호했다.
실시예 2
제 1 주제로서의 비스페놀 F수지(상품명 : EXA-830, 대일본잉크제)의 첨가량을 75 중량부로 하고, 거기에, 제 3 주제로서의 나프탈렌 수지(상품명 : HP4032D, 대일본잉크제) 25 중량부를 더 가한 것 이외는, 실시예 1과 같이 하여 밀봉 수지 조성물을 조제했다. 그리고 이와 같이 해서 얻은 밀봉 수지 조성물에 대해서, 실시예 1과 같이 해서, 시차주사 열량 측정, 유리전위점 측정, 겔 타임 측정, 점도 측정을 행했다. 또한, 해당 밀봉 수지 조성물에 의해, 실시예 1과 같이 하여, 수지 밀봉부를 설치한 샘플을 제작하고, 열응력의 영향의 조사, 무기 필러 침강 조사, 온도 사이클 시험, 내습 시험을 행했다.
본 실시예의 밀봉 수지 조성물은, 시차주사 열량 측정에서는, 비스페놀 F수지 및 나프탈렌 수지에 유래하는 섭씨 146도의 열량 피크와, 시아네이트에스테르 수지에 유래하는 섭씨 195도의 열량 피크를 나타냈다. 유리전위점 측정에서는, 1차 가열 후에서는 섭씨 172도, 2차 가열 후에서는 섭씨 186도의 유리전위점을 나타내고, 2차 가열에 의해서 함유 수지 성분의 경화가 다분히 진행하고 있는 것이 판명되었다. 겔 타임 측정에서는 3분의 겔 타임을 나타내고, 점도 측정에서는 1000cps의 점도를 나타냈다. 열응력의 영향의 조사에서는, 수지 박리도 땜납 범프 쇼트도 생겨 있지 않고, 기판-밀봉 수지부-LSI 칩을 종단면 관찰한 것에서는, 전극과 범프와의 접합 상태에 대해서 데미지는 보이지 않았다. 무기 필러 침강 조사에서는, 실시예 1의 수지 밀봉부와 같은 2층 구조가 확인되었다. 온도 사이클 시험에서는, 모든 샘플의 모든 접속점에서, 온도 사이클 시험 후에 도통 불량은 보이지 않고, 저항 상승은 10%이하로 양호했다. 내습시험에서는, 모든 샘플의 모든 접속점에서, 도통 불량은 보이지 않고, 저항 상승은 10%이하로 양호했다. 이들 결과의 일부는 표 1에 기재된다.
실시예 3
제 1 주제로서, 비스페놀 F수지(상품명 : EXA-830, 대일본잉크제)의 첨가량을 50 중량부로 하고, 거기에 제 3 주제로서의 나프탈렌 수지(상품명 : HP4032D, 대일본잉크제) 50 중량부를 더 가한 것 이외는, 실시예 1과 같이 해서 밀봉 수지 조성물을 조제했다. 그리고 이와 같이 해서 얻은 밀봉 수지 조성물에 대해서, 실시예 1과 같이 해서, 시차주사 열량측정, 유리전위점 측정, 겔 타임 측정, 점도 측정을 행했다. 또한 해당 밀봉 수지 조성물에 의해, 실시예 l과 같이 해서, 수지 밀봉부를 설치한 샘플을 제작하고, 열응력의 영향의 조사, 무기 필러 침강 조사, 온도 사이클 시험, 내습 시험을 행했다.
본 실시예의 밀봉 수지 조성물은, 시차주사 열량 측정에서는, 비스페놀 F수지 및 나프탈렌 수지에 유래하는 섭씨 140도의 열량 피크와, 시아네이트 에스테르 수지에 유래하는 섭씨 194도의 열량 피크를 나타냈다. 유리전위점 측정에서는, 1차 가열 후에서는 섭씨 185도, 2차 가열 후에서는 섭씨 199도의 유리전위점을 나타내고, 2차 가열에 의해서 함유 수지 성분의 경화가 다분히 진행하고 있는 것이 판명되었다. 겔 타임 측정에서는 3분의 겔 타임을 나타내고, 점도 측정에서는 1150cps의 점도를 나타냈다. 열응력의 영향의 조사에서는, 수지 박리도 땜납 범프 쇼트도 생겨 있지 않고, 기판-밀봉 수지부-LSI 칩을 종단면 관찰한 것에서는, 전극과 범프와의 접합 상태에 대해서 데미지는 보이지 않았다. 무기 필러 침강 조사에서는, 무기 필러의 침강은 확인되지 않았다. 온도 사이클 시험에서는, 모든 샘플의 모든 접속점에서, 온도 사이클 시험 후에 도통 불량은 보이지 않고, 저항 상승은 10%이하로 양호했다. 내습 시험에서는, 모든 샘플의 모든 접속점에서, 도통 불량은 보이지 않고, 저항 상승은 10%이하로 양호했다. 이들 결과의 일부는 표 1에 기재된다.
비교예 1
경화제로서, 4, 4'-디히드록시비페닐(화광순약공업제) 15중량부에 대신하여, 이미다졸(상품명: 2MZA-PW, 사국(四國)화성제) 15중량부를 더 가한 것 이외는, 실시예 1과 같이 하여 밀봉 수지 조성물을 조제했다. 그리고 이와 같이 해서 얻은 밀봉 수지 조성물에 대해서, 실시예 1과 같이 해서, 시차주사 열량측정, 유리전위점 측정, 겔 타임 측정, 점도 측정을 행했다. 또한 해당 밀봉 수지 조성물에 의해, 실 시예 1과 같이 해서, 수지 밀봉부를 설치한 샘플을 제작하고, 열응력의 영향의 조사, 무기 필러 침강 조사를 행했다.
본 비교예의 밀봉 수지 조성물은, 시차주사 열량 측정에서는, 섭씨 162도에 1 개의 열량 피크를 나타내고, 2 단계 경화가 되지 않는 것이 판명되었다. 유리전위점 측정에서는, 2 종류의 가열 공정을 거친 상태에서 마찬가지로 섭씨 165도로 변화가 없고, 1 차 경화에 의해서 경화가 거의 완료하고 있는 것이 판명되었다. 겔 타임 측정에서는 2분의 겔 타임을 나타내고, 점도 측정에서는 820cps의 점도를 나타냈다. 또한 열응력의 영향의 조사에서는, 수지 박리 및 땜납 범프 쇼트가 확인되는 것과 동시에, 기판-밀봉 수지부- LSI 칩을 종단면 관찰한 것에서, 전극과 범프와의 접합 상태에 대해서 데미지가 보여졌다. 무기 필러 침강 조사에서는, 무기 필러의 침강이 생겨 있지 않은 것이 확인되었다. 이들의 결과는 표 1에 기재된다.
표 1
실시예1 실시예2 실시예3 비교예1
DSC열량피크의 온도(섭씨) 153 197 146 195 149 194 162
유리전이점(섭씨) 1차 가열후 158 172 185 165
2차 가열후 172 186 199 163
열응력의 영향 범프 쇼트 없음 없음 없음 있음
수지 박리 없음 없음 없음 있음
전극 데미지 없음 없음 없음 있음
겔 타임(분) 3 3 3 2
점도(cps) 850 1000 1150 820
무기 필러 침강에 의한 2층구조 O O X X
평가
실시예 1~3은, 어느 것이나 시차주사 열량 측정에서 2 개의 열량 피크를 나타내고 있는 바, 이 2 개의 열량 피크에 대응한 가열에 의해서, 경화를 2 단계로 행할 수 있다. 그 때문에, 반도체 소자를 마더보드에 탑재할 때의 리플로우 가열에 의해서 2회째 경화 즉 2 차 경화시키는 것에 의해서, 1 차 경화 후에 밀봉 수지 조성물에 잠재하는 열응력을 개방하고, 수지 박리나 땜납 범프 쇼트의 발생을 적절히 회피하는 것이 가능해지고 있다. 이것에 대해 비교예 1에서는, 시차주사 열량 측정에서 단일 열량 피크를 나타내고, 2 단계 경화를 행할 수 없다. 그 때문에, 반도체 소자를 마더보드에 탑재할 때의 리플로우 가열에 의해서, 경화 후부터 밀봉 수지 조성물에 잠재되어 있는 열응력을 개방할 수 없다. 그 결과, 리플로우 가열 후에, 수지 박리나 땜납 범프 쇼트 등의 좋지 않은 상태를 발생시키고 있다.
이상의 정리로서, 본 발명의 구성 및 그 변형을 이하에 부기로서 열거한다.
(부기 1)
반도체 칩을, 범프를 통해 기판에 플립 칩 접합하는 공정과,
경화제와 적어도 2 종류의 주제를 포함하고 2 단계로 경화할 수 있는 밀봉 수지 조성물을, 상기 반도체 칩과 상기 기판 사이에 충전하여, 수지 밀봉부를 설치하는 공정과,
가열에 의해 상기 수지 밀봉부를 1 차 경화시키는 공정과,
마더보드와 상기 기판 사이에 땜납 재료를 개재시키고, 가열에 의해 상기 수지 밀봉부를 2 차 경화시키면서 상기 땜납 재료를 리플로우 시킴으로써 상기 마더 보드에 상기 기판을 접합하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 2)
상기 밀봉 수지 조성물은, 시차주사 열량 측정에서, 적어도 2 개의 열량 피크를 나타내는 부기 1에 기재된 반도체 장치의 제조 방법.
(부기 3)
상기 적어도 2 개의 열량 피크는, 섭씨 110~170도의 범위에 있는 저온 영역 열량 피크와, 섭씨 180~240도의 범위에 있는 고온 영역 열량 피크를 포함하는 부기 2에 기재된 반도체 장치의 제조 방법.
(부기 4)
상기 밀봉 수지 조성물은 무기 필러를 더 포함하고, 상기 밀봉 수지 조성물에 의한 상기 수지 밀봉부를 1 차 경화시키는 공정 전에, 상기 수지 밀봉부에 포함되는 상기 무기 필러를 상기 기판 측에 침강시킴으로써, 상기 수지 밀봉부에서 2층 구조를 형성하는 공정을 더 포함하는 부기 1 내지 3 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 5)
상기 무기 필러는, 실리카 분말 또는 알루미나 분말인 부기 4에 기재된 반도체 장치의 제조 방법.
(부기 6)
상기 밀봉 수지 조성물로서는, 섭씨 100도에서 1000cps이하의 점도를 갖는 것을 사용하는 부기 1 내지 5 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 7)
상기 밀봉 수지 조성물로서는, 1 차 경화시키기 위한 가열 온도에서 3분 이상 경과 후에 겔화하는 것을 사용하는 부기 1 내지 6 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 8)
기판과, 상기 기판에 대해서 범프를 통해 접합된 반도체 칩과, 무기 필러를 포함하고 상기 기판과 상기 반도체 칩 사이에 개재하는 수지 밀봉부를 구비하고, 상기 수지 밀봉부는, 상기 무기 필러의 밀도가 높고 상기 기판에 접하는 제 1 층과, 상기 무기 필러의 밀도가 낮고 상기 반도체 칩에 접하는 제 2 층으로 되는 2층 구조를 갖는 것을 특징으로 하는 반도체 장치.
본 발명에 의하면, 기판과 반도체 칩의 플립 칩 접합 위치가 수지 밀봉된 반도체 소자가 마더보드에 탑재된 반도체 장치에서, 기판에 대한 반도체 칩의 높은 접합 신뢰성을 달성할 수 있다.

Claims (5)

  1. 반도체 칩을, 범프를 통해 기판에 플립 칩 접합하는 공정과,
    경화제와 주제(主劑)로서 적어도 2 종류의 수지를 포함하고 2 단계로 경화할 수 있는 밀봉 수지 조성물을, 상기 반도체 칩과 상기 기판 사이에 충전하여, 수지 밀봉부를 설치하는 공정과,
    가열에 의해 상기 수지 밀봉부를 1 차 경화시키는 공정과,
    마더보드와 상기 기판 사이에 땜납 재료를 개재시키고, 가열에 의해 상기 수지 밀봉부를 2 차 경화시키면서 상기 땜납 재료를 리플로우 시킴으로써, 상기 마더보드에 상기 기판을 접합하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 밀봉 수지 조성물은, 시차주사 열량 측정(differential scanning calorimetry)에서 적어도 2 개의 열량 피크를 나타내는 반도체 장치의 제조 방법.
  3. 제 2 항에 있어서,
    상기 적어도 2 개의 열량 피크는, 섭씨 110~170도의 범위에 있는 저온 영역 열량 피크와, 섭씨 180~240도의 범위에 있는 고온 영역 열량 피크를 포함하는 반도체 장치의 제조 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 밀봉 수지 조성물은 무기 필러(inorganic filler)를 더 포함하고, 상기 밀봉 수지 조성물에 의한 상기 수지 밀봉부의 1 차 경화가 완료하기 전에, 상기 수지 밀봉부에 포함되는 상기 무기 필러를 상기 기판 측에 침강시킴으로써 상기 수지 밀봉부에서 2 층 구조를 형성하는 공정을 더 포함하는 반도체 장치의 제조 방법.
  5. 기판과, 상기 기판에 대해서 범프를 통해 플립 칩 접합된 반도체 칩과, 무기 필러(inorganic filler)를 포함하고 상기 기판과 상기 반도체 칩 사이에 개재하는 수지 밀봉부를 구비하고, 상기 수지 밀봉부는, 상기 무기 필러의 밀도가 높고 상기 기판에 접하는 제 1 층과, 상기 무기 필러의 밀도가 상기 제 1 층 보다 더 낮고 상기 반도체 칩에 접하는 제 2 층으로 이루어지는 2층 구조를 갖는 동시에, 주제(主劑)로서 다른 온도에서 2단계로 경화하는 2종류의 수지를 포함하는 것을 특징으로 하는 반도체 장치.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030219211A1 (en) * 2002-05-22 2003-11-27 Yu-Sik Kim Method for aligning optical axis of an optical module
US7388294B2 (en) * 2003-01-27 2008-06-17 Micron Technology, Inc. Semiconductor components having stacked dice
JP2006261565A (ja) * 2005-03-18 2006-09-28 Alps Electric Co Ltd 電子機能部品実装体及びその製造方法
JP4757070B2 (ja) * 2006-03-27 2011-08-24 富士通株式会社 半田付け用フラックス及び半導体素子の接合方法
JP2007335741A (ja) * 2006-06-16 2007-12-27 Sony Computer Entertainment Inc 半導体装置およびその製造方法
IT1403421B1 (it) * 2010-12-23 2013-10-17 St Microelectronics Srl Sensore magnetoresistivo integrato, in particolare sensore magnetoresistivo triassiale e suo procedimento di fabbricazione

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930002935A (ko) * 1991-07-24 1993-02-23 세끼모또 다다히로 정보 처리 장치
KR930010722A (ko) * 1991-11-26 1993-06-23 정용문 실시간 처리 시스템의 처리 속도측정장치
JPH11135551A (ja) * 1997-10-31 1999-05-21 Sony Corp 半導体装置及び半導体素子の実装方法
JP2001024029A (ja) * 1999-07-05 2001-01-26 Nec Corp フリップチップ実装型半導体装置及びその製造方法
JP2001506313A (ja) * 1997-07-24 2001-05-15 ロックタイト コーポレーション アンダーフィル密封材として有用な熱硬化性樹脂組成物

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2833111B2 (ja) * 1989-03-09 1998-12-09 日立化成工業株式会社 回路の接続方法及びそれに用いる接着剤フィルム
DE69222670T2 (de) * 1991-02-26 1998-03-12 Toray Industries, Inc., Tokio/Tokyo Epoxyharzzusammensetzung zur Verkapselung einer Halbleiteranordnung
US5261156A (en) * 1991-02-28 1993-11-16 Semiconductor Energy Laboratory Co., Ltd. Method of electrically connecting an integrated circuit to an electric device
JP3454977B2 (ja) * 1995-07-17 2003-10-06 株式会社東芝 半導体装置及びその製造方法
DE19638630B4 (de) * 1996-09-20 2004-11-18 Siemens Ag UV- und thermisch härtbare Gießharzformulierung und ihre Verwendung zum Unterfüllprozeß bei elektrischen und elektronischen Bauelementen
AU4571297A (en) * 1996-10-08 1998-05-05 Hitachi Chemical Company, Ltd. Phase-separation structure, resin composition comprising said structure, molding material for sealing electronic component, and electronic component device
JP3613367B2 (ja) * 1997-01-17 2005-01-26 ヘンケル コーポレイション 熱硬化性樹脂組成物
JP3591758B2 (ja) 1997-10-09 2004-11-24 住友ベークライト株式会社 液状注入封止アンダーフィル材
JP3283451B2 (ja) 1997-10-09 2002-05-20 住友ベークライト株式会社 液状注入封止アンダーフィル材
US6071371A (en) * 1998-02-02 2000-06-06 Delco Electronics Corporation Method of simultaneously attaching surface-mount and chip-on-board dies to a circuit board
US6191952B1 (en) * 1998-04-28 2001-02-20 International Business Machines Corporation Compliant surface layer for flip-chip electronic packages and method for forming same
US6057402A (en) * 1998-08-12 2000-05-02 Johnson Matthey, Inc. Long and short-chain cycloaliphatic epoxy resins with cyanate ester
JP2000195904A (ja) * 1998-12-25 2000-07-14 Sumitomo Bakelite Co Ltd 半導体素子の組立方法
JP2000260819A (ja) * 1999-03-10 2000-09-22 Toshiba Corp 半導体装置の製造方法
US6258626B1 (en) * 2000-07-06 2001-07-10 Advanced Semiconductor Engineering, Inc. Method of making stacked chip package

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930002935A (ko) * 1991-07-24 1993-02-23 세끼모또 다다히로 정보 처리 장치
KR930010722A (ko) * 1991-11-26 1993-06-23 정용문 실시간 처리 시스템의 처리 속도측정장치
JP2001506313A (ja) * 1997-07-24 2001-05-15 ロックタイト コーポレーション アンダーフィル密封材として有用な熱硬化性樹脂組成物
JPH11135551A (ja) * 1997-10-31 1999-05-21 Sony Corp 半導体装置及び半導体素子の実装方法
JP2001024029A (ja) * 1999-07-05 2001-01-26 Nec Corp フリップチップ実装型半導体装置及びその製造方法

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