KR100535848B1 - 수지 밀봉형 반도체 장치, 이것에 사용되는 다이본드재 및밀봉재 - Google Patents

수지 밀봉형 반도체 장치, 이것에 사용되는 다이본드재 및밀봉재 Download PDF

Info

Publication number
KR100535848B1
KR100535848B1 KR10-2003-7004525A KR20037004525A KR100535848B1 KR 100535848 B1 KR100535848 B1 KR 100535848B1 KR 20037004525 A KR20037004525 A KR 20037004525A KR 100535848 B1 KR100535848 B1 KR 100535848B1
Authority
KR
South Korea
Prior art keywords
mpa
sealing material
semiconductor device
temperature
solder mounting
Prior art date
Application number
KR10-2003-7004525A
Other languages
English (en)
Other versions
KR20030038778A (ko
Inventor
가즈히꼬 구라후찌
나오야 스즈끼
마사아끼 야스다
다쯔오 가와따
히로유끼 사까이
마사오 가와스미
Original Assignee
히다치 가세고교 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 히다치 가세고교 가부시끼가이샤 filed Critical 히다치 가세고교 가부시끼가이샤
Publication of KR20030038778A publication Critical patent/KR20030038778A/ko
Application granted granted Critical
Publication of KR100535848B1 publication Critical patent/KR100535848B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • C—CHEMISTRY; METALLURGY
    • C08—ORGANIC MACROMOLECULAR COMPOUNDS; THEIR PREPARATION OR CHEMICAL WORKING-UP; COMPOSITIONS BASED THEREON
    • C08G—MACROMOLECULAR COMPOUNDS OBTAINED OTHERWISE THAN BY REACTIONS ONLY INVOLVING UNSATURATED CARBON-TO-CARBON BONDS
    • C08G59/00—Polycondensates containing more than one epoxy group per molecule; Macromolecules obtained by polymerising compounds containing more than one epoxy group per molecule using curing agents or catalysts which react with the epoxy groups
    • C08G59/18—Macromolecules obtained by polymerising compounds containing more than one epoxy group per molecule using curing agents or catalysts which react with the epoxy groups ; e.g. general methods of curing
    • C08G59/20—Macromolecules obtained by polymerising compounds containing more than one epoxy group per molecule using curing agents or catalysts which react with the epoxy groups ; e.g. general methods of curing characterised by the epoxy compounds used
    • C08G59/22—Di-epoxy compounds
    • C08G59/30—Di-epoxy compounds containing atoms other than carbon, hydrogen, oxygen and nitrogen
    • C08G59/302—Di-epoxy compounds containing atoms other than carbon, hydrogen, oxygen and nitrogen containing sulfur
    • C—CHEMISTRY; METALLURGY
    • C08—ORGANIC MACROMOLECULAR COMPOUNDS; THEIR PREPARATION OR CHEMICAL WORKING-UP; COMPOSITIONS BASED THEREON
    • C08L—COMPOSITIONS OF MACROMOLECULAR COMPOUNDS
    • C08L63/00—Compositions of epoxy resins; Compositions of derivatives of epoxy resins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293—Organic, e.g. plastic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0102—Calcium [Ca]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01057—Lanthanum [La]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/157—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2924/15738—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950 C and less than 1550 C
    • H01L2924/15747—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Medicinal Chemistry (AREA)
  • Organic Chemistry (AREA)
  • Polymers & Plastics (AREA)
  • Health & Medical Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Die Bonding (AREA)
  • Compositions Of Macromolecular Compounds (AREA)

Abstract

본 발명은 다이본드 패드 및 내측 리드를 갖는 리드 프레임, 다이본드 패드상에 다이본드재를 통해 설치되는 반도체 칩, 및 반도체 칩 및 리드 프레임을 밀봉하는 밀봉재를 포함하고, 25 ℃에서 밀봉재의 굴곡 파단 강도를 σb(MPa), 땜납 실장시 피크 온도에서의 내측 리드와 다이본드 패드에 대한 밀봉재의 전단 왜곡 에너지를 각각 Ui(Nㆍm), Ud(Nㆍm)로 할 때, 다이본드재와 밀봉재의 경화 후 특성이 하기 수학식 1, 2, 3을 만족시키는 것을 특징으로 하는 수지 밀봉형 반도체 장치에 관한 것이다.
<수학식 1>
<수학식 2>
<수학식 3>
식 중,
<수학식 4>
이고,
<수학식 5>
이고,
<수학식 6>
이고,
kd1: 탄성 계수 1 MPa에 대한 25 ℃에서 다이본드재의 굴곡 탄성 계수 Ed1(MPa)의 비(Ed1>1 MPa)이고,
kd2: 탄성 계수 1 MPa에 대한 땜납 실장시 피크 온도에서 다이본드재의 굴곡 탄성 계수 Ed2(MPa)의 비(Ed1>1 MPa)이고,
Ee1: 25 ℃에서 밀봉재의 굴곡 탄성 계수(MPa)이고,
Ee2: 땜납 실장시 피크 온도에서 밀봉재의 굴곡 탄성 계수(MPa)이고,
αe1: 반도체 장치의 성형 온도로부터 실온(25 ℃)까지의 밀봉재의 평균 열팽창 계수(1/℃)이고,
αe2: 반도체 장치의 성형 온도로부터 땜납 실장시 피크 온도까지의 밀봉재의 평균 열팽창 계수(1/℃)이고,
αm: 리드 프레임의 열팽창 계수(1/℃)이고,
ΔT1: 반도체 장치의 성형 온도와 온도 사이클시 저온측와의 차(℃)이고,
ΔT2: 반도체 장치의 성형 온도와 땜납 실장시 피크 온도와의 차(℃)이다.

Description

수지 밀봉형 반도체 장치, 이것에 사용되는 다이본드재 및 밀봉재 {Resin-sealed Semiconductor Device, and Die Bonding Material and Sealing Material for Use Therein}
본 발명은 반도체 칩의 휨 변형을 억제할 수 있으며 온도 사이클성과 땜납 실장성이 우수한 수지 밀봉형 반도체 장치에 관한 것이며, 특히 구리 리드 프레임(lead frame)을 이용한 수지 밀봉형 반도체 장치와 이것에 사용되는 다이본드재 및 밀봉재에 관한 것이다.
LSI 등의 반도체 칩은 리드 프레임과 전기적으로 접합한 후, 외부 환경으로부터의 보호를 목적으로 밀봉재에 의해 밀봉되어 패키지로서의 형태가 된다. 패키지의 대표예로서, 듀얼 인라인 패키지(DIP: Dual Inline Package)가 있다. 이 DIP는 핀 삽입형이고, 실장 기판에 핀을 삽입함으로써 반도체 장치를 부착한다. 최근, LSI의 고집적화나 고속화에 부가적으로, 전자 장치 자체의 소형화나 고기능화의 요구로부터 고밀도에서의 실장이 진행되고 있다. 이 때문에, DIP와 같은 핀 삽입형의 패키지에 부가적으로, 표면 실장형 패키지도 많은 핀 용도 패키지의 주류가 되고 있다.
표면 실장형 패키지의 대표예로서, 콰드 플랫 패키지(QFP: Quad Flat Package)가 있다. QFP는 실장 기판의 표면에, 직접 땜납 등에 의해서 고정하도록 설계되고, 패키지를 얇게 할 수 있음과 동시에 실장 기판에 대하여 양면 실장이 가능하고, 점유 면적을 작게 할 수 있다고 하는 이점을 구비하고 있다.
QFP는 도 1A에 나타낸 바와 같이, 리드 프레임의 거의 중앙부에 위치하는 다이본드 패드(15)상에 반도체 칩(11)이 다이본드재(12)를 통해 탑재되어 있다. 리드(16)과 칩(11)이 금 와이어(14)로 전기 접속된 후, 전체가 밀봉재(13)으로 밀봉된다. 밀봉되어 패키지(수지 밀봉형 반도체 장치)(10) 형태가 된 것이 프린트 배선 기판(도시되지 않음)상에 땜납 실장되어 실제로 사용된다.
이러한 패키지의 제조 과정과, 그 후 실장 및 사용 단계에서 문제가 되는 것은 도 1B에 나타낸 바와 같이 칩(11)을 패드(15)에 고정할 때에 생기는 다이본드재 경화 후 칩의 휨과, 도 1C에 나타낸 바와 같이 실장 및 사용 단계에서의 고온 리플로우나 온도 사이클에 의한 패키지내에서의 크랙(17), 박리(18a, 18b)이다.
우선, 패키지 제조 공정에서 칩의 휨은, 반도체 칩(11)과 리드 프레임(다이본드 패드)(15)의 물성 차이에서 기인하는 열 응력에 의한다. 특히, 구리(Cu) 리드 프레임을 사용하는 경우, 반도체 칩과의 열팽창율차가 커서, 반도체 칩(11)에 휨이 발생하기 쉽다. 최악의 경우, 반도체 칩 자체가 파손된다. 리드 프레임에 접착된 반도체 칩(11)에 휨이 남은 채로 래크(rack)내를 반송시키면, 반송 잼(jam)의 원인이 되고, 또한 다음 공정에서 와이어링 에러의 원인이 된다.
이어서, 실장 및 사용 단계에서, 패키지(10)이 마더보드(mother board)에 땜납 실장될 때, 리플로우 공정에서 고온에 노출시킨다. 땜납 실장에서 통상 사용되는 적외선 리플로우 장치 등에서, 반도체 장치는 최고 215 ℃ 내지 245 ℃로 가열된다. 땜납 실장에서는 주석-납 공정(共晶) 땜납이 널리 사용되고 있었지만, 최근 납은 환경에 악영향을 미치므로, 납을 사용하지 않는 무연 땜납의 개발이 진행되고 있다. 무연 땜납은 주석-납 공정 땜납에 비하여 융점이 높기 때문에, 땜납 실장시 반도체 장치는 245 ℃ 내지 280 ℃까지도 가열되어 진다. 이 리플로우 공정에서 가열에 의한 열 응력과 밀봉재(13)의 흡습에 의해 내측 리드(16a)나 다이본드 패드(15)에 대한 밀봉재(13)의 접착력이 저하된다. 접착력이 저하되면, 내측 리드(16a)와 밀봉재(13)의 계면 박리(18a)나, 다이본드 패드(15)와 밀봉재(13)의 계면 박리(18b)가 발생한다. 구리는 열 이력(履歷)을 받은 후 밀봉재와의 밀착성 열화가 심화되고, Cu 리드 프레임을 사용한 경우, 그 영향은 심각하다.
도 2는 도 1C에 나타낸 박리, 크랙의 확대도이다. 도 2A에 나타낸 바와 같이, 실제 사용시에 온도 사이클의 반복에 의한 열충격을 받으면, 다이본드 패드(15)의 말단 부분을 기점으로 밀봉재(13)에 크랙(17)이 생긴다. 이러한 크랙은 주로 패키지 구성 재료의 물성 차이에 의해 생기는 열 응력에 의한 것이지만, 최악의 경우, 크랙이 수지 밀봉형 반도체 장치의 표면까지 도달하는 경우가 있다. 크랙이 패키지 표면에 도달한 경우에는, 크랙으로부터 수분이 진입하여 내습 신뢰성이 저하된다. 또한, 도 2B에 나타낸 바와 같이, 내측 리드(16a)와 밀봉재(13) 사이에 박리(18a)가 있으면, 그 후 반복 사용시 온도 사이클에 의해 금 와이어(14) 균열(19)의 원인이 되고, 최악의 경우, 단선되는 경우가 있다. 한편, 다이본드 패드(15)와 밀봉재(13) 계면에서의 박리(18b)도 또한 그 후 온도 사이클에 의해 다이본드 패드(15)의 모서리로부터 연장되는 크랙(17)의 원인이 된다.
이들 문제에 대한 해결책으로서, 흡습에 의한 접착력의 저하를 억제하기 위해 반도체 장치 자체를 방습 포장하고, 마더 보드에의 표면 실장 직전에 개봉하여 사용하는 방법이나, 표면 실장 직전에 반도체 장치를 100 ℃에서 24 시간 건조시키고, 그 후 땜납 실장을 행하는 방법이 제안되어 실시되고 있다.
그러나, 이러한 전처리 방법에 의하면, 제조 공정이 길어질 뿐만 아니라, 번거롭다고 하는 문제가 있다. 본 발명은 이들 문제를 해결하기 위한 것으로, 종래 QFP의 결점을 극복하여 Cu 리드 프레임을 사용한 경우에도, 다이본드재 경화 후 반도체 칩의 휨을 작게 하고, 땜납 실장시 내측 리드와 다이본드 패드의 접속 신뢰성을 높이고, 또한 온도 사이클시 다이본드 패드 말단 부분을 기점으로 한 크랙을 억제할 수 있는 수지 밀봉형 반도체 장치를 제공하는 것을 목적으로 한다.
도 1은 수지 밀봉형 반도체 장치의 제조, 실장, 사용 과정에서 생기는 문제를 나타내는 도면이다.
도 2는 수지 밀봉형 반도체 장치에 생기는 크랙 및 박리를 나타내는 도면이다.
도 3은 25 ℃에서의 경화 후 다이본드재의 굴곡 탄성 계수(MPa)와 칩의 휨(㎛)의 관계(25 ℃)를 나타내는 그래프이다.
도 4는 칩의 휨을 감소시키고, 내온도 사이클성을 향상시키기 위해서 필요로 하는 재료 물성(다이본드재, 밀봉재)의 방향성을 나타내는 표이다.
도 5는 밀봉재의 내리플로우성의 측정을 설명하기 위한 도면이고, 도 5A는 측정에 사용되는 시험편을, 도 5B는 이 시험편을 사용한 밀봉재의 전단 왜곡 에너지의 측정 방법을, 도 5C는 밀봉재에 인가되는 하중 F를 변위 x로 적분함으로써 얻어지는 전단 왜곡 에너지 U를 나타내는 그래프이다.
도 6은 내리플로우성 분석에 사용되는 수지 밀봉형 반도체 장치의 부분 단면도이다.
<발명의 실시 형태>
본 발명의 실시 양태를 상세하게 서술하기 전에, 상기한 칩의 휨, 크랙, 부재 박리라는 문제를 해결하는 원리에 대하여 진술한다.
우선, 반도체 칩을 다이본드 패드상에 다이본드재를 통해 고정시키고, 경화한 후 25 ℃에서의 칩의 휨은 다이본드재의 경화 온도 및 경화 시간과 반도체 칩 및 다이본드 패드의 외형 치수가 일정하다고 가정하면, (1) 다이본드재의 탄성 계수에 영향받는다고 생각된다. 본 발명자들은 이 영향에 주목하여 연구를 거듭한 결과, 다이본드재의 탄성 계수 중에서도 굴곡 탄성 계수가 칩 휨의 주요 인자이며, 경화 후, 즉, 25 ℃에서 다이본드재의 굴곡 탄성 계수를 300 MPa 이하로 함으로써 칩의 휨을 억제할 수 있다는 것을 본 발명에 이르러 밝혀내었다. 굴곡 탄성 계수가 300 MPa 이하로 되도록 다이본드재를 실현하는 상세한 조성에 대해서는 후술하겠지만, 본 발명자들은 무기질 충전제 20 내지 85 중량％, 수지 성분 및 수지 성분 전체의 40 중량％ 이상을 차지하는 저응력화제를 포함함으로써 칩의 휨을 최소화할 수 있음을 본 발명에 이르러 발견하였다.
다음으로, 온도 사이클, 즉 저온과 고온의 반복에 의한 열충격에 의해서 다이본드 패드 말단 부분에 생기는 크랙은, (2) 다이본드 패드 말단 부분의 열 응력, (3) 밀봉재의 굴곡 파단 강도에 영향을 받는다고 생각된다. 본 발명자들은 이러한 영향에 주목하여 연구를 거듭한 결과, 온도 사이클시 다이본드 패드 말단 부분의 크랙은 다이본드 패드 말단 부분의 열 응력과 밀봉재의 굴곡 파단 강도가 일정한 관계를 만족하도록 설정함으로써 방지할 수 있다는 것을 본 발명에 이르러 밝혀내었다. 이 일정한 관계를 만족시킬 수 있는 다이본드재와 밀봉재의 상세한 조성에 대해서는 후술하겠지만, 다이본드재로서는 무기질 충전제 20 내지 85 중량％, 수지 성분 및 수지 성분 전체의 70 중량％ 이하를 차지하는 저응력화제를 포함하는 것을 사용한다. 밀봉재로서는 25 ℃에서의 굴곡 탄성 계수가 26 GPa 이하, 반도체 장치의 성형 온도로부터 25 ℃까지의 평균 열팽창 계수가 0.7×10-5/℃ 이상, 25 ℃에서의 굴곡 파단 강도가 120 MPa 이상인 것을 사용한다. 본 발명자들은 이러한 다이본드재와 밀봉재를 조합함으로써 온도 사이클시 다이본드 패드 말단 부분의 크랙을 억제할 수 있다는 것을 본 발명에 이르러 발견하였다.
땜납 실장시 발생하는 내측 리드부나 다이본드 패드부의 박리는, (4) 밀봉재 흡습 후의 각 부와 밀봉재의 접착성, (5) 다이본드재나 밀봉재의 구성 재료와 리드 프레임의 재료 물성 차이에 의해 생기는 열 응력에 영향을 받는다고 생각된다. 본 발명자들은 이러한 영향에 주목하여 연구를 거듭한 결과, 땜납 실장시 내측 리드부나 다이본드 패드부의 박리는 흡습 후의 땜납 실장시 피크 온도에서의 각 부와 밀봉재의 접착성(전단 왜곡 에너지)과 리드 프레임과 구성 재료의 재료 물성 차이에 의해 생기는 열 응력이 일정한 관계를 만족시킴으로써 향상될 수 있다는 것을 본 발명에 이르러 밝혀내었다. 이 일정한 관계를 만족시키는 다이본드재 및 밀봉재의 상세한 조성에 대해서는 후술하겠지만, 다이본드재로서 무기질 충전제 20 내지 85 중량％, 수지 성분 및 수지 성분 전체의 40 중량％ 이상을 차지하는 저응력화제를 포함하는 것을 사용한다. 밀봉재로서는 무기질 충전제 82 내지 90 중량％와 특정 화학식으로 나타내지는 에폭시 수지를 포함하는 것을 사용한다. 본 발명자들은 이들을 조합함으로써 땜납 실장시 각 부의 박리가 억제되는 것을 본 발명에 이르러 발견하였다.
이로부터, 반도체 장치가 반도체 장치의 제조, 프린트 배선 기판에의 실장, 사용 전체 과정을 통해 칩의 휨이나 크랙, 박리를 방지하여 작동의 신뢰성을 유지하기 위해서는,
(1) 25 ℃에서 다이본드재의 굴곡 탄성 계수,
(2) 온도 사이클시 다이본드 패드 말단 부분의 열 응력,
(3) 온도 사이클시 밀봉재의 굴곡 파단 강도,
(4) 땜납 실장시 밀봉재와 리드 프레임(내측 리드부, 다이본드 패드부)과의 전단 왜곡 에너지, 및
(5) 땜납 실장시 밀봉재와 리드 프레임(내측 리드부, 다이본드 패드부) 계면에 발생하는 열 응력
모두를 고려하는 것이 바람직하다.
이하, 이들의 요인에 대하여 상술한다.
<반도체 칩의 휨을 감소시키기 위한 다이본드재>
우선, 반도체 칩의 휨은 다이본드재의 탄성 계수에 크게 영향을 받는다는 점에 대하여 상술한다.
반도체 장치에 사용되는 리드 프레임재(다이본드 패드부 및 내측 리드부를 포함함)에는, 일반적으로 구리 합금이나 철-니켈 합금이 널리 사용되고 있다. 사용되는 소재에 따라 리드 프레임의 열팽창 계수가 다르고, 예를 들면 구리 합금의 열팽창 계수는 1.7×10-5/℃, 철-니켈 합금은 0.5×10-5/℃ 이다. 반도체 칩의 휨은 리드 프레임의 열팽창 계수에도 크게 영향을 받으며, 칩과 리드 프레임(특히, 다이본드 패드부)와의 열팽창 계수차가 클수록 커진다.
리드 프레임에 철-니켈 합금을 사용한 경우, 반도체 칩과의 열팽창 계수차가 작기 때문에 반도체 칩 소자의 휨은 작아, 문제가 되지 않지만, 도전성 등의 전기 특성이나 작동 특성, 방열성을 생각하면, 구리 합금의 리드 프레임 사용에 요청이 증가하고 있다. 그러나, 구리 합금의 리드 프레임을 사용한 경우, 반도체 칩과의 열팽창 계수차가 크기 때문에 반도체 칩의 휨은 커진다.
반도체 장치에 있어서 구리 합금의 리드 프레임에, 실리콘을 주체로 하는 반도체 칩을 탑재하는 경우, 칩과 리드 프레임의 물성은 거의 특정된다. 따라서, 반도체 칩과 다이본드 패드를 접착하는 다이본드재의 특성을 조정함으로써 칩의 휨은 억제될 것이다.
도 3에, 시판용 휨 변형 해석 툴을 이용하여 칩의 휨과 다이본드재의 물성 관계에 대하여 조사한 결과를 나타낸다. 이 결과로부터, 칩의 휨은 다이본드재의 열팽창 계수에 거의 영향을 받지 않고, 굴곡 탄성 계수에 크게 영향을 받는 것을 알았다. 실제로 8 mm×10 mm×0.28 mm의 칩을 굴곡 탄성 계수가 상이한 다이본드재를 사용하여, 리드 프레임의 다이본드 패드상에 150 ℃, 1 시간의 경화 조건에서 고정하고, 25 ℃에서 칩의 휨을 측정하였다. 측정치가 해석 결과와 잘 일치하는 것으로부터, 칩의 휨을 고려할 때 다이본드재의 굴곡 탄성 계수만을 생각하면 된다. 또한, 다이본드재의 굴곡 탄성 계수는 25 ℃하에서 JIS-K-6911에 준하여 측정하였다.
8 mm×10 mm의 칩을 시험편으로 사용한 경우, 칩의 휨이 30 ㎛ 정도까지라면 반도체 칩의 기능, 구조에 영향을 주지 않는다. 칩의 휨을 30 ㎛ 이하의 범위로 억제하기 위해서는, 도 3의 그래프로부터 25 ℃에서 다이본드재의 굴곡 탄성 계수 Ed1을 300 MPa 이하로 설정한다면 좋다.
25 ℃에서의 굴곡 탄성 계수 Ed1이 300 MPa 이하인 다이본드재는, 페이스트형 또는 필름형일 수도 있지만, 그의 조성으로서 무기질 충전제 20 내지 85 중량％, 수지 성분 및 수지 성분 전체의 40 중량％ 이상의 저응력화제를 포함하는 것이 바람직하다.
무기질 충전제로는 용융 실리카, 결정 실리카, 구형 실리카, 알루미나, 탄산 칼슘, 규산 지르코늄, 규산 칼슘, 활석, 점토, 운모, 질화 붕소, 수산화 알루미늄, 은 가루, 구리 가루, 니켈 가루 등을 들 수 있다. 다이본드재 중 무기질 충전제량이 20 중량％ 미만, 85 중량％를 초과하면, 다이본드재를 다이본드 패드부에 도포할 때 또는 접착할 때 작업성이 저하된다.
수지 성분으로는 크레졸 노볼락형 에폭시 수지, 비스페놀 F형 에폭시 수지, 비스페놀 AD형 에폭시 수지, 아크릴 수지 등이 바람직하게 사용된다. 다이본드재 중에는 이들 기재 수지 이외에 경화제, 경화 촉진제가 함유되고, 필요에 따라서 커플링제, 반응성 희석제 등을 함께 사용할 수 있다.
저응력화제로서는 부타디엔ㆍ아크릴로니트릴계 공중합체나 이들의 말단 또는 측쇄에 아미노기, 에폭시기, 카르복실기를 갖는 변성 공중합체, 아크릴로니트릴ㆍ부타디엔ㆍ스티렌 공중합체 등의 부타디엔계 가요화제, 말단 또는 측쇄에 아미노기, 수산기, 에폭시기, 카르복실기를 갖는 실리콘계 엘라스토머 등을 들 수 있다. 저응력화제를 배합함으로써 다이본드재의 굴곡 탄성 계수를 작게 할 수 있어, 반도체 칩을 다이본드 패드부에 고정하였을 때 반도체 칩의 휨을 감소시킬 수 있다. 저응력화제의 배합량은 수지 성분 전체의 40 중량％ 이상으로 설정하는 것이 바람직하다. 40 중량％ 미만에서는 다이본드재의 굴곡 탄성 계수를 충분하게 작게 할 수 없어, 반도체 칩의 휨을 감소시킬 수 없기 때문이다.
본 실시 양태에 사용되는 다이본드재에는, 저응력화제와 함께 이온 포획제를 부가적으로 배합할 수도 있다. 이러한 조성의 다이본드재를 사용함으로써 다이본드재 경화 후 반도체 칩의 휨을 억제할 수 있다.
본 발명은 특히 구리 합금의 리드 프레임을 사용하는 수지 밀봉형 반도체 장치에 바람직하게 적용된다. 실시 양태에 있어서는, 특히 구리 합금의 리드 프레임의 표면에 은, 금, 팔라듐 중 어느 하나로 도금한 것을 사용하는 것이 바람직하다.
<온도 사이클시 크랙을 방지하기 위한 다이본드재와 밀봉재>
온도 사이클에 의해 발생하는 크랙은 상술한 바와 같이 다이본드 패드 말단 부분의 열 응력(thermal stress) σ와 밀봉재의 굴곡 파단 강도(flexural strength) σb의 영향을 받는다.
다이본드 패드 말단 부분의 열 응력 σ는 밀봉재의 25 ℃에서의 탄성 계수(elastic modulus)를 Ee1, 밀봉재의 25 ℃에서의 열팽창 계수(coefficient of thermal expansion)를 αe1, 리드 프레임의 열팽창 계수를 αm이라 할 때, 하기 수학식으로 나타내진다. 또한, 하기의 숫자 1은 저온측(25 ℃ 이하)에서의 매개변수인 것을 나타낸다.
식 중,
k: 패키지 구조나 리드 프레임 구조에 의해 결정되는 계수이고,
σe: 구성 재료의 물성에 의해 나타내지는 열 응력의 지표가 되는 특성이고,
kd1: 탄성 계수 1 MPa에 대한 25 ℃에서의 다이본드재(경화 후)의 굴곡 탄성 계수 Ed1(Ed1>1 MPa)의 비이고,
αd: 리드 프레임과 밀봉재의 열팽창 계수의 차(αm-αe1)이고,
ΔT1: 반도체 장치의 성형 온도와 온도 사이클시 저온측과의 차이다.
수학식 7로부터 다이본드 패드 말단 부분에 발생하는 열 응력 σ는 특성 σe에 비례하는 것을 알 수 있다.
한편, 밀봉재의 굴곡 파단 강도 σb(MPa)는 JIS-K-6911에 준하여 굴곡 시험을 수행함으로써 다음 수학식으로부터 얻어진다. 시험편은 밀봉재를 트랜스퍼 프레스에 의해 소정의 크기로 경화 성형하고, 175 ℃, 5 시간의 후경화를 수행함으로써 얻어진다.
식 중, L은 스판 (span)(mm)이고, P는 하중(N)이고, W는 시험편의 폭(mm)이고, H는 시험편의 두께(mm)이고, 측정 온도는 실온인 25 ℃이다.
온도 사이클시 생기는 다이본드 패드 말단 부분의 크랙을 억제하기 위해서는 밀봉재의 굴곡 파단 강도 σb를 크게 하고, 다이본드 패드에 생기는 열 응력, 즉, 특성치 σe를 작게 하는 것이 필요하다. 그러나, 굴곡 파단 강도 σb가 높은데도 불구하고 특성치 σe도 크다면, 다이본드 패드 말단 부분에 크랙이 생긴다. 반대로, 굴곡 파단 강도 σb가 다소 낮더라도 특성치 σe가 작다면, 다이본드 패드 말단 부분에 크랙은 생기지 않는다. 따라서, 밀봉재의 굴곡 파단 강도 σb와 특성치 σe의 균형을 양호하게 설정하는 것이 중요하다.
본 발명자들은 밀봉재의 굴곡 파단 강도 σb와 특성치 σe의 관계에 대하여 연구를 거듭하고, 하기 실험예를 분석한 결과, 굴곡 파단 강도 σb와 특성 σe의 비(σe/σb)를 0.2 이하로 설정함으로써, 온도 사이클시 생기는 다이본드 패드 말단 부분의 크랙을 억제할 수 있다는 것을 본 발명에 이르러 발견하였다.
밀봉재의 굴곡 파단 강도 σb와 특성 σe의 비(σe/σb)를 0.2 이하로 설정하기 위해서는, 수학식 8로부터 다이본드재의 굴곡 탄성 계수 Ed1을 크게 하고, 밀봉재의 굴곡 탄성 계수 Ee1을 작게 하며, 밀봉재의 열팽창 계수 αe1을 크게 하고, 또한 밀봉재의 굴곡 파단 강도 σb를 크게 할 필요가 있다. 구체적으로는, 하기 실험 분석에 기초하여 결정된 바와 같이, 다이본드재의 굴곡 탄성 계수 Ed1을 1 MPa 이상, 밀봉재의 굴곡 탄성 계수 Ee1을 26 GPa 이하, 밀봉재의 열팽창 계수 αe1을 0.7×10-5/℃ 이상, 밀봉재의 굴곡 파단 강도 σb를 120 MPa 이상으로 하는 것이 바람직하다.
밀봉재의 굴곡 파단 강도가 120 MPa 미만, 열팽창 계수가 0.7×10-5/℃ 미만, 밀봉재의 굴곡 탄성 계수가 26 GPa를 초과하면, 굴곡 파단 강도 σb와 특성 σe의 비(σe/σb)가 0.2를 초과하여 커지는 경우가 있기 때문에, 크랙을 충분히 방지할 수 없게 된다.
리드 프레임 표층의 도금은 리드 프레임의 종류에 따라 다르지만, 다이본드 패드 말단 부분의 크랙은 밀봉재의 굴곡 파단 강도 σb와 특성 σe의 비(σe/σb)로 설명할 수 있으므로, 리드 프레임 표층의 도금은 특별히 제한되지 않는다. 따라서, 일반적으로 은, 금, 팔라듐 등의 도금을 사용하면 좋다. 통상, 리드 프레임의 내측 리드부는 길이 1 mm 내지 20 mm, 폭 0.1 mm 내지 1 mm, 두께 0.1 내지 0.5 mm의 범위, 다이본드 패드부는 외형 2 mm×2 mm 내지 20×20 mm, 두께 0.1 mm 내지 0.5 mm 범위의 것이 바람직하게 사용되고, 예를 들면 와이어 접합성을 향상시키기 위해 내측 리드부에만 도금을 하는 경우가 있다.
또한, 밀봉재 및 다이본드재의 굴곡 탄성 계수 Ee1, Ed1은 밀봉재와 다이본드재의 경화물을 제조하고, 25 ℃하에서 JIS-K-6911에 준하여 시험함으로써 얻어진다. 밀봉재의 열팽창 계수 αe1은, 밀봉재 경화물을 제조하고, 열기계 분석 장치를 이용하여 측정하며, 반도체 장치의 성형 온도로부터 25 ℃까지의 기울기로부터 구한다.
상술한 관계 σe/σb≤0.2를 만족시키는 밀봉재 및 다이본드재를 사용하는 수지 밀봉형 반도체 장치는 온도 사이클시에 있어서 심한 열충격을 받은 경우에도 다이본드 패드 말단 부분의 크랙을 억제할 수 있다.
상기 관계를 만족시키는 다이본드재는 페이스트형 또는 필름형일 수도 있지만, 그의 조성은 무기질 충전제 20 내지 85 중량％, 수지 성분 및 수지 성분 전체의 70 중량％ 이하의 저응력화제를 포함하고, 경화제, 경화 촉진제, 필요에 따라서 커플링제, 반응성 희석제, 용매 등이 함께 사용된다. 또한, 이온 포획제를 배합할 수도 있다. 이 중, 무기질 충전제와 저응력화제의 종류에 대해서는, 반도체 칩의 휨과 관련하여 상술한 다이본드재에서 사용되는 무기질 충전제 및 저응력화제와 동일한 것을 사용한다. 수지 성분은 통상적인 수지도 좋지만, 그 중에서도 크레졸 노볼락형 에폭시 수지, 비스페놀 F형 에폭시 수지, 비스페놀 AD형 에폭시 수지, 아크릴 수지가 바람직하게 사용된다.
무기질 충전제의 배합량이 다이본드재 전체의 20 중량％ 미만, 85 중량％를 초과하면, 다이본드재를 다이본드 패드부에 도포 또는 접착할 때 작업성이 저하된다. 한편, 다이본드 패드부의 열 응력은 다이본드재의 굴곡 탄성 계수에 영향을 받으므로, 다이본드재의 굴곡 탄성 계수가 작아짐에 따라서 다이본드 패드 말단 부분의 열 응력은 증대하여, σe/σb≤0.2의 관계를 만족시킬 수 없게 된다. 이로부터, 저응력화제의 배합량은 용매와 무기질 충전제를 제외한 수지 성분 전체의 70 중량％ 이하로 설정하는 것이 바림직하다. 이는 70 중량％를 초과하면, 다이본드재의 굴곡 탄성 계수가 현저히 작아져 칩의 휨 방지에는 효과적이지만, 온도 사이클시 다이본드 패드 말단 부분의 열 응력을 감소시킬 수 없기 때문이다.
도 4는 칩의 휨을 감소시키고, 내온도 사이클성을 향상시키기 위해 필요한 재료 물성(다이본드재, 밀봉재)의 방향성을 나타내는 표이다. 반도체 칩의 휨에 관해서는, 수지 밀봉을 수행하기 전 단계이기 때문에, 밀봉재의 매개변수는 무관하다. 칩의 휨과 내온도 사이클성 모두에 영향을 주는 것이 다이본드재의 특성이다. 칩의 휨이 작도록 억제하기 위해서는, 다이본드재의 굴곡 탄성 계수가 낮은 것이 바람직하지만, 온도 사이클시에는 상술한 바와 같이 높은 것이 바람직하다. 이 때문에, 다이본드 패드에의 반도체 칩 탑재 후와, 밀봉재로 밀봉한 후의 온도 사이클시 모두에 있어서, 제품의 신뢰성을 유지하기 위해서는 다이본드재의 굴곡 탄성 계수의 범위를 최적으로 설정할 필요가 있다.
즉, 다이본드재의 굴곡 탄성 계수는 1 MPa 이상 300 MPa 이하인 것이 바람직하고, 이러한 굴곡 탄성 계수를 실현하는 다이본드재는 수지 성분 전체의 40％ 이상 70％ 이하 범위의 저응력화제를 포함하는 것이 바람직하다.
한편, 본 발명에 사용되는 밀봉재는 통상적으로 분말형 또는 타블렛형으로 되어 있고, 굴곡 탄성 계수가 26 GPa 이하, 열팽창 계수가 0.7×10-5/℃ 이상, 굴곡 파단 강도 σb가 120 MPa 이상이면, 그 기재 수지는 특별히 제한되지 않는다. 바람직하게 사용되는 예로서, 비페닐형 에폭시 수지나 크레졸 노볼락형 에폭시 수지를 들 수 있다. 밀봉재에는 기재 수지 이외에 경화제, 경화 촉진제, 무기질 충전제가 함유되고, 필요에 따라서 난연제, 커플링제, 왁스 등이 함께 사용된다. 본 발명에 사용되는 밀봉재에는 상기 이외에 실리콘 오일 및 실리콘 고무, 합성 고무 등의 고무 성분을 배합하거나 이온 포획제를 배합할 수도 있다. 이러한 밀봉재를 사용한 반도체 칩을 밀봉하는 방법에 대해서는 특별히 제한되지 않고, 통상의 트랜스퍼 성형 등에 나타난 것과 같은 공지된 성형 방법에 의해 수행할 수 있다.
이렇게 해서 얻어지는 수지 밀봉형 반도체 장치는, 반도체 칩의 휨, 내온도 사이클성 모두가 우수하고, 심한 열충격을 받은 경우에도 다이본드 패드 말단 부분으로부터 크랙이 생기는 것을 방지할 수 있다.
<땜납 실장시 박리를 방지하기 위한 밀봉재와 다이본드재>
땜납 실장시에는 내측 리드부와 밀봉재의 계면 박리, 다이본드 패드부(이면)과 밀봉재 계면과의 박리가 문제가 된다. 박리는 밀봉재 흡습 후의 내측 리드부나 다이본드 패드부와 밀봉재 사이의 접착성(전단 왜곡 에너지), 및 이들 부재와 밀봉재와의 계면에 발생하는 열 응력에 영향을 받는다. 그리고, 상술한 바와 같이, 땜납 실장시 피크 온도에서의 각 부위와 밀봉재의 전단 왜곡 에너지와 열 응력이 일정한 관계를 만족시킴으로써 박리를 해소할 수 있다.
땜납 실장시에 있어서 내측 리드부와 밀봉재의 계면에 발생하는 열 응력 σi는, 밀봉재의 탄성 계수를 Ee2, 열팽창 계수를 αe2, 리드 프레임의 열팽창 계수를 αm으로 할 때, 하기 수학식으로 나타내진다. 하기의 숫자 2는 고온측에서의 매개변수인 것을 나타낸다.
다이본드 패드부와 밀봉재의 계면에 발생하는 열 응력 σd는 하기 수학식으로 나타내진다.
식 중,
k: 패키지 구조나 리드 프레임 구조에 의해 결정되는 계수이고,
σei, σed: 구성 재료의 물성에 의해 나타내는 열 응력의 지표가 되는 특성이고,
kd2: 탄성 계수 1 MPa에 대한 땜납 실장시 피크 온도에서 다이본드재의 굴곡 탄성 계수 Ed2(MPa)의 비(Ed2>1 MPa)이고,
αd: 고온측에서의 밀봉재와 리드 프레임의 열팽창 계수차이고,
ΔT2: 반도체 장치의 성형 온도와 땜납 실장시 피크 온도와의 차이다.
내측 리드부에 발생하는 열 응력은 특성 σei에 비례하고, 다이본드 패드부에 발생하는 열 응력은 특성 σed에 비례한다.
한편, 땜납 실장시 피크 온도에서의 리드 프레임의 내측 리드부나 다이본드 패드부와 밀봉재와의 전단 왜곡 에너지 U(Nㆍm)는 밀봉재 전단시에 인가되는 힘(즉, 하중)과, 그것에 의한 변위로부터 구한다. 구체적으로는, 도 5A에 나타낸 시험편을 제조하고, 소정의 조건에서 흡습을 행한 후, 도 5B에 나타낸 바와 같이 땜납 실장시 피크 온도로 설정한 전단 접착력 시험기의 열판(22) 위에 20 초간 방치하고, 그 후 테스트 헤드(21)를 매초 50 ㎛로 이동시키면서 밀봉재(13)에 하중을 가하여 하중 F(N)와 밀봉재(13)의 변위 x(m)를 측정하여 하기 수학식으로부터 구한다.
바꾸어 말하면, 전단 왜곡 에너지 U는, 도 5C의 사선 영역으로 나타낸 바와 같이 하중 F를 변위 x로 적분한 값이다.
도 5A에 나타낸 시험편은, 내측 리드부나 다이본드 패드와 재질, 도금 사양이 동일한 리드 프레임(20) 상에 밀봉재(13)을 트랜스퍼 프레스에 의해 높이 1 mm, 폭 3.7 mm 크기로 경화 성형하고, 175 ℃, 5 시간 후경화를 행함으로써 얻어진다.
또한, 반도체 장치의 흡습 시간을 t1(h), 시험편의 흡습 시간을 t2(h), 반도체 장치 표면으로부터 내측 리드부나 다이본드 패드부까지의 밀봉재 두께를 h1(mm), 시험편의 밀봉재 두께를 h2(mm)로 할 때, 픽(Fick)의 확산 방정식을 이용하여 이들 매개변수 사이에 하기 관계식이 얻어진다.
이 관계식으로부터, 시험편의 흡습 시간 t2가 결정된다. 예를 들면, 실제 반도체 장치의 흡습 시간 t1이 168 시간, 반도체 장치 표면으로부터 내측 리드부까지의 밀봉재 두께 h1이 도 6에 나타낸 바와 같이 0.625 mm, 시험편의 밀봉재 두께 h2가 도 5A에 나타낸 바와 같이 1.0 mm일 때, 수학식 17로부터 시험편의 흡습 시간 t2는 약 280 시간으로 결정된다.
땜납 실장시에 생기는 내측 리드부 및 다이본드 패드부의 박리를 억제하기 위해서는, 내측 리드부에 대한 밀봉재의 전단 왜곡 에너지 Ui 및 다이본드 패드부에 대한 밀봉재의 전단 왜곡 에너지 Ud를 높게 설정하고, 특성 σei, σed를 낮출 필요가 있다. 그러나, 전단 왜곡 에너지 Ui, Ud가 높은데도 불구하고 특성 σei, σed도 높으면, 내측 리드부나 다이본드 패드부는 박리되는 경우가 있다. 한편, 전단 왜곡 에너지 Ui, Ud가 낮더라도 특성 σei, σed가 낮으면, 내측 리드부나 다이본드 패드부는 박리되지 않는 경우가 있다. 따라서, 내측 리드부나 다이본드 패드부에서의 전단 왜곡 에너지 Ui, Ud와 대응하는 특성치 σei, σed의 균형을 양호하게 설정하는 것이 중요하다.
본 발명자들은 전단 왜곡 에너지 Ui(Nㆍm), Ud(Nㆍm)와 특성 σei(MPa), σed(MPa)의 관계에 대하여 연구를 거듭하고, 후술하는 실험 분석을 행한 결과,
ㆍ 전단 왜곡 에너지 Ui와 특성 σei의 비(Ui/σei)≥2.0×10-6
ㆍ 전단 왜곡 에너지 Ud와 특성 σed의 비(Ud/σed)≥4.69×10-6
으로 설정함으로써, 땜납 실장시에 생기는 내측 리드부나 다이본드 패드부의 박리를 억제할 수 있음을 알았다.
내측 리드부에 대한 밀봉재의 전단 왜곡 에너지 Ui와 특성 σei의 비(Ui/σei)를 2.0×10-6 이상, 다이본드 패드부에 대한 밀봉재의 전단 왜곡 에너지 Ud와 특성 σed의 비(Ud/σed)를 4.69×10-6 이상으로 하기 위해서는, 하기 실험 분석의 결과로부터 하기 조건이 유도된다.
ㆍ 땜납 실장시 피크 온도에서 다이본드재의 굴곡 탄성 계수(Ed2)≤70 MPa
ㆍ 땜납 실장시 피크 온도에서 밀봉재의 굴곡 탄성 계수(Ee2)≤650 MPa
ㆍ 땜납 실장시 피크 온도에서 밀봉재의 열팽창 계수(αe2)≤5.0×10-5/℃
ㆍ 밀봉재의 전단 왜곡 에너지(Ui)≥1.35×10-6 Nㆍm
ㆍ 밀봉재의 전단 왜곡 에너지(Ud)≥6.8×10-5 Nㆍm
이러한 조건을 만족시키는 다이본드재 및 밀봉재를 사용하여 제조되는 수지 밀봉형 반도체 장치는, 프린트 배선 기판에의 땜납 실장에서와 같은 고온하에서도, 리드 프레임의 내측 리드부와 밀봉재의 계면이나, 다이본드 패드부와 밀봉재의 계면에서의 박리를 효과적으로 방지할 수 있어, 제품의 신뢰성이 향상된다.
땜납 실장시 피크 온도에서 다이본드재의 굴곡 탄성 계수가 70 MPa를 초과하고, 밀봉재의 굴곡 탄성 계수가 650 MPa를 초과하며, 밀봉재의 열팽창 계수가 5.0×10-5/℃를 초과하고, 또한 다이본드 패드부에 대한 밀봉재의 전단 왜곡 에너지가 6.8×10-6 Nㆍm 미만이 되면, 다이본드 패드부에서의 전단 왜곡 에너지 Ud와 특성 σed의 비(Ud/σed)가 4.69×10-6 보다 작아져, 다이본드 패드부의 박리를 충분히 억제할 수 없다.
마찬가지로, 밀봉재의 굴곡 탄성 계수가 650 MPa를 초과하고, 밀봉재의 열팽창 계수가 5.0×10-5/℃를 초과하고, 또한 내측 리드부에 대한 밀봉재의 전단 왜곡 에너지가 1.35×10-6 Nㆍm 미만이 되면, 내측 리드부의 전단 왜곡 에너지 Ui와 특성 σei의 비(Ui/σei)가 2.0×10-6 보다 작아져, 내측 리드부의 박리를 충분히 억제할 수 없다.
내측 리드부나 다이본드 패드부에 대한 밀봉재의 전단 왜곡 에너지는 리드 프레임 표층의 도금에 의해 변화하지만, 도금이 상이한 경우라도 내측 리드부나 다이본드 패드부의 박리는 전단 왜곡 에너지 Ui, Ud와 특성 σei, σed의 비로 설명할 수 있으므로, 리드 프레임 표층의 도금은 특별히 제한되지 않고, 일반적으로 은 금, 팔라듐 중 어느 하나를 포함하는 도금이 사용된다.
또한, 다이본드재와 밀봉재의 굴곡 탄성 계수는 다이본드재 및 밀봉재 경화물을 제조하고, 실장시 피크 온도(예를 들면, 245 ℃) 분위기하에 JIS-K-6911에 준하여 시험함으로써 얻어진다. 열팽창 계수는 밀봉재 경화물을 제조하고, 열기계 분석 장치를 이용하여 측정하며, 수지 밀봉형 반도체 장치의 성형 온도로부터 땜납 실장시 피크 온도까지의 기울기로부터 구한다.
상술한 조건을 만족시키는 밀봉재는 상술한 바와 같이 통상 분말형 또는 타블렛형으로 되어 있다. 밀봉재의 기재 수지는 특별히 제한되지 않지만, 비페닐형 에폭시 수지나 크레졸 노볼락형 에폭시 수지 등이 바람직하게 사용된다. 또한, 하기 화학식 I로 표시되는 에폭시 수지는 고온하에서의 굴곡 탄성 계수가 작고, 내측 리드부나 다이본드 패드부의 열 응력을 감소시킬 수 있다.
<화학식 I>
식 중, t-Bu는 tert-부틸기를 나타낸다.
밀봉재로 화학식 I의 에폭시 수지를 사용하는 경우에는, 밀봉재 중 수지 성분 전체의 10 중량％ 이상, 보다 바람직하게는 20 중량％ 이상을 함유시키는 것이 바람직하다. 10 중량％ 미만이면, 충분한 저탄성화를 도모할 수 없고, 내측 리드부나 다이본드 패드부의 열 응력을 감소시킬 수 없기 때문이다.
밀봉재는 기재 수지 이외에 경화제, 경화 촉진제, 무기질 충전제를 함유하고, 필요에 따라서 난연제, 커플링제, 왁스 등이 함께 사용된다. 무기질 충전제의 배합량은 밀봉재 전체의 80 중량％ 이상, 95 중량％ 미만으로 설정하는 것이 바람직하다. 특히 바람직한 것은 82 중량％ 내지 90 중량％의 범위이다. 80 중량％ 미만이면, 밀봉재의 포화 흡수율이 증가함으로써 흡습 후의 전단 접착성이 저하됨과 동시에 열팽창 계수가 커지기 때문에 열 응력이 증가한다. 한편, 95 중량％를 초과하면 트랜스퍼 성형시 밀봉재의 점도가 높아짐으로써 와이어 흐름이나 성형 불량 발생하기 쉬우며 동시에 밀봉재 경화물의 굴곡 탄성 계수가 커져 열 응력이 증가되기 때문이다.
또한, 밀봉재에는 상기 이외에 실리콘 오일 및 실리콘 고무, 합성 고무 등의 저응력화제를 배합하거나 이온 포획제를 배합할 수도 있다. 저응력화제를 배합한 경우, 밀봉재의 탄성 계수를 작게 할 수 있으므로 각 부의 열 응력을 감소시킬 수 있다. 저응력화제의 배합량은 수지 성분 전체의 5 중량％ 이상으로 설정하는 것이 바람직하다. 이러한 밀봉재로 반도체 칩을 밀봉하는 방법은 특별히 제한없이 통상의 트랜스퍼 성형법 등에 나타난 것과 같은 공지된 성형 방법에 의해 수행할 수 있다.
상기 조건을 만족시키는 다이본드재는 상술한 바와 같이 통상 페이스트형 또는 필름형으로 되어 있다. 무기질 충전제의 배합량을 다이본드재 전체의 20 내지 85 중량％, 저응력화제의 배합량을 수지 성분 전체의 40 중량％로 설정하는 것이 바람직하다.
이상에서 진술한 다이본드재 및 밀봉재를 조합함으로써 반도체 칩의 휨, 내온도 사이클성, 땜납 실장성 모두가 우수한 반도체 장치를 얻을 수 있다.
상기 목적을 달성하기 위해서, 본 발명의 한 측면으로, 다이본드 패드 및 내측 리드를 갖는 리드 프레임과, 다이본드 패드상에 다이본드재를 통해 설치되는 반도체 칩과, 상기 반도체 칩 및 리드 프레임을 밀봉하는 밀봉재를 포함하고, 상기 다이본드재와 밀봉재의 특성이 특정한 관계를 만족시키는 반도체 장치를 제공한다. 이 반도체 장치는 25 ℃에서 밀봉재의 굴곡 파단 강도를 σb, 땜납 실장시 피크 온도에서의 내측 리드에 대한 밀봉재의 전단 왜곡 에너지를 Ui, 땜납 실장시 피크 온도에서의 다이본드 패드에 대한 밀봉재의 전단 왜곡 에너지를 Ud로 할 때, 경화 후 다이본드재 및 밀봉재의 특성이 하기 수학식 1, 2, 3 중 하나 이상을 만족시킨다.
식 중,
이고,
이고,
이고,
kd1: 탄성 계수 1 MPa에 대한 25 ℃에서 다이본드재의 굴곡 탄성 계수 Ed1(MPa)의 비(Ed1>1 MPa)이고,
kd2: 탄성 계수 1 MPa에 대한 땜납 실장시 피크 온도에서 다이본드재의 굴곡 탄성 계수 Ed2(MPa)의 비(Ed2>1 MPa)이고,
Ee1: 25 ℃에서 밀봉재의 굴곡 탄성 계수(MPa)이고,
Ee2: 땜납 실장시 피크 온도에서 밀봉재의 굴곡 탄성 계수(MPa)이고,
αe1: 반도체 장치의 성형 온도로부터 25 ℃까지의 밀봉재의 평균 열팽창 계수(1/℃)이고,
αe2: 반도체 장치의 성형 온도로부터 땜납 실장시 피크 온도까지의 밀봉재의 평균 열팽창 계수(1/℃)이고,
αm: 리드 프레임의 열팽창 계수(1/℃)이고,
ΔT1: 반도체 장치의 성형 온도와 온도 사이클시 저온측 온도와의 차(℃)이고,
ΔT2: 반도체 장치의 성형 온도와 땜납 실장시 피크 온도와의 차(℃)이다.
바람직하게는 25 ℃에서 다이본드재의 굴곡 탄성 계수 Ed1은 1 MPa 내지 300 MPa이다. 따라서, 다이본드재 경화 후에 있어서 25 ℃에서 반도체 칩의 휨을 효과적으로 방지할 수 있다.
본 발명의 다른 측면에서는, 무기질 충전제 20 내지 85 중량％, 수지 성분 및 수지 성분 전체의 40 내지 70 중량％의 저응력화제를 포함하고, 땜납 실장시 피크 온도에서의 굴곡 탄성 계수가 70 MPa 이하인 다이본드재를 제공한다.
본 발명의 또다른 측면에서는, 하기 화학식 I로 표시되는 에폭시 수지와 무기질 충전제를 82 내지 90 중량％를 포함하고, 반도체 장치의 수지 밀봉에 사용되는 밀봉재를 제공한다.
식 중, t-Bu는 tert-부틸기를 나타낸다.
이 밀봉재는 25 ℃에서의 굴곡 탄성 계수가 26 GPa 이하, 반도체 장치의 성형 온도로부터 25 ℃까지의 평균 열팽창 계수가 0.7×10-5/℃ 이상, 25 ℃에서의 굴곡 파단 강도가 120 MPa 이상, 땜납 실장시 피크 온도에서의 굴곡 탄성 계수가 650 MPa 이하, 반도체 장치의 성형 온도로부터 땜납 실장시 피크 온도까지의 평균 열팽창 계수가 5.0×10-5/℃ 이하이다. 또한, 땜납 실장시 피크 온도에서의 내측 리드와 밀봉재의 전단 왜곡 에너지가 1.35×10-6 Nㆍm 이상, 땜납 실장시 피크 온도에서의 다이본드 패드와 밀봉재의 전단 왜곡 에너지는 6.8×10-6 Nㆍm 이상이다.
본 발명의 또다른 특징 및 효과는, 하기에 상세하게 서술하는 실시 양태로부터 한층 더 명확하게 된다.
이하에 구체적인 실시예를 기재한다.
표 1에 나타낸 원재료를 사용하고, 표 2에 나타낸 배합으로 A 내지 J의 밀봉재를 준비하고, 한편 표 3에 나타낸 원재료를 사용하고, 표 4에 나타낸 배합으로 I 내지 IV의 다이본드재를 준비하였다.
밀봉재의 배합
원재료명 밀봉재
A B C D E F G H I J
에폭시수지-1 - - - - - - - - 85.0 42.5
에폭시수지-2 - - - - - - - - - 42.5
에폭시수지-3 85.0 85.0 85.0 85.0 85.0 85.0 - - - -
에폭시수지-4 - - - - - - 85.0 85.0 - -
경화제 65.0 65.0 65.0 65.0 65.0 65.0 81.2 81.2 81.5 78.9
경화 촉진제 3.0 3.0 3.0 3.0 3.0 3.0 3.0 3.0 2.0 3.0
난연제 15.0 15.0 15.0 15.0 15.0 15.0 15.0 15.0 15.0 15.0
난연 보조제 6.0 15.0 6.0 15.0 6.0 15.0 6.0 6.0 6.0 6.0
저응력화제 - 15.0 - 15.0 - 15.0 - - - -
이형제 1.0 1.0 1.0 1.0 1.0 1.0 1.0 1.0 1.0 1.0
착색제 2.6 2.6 2.6 2.6 2.6 2.6 2.6 2.6 2.6 2.6
커플링제 7.5 7.5 7.5 7.5 7.5 7.5 7.5 7.5 7.5 7.5
무기질충전제(구형) 740 800 1044 1129 1392 1505 1514 703 1132 1123
다이본드재의 배합
원재료명 다이본드재
I II III IV
에폭시수지-1 - - - 3
에폭시수지-2 22 13 7 -
경화제 3 3 3 1
경화 촉진제 1 1 1 1
저응력화제 - 9 15 9
반응성 희석제 6 6 6 -
용매 - - - 16
무기물 충전제 68 68 68 70
표 4에 나타낸 배합의 다이본드재를 사용하고, 반도체 칩을 리드 프레임의 다이본드 패드상에 배치하여 150 ℃, 1 시간 경화하여 고정하였다. 반도체 칩은, 외형 치수가 8.0 mm×10.0 mm, 두께가 0.28 mm, 리드 프레임은 구리 합금이고, 내측 리드의 선단 부분에 은 도금을 실시한 것을 사용하였다. 리드 프레임의 열팽창 계수는 1.7×10-5/℃, 내측 리드부의 길이는 2 mm 내지 5.6 mm, 폭이 0.185 mm, 두께가 0.15 mm, 다이본드 패드부의 외형 치수는 8.4 mm×10.4 mm, 두께가 0.15 mm이었다.
이와 같이 하여 얻어진 반도체 칩의 25 ℃에서 반도체 칩의 휨 측정을 수행하였다. 반도체 칩의 휨은 표면 조도계를 이용하여 칩 상면부 9 mm를 주사함으로써 측정하였다. 결과는 하기 표 6 내지 9에 나타내었다.
그 후, 표 2에 나타낸 밀봉재를 사용하고, 반도체 칩을 175 ℃, 6.9 MPa, 90초의 트랜스퍼 성형법으로 성형하고, 175 ℃, 5 시간의 후경화를 행함으로써 수지 밀봉형 반도체 장치를 얻었다. 이 반도체 장치는 80핀 QFP로 외형 치수가 14 mm×20 mm, 두께가 1.4 mm이었다. 구체적으로는, 도 6에 나타낸 반도체 장치와 동일하고, 밀봉재 표면으로부터 내측 리드부까지의 밀봉재 두께는 0.625 mm, 밀봉재 표면으로부터 다이본드 패드부까지의 밀봉재 두께는 0.475 mm이었다.
반도체 장치의 제조시, 밀봉재 A 내지 J와 다이본드재 I 내지 IV의 조합은 표 5에 나타낸 바와 같았다. 40 종류의 샘플을 각각 5 개씩 제조하고, 각 종류에서의 실험을 실험예 1 내지 40으로 하였다.
실험예 1 2 3 4 5 6 7 8 9 10
밀봉재 A B C D E F G H I J
다이본드재 I
실험예 11 12 13 14 15 16 17 18 19 20
밀봉재 A B C D E F G H I J
다이본드재 II
실험예 21 22 23 24 25 26 27 28 29 30
밀봉재 A B C D E F G H I J
다이본드재 III
실험예 31 32 33 34 35 36 37 38 39 40
밀봉재 A B C D E F G H I J
다이본드재 IV
표 5에 나타낸 수지 밀봉형 반도체 장치의 각 샘플을 사용하여, 땜납 실장성 시험과 내온도 사이클성 시험을 수행하였다.
땜납 실장성 시험은 JEDEC(Joint Electron Device Engineering Council) LEVEL 1에 준거하여, 얻어진 반도체 장치를 85 ℃, 85 ％ RH하에 168 시간 흡습시킨 후, 땜납 실장시 피크 온도 245 ℃, 반복 횟수 3회로 수행하였다. 그 후, 초음파 탐사 영상 장치로 내측 리드부와 다이본드 패드부의 박리를 관찰하였다.
내온도 사이클성 시험은 MIL 규격(STD-883E condition C)에 준거하여, 150 ℃에서 15 분, -65 ℃에서 15 분을 1 사이클로 하여 1000 사이클을 반복하였다. 그 후, 단면 관찰에 의해 다이본드 패드 말단 부분의 크랙을 관찰하였다.
표 6 내지 표 9에 반도체 칩의 휨과 함께 1000 사이클의 온도 사이클 후의 다이본드 패드 말단 부분에서의 크랙을 측정한 결과를 나타내었다. 표 10에 땜납 실장성 시험 후의 내측 리드부의 박리를 측정한 결과를, 표 11, 표 12, 표 13에 땜납 실장 시험 후의 다이본드 패드부의 박리를 측정한 결과를 나타내었다. 내측 리드부와 밀봉재의 전단 왜곡 에너지를 측정할 때 시험편의 흡습 시간은, 반도체 장치의 흡습 시간이 168 시간, 밀봉재 표면부터 내측 리드부까지의 밀봉재 두께가 0.625 mm, 시험편의 밀봉재 두께가 1.0 mm인 것으로부터 수학식 17을 이용하여 280 시간 수행하였다. 마찬가지로, 다이본드 패드부와 밀봉재의 전단 왜곡 에너지를 측정할 때 시험편의 흡습 시간은, 반도체 장치의 흡습 시간이 168 시간, 밀봉재 표면부터 다이본드 패드부까지의 밀봉재 두께가 0.475 mm, 시험편의 밀봉재 두께가 1.0 mm인 것으로부터 수학식 17을 이용하여 375 시간 수행하였다.
표 6 내지 9로부터, 다이본드재 경화 후 반도체 칩의 휨은, 25 ℃에서 다이본드재의 굴곡 탄성 계수(Ed1)가 작을수록 작으므로 양호하였다.
동일하게, 표 6 내지 9로부터, 내온도 사이클성 시험 후에 다이본드 패드 말단 부분에 발생하는 크랙수는 수학식 1의 매개변수비(σe/σb)의 값이 0.2 이하일 때, 크랙이 발생하지 않아, 양호하였다. 이에 반하여, 표 9의 실험예 33 내지 37, 및 39에서는 매개변수비(σe/σb)가 0.2를 초과하고, 각 실험예에서 5 개의 샘플 중 모든 샘플에 크랙이 발생하였다. 이 결과로부터, 매개변수비(σe/σb)를 0.2 이하로 억제함으로써 심한 온도 사이클의 반복을 거친 후에도, 크랙이 생기지 않고 양호한 반도체 장치를 실현할 수 있음을 알았다.
또한, 표 10으로부터, 땜납 실장성 시험 후 내측 리드부의 박리는 밀봉재에 관한 수학식 2의 매개변수비(Ui/σei)의 값이 2.0×10-6 보다 큰 경우에 내측 리드부의 박리가 생기지 않았다. 한편, 실험예 1, 2, 7, 8, 9, 10과 같이 매개변수비(Ui/σei)가 2.0×10-6 미만이면, 밀봉재와 내측 리드부 사이에 박리가 발생하였다.
다이본드 패드부와 밀봉재 사이의 박리는 표 11, 12, 13에 나타낸 바와 같이, 수학식 3의 매개변수비(Ud/σed)의 값이 4.69×10-6 보다 큰 경우에는, 땜납 실장성 시험 후에도 박리되지 않고 양호하였다. 한편, 실험예 1, 2, 8, 9, 10, 11, 12, 18, 19, 20, 21, 22, 28에 나타낸 바와 같이, 매개변수비(Ud/σed)가 4.69×10-6 미만이면, 다이본드 패드부에서 박리가 발생하고, 반도체 장치를 프린트 배선 기판 등에 땜납 실장한 시점에서 결함이 생기는 것을 알았다.
이들 실험 결과로부터, 반도체 칩의 휨, 내온도 사이클성, 땜납 실장성 모두가 우수하다고 생각되는 다이본드재와 밀봉재를 조합하고, 표 5에 나타내는 샘플 중에서 샘플 23, 24, 25, 26을 선택하여 반도체 칩의 휨, 내온도 사이클성 및 땜납 실장성 모두를 측정하였다. 결과를 표 14에 나타내었다.
이들 4 개 샘플 모두
ㆍ 온도 사이클시 다이본드 패드 말단 부분의 크랙에 관계하는 매개변수비(σe/σb)가 0.2 이하
ㆍ 땜납 실장성 시험 후 내측 리드부의 박리에 관계하는 매개변수비(Ui/σe1)의 값이 2.0×10-6 이상
ㆍ 땜납 실장성 시험 후 다이본드 패드부의 박리에 관계하는 매개변수비(Ud/σed)의 값이 4.69×10-6 이상
이라는 조건을 만족시키고, 이들 다이본드재와 밀봉재를 조합함으로써 칩의 박리가 작고, 다이본드 패드 말단 부분의 크랙, 다이본드 패드부의 박리, 내측 리드부의 박리가 해소되고, 내온도 사이클성, 땜납 실장성이 우수한 수지 밀봉형 반도체 장치를 얻을 수 있다.
이상으로부터, 다이본드재와 밀봉재의 최적 물성 조건을 하기와 같이 특정할 수 있다.
즉, 25 ℃에서의 경화 후 다이본드재의 굴곡 탄성 계수가 1 내지 300 MPa이고, 또한 경화 후 다이본드재 및 밀봉재의 특성이 하기 수학식 1, 2, 3 중 하나 이상을 만족시킨다.
<수학식 1>
<수학식 2>
<수학식 3>
식 중,
이고,
이고,
이고,
σb: 25 ℃에서 밀봉재의 굴곡 파단 강도(MPa)이고,
Ui: 땜납 실장 피크 온도에서의 상기 내측 리드부에 대한 밀봉재의 전단 왜곡 에너지(Nㆍm)이고,
Ud: 땜납 실장 피크 온도에서의 상기 다이본드 패드부에 대한 밀봉재의 전단 왜곡 에너지(Nㆍm)이고,
kd1: 탄성 계수 1 MPa에 대한 25 ℃에서 다이본드재의 굴곡 탄성 계수 Ed1(MPa)의 비(Ed1>1 MPa)이고,
kd2: 탄성 계수 1 MPa에 대한 땜납 실장시 피크 온도에서 다이본드재의 굴곡 탄성 계수 Ed2(MPa)의 비(Ed2>1 MPa)이고,
Ee1: 25 ℃에서 밀봉재의 굴곡 탄성 계수(MPa)이고,
Ee2: 땜납 실장시 피크 온도에서 밀봉재의 굴곡 탄성 계수(MPa)이고,
αe1: 반도체 장치의 성형 온도로부터 25 ℃까지 밀봉재의 평균 열팽창 계수(1/℃)이고,
αe2: 반도체 장치의 성형 온도로부터 땜납 실장시 피크 온도까지 밀봉재의 평균 열팽창 계수(1/℃)이고,
αm: 리드 프레임의 열팽창 계수(1/℃)이고,
ΔT1: 반도체 장치의 성형 온도와 온도 사이클시 저온측 온도와의 차(℃)이고,
ΔT2: 반도체 장치의 성형 온도와 땜납 실장시 피크 온도와의 차(℃)이다.
달리 말하면, 무기질 충전제 20 내지 85 중량％, 수지 및 수지 성분 전체의 40 내지 70 중량％의 저응력화제를 포함하는 다이본드재와, 화학식 I로 표시되는 에폭시 수지와 무기질 충전제를 포함하고, 무기질 충전제의 함유량이 전체의 82 내지 90 중량％로 설정되는 밀봉재를 조합함으로써 반도체 칩의 휨, 내온도 사이클성 및 땜납 실장성 모두가 우수한 반도체 장치를 실현할 수 있다.
<화학식 I>
식 중, t-Bu는 tert-부틸을 나타낸다.
그 중에서도, 상기 수학식 1, 2, 3 중 2개 이상의 수학식을 만족시키는 경우에도, 크랙의 발생이나 밀봉재의 박리를 방지할 수 있다. 또한, 다이본드재의 25 ℃에서의 굴곡 탄성 계수를 1 MPa 내지 300 MPa의 범위로 설정함으로써, 다이본드 패드에의 칩 탑재 후 25 ℃에서의 칩의 휨을 효과적으로 방지할 수 있다.
이상 설명한 바와 같이, 본 발명의 수지 밀봉형 반도체 장치는 반도체 칩의 휨을 억제하고, 온도 사이클시 심한 조건하에서도 다이본드 패드 말단 부분에서 크랙을 발생하지 않는다. 또한, 프린트 배선 기판 등에의 땜납 실장시에 있어서도, 내측 리드부나 다이본드 패드부에 박리를 발생하지 않아 작동 신뢰성이 우수하다. 특히, QFP와 같은 표면 실장형 패키지에 적용한 경우, 반도체 칩의 휨이 작고, 뛰어난 내온도 사이클성과 땜납 실장성을 가지므로 최적이다.
또한, 본 발명의 다이본드재와 밀봉재를 사용하는 경우에는, 처음부터 다이본드재, 밀봉재, 리드 프레임을 준비하여 수지 밀봉형 반도체 장치를 조립하고, 반도체 칩의 휨, 땜납 실장성, 내온도 사이클성을 평가하지 않아도, 밀봉재나 다이본드재의 물성으로부터 신뢰성있는 결과를 예측할 수 있고, 반도체 장치용 다이본드재와 밀봉재의 개발 사이클을 대폭 단축할 수 있다.

Claims (24)

  1. 경화 후 다이본드재의 25 ℃에서의 굴곡 탄성 계수 Ed1은 1 MPa 이상 300 MPa 이하이고, 또한 경화 후 밀봉재 및 다이본드재의 특성이 수학식 1을 만족시키는 것을 특징으로 하는, 1개 이상의 반도체 칩을 리드 프레임의 다이본드 패드상에 다이본드재를 통해 실장하고, 밀봉재로 밀봉한 수지 밀봉형 반도체 장치.
    <수학식 1>
    식 중,
    σb: 25 ℃에서 밀봉재의 굴곡 파단 강도(MPa)이고,
    이고,
    kd1: 탄성 계수 1 MPa에 대한 25 ℃에서 다이본드재의 굴곡 탄성 계수 Ed1(MPa)의 비(Ed1>1 MPa)이고,
    Ee1: 25 ℃에서 밀봉재의 굴곡 탄성 계수(MPa)이고,
    αe1: 반도체 장치의 성형 온도로부터 25 ℃까지의 밀봉재의 평균 열팽창 계수(1/℃)이고,
    αm: 리드 프레임의 열팽창 계수(1/℃)이고,
    ΔT1: 반도체 장치의 성형 온도와 온도 사이클시 저온측 온도와의 차(℃)이다.
  2. 제1항에 있어서, 상기 다이본드재는 무기질 충전제 20 내지 85 중량％, 수지 성분 및 상기 수지 성분 전체의 40 내지 70 중량％의 저응력화제를 포함하는 것을 특징으로 하는 수지 밀봉형 반도체 장치.
  3. 제1항에 있어서, 상기 밀봉재의 특성이
    (a) 25 ℃에서의 굴곡 탄성 계수가 26 GPa 이하,
    (b) 반도체 장치의 성형 온도로부터 25 ℃까지의 평균 열팽창 계수가 0.7×10-5/℃ 이상,
    (c) 25 ℃에서의 굴곡 파단 강도가 120 MPa 이상
    을 만족시키는 것을 특징으로 하는 수지 밀봉형 반도체 장치.
  4. 제1항에 있어서, 상기 리드 프레임은 구리 합금이고, 그 표면의 일부에 은, 금, 팔라듐으로부터 선택되는 도금 층을 갖는 것을 특징으로 하는 수지 밀봉형 반도체 장치.
  5. 다이본드재의 경화 후, 25 ℃에서의 굴곡 탄성 계수 Ed1은 1 MPa 이상 300 MPa 이하이고,
    다이본드재와 밀봉재의 경화 후 특성 관계가 수학식 1을 만족시키는 것을 특징으로 하는, 반도체 칩을 밀봉재로 밀봉한 수지 밀봉형 반도체 장치에서 사용되고, 상기 반도체 칩을 리드 프레임의 다이본드 패드상에 실장하기 위한 다이본드재.
    <수학식 1>
    식 중,
    σb: 25 ℃에서 밀봉재의 굴곡 파단 강도(MPa)이고,
    이고,
    kd1: 탄성 계수 1 MPa에 대한 25 ℃에서 다이본드재의 굴곡 탄성 계수 Ed1(MPa)의 비(Ed1>1 MPa)이고,
    Ee1: 25 ℃에서 밀봉재의 굴곡 탄성 계수(MPa)이고,
    αe1: 반도체 장치의 성형 온도로부터 25 ℃까지의 밀봉재의 평균 열팽창 계수(1/℃)이고,
    αm: 리드 프레임의 열팽창 계수(1/℃)이고,
    ΔT1: 반도체 장치의 성형 온도와 온도 사이클시 저온측 온도와의 차(℃)이다.
  6. 제5항에 있어서, 무기질 충전제 20 내지 85 중량％, 수지 성분 및 상기 수지 성분 전체의 40 내지 70 중량％의 저응력화제를 포함하고, 25 ℃에서의 굴곡 탄성 계수가 1 MPa 이상 300 MPa 이하인 것을 특징으로 하는 다이본드재.
  7. 밀봉재와 다이본드재의 경화 후 특성 관계가 수학식 1을 만족시키는 것을 특징으로 하는, 리드 프레임의 다이본드 패드상에 다이본드재로 실장된 반도체 칩을 밀봉하여 반도체 장치를 제조하기 위한 밀봉재.
    <수학식 1>
    식 중,
    σb: 25 ℃에서 밀봉재의 굴곡 파단 강도(MPa)이고,
    이고,
    kd1: 탄성 계수 1 MPa에 대한 25 ℃에서 다이본드재의 굴곡 탄성 계수 Ed1(MPa)의 비(단, Ed1>1 MPa)이고,
    Ee1: 25 ℃에서 밀봉재의 굴곡 탄성 계수(MPa)이고,
    αe1: 반도체 장치의 성형 온도로부터 25 ℃까지의 밀봉재의 평균 열팽창 계수(1/℃)이고,
    αm: 리드 프레임의 열팽창 계수(1/℃)이고,
    ΔT1: 반도체 장치의 성형 온도와 온도 사이클시 저온측 온도와의 차(℃)이다.
  8. 제7항에 있어서, 경화 후 특성이
    (a) 25 ℃에서의 굴곡 탄성 계수가 26 GPa 이하,
    (b) 반도체 장치의 성형 온도로부터 25 ℃까지의 평균 열팽창 계수가 0.7×10-5/℃ 이상,
    (c) 25 ℃에서의 굴곡 파단 강도가 120 MPa 이상
    을 만족시키는 것을 특징으로 하는 밀봉재.
  9. 땜납 실장 피크 온도에서의 내측 리드에 대한 밀봉재의 전단 왜곡 에너지를 Ui, 땜납 실장 피크 온도에서의 다이본드 패드에 대한 밀봉재의 전단 왜곡 에너지를 Ud로 할 때, 경화 후 다이본드재 및 밀봉재의 특성이 하기 수학식 2, 3 중 하나 이상을 만족시키는 것을 특징으로 하는, 다이본드 패드 및 내측 리드를 갖는 리드 프레임, 상기 다이본드 패드상에 다이본드재를 통해 설치되는 반도체 칩, 및 상기 반도체 칩 및 리드 프레임을 밀봉하는 밀봉재를 포함하는 수지 밀봉형 반도체 장치.
    <수학식 2>
    <수학식 3>
    식 중,
    이고,
    이고,
    kd2: 탄성 계수 1 MPa에 대한 땜납 실장시 피크 온도에서 다이본드재의 굴곡 탄성 계수 Ed2(MPa)의 비(Ed2>1 MPa)이고,
    Ee2: 땜납 실장시 피크 온도에서 밀봉재의 굴곡 탄성 계수(MPa)이고,
    αe2: 반도체 장치의 성형 온도로부터 땜납 실장시 피크 온도까지의 밀봉재의 평균 열팽창 계수(1/℃)이고,
    αm: 리드 프레임의 열팽창 계수(1/℃)이고,
    ΔT2: 반도체 장치의 성형 온도와 땜납 실장시 피크 온도와의 차(℃)이다.
  10. 제9항에 있어서, 상기 다이본드재는 무기질 충전제 20 내지 85 중량％, 수지 성분 및 상기 수지 성분 전체의 40 내지 70 중량％의 저응력화제를 포함하고, 경화 후 다이본드재의 특성이
    (1) 땜납 실장시 피크 온도에서의 굴곡 탄성 계수가 70 MPa 이하
    를 만족시키는 것을 특징으로 하는 수지 밀봉형 반도체 장치.
  11. 제9항에 있어서, 상기 밀봉재는 하기 화학식 I로 표시되는 에폭시 수지와 무기질 충전제를 포함하고, 무기질 충전제의 함유량이 전체의 82 내지 90 중량％이고, 경화 후 밀봉재의 특성이
    (1) 땜납 실장시 피크 온도에서의 굴곡 탄성 계수가 650 MPa 이하,
    (2) 성형 온도로부터 땜납 실장시 피크 온도까지의 평균 열팽창 계수가 5.0×10-5/℃ 이하,
    (3) 땜납 실장시 피크 온도에서의 내측 리드와 밀봉재의 전단 왜곡 에너지가 1.35×10-6 Nㆍm 이상,
    (4) 땜납 실장시 피크 온도에서의 다이본드 패드와 밀봉재의 전단 왜곡 에너지가 6.8×10-6 Nㆍm 이상
    인 것을 특징으로 하는 수지 밀봉형 반도체 장치.
    <화학식 I>
    식 중, t-Bu는 tert-부틸기를 나타낸다.
  12. 제9항에 있어서, 상기 리드 프레임은 구리 합금이고, 그 표면의 일부에 은, 금, 팔라듐으로부터 선택되는 도금 층을 갖는 것을 특징으로 하는 수지 밀봉형 반도체 장치.
  13. 경화 후 땜납 실장시 피크 온도에서의 다이본드재의 굴곡 탄성 계수를 Ed2, 탄성 계수 1 MPa에 대한 다이본드재의 굴곡 탄성 계수 Ed2(Ed2>1 MPa)의 비를 kd 2, 땜납 실장 피크 온도에서의 내측 리드에 대한 밀봉재의 전단 왜곡 에너지를 Ui, 땜납 실장 피크 온도에서의 다이본드 패드에 대한 밀봉재의 전단 왜곡 에너지를 Ud로 할 때, 다이본드재와 밀봉재의 경화 후 특성 관계가 하기 수학식 2, 3 중 하나 이상을 만족시키는 것을 특징으로 하는, 반도체 칩을 밀봉재로 밀봉한 수지 밀봉형 반도체 장치에서 이 반도체 칩을 다이본드 패드와 내측 리드로 이루어지는 리드 프레임의 상기 다이본드 패드상에 실장하기 위한 다이본드재.
    <수학식 2>
    <수학식 3>
    식 중,
    이고,
    이고,
    kd2: 탄성 계수 1 MPa에 대한 땜납 실장시 피크 온도에서 다이본드재의 굴곡 탄성 계수 Ed2(MPa)의 비(Ed2>1 MPa)이고,
    Ee2: 땜납 실장시 피크 온도에서 밀봉재의 굴곡 탄성 계수(MPa)이고,
    αe2: 반도체 장치의 성형 온도로부터 땜납 실장시 피크 온도까지의 밀봉재의 평균 열팽창 계수(1/℃)이고,
    αm: 리드 프레임의 열팽창 계수(1/℃)이고,
    ΔT2: 반도체 장치의 성형 온도와 땜납 실장시 피크 온도와의 차(℃)이다.
  14. 제13항에 있어서, 무기질 충전제 20 내지 85 중량％, 수지 성분 및 상기 수지 성분 전체의 40 내지 70 중량％의 저응력화제를 포함하고, 상기 경화 후 땜납 실장시 피크 온도에서의 굴곡 탄성 계수 Ed2가 70 MPa 이하인 것을 특징으로 하는 다이본드재.
  15. 땜납 실장 피크 온도에서의 내측 리드에 대한 밀봉재의 전단 왜곡 에너지를 Ui, 땜납 실장 피크 온도에서의 다이본드 패드에 대한 밀봉재의 전단 왜곡 에너지를 Ud로 할 때, 경화 후 밀봉재와 다이본드재의 특성 관계가 하기 수학식 2, 3 중 하나 이상을 만족시키는 것을 특징으로 하는, 다이본드 패드 및 내측 리드를 갖는 리드 프레임의 다이본드 패드상에 다이본드재로 실장된 반도체 칩을 밀봉하여 반도체 장치를 제조하기 위한 밀봉재.
    <수학식 2>
    <수학식 3>
    식 중,
    이고,
    이고,
    kd2: 탄성 계수 1 MPa에 대한 땜납 실장시 피크 온도에서 다이본드재의 굴곡 탄성 계수 Ed2(MPa)의 비(Ed1>1 MPa)이고,
    Ee2: 땜납 실장시 피크 온도에서 밀봉재의 굴곡 탄성 계수(MPa)이고,
    αe2: 반도체 장치의 성형 온도로부터 땜납 실장시 피크 온도까지의 밀봉재의 평균 열팽창 계수(1/℃)이고,
    αm: 리드 프레임의 열팽창 계수(1/℃)이고,
    ΔT2: 반도체 장치의 성형 온도와 땜납 실장시 피크 온도와의 차(℃)이다.
  16. 제15항에 있어서, 하기 화학식 I로 표시되는 에폭시 수지와 무기질 충전제를 포함하고, 무기질 충전제의 함유량이 전체의 82 내지 90 중량％이고, 경화 후 특성으로서,
    (1) 땜납 실장시 피크 온도에서의 굴곡 탄성 계수가 650 MPa 이하,
    (2) 성형 온도로부터 땜납 실장시 피크 온도까지의 평균 열팽창 계수가 5.0×10-5/℃ 이하,
    (3) 땜납 실장시 피크 온도에서의 내측 리드와 밀봉재의 전단 왜곡 에너지가 1.35×10-6 Nㆍm 이상,
    (4) 땜납 실장시 피크 온도에서의 다이본드 패드와 밀봉재의 전단 왜곡 에너지가 6.8×10-6 Nㆍm 이상
    을 만족시키는 것을 특징으로 하는 밀봉재.
    <화학식 I>
    식 중, t-Bu는 tert-부틸기를 나타낸다.
  17. 25 ℃에서 밀봉재의 굴곡 파단 강도를 σb(MPa), 땜납 실장 피크 온도에서의 내측 리드에 대한 밀봉재의 전단 왜곡 에너지를 Ui(Nㆍm), 땜납 실장 피크 온도에서의 다이본드 패드에 대한 밀봉재의 전단 왜곡 에너지를 Ud(Nㆍm)로 할 때, 경화 후 다이본드재 및 밀봉재의 특성이 하기 수학식 1, 2, 3을 만족시키는 것을 특징으로 하는, 다이본드 패드 및 내측 리드를 갖는 리드 프레임, 상기 다이본드 패드상에 다이본드재를 통해 설치되는 반도체 칩, 및 상기 반도체 칩 및 리드 프레임을 밀봉하는 밀봉재를 포함하는 수지 밀봉형 반도체 장치.
    <수학식 1>
    <수학식 2>
    <수학식 3>
    식 중,
    이고,
    이고,
    이고,
    kd1: 탄성 계수 1 MPa에 대한 25 ℃에서 다이본드재의 굴곡 탄성 계수 Ed1(MPa)의 비(Ed1>1 MPa)이고,
    kd2: 탄성 계수 1 MPa에 대한 땜납 실장시 피크 온도에서 다이본드재의 굴곡 탄성 계수 Ed2(MPa)의 비(Ed1>1 MPa)이고,
    Ee1: 25 ℃에서 밀봉재의 굴곡 탄성 계수(MPa)이고,
    Ee2: 땜납 실장시 피크 온도에서 밀봉재의 굴곡 탄성 계수(MPa)이고,
    αe1: 반도체 장치의 성형 온도로부터 실온(25 ℃)까지의 밀봉재의 평균 열팽창 계수(1/℃)이고,
    αe2: 반도체 장치의 성형 온도로부터 땜납 실장시 피크 온도까지의 밀봉재의 평균 열팽창 계수(1/℃)이고,
    αm: 리드 프레임의 열팽창 계수(1/℃)이고,
    ΔT1: 반도체 장치의 성형 온도와 온도 사이클시 저온측 온도와의 차(℃)이고,
    ΔT2: 반도체 장치의 성형 온도와 땜납 실장시 피크 온도와의 차(℃)이다.
  18. 제17항 있어서, 상기 다이본드재는 무기질 충전제 20 내지 85 중량％, 수지 성분 및 상기 수지 성분 전체의 40 내지 70 중량％의 저응력화제를 포함하고, 경화 후 다이본드재의 특성이
    (1) 25 ℃에서의 굴곡 탄성 계수가 1 MPa 이상 300 MPa 이하,
    (2) 땜납 실장시 피크 온도에서의 굴곡 탄성 계수가 70 MPa 이하
    인 것을 특징으로 하는 수지 밀봉형 반도체 장치.
  19. 제17항 있어서, 상기 밀봉재는 하기 화학식 I로 표시되는 에폭시 수지와 무기질 충전제를 포함하고, 무기질 충전제의 함유량이 전체의 82 내지 90 중량％이고, 경화 후 밀봉재의 특성이
    (1) 25 ℃에서의 굴곡 탄성 계수가 26 GPa 이하,
    (2) 반도체 장치의 성형 온도로부터 실온(25 ℃)까지의 평균 열팽창 계수가 0.7×10-5/℃ 이상,
    (3) 25 ℃에서의 굴곡 파단 강도가 120 MPa 이상,
    (4) 땜납 실장시 피크 온도에서의 굴곡 탄성 계수가 650 MPa 이하,
    (5) 성형 온도로부터 땜납 실장시 피크 온도까지의 평균 열팽창 계수가 5.0×10-5/℃ 이하,
    (6) 땜납 실장시 피크 온도에서의 내측 리드와 밀봉재의 전단 왜곡 에너지가 1.35×10-6 Nㆍm 이상,
    (7) 땜납 실장시 피크 온도에서의 다이본드 패드와 밀봉재의 전단 왜곡 에너지가 6.8×10-6 Nㆍm 이상
    인 것을 특징으로 하는 수지 밀봉형 반도체 장치.
    <화학식 I>
    식 중, t-Bu는 tert-부틸기를 나타낸다.
  20. 제17항 있어서, 상기 리드 프레임은 구리 합금이고, 그 표면의 일부에 은, 금, 팔라듐으로부터 선택되는 도금층을 갖는 것을 특징으로 하는 수지 밀봉형 반도체 장치.
  21. 25 ℃에서의 다이본드재의 굴곡 탄성 계수를 Ed1(MPa), 땜납 실장시 피크 온도에서의 다이본드재의 굴곡 탄성 계수를 Ed2(MPa), 탄성 계수 1 MPa에 대한 상기 25 ℃에서 다이본드재의 굴곡 탄성 계수 Ed1(Ed1>1 MPa)의 비를 kd1, 탄성 계수 1 MPa에 대한 상기 땜납 실장시 피크 온도에서 다이본드재의 굴곡 탄성 계수 Ed2(Ed2> 1 MPa)의 비를 kd2로 하고,
    25 ℃에서의 밀봉재의 굴곡 파단 강도를 σb(MPa), 땜납 실장 피크 온도에서의 내측 리드에 대한 밀봉재의 전단 왜곡 에너지를 Ui(Nㆍm), 땜납 실장 피크 온도에서의 다이본드 패드에 대한 밀봉재의 전단 왜곡 에너지를 Ud(Nㆍm)로 할 때,
    다이본드재와 밀봉재의 경화 후 특성이 하기 수학식 1, 2, 3을 만족시키는 것을 특징으로 하는, 반도체 칩을 밀봉재로 밀봉한 수지 밀봉형 반도체 장치에서 이 반도체 칩을 다이본드 패드 및 내측 리드로 이루어지는 리드 프레임의 상기 다이본드 패드상에 실장하기 위한 다이본드재.
    <수학식 1>
    <수학식 2>
    <수학식 3>
    식 중,
    이고,
    이고,
    이고,
    Ee1: 25 ℃에서 밀봉재의 굴곡 탄성 계수(MPa)이고,
    Ee2: 땜납 실장시 피크 온도에서 밀봉재의 굴곡 탄성 계수(MPa)이고,
    αe1: 반도체 장치의 성형 온도로부터 실온(25 ℃)까지의 밀봉재의 평균 열팽창 계수(1/℃)이고,
    αe2: 반도체 장치의 성형 온도로부터 땜납 실장시 피크 온도까지의 밀봉재의 평균 열팽창 계수(1/℃)이고,
    αm: 리드 프레임의 열팽창 계수(1/℃)이고,
    ΔT1: 반도체 장치의 성형 온도와 온도 사이클시 저온측 온도와의 차(℃)이고,
    ΔT2: 반도체 장치의 성형 온도와 땜납 실장시 피크 온도와의 차(℃)이다.
  22. 제21항 있어서, 무기질 충전제 20 내지 85 중량％, 수지 성분 및 상기 수지 성분 전체의 40 내지 70 중량％의 저응력화제를 포함하고, 경화 후 특성이
    (1) 25 ℃에서의 굴곡 탄성 계수가 1 MPa 이상 300 MPa 이하,
    (2) 땜납 실장시 피크 온도에서의 굴곡 탄성 계수가 70 MPa 이하
    인 것을 특징으로 하는 다이본드재.
  23. 25 ℃에서의 밀봉재의 굴곡 파단 강도를 σb(MPa), 25 ℃에서의 밀봉재의 굴곡 탄성 계수를 Ee1(MPa), 땜납 실장시 피크 온도에서의 밀봉재의 굴곡 탄성 계수를 Ee2(MPa), 땜납 실장 피크 온도에서의 내측 리드에 대한 밀봉재의 전단 왜곡 에너지를 Ui(Nㆍm), 땜납 실장 피크 온도에서의 다이본드 패드에 대한 밀봉재의 전단 왜곡 에너지를 Ud(Nㆍm)로 할 때, 밀봉재와 다이본드재의 경화 후 특성 관계가 하기 수학식 1, 2, 3을 만족시키는 것을 특징으로 하는, 다이본드 패드 및 내측 리드를 갖는 리드 프레임의 다이본드 패드상에 다이본드재로 실장된 반도체 칩을 밀봉재로 밀봉한 수지 밀봉형 반도체 장치를 제조하기 위한 밀봉재.
    <수학식 1>
    <수학식 2>
    <수학식 3>
    식 중,
    <수학식 4>
    이고,
    <수학식 5>
    이고,
    <수학식 6>
    이고,
    kd1: 탄성 계수 1 MPa에 대한 25 ℃에서 다이본드재의 굴곡 탄성 계수 Ed1(MPa)의 비(Ed1>1 MPa)이고,
    kd2: 탄성 계수 1 MPa에 대한 땜납 실장시 피크 온도에서 다이본드재의 굴곡 탄성 계수 Ed2(MPa)의 비(Ed2>1 MPa)이고,
    αe1: 반도체 장치의 성형 온도로부터 실온(25 ℃)까지의 밀봉재의 평균 열팽창 계수(1/℃)이고,
    αe2: 반도체 장치의 성형 온도로부터 땜납 실장시 피크 온도까지의 밀봉재의 평균 열팽창 계수(1/℃)이고,
    αm: 리드 프레임의 열팽창 계수(1/℃)이고,
    ΔT1: 반도체 장치의 성형 온도와 온도 사이클시 저온측 온도와의 차(℃)이고,
    ΔT2: 반도체 장치의 성형 온도와 땜납 실장시 피크 온도와의 차(℃)이다.
  24. 제23항 있어서, 하기 화학식 I로 표시되는 에폭시 수지와 무기질 충전제를 포함하고, 무기질 충전제의 함유량이 전체의 82 내지 90 중량％이고, 경화 후 특성이
    (1) 25 ℃에서의 굴곡 탄성 계수가 26 GPa 이하,
    (2) 반도체 장치의 성형 온도로부터 25 ℃까지의 평균 열팽창 계수가 0.7×10-5/℃ 이상,
    (3) 25 ℃에서의 굴곡 파단 강도가 120 MPa 이상,
    (4) 땜납 실장시 피크 온도에서의 굴곡 탄성 계수가 650 MPa 이하,
    (5) 성형 온도로부터 땜납 실장시 피크 온도까지의 평균 열팽창 계수가 5.0×10-5/℃ 이하,
    (6) 땜납 실장시 피크 온도에서의 내측 리드와 밀봉재의 전단 왜곡 에너지가 1.35×10-6 Nㆍm 이상,
    (7) 땜납 실장시 피크 온도에서의 다이본드 패드와 밀봉재의 전단 왜곡 에너지가 6.8×10-6 Nㆍm 이상
    인 것을 특징으로 하는 밀봉재.
    <화학식 I>
    식 중, t-Bu는 tert-부틸기를 나타낸다.
KR10-2003-7004525A 2000-09-29 2001-09-28 수지 밀봉형 반도체 장치, 이것에 사용되는 다이본드재 및밀봉재 KR100535848B1 (ko)

Applications Claiming Priority (15)

Application Number Priority Date Filing Date Title
JP2000297834 2000-09-29
JP2000297835 2000-09-29
JPJP-P-2000-00297834 2000-09-29
JPJP-P-2000-00297835 2000-09-29
JP2000311047 2000-10-11
JPJP-P-2000-00311048 2000-10-11
JP2000311050 2000-10-11
JP2000311049 2000-10-11
JPJP-P-2000-00311050 2000-10-11
JP2000311051 2000-10-11
JP2000311048 2000-10-11
JPJP-P-2000-00311051 2000-10-11
JPJP-P-2000-00311049 2000-10-11
JPJP-P-2000-00311047 2000-10-11
PCT/JP2001/008559 WO2002027780A1 (fr) 2000-09-29 2001-09-28 Composant a semi-conducteur scelle par de la resine, materiau de fixation de puce et materiau de scellement utilise

Publications (2)

Publication Number Publication Date
KR20030038778A KR20030038778A (ko) 2003-05-16
KR100535848B1 true KR100535848B1 (ko) 2005-12-12

Family

ID=27566995

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2003-7004525A KR100535848B1 (ko) 2000-09-29 2001-09-28 수지 밀봉형 반도체 장치, 이것에 사용되는 다이본드재 및밀봉재

Country Status (6)

Country Link
US (1) US6774501B2 (ko)
JP (1) JP3702877B2 (ko)
KR (1) KR100535848B1 (ko)
CN (1) CN1269198C (ko)
AU (1) AU2001290314A1 (ko)
WO (1) WO2002027780A1 (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100541395B1 (ko) * 2003-09-09 2006-01-11 삼성전자주식회사 반도체칩 적층장치, 이것을 이용한 반도체 패키지의제조방법, 그리고 이러한 방법에 의하여 제조된 반도체패키지
JP4360240B2 (ja) * 2004-03-22 2009-11-11 日立化成工業株式会社 半導体装置と半導体装置用多層基板
JP4421972B2 (ja) * 2004-04-30 2010-02-24 日東電工株式会社 半導体装置の製法
JP4255934B2 (ja) * 2005-08-26 2009-04-22 シャープ株式会社 半導体素子、および、この半導体素子を用いた電子機器
JP2007214502A (ja) * 2006-02-13 2007-08-23 Oki Electric Ind Co Ltd 半導体装置およびその製造方法
US8008124B2 (en) * 2007-02-28 2011-08-30 Sumitomo Bakelite Co., Ltd. Adhesive film for semiconductor and semiconductor device using the adhesive film
JP5058731B2 (ja) * 2007-09-11 2012-10-24 本田技研工業株式会社 半導体装置とその製造方法
JP5169185B2 (ja) * 2007-12-05 2013-03-27 日亜化学工業株式会社 発光装置
JP5245044B2 (ja) * 2010-05-10 2013-07-24 日立化成株式会社 半導体封止用エポキシ樹脂組成物およびそれを用いた半導体装置
US8796049B2 (en) * 2012-07-30 2014-08-05 International Business Machines Corporation Underfill adhesion measurements at a microscopic scale
US9196559B2 (en) * 2013-03-08 2015-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Directly sawing wafers covered with liquid molding compound
ITUB20160230A1 (it) * 2016-01-20 2017-07-20 Fabio Larizza "Sistema modulare per la distribuzione elettrica ed elettronica sui palcoscenici"
JP7289108B2 (ja) * 2019-02-21 2023-06-09 パナソニックＩｐマネジメント株式会社 半導体封止材料及び半導体装置
CN111323432B (zh) * 2020-03-23 2022-12-20 广东利扬芯片测试股份有限公司 芯片外观不良识别设备和方法以及芯片测试系统和方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5864178A (en) * 1995-01-12 1999-01-26 Kabushiki Kaisha Toshiba Semiconductor device with improved encapsulating resin
JPH09106999A (ja) * 1995-10-12 1997-04-22 Oki Electric Ind Co Ltd 半導体装置の実装方法
TW345710B (en) * 1996-07-31 1998-11-21 Hitachi Chemical Co Ltd Chip supporting substrate for semiconductor package, semiconductor package and process for manufacturing semiconductor package
JP3482115B2 (ja) * 1997-10-13 2003-12-22 東レ・ダウコーニング・シリコーン株式会社 硬化性シリコーン組成物および電子部品
JP3559894B2 (ja) * 1998-04-01 2004-09-02 日産自動車株式会社 樹脂製ウィンドウ及びその製法

Also Published As

Publication number Publication date
US20040000728A1 (en) 2004-01-01
CN1466774A (zh) 2004-01-07
JPWO2002027780A1 (ja) 2004-02-05
CN1269198C (zh) 2006-08-09
WO2002027780A1 (fr) 2002-04-04
US6774501B2 (en) 2004-08-10
KR20030038778A (ko) 2003-05-16
AU2001290314A1 (en) 2002-04-08
JP3702877B2 (ja) 2005-10-05

Similar Documents

Publication Publication Date Title
KR100535848B1 (ko) 수지 밀봉형 반도체 장치, 이것에 사용되는 다이본드재 및밀봉재
EP0951064A1 (en) Manufacture of semiconductor device
KR100858967B1 (ko) 광반도체를 성형하기 위한 투명 에폭시 수지 조성물과 이것을 사용한 광반도체 집적회로장치
US7180173B2 (en) Heat spreader ball grid array (HSBGA) design for low-k integrated circuits (IC)
KR19990087129A (ko) 반도체 장치 및 이의 제조방법
JP4402649B2 (ja) モールディングコンパウンドの半導体装置への付着を強化するコーティング
CN100472768C (zh) 含有低k电介质的半导体器件组件及其改进可靠性的方法
JP4736432B2 (ja) エポキシ樹脂組成物及び半導体装置
JPH1030050A (ja) 半導体封止用熱硬化性樹脂組成物、それを用いた半導体装置およびその製法
EP0469614B1 (en) Flip-chip semiconductor device
JP2002212264A (ja) 半導体封止用エポキシ樹脂組成物及びそれを用いた半導体装置
Kohli et al. Advanced thermal interface materials for enhanced flip chip BGA
JPH11297904A (ja) 半導体装置
KR100884295B1 (ko) 반도체 장치의 제조 방법 및 반도체 장치
JPH08162573A (ja) 半導体装置
WO2000007234A1 (en) Semiconductor device and method for manufacturing the same
JP3214266B2 (ja) 半導体封止用エポキシ樹脂組成物及び半導体装置
JP2827115B2 (ja) 樹脂封止型半導体装置
JP2660631B2 (ja) 樹脂封止型半導体装置
JPH08153831A (ja) 半導体装置
CN113380744B (zh) 半导体装置
JP2001332661A (ja) 樹脂封止型半導体装置
JP2001332662A (ja) 樹脂封止型半導体装置
JP4765159B2 (ja) エポキシ樹脂組成物及び半導体装置
Cho et al. Development of chip scale package for DRAM

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121123

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20131122

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20141201

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20151127

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20161129

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee