JP2001332662A - 樹脂封止型半導体装置 - Google Patents

樹脂封止型半導体装置

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resin
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Kazuhiko Kurabuchi
和彦 蔵渕
Naoya Suzuki
直也 鈴木
Masaaki Yasuda
雅昭 安田
Tatsuo Kawada
達男 河田
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  • Compositions Of Macromolecular Compounds (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
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Abstract

(57)【要約】 【課題】 はんだ実装におけるような過酷な条件下にお
いてもリードフレームのインナーリード部にはく離を生
ずることなく、高い信頼性を備えたQFP、SOP等の
樹脂封止型半導体装置を提供する。 【解決手段】 少なくとも1つの半導体素子をリードフ
レームのダイボンドパッド上にダイボンド材を介して実
装し封止材で封止した半導体装置において、封止材の特
性Fとσeの比F/σeが0.14以上になるよう設定
する。 F:はんだ実装時のピーク温度におけるインナーリード
部と封止材の単位面積当たりのせん断接着力 σe:Ee×(αe−αm)×△T Ee:はんだ実装時のピーク温度における封止材の曲げ
弾性係数 αe:半導体装置の成形温度からはんだ実装時のピーク
温度までの封止材の平均熱膨張係数 αm:半導体装置の成形温度からはんだ実装時のピーク
温度までのリードフレームの平均熱膨張係数 △T:半導体装置の成形温度とはんだ実装時のピーク温
度の差

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、はんだ実装性に優
れた樹脂封止型半導体装置に係り、特にリードフレーム
を用いた半導体装置に関するものである。
【0002】
【従来の技術】LSI等の半導体素子は、外部環境から
の保護を目的に、封止材により封止されている。これら
パッケージの代表例としては、デュアルインラインパッ
ケージ(DIP)がある。このDIPは、ピン挿入型で
あり、実装基板にピンを挿入することにより半導体装置
を取り付ける。最近、LSIの高集積化や高速化に加え
て、電子装置の小型化や高機能化の要求から高密度実装
化が進んでいる。このため、DIPのようなピン挿入型
のパッケージに加えて、表面実装型パッケージが主流に
なってきている。これらパッケージの代表例としては、
クアッドフラットパッケージ(QFP)がある。このQ
FPは、実装基板表面に直接はんだ等によって固定する
ようになっており、パッケージを薄くできるとともに、
実装基板に対して両面実装が可能であり、占有面積を小
さくできるという利点を備えている。
【0003】
【発明が解決しようとする課題】上記のような表面実装
型パッケージを用いた半導体装置において、パッケージ
自体が吸湿している場合には、はんだ実装時にリードフ
レームのインナーリード部と封止材の界面がはく離す
る。すなわち、図1に示すような半導体装置においては
んだ実装を行なう際に、封止材が吸湿したこと及び加熱
による熱応力によって、インナーリード部と封止材の接
着力が低下し、図2に示すようなはく離が発生する。は
んだ実装時にインナーリード部と封止材の界面がはく離
した場合、その後の繰り返しの温度サイクルによって、
図3に示すような金ワイヤの亀裂が発生し、最悪の場
合、断線することがある。このような問題に対する解決
策として、吸湿による接着力の低下を抑えるために、半
導体素子をパッケージで封止した後、得られる半導体装
置を防湿梱包し、表面実装の直前に開封して使用する方
法や、表面実装の直前に上記半導体装置を100℃で2
4時間乾燥させ、その後はんだ実装を行なう方法が提案
され、すでに実施されている。しかしながら、このよう
な前処理方法によれば、製造工程が長くなる上、手間が
かかるという問題がある。本発明は、このような問題を
解決するためのものであって、電子機器への実装に際し
て前処理を要せず、かつはんだ実装時の加熱に耐えうる
低応力性及び高接着性に優れ、従来のQFPの欠点を克
服し、はんだ実装時におけるインナーリード部の信頼性
が高い樹脂封止型半導体装置を提供することを目的とす
る。
【0004】
【課題を解決するための手段】上記目的を達成するた
め、本発明の樹脂封止型半導体装置は、封止材の特性F
とσeの比F/σeが0.14以上に設定してある。 F:はんだ実装時のピーク温度におけるインナーリード
部と封止材の単位面積当たりのせん断接着力(MPa) σe:Ee×(αe−αm)×△T ・……(MPa) Ee:はんだ実装時のピーク温度における封止材の曲げ
弾性係数(MPa) αe:半導体装置の成形温度からはんだ実装時のピーク
温度までの封止材の平均熱膨張係数(1/℃) αm:半導体装置の成形温度からはんだ実装時のピーク
温度までのリードフレームの平均熱膨張係数(1/℃) △T:半導体装置の成形温度とはんだ実装時のピーク温
度の差(℃)
【0005】エポキシ樹脂を主成分とする封止材を用い
てトランスファー成形により封止された半導体パッケー
ジは、プリント配線板(PCB)にはんだ実装される。
はんだ実装には、赤外線リフロー装置等が用いられ、半
導体パッケージは最高で215℃から245℃に加熱さ
れる。はんだ実装に用いられるはんだは、錫−鉛共晶は
んだが広く用いられている。最近において、鉛は環境に
悪影響を及ぼすことから、鉛を使用しない鉛フリーはん
だの開発が進められている。この鉛フリーはんだは、錫
−鉛共晶はんだに比べ融点が高いために、はんだ実装時
に半導体パッケージは最高で245℃から280℃に加
熱される。はんだ実装時に発生するインナーリード部の
はく離は、(a)封止材が吸湿することによるインナー
リード部と封止材の接着力、(b)封止材とリードフレ
ームの材料物性の相違により生じる熱応力に影響を受け
ると考えられる。本発明者らは、これら2つの影響に着
目し、これらを中心に研究を重ねた結果、吸湿後のイン
ナーリード部と封止材の接着力と、封止材とリードフレ
ームの材料物性の相違により生じる熱応力が一定の関係
を満足することにより、はんだ実装時におけるインナー
リード部の耐はく離性を向上できることを突き止めた。
さらに、高接着力、低熱応力であるための封止材組成に
ついて研究を重ねた結果、下記の一般式(I)で表され
るエポキシ樹脂と無機質充填剤を必須として含み、無機
質充填剤の含有量を全体の80〜95重量%に設定する
ことにより、高い接着力を確保し、熱応力を低減できる
ことを突き止め本発明に至った。
【0006】
【化2】 本発明は、半導体装置の外形寸法が7mm×7mm以上
であって、厚みが0.5mm以上であると好ましい樹脂
封止型半導体装置であり、封止材によって封止されるリ
ードフレームの少なくとも1本のインナーリード長が
2.5mm以上、インナーリード先端部の幅が0.1m
m以上、インナーリード部の厚みが0.1mm以上であ
ると好ましい。また、リードフレームの材質が銅合金、
鉄−ニッケル合金からなると好ましく、リードフレーム
表層のめっきが銀、金、パラジウムを含むと好ましい。
更に、はんだ実装時のピーク温度における封止材の曲げ
弾性係数が650MPa以下であると好ましく、半導体
装置の成形温度からはんだ実装時のピーク温度までの封
止材の平均熱膨張係数が5.0×10-5/℃以下である
と好ましい。また、はんだ実装時のピーク温度における
インナーリード部と封止材の単位面積当たりのせん断接
着力が0.1MPa以上であると好ましい樹脂封止型半
導体装置である。
【0007】
【発明の実施の形態】次に、本発明を詳細に説明する。
はんだ実装時におけるインナーリード部と封止材の界面
に発生する熱応力σは、封止材の弾性係数をEe、熱膨
張係数をαe、リードフレームの熱膨張係数をαmとす
ると次式で表される。 σ=k×σe ・ ・ ・ ・ ・ (1) σe=Ee×αd×ΔT ・ ・ ・ ・ ・ (2) αd=αe−αm ・ ・ ・ ・ ・ (3) ここで、kはパッケージ構造やリードフレーム構造によ
って決まる係数、σeは構成材料の物性によって表され
る熱応力の指標となる特性、αdは封止材とリードフレ
ームとの熱膨張係数差、ΔTはパッケージの成形温度と
はんだ実装時のピーク温度の差である。(1)式からイ
ンナーリード部に発生する熱応力は、係数kと特性σe
に比例する。係数kは、半導体パッケージの外形寸法や
厚みに大きく影響を受ける。しかしながら、半導体パッ
ケージの外形寸法が7mm×7mmより小さく、厚みが
0.5mmより薄くなると係数kは非常に小さくなり熱
応力の影響は小さい。このため、熱応力の影響を考慮す
べきパッケージの外形寸法は7mm×7mm以上、パッ
ケージの厚みは0.5mm以上に限定されるとともに、
半導体装置の高密度化の観点から、パッケージの外形寸
法は32mm×32mm以下、パッケージの厚みは3m
m以下が好ましい。係数kは、リードフレームのインナ
ーリードの長さや幅や厚みにも大きく影響を受ける。し
かしながら、インナーリード長が2.5mmより短く、
幅が0.1mmより小さく、厚みが0.1mmより小さ
くなると係数kは非常に小さくなり熱応力の影響は小さ
い。このため、熱応力の影響を考慮すべきインナーリー
ド長は2.5mm以上、幅は0.1mm以上、厚みは
0.1mm以上に限定されるとともに、半導体装置の高
密度化の観点から、インナーリード長は25mm以下、
幅は3mm以下、厚みは0.5mm以下が好ましい。パ
ッケージの成形時とリフロー時の温度差ΔTは、特に制
限されるものではない。以上、熱応力の影響を考慮すべ
き範囲でパッケージ構造やリードフレーム構造が固定さ
れた場合、インナーリード部に発生する熱応力σは特性
σeのみに比例する。半導体パッケージに用いられるリ
ードフレーム材は、一般に銅合金、鉄−ニッケル合金が
広く用いられており、それらの熱膨張係数は、それぞれ
1.7×10 -5/℃、0.5×10-5/℃と異なる。イ
ンナーリード部に発生する熱応力は(1)式で表される
ため、リードフレーム材は、特に制限されるものではな
い。
【0008】一方、インナーリード部と封止材の単位面
積当たりのせん断接着力Fは、封止材をリードフレーム
上にトランスファープレスにより所定の大きさに硬化成
形したものを吸湿させた後、接着力測定装置を用いて測
定することによって得られる。半導体パッケージをはん
だ実装する際に生じるインナーリード部のはく離を抑え
るためには、せん断接着力Fを高く、特性σeを低くす
ることが必要となる。しかしながら、せん断接着力Fが
高い場合においても特性σeが高ければインナーリード
部ははく離し、せん断接着力Fが低い場合においても特
性σeが低ければインナーリード部ははく離しないこと
から、せん断接着力Fと特性σeをバランス良く設定す
ることが重要となる。せん断接着力Fと特性σeの関係
について研究を重ねた結果、上記せん断接着力Fと特性
σeの比F/σeを0.14以上に設定することによっ
て、半導体パッケージをはんだ実装する際に生じるイン
ナーリード部のはく離を抑え、インナーリード部の耐は
く離性を確保できることが分かった。上記せん断接着力
Fと特性σeの比F/σeを0.14以上に設定するた
めの封止材の曲げ弾性係数、熱膨張係数及びインナーリ
ード部と封止材の単位面積当たりのせん断接着力は、そ
れぞれ650MPa以下、5.0×10-5/℃以下、
0.1MPa以上が望ましい。封止材の曲げ弾性係数が
650MPa、熱膨張係数が5.0×10-5/℃より大
きく、インナーリード部と封止材の単位面積当たりのせ
ん断接着力が0.1MPaより小さくなると、せん断接
着力Fと特性σeの比F/σeが0.14以下となるか
らである。インナーリード部と封止材のせん断接着力
は、リードフレーム表層のめっきによって変化する。め
っきが異なる場合においてもインナーリード部の耐はく
離性は、上記せん断接着力Fと特性σeの比F/σeで
説明できることから、リードフレーム表層のめっきは特
に制限するものでなく、一般的に銀、金、パラジウムを
含むめっきが用いられる。
【0009】なお、前記曲げ弾性係数は、封止材硬化体
を作製し、245℃(はんだ実装時のピーク温度におけ
る曲げ弾性係数)雰囲気下、JIS−K−6911に準
じて試験を行うことによって得られる。前記熱膨張係数
は、封止材硬化体を作製し、熱機械分析装置を用いて測
定を行ない、パッケージの成形温度からはんだ実装時の
ピーク温度までの傾きから求められる。このようにして
得られる半導体装置は、前記特性を有する封止材により
封止されているため、はんだ実装におけるような高温下
でのリードフレームのインナーリード部と封止材の界面
の耐はく離性に優れる。
【0010】本発明に用いる封止材は、通常、粉末状も
しくはタブレット状になっている。封止材の主剤は、特
に制限するものでなく、通常用いられているものが挙げ
られる。なかでも、ビフェニル型エポキシ樹脂やクレゾ
ールノボラック型エポキシ樹脂等が好適に用いられる。
その他下記の一般式(I)で表されるエポキシ樹脂は高
温下での曲げ弾性係数が小さく、インナーリード部の熱
応力を低減することができる。
【0011】
【化3】 このエポキシ樹脂を用いる場合は、封止材の樹脂成分全
体の10重量%以上に設定するのが好ましい。特に好ま
しくは20重量%以上である。10重量%を下回ると十
分な低弾性化が図れずインナーリード部の熱応力を低減
することができないからである。封止材は、主剤以外に
硬化剤、硬化促進剤、無機質充填剤が含有され、必要に
応じて難燃剤、カップリング剤、ワックス等が併せて用
いられる。本発明で使用する封止材中の無機質充填剤の
配合量は封止材全体の80重量%以上に設定するのが好
ましい。特に好適なのは85重量%から90重量%の範
囲である。80重量%を下回ると封止材の飽和吸水率が
増加することによって吸湿後のインナーリード部と封止
材のせん断接着力が低下するとともに、熱膨張係数が大
きくなるため熱応力が増加するからである。一方、95
重量%を超えるとトランスファー成形時の封止材の粘度
が高くなることによりワイヤー流れや成形不良が生じ易
くなるとともに、封止材硬化体の曲げ弾性係数が大きく
なるため熱応力が増加するからである。本発明に用いら
れる封止材には、上記以外にシリコーンオイル及びシリ
コーンゴム、合成ゴム等の低応力化剤を配合したりイオ
ントラップ剤を配合してもよい。低応力化剤を配合した
場合、封止材の弾性係数を小さくできることからインナ
ーリード部の熱応力を低減できる。低応力化剤の配合量
はエポキシ樹脂成分全体の5重量%以上に設定するのが
好ましい。このような封止材を用いての半導体素子の封
止は、特に制限するものではなく、通常のトランスファ
ー成形等に見られるような公知のモールド方法により行
なうことができる。このようにして得られる半導体装置
は、前記特性を有する封止材により封止されているた
め、はんだ実装におけるような高温下でのリードフレー
ムのインナーリード部と封止材の界面における耐はく離
性に優れる。
【0012】
【実施例】次に、実施例について具体的に説明する。ま
ず、実施例に先立って、表1に示す原材料を用いて、表
2に示す配合で封止材を準備した。
【0013】
【表1】
【0014】
【表2】
【0015】表2の封止材を用いて半導体素子を175
℃、6.9MPa、90秒のトランスファー成形でモー
ルドし、175℃、5時間のアフターキュアを行なうこ
とにより、半導体装置を得た。この半導体装置は、80
ピンQFPで外形寸法が14mm×20mm、厚みが
1.4mmのものを用い、リードフレームは材質が銅合
金、熱膨張係数が1.7×10-5/℃、インナーリード
先端部に銀めっき、最大インナーリード長が5.6m
m、幅が0.185mm、厚みが0.15mmのものを
用いた。このようにして得られた半導体装置を吸湿させ
た後、はんだ実装性試験を行ない、超音波探査映像装置
で、インナーリード部のはく離を観察した。はんだ実装
性試験は、JEDEC(Joint Electron Device Engine
ering Council)に準拠し、ピーク温度245℃で行な
った。表3に半導体装置の吸湿条件を示す。
【0016】
【表3】
【0017】せん断接着力試験片は、外形寸法が8.4
mm×10.4mm、厚みが0.15mm、表面に銀め
っきを施したリードフレーム上に封止材を175℃、
6.9MPa、90秒のトランスファー成形でモールド
することにより厚み0.625mmの円板に硬化成形し
た後、175℃、5時間のアフターキュアを行なうこと
によって図4に示す試験片を得た。なお、せん断接着力
試験片の厚みは、半導体装置のインナーリード表面から
封止材表面までの厚みに加工した。図4の試験片を表4
の条件で吸湿させた後、図5に示す接着力測定装置を用
いて、表5の測定条件でせん断接着力を測定した。
【0018】
【表4】
【0019】
【表5】
【0020】表6に、はんだ実装試験後のインナーリー
ド部のはく離を測定した結果を示した。半導体装置の吸
湿条件は表3記載のLEVEL2である。
【0021】
【表6】
【0022】表7に、はんだ実装試験後のインナーリー
ド部のはく離を測定した結果を示す。半導体装置の吸湿
条件は表3記載のLEVEL1である。
【0023】
【表7】
【0024】表6、7の結果から、インナーリード部の
はく離は単一の物性値、例えば、封止材の曲げ弾性係数
のみで説明できるものではなく、はんだ実装時のピーク
温度における封止材の特性Fとσeの比F/σeで考え
る必要があり、比F/σeが0.14以下、つまりFが
小さくσeが大きい場合にはく離が発生し、比F/σe
が0.14以上、つまりFが大きくσeが小さい場合に
耐はく離性に優れていることが分かる。また、下記の一
般式(I)で表されるエポキシ樹脂と無機質充填剤を含
み、無機質充填剤の含有量が全体の80から95重量%
に設定されている封止材を用いることにインナーリード
部の耐はく離性を向上できることが分かる。
【0025】
【化4】
【0026】
【発明の効果】以上のように、本発明の半導体装置は、
はんだ実装における過酷な条件下においてもリードフレ
ームのインナーリード部の界面にはく離を生じることな
く、優れた耐はく離性を備えている。特にQFPのよう
な表面実装型パッケージのはんだ実装において高い信頼
性を有し最適である。また、本発明から、封止材の物性
と接着性から信頼性結果を予測することができ、樹脂封
止型半導体装置用封止材の開発サイクルを大幅に短縮で
きる。
【図面の簡単な説明】
【図1】 従来の半導体装置を説明する縦断面図であ
る。
【図2】 従来の半導体装置におけるインナーリード部
のはく離を説明する縦断面図である。
【図3】 従来の半導体装置における金ワイヤ亀裂を説
明する縦断面図である。
【図4】 接着力測定用試験片を説明する正面図であ
る。
【図5】 接着力の測定方法を示す正面図である。
【符号の説明】
1.半導体素子 2.ダイボンド材 3.封止材 4.金ワイヤ 5.ダイボンドパッド 6.インナーリード 7.はく離部 8.亀裂部 9.銀めっき付きリードフレーム 10.ヒートブロック
───────────────────────────────────────────────────── フロントページの続き (72)発明者 河田 達男 茨城県結城市大字鹿窪1772−1 日立化成 工業株式会社下館事業所内 Fターム(参考) 4J002 CD051 CD061 FD016 GQ05 4M109 AA01 BA02 CA21 DA01 EA02 EB02 EB04 EB06 EB07 EB09 EB12 EB18 EB19 EC05 EC09 FA10 GA10 5F067 AA06 AB03 BB01 DC11 EA02 EA04

Claims (9)

    【特許請求の範囲】
  1. 【請求項1】 少なくとも1つの半導体素子をリードフ
    レームのダイボンドパッド上にダイボンド材を介して実
    装し封止材で封止した半導体装置において、封止材の特
    性Fとσeの比F/σeが0.14以上であることを特
    徴とする樹脂封止型半導体装置。 F:はんだ実装時のピーク温度におけるインナーリード
    部と封止材の単位面積当たりのせん断接着力(MPa) σe:Ee×(αe−αm)×△T Ee:はんだ実装時のピーク温度における封止材の曲げ
    弾性係数(MPa) αe:半導体装置の成形温度からはんだ実装時のピーク
    温度までの封止材の平均 熱膨張係数(1/℃)αm:半導体装置の成形温度から
    はんだ実装時のピーク温度までのリードフレームの平均
    熱膨張係数(1/℃) △T:半導体装置の成形温度とはんだ実装時のピーク温
    度の差(℃)
  2. 【請求項2】 半導体装置の外形寸法が7mm×7mm
    以上、厚みが0.5mm以上である請求項1に記載の樹
    脂封止型半導体装置。
  3. 【請求項3】 封止材によって封止されるリードフレー
    ムの少なくとも1本のインナーリード長が2.5mm以
    上、インナーリード先端部の幅が0.1mm以上、イン
    ナーリード部の厚みが0.1mm以上である請求項1ま
    たは請求項2に記載の樹脂封止型半導体装置。
  4. 【請求項4】 リードフレームの材質が銅合金、鉄−ニ
    ッケル合金からなる請求項1ないし請求項3のいずれか
    に記載の樹脂封止型半導体装置。
  5. 【請求項5】 リードフレーム表層のめっきが銀、金、
    パラジウムを含む請求項1ないし請求項4のいずれかに
    記載の樹脂封止型半導体装置。
  6. 【請求項6】 はんだ実装時のピーク温度における封止
    材の曲げ弾性係数が650MPa以下である請求項1な
    いし請求項5のいずれかに記載の樹脂封止型半導体装
    置。
  7. 【請求項7】 半導体装置の成形温度からはんだ実装時
    のピーク温度までの封止材の平均熱膨張係数が5.0×
    10-5/℃以下である請求項1ないし請求項6のいずれ
    かに記載の樹脂封止型半導体装置。
  8. 【請求項8】 はんだ実装時のピーク温度におけるイン
    ナーリード部と封止材の単位面積当たりのせん断接着力
    が0.1MPa以上である請求項1ないし請求項7のい
    ずれかに記載の樹脂封止型半導体装置。
  9. 【請求項9】 封止材が、下記の一般式(I)で表され
    るエポキシ樹脂と無機質充填剤を必須として含み、か
    つ、無機質充填剤の含有量が全体の80〜95重量%に
    設定されていることを特徴とする請求項1ないし請求項
    8のいずれかに記載の樹脂封止型半導体装置。 【化1】
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014148586A (ja) * 2013-01-31 2014-08-21 Sumitomo Bakelite Co Ltd 封止用エポキシ樹脂組成物、電子装置、自動車および電子装置の製造方法
EP3686232A1 (en) 2019-01-21 2020-07-29 Shin-Etsu Chemical Co., Ltd. Resin composition, resin film, semiconductor laminate, method for producing semiconductor laminate and method for producing semiconductor device

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014148586A (ja) * 2013-01-31 2014-08-21 Sumitomo Bakelite Co Ltd 封止用エポキシ樹脂組成物、電子装置、自動車および電子装置の製造方法
EP3686232A1 (en) 2019-01-21 2020-07-29 Shin-Etsu Chemical Co., Ltd. Resin composition, resin film, semiconductor laminate, method for producing semiconductor laminate and method for producing semiconductor device
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