KR100832808B1 - 기판상에 패턴을 제조하는 방법, 박막 트랜지스터의 제조 방법, 집적 회로의 제조 방법, 액티브 매트릭스 ｔｆｔ 어레이의 제조 방법, 광도파로의 제조 방법, 및 플라스마 표시 패널의 세퍼레이터의 제조 방법 - Google Patents

기판상에 패턴을 제조하는 방법, 박막 트랜지스터의 제조 방법, 집적 회로의 제조 방법, 액티브 매트릭스 ｔｆｔ 어레이의 제조 방법, 광도파로의 제조 방법, 및 플라스마 표시 패널의 세퍼레이터의 제조 방법 Download PDF

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Abstract

본 발명은, 기판 상에 제1 퇴적물(15)로서 제1 액체 재료의 복수 액적을 잉크젯 인쇄 등에 의해 퇴적시키는 공정; 기판 상에 제2 퇴적물(16)로서 제2 액체 재료의 복수 액적을, 잉크젯 등에 의해, 액체인 제1 퇴적물과 접촉하여 퇴적시키는 공정(이 때, 제1 퇴적물과 제2 퇴적물은 서로 혼화할 수 없음); 및 기판 상에 상기 액체 재료의 적어도 하나로 고체 퇴적물을 형성하는 공정을 포함하는, 기판 상에 패턴을 제조하는 방법에 관한 것이다. 바람직한 태양에서, 상기 방법은 기판 상에 제3 퇴적물(16)로서 상기 제2 액체 재료와 혼화할 수 없는 액체 재료의 복수 액적을 잉크젯 인쇄함를 포함하고, 이 제3 퇴적물(16)은 소정의 갭에 의해 제1 퇴적물(15)로부터 이간되어 있고, 제2 퇴적물(17)은 제1 및 제3 퇴적물(15, 16)을 중첩하는 상기 갭에 도포된다. 상기 퇴적물의 적어도 하나는 현탁질 또는 용질을 포함할 수 있으며, 상기 고체 퇴적물은 상기 액체의 적어도 하나의 고화에 의해 형성될 수 있다. 본 발명의 제조 방법은 박막 트랜지스터 어레이 또는 다른 집적 회로의 제조에 적용할 수 있다.
패턴 형성 방법, 집적 회로, 박막 트랜지스터

Description

기판상에 패턴을 제조하는 방법, 박막 트랜지스터의 제조 방법, 집적 회로의 제조 방법, 액티브 매트릭스 ＴＦＴ 어레이의 제조 방법, 광도파로의 제조 방법, 및 플라스마 표시 패널의 세퍼레이터의 제조 방법{METHODS OF FABRICATING PATTERN ON SUBSTRATE, METHODS OF MANUFACTURING THIN FILM TRANSISTOR, METHODS OF MANUFACTURING INTEGRATED CIRCUIT, METHODS OF MANUFACTURING ACTIVE MATRIX ＴＦＴ ARRAY, METHODS OF MANUFACTURING OPTICAL WAVEGUIDE, AND METHODS OF MANUFACTURING SEPARATOR OF PLASMA DISPLAY PANEL}
본 발명은 기판 상에 패턴 영역을 제조하는 방법에 관한 것으로서, 본 발명은 박막 트랜지스터 어레이 또는 기타 집적 회로의 제조에 적용할 수 있다.
EP-A-O 880 303에는 화소 전극이 투명 기판상에 형성되고 유기 화합물의 발광층이 잉크젯 방법에 의해 그 화소 전극 상에 패터닝된 유기 일렉트로루미네선스 (EL) 소자 또는 표시 장치를 제조하는 방법이 기재되어 있다. 이에 의해 정확한 패터닝을 빠르고 쉽게 할 수 있으며, 발광 효율을 간단히 조정할 수 있게 된다.
근년, Kawase, Sirringhaus, Friend 및 Shimoda에 의해 International Electron Devices Meeting 2000(2000년 12월 10일)의 Technical Digest에 공개된 "고해상도의 잉크젯 인쇄에 의해 제조된 전(全)중합체 박막 트랜지스터"라는 제목의 논문에, 잉크젯 인쇄를 이용한 전중합체 박막 트랜지스터의 제조가 기재되었다.
상기 잉크젯 패터닝 기술은, 치수가 20마이크론 미만인 패터닝을 해상(解像)하는 능력을 요구하는 전계 효과 트랜지스터(field-effect transistor) 등의 마이크로일렉트로닉스 장치를 제조하기에는 해상도가 너무 낮다. 또한, 잉크젯 헤드로부터 토출된 액적(液滴)은 수십 마이크론 오더(차수: order)의 직경을 가지며, 이것은 요구되는 해상도에 비해 크다. 더욱이 상기 액적은, 이하에 설명하는 바와 같이, 표면 장력과 계면 장력에 의해 결정되는 훨씬 더 큰 사이즈로 퍼진다.
또한, 잉크젯 헤드의 노즐로부터 토출된 액적의 비행 방향으로는, 노즐 품질의 편차나 그 노즐 주변의 습윤(wetting) 상태의 변화에 기인하여 약간의 변동(fluctuation)을 갖는다. 또한, 기판의 표면이 완전히 균일한 습윤성을 갖는 것은 아니다. 이것은 퇴적된 재료의 패턴을 불규칙하게 하고 TFT의 쇼트 채널을 패터닝하는 경우 치명적인 단락(short-circuit)을 발생시킬 수 있다.
이들 문제를 해결하기 위해, 상기한 Kawase 논문에 의하면, 습윤 및 비습윤(de-wetting) 패턴 영역을 갖는 기판 상에, 전도성 중합체(폴리(3,4-에틸렌디옥시티오펜): PEDOT) 용액을 사용하여 소스 또는 드레인 전극을 인쇄한다. 더 구체적으로는, 기판 상에 폴리이미드(PI) 층을 전구체 용액으로 스핀코팅하여 퇴적한 다음 포토리소그래피와 O2 플라즈마를 사용하여 에칭하여 5㎛ 너비의 PI 스트립(strip)을 마련한다. 상기 PI 스트립은 형판(template)으로서 기능하고, 기판 상의 용액의 흐름을 제어함으로써 고해상도의 잉크젯 인쇄를 할 수 있게 된다. 상기 형판은 기판의 인접한 에칭 영역상에 친수성 표면을 갖고 PI 스트립 그자체는 소수성을 갖는다. 수계 PEDOT 용액의 액적은 PI 스트립을 따라 에칭 영역상으로 퇴적되고, 그 용액은 PI 스트립의 가장자리로 흐르지만 에칭 영역내에 가두어진다. 따라서, 상기 채널의 길이는 PI 스트립의 너비로 엄밀하게 제어할 수 있다. 이에 의해 5㎛까지 채널길이를 단락없이 좁힐 수 있게 된다. 또한 이 기술에 의해, 게이트 전극, 배선, 비어홀 또는 레지스터 등의 부품을 잉크젯 기술을 이용하여 패터닝시킨, 인쇄 인버터를 제조할 수 있게 된다.
따라서 상기 Kawase 논문은, 습윤성 대조(contrast)를 갖는 예비패터닝된 기판(prepatterned substrate) 상으로의 잉크젯 인쇄에 의해, 박막 트랜지스터의 5마이크론 정도의 짧은 채널을 제조함을 나타낸다. 그러나, 포토리소그래피와 드라이 에칭을 사용한 폴리이미드의 예비패턴의 제조는 고가이어서, 잉크젯 인쇄의 이점을 감소시킨다.
본 발명의 목적은 퇴적 기술을 이용하지만 예비패터닝된 기판을 필요로 하지 않는 고해상도의 패터닝 방법을 제공하는 것이다.
본 발명의 또다른 목적은 5㎛ 미만의 라인 너비를 용이하게 성취할 수 있는 패턴 층을 기판 상에 제조하는 방법을 제공하는 것이다.
본 발명의 한 관점에 의하면,
기판 상에 제1 퇴적물로서 제1 액체 재료의 복수 액적을 퇴적시키는 공정; 상기 기판 상에 제2 퇴적물로서 제2 액체 재료의 복수 액적을, 제1 재료가 액상인 동안에, 제1 재료와 접촉하여 퇴적시키는 공정(이 때, 제1 액체 재료와 제2 액체 재료는 서로 혼화하지 않음); 상기 기판 상에 상기 액체 재료의 적어도 하나로부터 고체 퇴적물을 형성하는 공정을 포함하는, 기판상에 패턴을 제조하는 방법을 제공한다.
특히 유용한 태양에서, 본 발명의 방법은 기판 상에 제3 퇴적물로서 상기 제2 액체 재료와 혼화하지 않는 액체 재료의 복수 액적을 퇴적시키는 공정을 더 포함하며, 상기 제3 퇴적물은 소정의 갭에 의해 제1 퇴적물로부터 이간되어 있고 제2 퇴적물은 제1 퇴적물과 제3 퇴적물을 중첩(overlapping)하여 상기 갭에 도포된다. 여기서 고체 퇴적물은 제2 액체 재료로 바람직하게 제조된다.
상기 제2 액체 재료는, 필수적인 것은 아니지만 일반적으로 그자체가 동일한 재료일 수 있는 제1 퇴적물 및 제3 퇴적물의 액체 재료와, 서로 혼화되지 않아야 한다.
또다른 유용한 태양에서, 본 발명의 방법은 기판 상에 제3 퇴적물로서 상기 제1 액체 재료와 혼화하지 않는 액체 재료의 복수 액적을 퇴적시키는 공정을 더 포함하며, 상기 제3 퇴적물은 상기 제1 재료가 액상인 동안에, 제1 재료와 접촉하여 도포되고, 제1 퇴적물을 포함하는 소정의 갭에 의해 제2 재료로부터 이간되어 있다.
여기서 고체 퇴적물은 제2 및 제3 액체 재료 둘다로 바람직하게 제조된다.
또한, 제2 및 제3 액체 재료는, 필수적이지는 않지만 일반적으로 동일한 재료로 이루어지며, 제1 액체 재료와 혼화하지 않아야 한다.
제1, 제2, 및 제3 퇴적물 중의 하나 이상은 잉크젯 인쇄법에 의해 액체 재료를 퇴적시킴으로써 제공하면 적절하다. 그러나, 상기 퇴적은 버블 제트 인쇄법 등의 다른 기술에 의해 행해도 좋다.
본 발명의 주요 적용 분야는 집적 회로용 기판 상에 전도성 패턴을 제조하는 것이다. 특히 이 경우 상기 퇴적물 중의 적어도 하나는 전기 전도성을 나타내는 재료(예, PEDOT 또는 금속 입자)의 현탁질(suspension) 또는 용질(solute)을 담지해도 좋다. 상기 3층으로부터 액체를 증발시킨 후에, 상기의 전기 전도성 재료는 기판 상에 잔류한다. 필요에 따라서, 상기 퇴적물 중의 하나 이상은 중합체 등의 비전도성 재료의 현탁질 또는 용질을 함유해도 좋다. 그러한 중합체도 액체 증발 후 기판의 표면상에 잔류한다.
현탁질 또는 용질이 아니더라도, 어떠한 고체 퇴적물의 재료도 퇴적된 액체 재료의 고화로부터 유도할 수 있다.
다수의 적용예에서, 목표 재료(target material)는 전기 전도성 재료여도 좋으나, 다른 옵션도 가능하다. 예를 들면, 투명 중합체를 목표 재료로 사용하여, 기판 상에 광학적 배선(도파로)을 인쇄할 수 있다. 무기 콜로이드 또는 중합체를 목표 재료로 사용하여, 플라즈마 표시 패널의 세퍼레이터(separator)로서 유용한 벽 구조를 제조할 수 있다.
하나의 태양에서, 제1 및 제3 퇴적물은 단지 구획 영역(confining region)으로서 기능하고, 제2 퇴적물은 목표층이므로 PEDOT 또는 Au 콜로이드 등의 전기 전도성 재료의 현탁질 또는 용질을 함유하거나 또는 그 자체가 전기 전도성의 고화가능한 재료이다. 이것은 집적회로 내의 게이트 라인 또는 데이터 라인 등의 배선의 제조에 적합하다. 상기 Au 콜로이드가 크실렌 중에 형성되어 있는 경우, 상기 구획 퇴적물은 물, 또는 아세톤 또는 에테르 등의 극성 유기 용매여도 좋다. PEDOT가 물에 현탁되어 있는 경우, 상기 구획 퇴적물은 톨루엔 등의 비극성 탄화수소 용매로 구성해도 좋으며, 필요에 따라서, 중합체 용질을 담지해도 좋다.
또다른 태양에서, 제1 및 제3 퇴적물은 목표 영역이며 제2 퇴적물은 단지 이간 영역(spacing region)으로서 기능한다. 이 기술은 전계 효과 트랜지스터(예, 박막 트랜지스터(TFT))의 소스 및 드레인 영역을 제조하는데 적합하다. 여기서, 상기 목표 영역은 수중의 PEDOT 현탁질을 포함해도 좋고 상기 스페이서는 톨루엔으로 되어도 좋다. 필요에 따라서, 상기 스페이서가 물, 또는 아세톤 또는 에테르 등의 극성 유기 용매로 구성되는 경우, 상기 목표 영역은 크실렌계 Au 콜로이드를 포함해도 좋다.
상기 방법은 채널길이가 50㎛미만인 박막 트랜지스터의 제조에 적용할 수 있다. 하나의 태양에서는, 20㎛ 미만의 채널길이를 성취할 수도 있다.
본 발명을 좀더 이해하기 위해서 그리고 좀더 효과적으로 나타내기 위해서, 실시예와 도면을 참조하여 설명한다.
도1은 힘(force)의 개략적인 설명도.
도2는 상부 게이트 박막 트랜지스터의 개략 단면도.
도3은 잉크젯 인쇄 헤드에 의해 토출된 후 기판 상에 충돌하는 잉크 방울을 개략적으로 나타내는 도면.
도4는 기판 상에 액적을 도포하는 잉크젯 헤드의 개략 설명도.
도5는 기판 상에 도포된 액체 층의 평면 개략 설명도.
도6은 도5의 액체의 단면 개략 설명도.
도7은 기판 상에 액체를 도포하는 공정에 관한 개략 평면도.
도8은 또다른 방법에 의한 기판 상으로의 액체의 도포를 나타내는 개략 평면도.
도9는 액티브 매트릭스 TFT 어레이의 개략 평면도.
도10은 또다른 방법에 의하여 기판 상에 도포된 액체층의 개략 평면도.
도11은 도10의 액체층의 개략 단면도.
첨부한 도면 중 도1은 직경 d0의 잉크 방울이 고체 표면(여기서는 유리)에 충돌할 때 달성되는 평형 조건을 나타내는 설명도이다. 도면에서 나타낸 바와 같이, γSG는 노출된 유리 표면에 대한 표면 장력이고 γLG는 노출된 잉크 표면에 대한 표면 장력이며, 반면 γSL은 계면 장력이고, 영 탄성율(Young's law)은 다음과 같이 나타낸다:
γLGcosθ=γSG-γSL
이러한 원리를 적용함으로써, 그 결과 유리 기판 상에 퇴적된 잉크 방울의 평형 직경 dglass 은 각종 가능한 액체에 대해서 계산할 수 있다. 그 결과는 액적의 원(原)직경 d0 = 30㎛인 경우, 다음과 같이 표로 나타낼 수 있다.
액 조성 γL(mJ/㎡) dglass(㎛)
물 73 40 - 80
극성 유기 용매 40 - 50 60 - 100
비극성 유기 용매 15 - 30 100 - 300

따라서, 종래의 잉크젯 인쇄 기술을 이용하여 미세 구조를 패터닝하기는 어렵다. 상기 표에서의 직경은 박막 트랜지스터용 미세 패턴을 제조하기에는 너무 크다.
도2는 종래 기술의 상부 게이트 박막 트랜지스터의 단면도를 나타낸다. 기판(1) 상에, 폴리이미드 층을 전구체 용액으로 스핀 코팅에 의해 퇴적시킨 다음, 경화시킨 후 포토리소그래피 및 O2 플라즈마를 사용하여 에칭하여 영역(3 및 4)중의 폴리이미드를 제거하여, 폴리이미드의 스트립(2)을 남긴다. 이어서, 소스 및 드레인 영역(5 및 6)을 잉크젯 인쇄 기술을 사용하여 에칭 영역(3 및 4)에 도포한다. 도3에 나타내는 바와 같이, 잉크 방울(7)은 에칭 영역(3)상에 충돌한 다음 폴리이미드 스트립(2)의 방향으로 퍼진다. 상기 에칭 영역(3)은 친수성 표면을 갖는 반면, PI 스트립(2)은 소수성 표면을 갖기 때문에, 잉크의 퍼짐은 PI 스트립(2)의 측면 가장자리에 도달할 때 정지된다. 따라서, 이 기술을 사용하여, 소스 영역(5)과 드레인 영역(6)을, PI 스트립(2)의 너비에 의해 규정되는, 일정하고 정밀한 공간(spacing)에 잉크젯 인쇄에 의해 퇴적시킬 수 있다. 그 다음, 반도체층(8)을, 적합한 유기 용매를 사용한 용액으로 스핀 코팅하여 전 표면에 퇴적시킨다. 그 후, 절연체층(9)을, 적합한 용매를 사용한 용액으로 또한 스핀코팅하여 도포한다. 마지막으로, 게이트 전극(10)을 상기 절연체(9)의 표면상에 잉크젯 인쇄할 수 있다.
상기 소스, 드레인 및 게이트 전극은 Bayer AG제의 상품명 Baytron P로서 입수가능한 PEDOT(폴리에틸렌 디옥시티오펜)로 불리는 전도성 공액 중합체 용액을 사용하여 잉크젯 인쇄한다. 상기 반도체층은 플루오렌-비티오펜의 공액 공중합체이 고 절연체층(9)은 폴리비닐페놀로 형성한다. 상기 반도체층(8)은 20nm 정도의 두께를 가지며 절연체층(9)은 500nm 정도의 두께를 갖는다.
상기 도2를 참조하여 설명한 기술을 사용하여, 채널 길이가 본질적으로 PI 스트립(2)의 너비에 의해 획정(define)되는 박막 트랜지스터를 구성하는 것이 이미 가능해졌다.
도4는 기판(1)상에 액체를 도포하기 위한 잉크젯 인쇄 장치를 나타내는 개략도이다. 이 도면은 화살표 방향(12)으로 이동할 수 있는 2개의 헤드(11)를 갖는 잉크젯 장치를 나타낸다. 상기 헤드(11)는 방향(12)에 직각인 방향으로 상호 오프셋되어 액적의 이간된 2 라인의 동시 인쇄를 가능하게 한다. 퇴적된 액체의 건조 프로세스를 촉진시키기 위해 건조장치(13)를 구비한다.
본 발명을 실시화하는 첫 번째 방법은 도5를 참조하여 이하에 설명한다. 제1 공정으로서, 좁은 갭(18)에 의해 분리된 기판을 따라 복수 액적을 잉크젯 인쇄함으로써, 구획액으로 된 제1 및 제2 선형 퇴적물(15 및 16)을 제조한다. 그 다음, 복수 액적을 갭(18)의 상부에 상기 구획 재료(15 및 16)와 부분적으로 중첩하여 잉크젯 인쇄함으로써(후자가 여전히 습윤되어 있는 동안에), 이하에서 목표 재료라 말하는 제3 스트립(17)을 퇴적시킨다. 그 결과, 액체를 도포한 영역은 도6에 수직 횡단면도로서 나타내는 바와 같이 된다. 습윤 액체 스트립상의 표면 장력의 효과로 인하여, 도3을 참조하여 나타낸 설명과 같이, 3개의 퇴적물(15, 16 및 17)은 도6에 나타낸 기하학적인 형상으로 안정화된다. 결국, 제3 스트립(17)의 퍼짐은 제1 및 제2 선형 퇴적물(15 및 16)에 의해 정지되고 제3 스트립의 너비는 기판 상에 단순히 잉크젯 인쇄된 스트립의 너비보다 좁아진다. 더욱이, 상기 구획 영역(15와 16) 사이 공간에서의 어떠한 불규칙적인 것이나 부정확한 것은 평활화되어 선형으로 되므로, 한쪽에서는 영역(15와 17) 사이의 경계가, 다른 한쪽에서는 영역(16과 17) 사이의 경계가 선형으로 되어 평탄하다. 이러한 형상에서는, 기판 상에 선두의(leading) 잉크젯 헤드로 이미 퇴적시켜 놓은 상기 구획 재료 사이에, 후미의(trailing) 잉크젯 헤드로 상기 목표 재료를 퇴적시키는 것이 바람직하다.
상기한 구획 재료의 제1 선형 퇴적물 또는 스트립과 제2 선형 퇴적물 또는 스트립 사이의 갭은 (a)노즐 간의 물리적인 거리, (b)스캐닝 방향에서의 두 헤드간 상호 오프셋 각도, 또는 (c)액적의 퇴적(토출) 속도를 조정함으로써 변화시킬 수 있다.
표면 장력으로 인해 퇴적 액체의 변형이 일어난 후에는 가능한 한 빨리, 건조시킬 필요가 있다. 상기 건조 장치(13)는 기판에 가스(건조 공기, 질소, 불활성 가스 등)를 불어넣는다. 상기 가스를 가열하여 빠른 건조를 성취할 수 있다. 건조 시간을 제어하기 위해, 상기 가스는 퇴적 액체 중의 용매와 동일한 것의 증기를 함유해도 좋다. 빠른 건조를 성취하기 위한 또다른 방법은 기판을 가열하는 것이다. 상기 기판을 가열하는 것과 불어넣는 가스를 가열하는 것의 조합이 가장 효과적이다.
도7은 액체 퇴적물을 도포하는 동안에 일어나는 프로세스를 더 구체적으로 나타내는 것으로, 여기서는 중간 퇴적물이 목표 영역이고 그러므로 PEDOT, Ag, Cu, Au, Pt, Pd, Al 등의 전도성 재료의 현탁질 또는 용질을 함유하고 있다. 도면에서 알 수 있듯이, 초기 퇴적물 상의 목표 영역(17)은 목표 영역(17)용 액체의 접촉 각에 의해 결정되는 너비를 갖는다. 그러나, 표면 장력의 영향으로 그 시스템이 안정화됨에 따라, 목표 영역(17)의 너비는 도6에 나타낸 형상으로 될 때까지 감소된다. 퇴적물(15 및 16)과, 퇴적물(17)의 액체 성분이 증발한 후에, 도7의 하부에 나타낸 바와 같이, 전도성의 좁은 스트립(17a)이 남는다. 상기 액체의 증발은, 필요에 따라, 상기와 같은 건조 장치에 의해 지원될 수 있다.
또한, 제1 선형 영역(15)과 제2 선형 영역(16) 사이에 존재하는 반발력은 그들이 물리적으로 서로 접속하는 것을 막고 제3 선형 스트립(17)이 스냅핑(snapping)하는 것을 막는다. 이 반발력은 제1 또는 제2 퇴적물(15 또는 16)과 제3 퇴적물(17) 사이의 계면의 대전(帶電)에 의해 발생한다. 상기 계면상의 전하는 여러 메카니즘에 의하여 발생한다: (a) 퇴적 액체로부터 계면으로의 이온의 선택적 흡착, (b) 하나의 액체로부터 다른 액체로의 이온 확산, (c) 계면에서의 쌍극성 분자의 흡착 또는 배향, 및 (d) 일 함수에서의 차이에 의한 두 액체간의 전자 전달. 상기 대전 효과가 강한 경우, 제1 및 제2 퇴적물(15 및 16)의 융합 (merging)은 잘 회피된다. 상술한 바와 같이, 이온 또는 쌍극자 분자는 대전에 기여한다. 그래서 이온 또는 쌍극자 분자를 용해시킬 수 있는 물 또는 극성 용매는 제3 퇴적물(17)이나 다른 퇴적물로서 바람직하게 사용된다.
이하, 구획 영역(또는 분리 영역)인 상기 중앙 퇴적물을 상기 선두 헤드에 의해 도포하고, 목표 영역인 격리된(spaced apart) 퇴적물을 후속 헤드에 의해 도포하는 하나의 태양에 대해서 설명한다.
다른 방법을 나타내는 도8에서 바깥쪽 퇴적물(18 및 19)은 여기서 목표 재료로서 여겨지므로 전기전도성 재료(예, PEDOT 또는 Au)의 현탁질 또는 용질을 함유하는 반면, 중앙 퇴적물(20)은, 여기서는 단독으로 스페이서로서 기능한다. 상기 3개의 퇴적물을 도포한 후에, 도6에 나타낸 바와 같은 단면 형상을 다시 얻을 수 있다. 퇴적물(20)과, 퇴적물(18 및 19)의 액체 성분을 증발시킨 후에, 2개의 목표 퇴적물(18a 및 19a)이 남는다. 제3 이간 퇴적물(20)을 도포함으로써, 상기 이간 퇴적물과 상기 바깥쪽 퇴적물(18 및 19) 사이의 계면을 더 매끄럽고 더 균일하게 할 수 있어서, 목표 퇴적물들(18a 및 19a)의 사이의 균일한 좁은 갭을 확실히 얻을 수 있음을 알 수 있다. 제3 이간 퇴적물(20)은 바깥쪽 퇴적물(18 및 19)이 그들 사이에 브릿지를 형성하는 것을 방지하는 역할을 한다. 이 프로세스에 의해 상기의 좁은 갭을 양호한 재현성(reproductive)으로 패터닝할 수 있다.
상기 방법에서 설명한 바와 같이, 상기 퇴적물(18과 19) 사이에는 반발력이 있어, 두 퇴적물(18과 19) 사이의 갭이 매우 작아지는 경우에조차도 이들이 융합되어 하나의 영역으로 되는 것을 막고 있다. 상기 계면에서의 대전 효과가 강할 때, 상기 두 퇴적물(18 및 19)의 융합은 잘 회피된다. 상술한 바와 같이, 이온 또는 쌍극자 분자는 대전을 일으킨다. 그래서 이온 또는 쌍극자 분자를 용해시킬 수 있는 물 또는 극성 용매가 상기 목표 영역 또는 이간 퇴적물(20)용으로 바람직하게 사용된다.
도9는 본 발명에 의한 기술을 사용하여 구성할 수 있는 박막 트랜지스터 (TFT) 어레이의 실시예를 나타낸다. 이러한 TFT 어레이는 액티브 매트릭스 표시용으로 사용된다. 각각 개개의 박막 트랜지스터가 접속된 복수의 화소 전극(91)이 나타나 있으며, 각각의 박막 트랜지스터는 소스(92), 드레인(93) 및 게이트 전극(94)을 포함한다. 데이터 라인(95)은 도7을 참조하여 설명한 기술을 사용하여 탄화수소계 유기 용매 중의 Au 콜로이드로 인쇄할 수 있다. 마찬가지로 게이트 라인(96)도 도7의 기술을 사용하여 탄화수소계 유기 용매 중의 Au 콜로이드로 인쇄한다. Au를 사용한 상기 데이터 라인(95)과 게이트 라인(96)의 인쇄는 양호한 전도성을 나타내며, 이것은 긴 데이터 라인(95) 및 게이트 라인(96)의 저항이 동작 속도를 제한하기 때문에 큰 TFT 어레이에서는 중요하다. 도7의 기술에 의해 얻어진 상기 좁은 데이터 라인(95)과 게이트 라인은 높은 개구비(aperture ratio)를 나타내어, 액티브 매트릭스 표시에서의 휘도와 콘트라스트를 향상시킨다.
상기 소스, 드레인 및 게이트 전극은 도8의 기술을 사용하여 수계 PEDOT 용액으로 바람직하게 인쇄할 수 있다. 또한, 화소 전극(91)도 수계 PEDOT 용액으로 인쇄할 수 있다. 이들 전극은, 이들 구성요소의 크기가 TFT 어레이 크기에 대해 독립적이고, 그다지 길지도 크지도 않으므로, 반드시 고전도성을 요구하는 것은 아니다. 그래서, 금속과 비교하여 상대적으로 낮은 전도성(0.1-100S/cm)을 갖는 PEDOT가 이들 전극에 적합하다. 상기 수계 PEDOT 용액은 비교적 높은 표면 장력을 가지며, 이것은 짧은 채널을 형성하는데 더 바람직하다. 또한 상기 PEDOT는 가시 영역내에서 반투명하므로, 전압 또는 전류를 표시 소자에 인가하는 화소 전극으로서 적합하다.
PEDOT는 소스 및 드레인 전극용 재료로서 적합하며 금속 콜로이드는 배선용 재료로서 적합하다. 그러나, 그 반대로의 적용도 가능하다.
도7과 함께 기재한 기술은, 도2에서 설명한 바와 같은 박막 트랜지스터의 형성에 채용할 수 있음을 알 수 있다. 이 경우, 목표 스트립(17a)이 PI 스트립(2)을 대신하여 형판으로서 기능한다. 다시 말해, 도7에 나타낸 기술을 사용하여, 얇은 스트립(17a)을 기판(1) 상에 도포할 수 있다. 그 다음, PEDOT로 된 소스 및 드레인 전극(5 및 6)을 스트립(17a)의 개개 면을 따라 잉크젯 인쇄 기술에 의해 도포할 수 있다. 에칭에 의해 종래 기술로 제조한 폴리이미드 스트립의 경우와 같이, 스트립(17a)은 소스 및 드레인 재료의 측면 퍼짐을 막도록 소수성 표면을 갖고 있으므로 상기 트랜지스터 채널의 길이를 정확하게 한정한다. 그 다음, 반도체 층을 소스(5), 스트립(17a) 및 드레인(6)을 덮도록 도포한 뒤, 절연체층과 게이트 전극을 도포한다.
필요에 따라서, 상기 층(17a) 그 자체는 반도체 재료로 이루어질 수 있으므로 트랜지스터의 채널 영역을 구성해도 된다. 이것에 의해, 장치 전면에 걸쳐 반도체 재료로 된 층(8)을 도포할 필요를 회피할 수 있다.
도8에 나타낸 기술을, 상기 목표 영역(18 및 19)으로 구성된 소스 및 드레인 전극을 프린트하는데 채용하는 경우, 반도체 재료 층을 소스 및 드레인의 표면을 덮도록 도포하여 소스와 드레인 전극 사이에 채널 영역을 제공할 수 있다. 그 다음 절연체 층을 통상대로 도포한 뒤, 게이트 전극을 도포할 수 있다. 상기 게이트 전극, 소스 및 드레인은 모두 수계 PEDOT 용액으로 잉크젯 인쇄할 수 있다.
따라서, 도9에 나타낸 구성에서, 박막 트랜지스터의 모든 구성요소, 즉, 소스(92), 드레인(93) 및 게이트(94)는, 잉크젯 인쇄 기술을 사용하여, 바람직하게는 수계 PEDOT 용액으로 인쇄할 수 있다.
마찬가지로, 상기 데이터 라인(95) 및 게이트 라인(96)도, 바람직하게는 탄화수소계 유기 용매 중의 Au 콜로이드를 사용하여, 잉크젯 인쇄할 수 있다.
여기에 개시되어 있는 기술을 사용하여, TFT의 채널 길이는 물론 데이터 라인 및 게이트 라인의 너비도 10㎛로 감소시킬 수 있으므로, 강화된 공간 절약 가능성을 제공할 수 있다.
도10은 단지 두 퇴적물(160 및 170)이, 복수 액적을 기판상에 잉크젯 인쇄함으로써 형성되는 방법을 나타낸다. 하나의 퇴적물은 목표 퇴적물로서 기능하고, 다른 하나는 구획 퇴적물으로서 기능한다. 처음에 퇴적물(160)을 제조한 다음, 퇴적물(170)을 퇴적물(160)과 부분적으로 겹치도록 기판 상에 도포한다. 상기 퇴적층을 안정화시킨 후에, 도11에 나타내는 단면 형상을 얻는다. 접촉계면(180)은 두 혼화하지 않는 액체 사이에 작용하는 표면 장력에 의해 정확히 그리고 훌륭히 획정(define)된다. 그러므로, 고체 목표 퇴적물은 상기 구획 액체에 의해 정확히 획정된 에지를 갖도록 제조할 수 있다. 상기와 같이, 목표 퇴적물은 증발 후에 퇴적되는 재료의 현탁질 또는 용질을 함유할 수 있거나 또는 그자체로 고화되어 목표 층을 형성한다.
그 결과 얻어진 목표층은 목표 퇴적물의 구성에 따라서 전기 전도성을 갖거나 또는 절연성을 가질 수 있다.
상술한 태양은 일직선으로, 각종 퇴적된 선형 영역(예, 15∼20)을 나타내지만, 상기한 기술은, 잉크젯 인쇄 기술의 실제의 제약이 있을 뿐, 원칙적으로 아치형 영역, 폐다각형 등을 포함하는 대부분의 다양한 기하학적인 형상에 적용할 수 있음을 알 수 있다.
상술한 바와 같이, 소스, 드레인 및 게이트 전극은 PEDOT를 사용하여 잉크젯 인쇄에 의해 퇴적시키는 것이 바람직하지만, 다른 재료들도 사용할 수 있다. 소스, 드레인 및 게이트 전극용의 또다른 재료 예로는 폴리피롤, 폴리티오펜, 폴리아닐린 및 그들의 유도체 등의 공액 중합체를 들 수 있다. 이들은 무기, 유기, 또는 중합성 도펀트로 도핑되었을 때 전도성으로 된다. 금속의 콜로이드도 전극용으로 사용할 수 있다. 또, 금속의 퇴적을 가능하게 하는 유기 금속 착체(錯體) 화합물은 유용한 전극용 재료이다.
반도체층으로는, 다음 물질이 적합하다: 폴리(3-알킬티오펜)(폴리(3-헥실티오펜)(P3HT), 폴리(3-옥틸티오펜)), 폴리(2,5-티에닐렌비닐렌)(PTV), 폴리(파라페닐렌비닐렌)(PPV), 폴리(9,9-디옥틸플루오렌)(PFO), 폴리(9,9-디옥틸플루오렌-코-비스-N,N'-(4-메톡시페닐)-비스-N,N'-페닐-1,4-페닐렌디아민)(PFMO) 및 폴리(9,9-디옥틸플루오렌-코-벤조티아디아졸)(BT) 등의 공액 중합체, 플루오렌-트리아릴아민 공중합체, 트리아릴아민계 중합체류.
α-올리고티오펜(쿼터티오펜(4T), 세시티오펜(6T), 옥티티오펜(8T), 디헥실쿼터티오펜(DH4T), 디헥실-세시티오펜(DH6T)), C-60, 프탈로시아닌(구리 프탈로시아닌(Cu-Pc)), 펜타센 등의 작은 분자를 가진 반도체도 적합하다.
절연체 층으로는 폴리스티렌(PS), 폴리이미드(PI), 폴리메틸메타크릴레이트 (PMMA), 폴리카보네이트(PC), 폴리비닐알콜(PVA) 및 폴리비닐아세테이트(PVAc)가 적합하다.
상기 방법은 Kawase 논문에 개시되어 있는 바와 같은 종래 기술의 2가지 근본적인 문제점을 해결함을 알 수 있다. 첫 번째, 선행 기술은 쇼트 채널을 획정하는 폴리이미드 스트립을 형성하기 위한 포토리소그래피와 드라이 에칭을 필요로 한다. 본 발명에 따른 상술한 방법에 의해 그러한 쇼트 채널을 어떠한 예비패터닝 없이 인쇄할 수 있게 된다. 두 번째, Kawase 논문에 의한 선행 기술은 게이트 라인 및 배선을 좁게 하는 어떠한 대책도 제공하지 않는다. 그 게이트는 비록 그 채널 길이가 5마이크론이더라도 너비는 40∼80마이크론을 갖는다. 이것은 게이트가 소스 및 드레인 전극과 크게 중첩되어, 박막 트랜지스터에 큰 기생 정전용량이 발생함을 의미한다. 이러한 큰 기생 정전용량은 회로의 작동 속도를 낮추고, 액티브 매트릭스 표시에서의 관통 효과(feed-through effect)를 유발한다. 따라서, 절연체 상에, 상기 채널과 양호한 얼라인먼트를 가진 예비패턴을 형성하는 것은 곤란하다. 본 발명의 방법과 같은 직접 잉크젯 인쇄를 사용함으로써, 예비패터닝 및 관련 비용의 요구없이 좁은 게이트 전극을 높은 해상도로 형성할 수 있다.
물론, 배선을 더 좁게 만드는 것도 실제로 중요하다. 좁은 배선은 집적회로에 높은 밀도를 제공하고 액티브 매트릭스 표시에 큰 개구비를 제공한다.
상기에서 도면을 참조하여 개시한 제조 방법의 이점은, 잉크젯 인쇄를 사용하여 다양한 액체 퇴적물을 형성하는 경우 뿐만이 아니라, 버블 제트 인쇄 등과 같은 다른 기술에 의해 상기 액체 퇴적물을 퇴적시키는 경우에도 성취할 수 있다.

Claims (34)

  1. 기판 상에 제1 퇴적물로서 제1 액체 재료의 복수 액적을 퇴적시키는 공정;
    상기 기판 상에, 제2 퇴적물로서 제2 액체 재료의 복수 액적을, 상기 제1 액체 재료가 액상인 동안에, 제1 액체 재료와 접촉하여 퇴적시키는 공정이며, 이 때 제1 액체 재료와 제2 액체 재료는 상호 혼화하지 않는 것인 공정; 및
    상기 기판 상에 상기 퇴적된 액체 재료의 적어도 하나로 고체 퇴적물을 형성하는 공정
    을 포함하는, 기판 상에 패턴을 제조하는 방법.
  2. 제1항에 있어서,
    기판 상에 제3 퇴적물로서 상기 제2 액체 재료와 혼화하지 않는 액체 재료의 복수 액적을 퇴적시키는 공정을 더 포함하며, 이 제3 퇴적물은 소정의 갭(gap)에 의해 제1 퇴적물로부터 이간되어 있고 제2 퇴적물은 제1 및 제3 퇴적물을 중첩하여 상기 갭에 도포되는, 기판 상에 패턴을 제조하는 방법.
  3. 제2항에 있어서,
    고체 퇴적물이 제2 액체 재료로 제조되는, 기판 상에 패턴을 제조하는 방법.
  4. 제1항에 있어서,
    기판 상에 제3 퇴적물로서 상기 제1 액체 재료와 혼화하지 않는 액체 재료의 복수 액적을 퇴적시키는 공정을 더 포함하며, 이 제3 퇴적물은, 상기 제1 액체 재료가 액상인 동안에, 제1 액체 재료와 접촉하여 도포되고 제1 퇴적물을 포함하는 소정의 갭에 의해 제2 액체 재료로부터 이간되어 있는, 기판 상에 패턴을 제조하는 방법.
  5. 제4항에 있어서,
    고체 퇴적물이 제2 및 제3 액체 재료로 제조되는, 기판 상에 패턴을 제조하는 방법.
  6. 제2항 내지 제5항 중 어느 한 항에 있어서,
    상기 제1, 제2 및 제3 액체 재료 중 적어도 하나의 복수 액적을 잉크젯 인쇄에 의해 퇴적시키는, 기판 상에 패턴을 제조하는 방법.
  7. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 퇴적물 중 적어도 하나는 현탁질 또는 용질을 함유하고, 고체 퇴적물은 그 현탁질 또는 용질의 재료에 의해 형성되는, 기판 상에 패턴을 제조하는 방법.
  8. 제1항 내지 제5항 중 어느 한 항에 있어서,
    고체 퇴적물은 상기 액체 재료 중 적어도 하나를 고화함으로써 형성되는, 기판 상에 패턴을 제조하는 방법.
  9. 제7항에 있어서,
    상기 고체 퇴적물이 전기 전도성인, 기판 상에 패턴을 제조하는 방법.
  10. 제3항에 있어서,
    상기 제1 및 제3 퇴적물은 구획 퇴적물(confining deposit)이고 상기 제2 퇴적물은 전기전도성 재료인 현탁질 또는 용질을 함유하는 목표 퇴적물(target deposit)이며, 고체 퇴적물은 그 현탁질 또는 용질의 재료에 의해 형성되고 전기전도성인, 기판 상에 패턴을 제조하는 방법.
  11. 제5항에 있어서,
    상기 제2 및 제3 퇴적물은 전기 전도성 재료인 현탁질 또는 용질을 함유하는 목표 퇴적물이며, 고체 퇴적물은 그 현탁질 또는 용질의 재료에 의해 형성되고 전기 전도성이며, 상기 제1 퇴적물은 이간 퇴적물(spacing deposit)인, 기판 상에 패턴을 제조하는 방법.
  12. 제10항에 있어서,
    상기 전기 전도성 재료가 Au, Ag, Cu, Pt, Pd 또는 Al 입자 등의 금속 입자의 현탁질인, 기판 상에 패턴을 제조하는 방법.
  13. 제12항에 있어서,
    상기 현탁질이 비극성 유기 용매 중에 존재하는, 기판 상에 패턴을 제조하는 방법.
  14. 제13항에 있어서,
    상기 제1 및 제3 퇴적물이 물 또는 극성 유기 용매를 포함하는, 기판 상에 패턴을 제조하는 방법.
  15. 제10항에 있어서,
    상기 전기 전도성 재료가 전도성 중합체를 함유하는, 기판 상에 패턴을 제조하는 방법.
  16. 제15항에 있어서,
    상기 중합체가 폴리(3,4-에틸렌디옥시티오펜), 그 유도체, 폴리아닐린 또는 그 유도체인, 기판 상에 패턴을 제조하는 방법.
  17. 제15항에 있어서,
    상기 제2 퇴적물이 비극성 유기 용매를 포함하는, 기판 상에 패턴을 제조하는 방법.
  18. 제17항에 있어서,
    상기 제2 퇴적물의 용매가 중합성 용질을 포함하는, 기판 상에 패턴을 제조하는 방법.
  19. 제11항에 기재된 제2 및 제3 퇴적물로 소스 및 드레인 전극을 제조하는 박막 트랜지스터의 제조 방법.
  20. 제19항에 있어서,
    채널 길이가 50㎛ 미만인 박막 트랜지스터의 제조 방법.
  21. 제20항에 있어서,
    채널 길이가 10㎛인 박막 트랜지스터의 제조 방법.
  22. 제10항 기재의 방법에 의해 제2 퇴적물로서 데이터 또는 시그널 라인을 제조하는 집적 회로의 제조 방법.
  23. 제22항에 있어서,
    상기 데이터 또는 시그널 라인의 너비가 50㎛ 미만인 집적 회로의 제조 방법.
  24. 제23항에 있어서,
    상기 너비가 10㎛인 집적 회로의 제조 방법.
  25. 제19항 기재의 방법에 의해 박막 트랜지스터를 제조하는 액티브 매트릭스 TFT 어레이의 제조 방법.
  26. 제25항에 있어서,
    제22항 기재의 방법에 의해 시그널 또는 데이터 라인을 제조하는 액티브 매트릭스 TFT 어레이의 제조 방법.
  27. 제25항에 있어서,
    화소 전극을 잉크젯 인쇄에 의해 제조하는 액티브 매트릭스 TFT 어레이의 제조 방법.
  28. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 퇴적물이 모두 전기 전도성을 갖지 않는, 기판 상에 패턴을 제조하는 방법.
  29. 제28항의 방법에 의해 제2 퇴적물로서 도파로를 제조하는 광도파로의 제조 방법.
  30. 제29항에 있어서,
    상기 제2 퇴적물이 중합체를 포함하는, 광도파로의 제조 방법.
  31. 제28항의 방법에 의해 제2 퇴적물로서 벽구조를 제조하는, 플라즈마 표시 패널의 세퍼레이터 제조 방법.
  32. 제31항에 있어서,
    상기 제2 퇴적물이 무기 콜로이드를 포함하는, 플라즈마 표시 패널의 세퍼레이터 제조 방법.
  33. 제31항에 있어서,
    제3 퇴적물이 중합체를 포함하는, 플라즈마 표시 패널의 세퍼레이터 제조 방법.
  34. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 모든 퇴적물을 선형으로 퇴적시키는, 기판 상에 패턴을 제조하는 방법.
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Families Citing this family (59)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB0030095D0 (en) * 2000-12-09 2001-01-24 Xaar Technology Ltd Method of ink jet printing
AU2003214584A1 (en) * 2002-04-26 2003-11-10 Koninklijke Philips Electronics N.V. Active matrix display device
EP1434281A3 (en) * 2002-12-26 2007-10-24 Konica Minolta Holdings, Inc. Manufacturing method of thin-film transistor, thin-film transistor sheet, and electric circuit
US7183146B2 (en) * 2003-01-17 2007-02-27 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
US7405033B2 (en) * 2003-01-17 2008-07-29 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing resist pattern and method for manufacturing semiconductor device
CN100552893C (zh) * 2003-03-26 2009-10-21 株式会社半导体能源研究所 半导体装置及其制造方法
JP3823981B2 (ja) * 2003-05-12 2006-09-20 セイコーエプソン株式会社 パターンと配線パターン形成方法、デバイスとその製造方法、電気光学装置、電子機器及びアクティブマトリクス基板の製造方法
US7192859B2 (en) * 2003-05-16 2007-03-20 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device and display device
US6969166B2 (en) 2003-05-29 2005-11-29 3M Innovative Properties Company Method for modifying the surface of a substrate
JP4570340B2 (ja) * 2003-07-31 2010-10-27 京セラ株式会社 塗装方法、塗装部材および電子機器
US7354808B2 (en) * 2003-08-15 2008-04-08 Semiconductor Energy Laboratory Co., Ltd. Resist composition and method for manufacturing semiconductor device using the same
CN1842745B (zh) * 2003-08-28 2013-03-27 株式会社半导体能源研究所 薄膜晶体管、薄膜晶体管的制造方法、以及显示器件的制造方法
JP4712332B2 (ja) * 2003-08-28 2011-06-29 株式会社半導体エネルギー研究所 薄膜トランジスタの作製方法
WO2005022969A2 (en) * 2003-09-02 2005-03-10 Pixdro Ltd. Method and system for creating fine lines using ink jet technology
GB0324189D0 (en) * 2003-10-16 2003-11-19 Univ Cambridge Tech Short-channel transistors
US7446054B2 (en) 2003-10-28 2008-11-04 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR101002332B1 (ko) * 2003-12-30 2010-12-17 엘지디스플레이 주식회사 액정표시소자 및 그 제조방법
US7494923B2 (en) 2004-06-14 2009-02-24 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of wiring substrate and semiconductor device
US20060022174A1 (en) * 2004-07-27 2006-02-02 General Electric Company Electroactive chemical composition and method of coating
DE602005020717D1 (de) 2004-07-29 2010-06-02 Konarka Technologies Inc Verfahren zur Beschichtung von nanostrukturierte Elektroden
JP2006035173A (ja) * 2004-07-29 2006-02-09 Sharp Corp インクジェット装置およびパターン修正装置
JP4992427B2 (ja) * 2004-09-22 2012-08-08 コニカミノルタホールディングス株式会社 薄膜トランジスタ
KR101219035B1 (ko) * 2005-05-03 2013-01-07 삼성디스플레이 주식회사 유기 박막 트랜지스터 표시판 및 그 제조 방법
US7670882B2 (en) * 2005-04-05 2010-03-02 Hewlett-Packard Development Company, L.P. Electronic device fabrication
KR100833017B1 (ko) * 2005-05-12 2008-05-27 주식회사 엘지화학 직접 패턴법을 이용한 고해상도 패턴형성방법
US7510951B2 (en) 2005-05-12 2009-03-31 Lg Chem, Ltd. Method for forming high-resolution pattern with direct writing means
JP4860980B2 (ja) 2005-10-20 2012-01-25 ローム株式会社 モータ駆動回路およびそれを用いたディスク装置
US7365022B2 (en) * 2006-01-20 2008-04-29 Palo Alto Research Center Incorporated Additive printed mask process and structures produced thereby
JP4565573B2 (ja) * 2006-09-07 2010-10-20 株式会社フューチャービジョン 液晶表示パネルの製造方法
JP5098325B2 (ja) * 2006-12-21 2012-12-12 セイコーエプソン株式会社 トランジスタ、トランジスタの製造方法、電子デバイスおよび電子機器
DE102007001953B4 (de) 2007-01-10 2009-12-31 Technische Universität Chemnitz Mikrostrukturierter Film, Verfahren zu seiner Herstellung und seine Verwendung
US9164037B2 (en) 2007-01-26 2015-10-20 Palo Alto Research Center Incorporated Method and system for evaluation of signals received from spatially modulated excitation and emission to accurately determine particle positions and distances
US8821799B2 (en) 2007-01-26 2014-09-02 Palo Alto Research Center Incorporated Method and system implementing spatially modulated excitation or emission for particle characterization with enhanced sensitivity
KR20080081605A (ko) * 2007-03-06 2008-09-10 삼성전자주식회사 절연 모기판에 얼라인 마크를 형성하는 단계를 포함하는액정 표시 장치의 제조 방법
GB2447509A (en) * 2007-03-16 2008-09-17 Seiko Epson Corp Pattern for Inkjet TFT circuit development
JP5023764B2 (ja) * 2007-03-30 2012-09-12 ブラザー工業株式会社 パターン形成方法及びパターン形成装置。
DE102007029445A1 (de) 2007-06-22 2008-12-24 Werner A. Goedel Verfahren zur Darstellung hierarchisch strukturierter Filme mittels Inkjet-Druck
US8551556B2 (en) * 2007-11-20 2013-10-08 Palo Alto Research Center Incorporated Method for obtaining controlled sidewall profile in print-patterned structures
US8629981B2 (en) 2008-02-01 2014-01-14 Palo Alto Research Center Incorporated Analyzers with time variation based on color-coded spatial modulation
US8373860B2 (en) 2008-02-01 2013-02-12 Palo Alto Research Center Incorporated Transmitting/reflecting emanating light with time variation
CN102124825B (zh) * 2008-06-30 2014-04-30 3M创新有限公司 形成图案化基材的方法
FR2958561B1 (fr) * 2010-04-08 2012-05-04 Commissariat Energie Atomique Procede de fabrication de deux zones adjacentes en materiaux differents
JP5600662B2 (ja) * 2010-12-15 2014-10-01 日本特殊陶業株式会社 伝導体パターンの形成方法
CN102222770B (zh) * 2011-06-17 2012-12-19 华中科技大学 一种小线宽沟道的制备方法及其应用
US9029800B2 (en) 2011-08-09 2015-05-12 Palo Alto Research Center Incorporated Compact analyzer with spatial modulation and multiple intensity modulated excitation sources
US8723140B2 (en) 2011-08-09 2014-05-13 Palo Alto Research Center Incorporated Particle analyzer with spatial modulation and long lifetime bioprobes
JP5529835B2 (ja) * 2011-11-22 2014-06-25 富士フイルム株式会社 導電性パターン形成方法及び導電性パターン形成システム
US9093475B2 (en) * 2012-03-28 2015-07-28 Sharp Laboratories Of America, Inc Thin film transistor short channel patterning by substrate surface energy manipulation
US8796083B2 (en) * 2012-05-15 2014-08-05 Sharp Laboratories Of America, Inc. Fluoropolymer mask for transistor channel definition
FR2996163B1 (fr) * 2012-10-03 2016-02-05 Essilor Int Procede d'impression d'un motif par jet d'encre sur une surface
WO2014162287A2 (en) * 2013-04-06 2014-10-09 Indian Institute Of Technology Kanpur Organic thin film transistors and methods for their manufacturing and use
US9925797B2 (en) 2014-08-07 2018-03-27 Orbotech Ltd. Lift printing system
US10193004B2 (en) 2014-10-19 2019-01-29 Orbotech Ltd. LIFT printing of conductive traces onto a semiconductor substrate
EP3247816A4 (en) 2015-01-19 2018-01-24 Orbotech Ltd. Printing of three-dimensional metal structures with a sacrificial support
EP3322835A4 (en) 2015-07-09 2019-02-27 Orbotech Ltd. LASER-INDUCED FRONT TRANSFER EJECTION ANGLE CONTROL (LIFT)
KR101682527B1 (ko) 2015-10-03 2016-12-06 (주)마이크로텍시스템 박형 햅틱 모듈을 이용한 마우스 겸용 터치 키패드
CN108349120B (zh) 2015-11-22 2020-06-23 奥博泰克有限公司 打印的三维结构的表面性质控制
TW201901887A (zh) 2017-05-24 2019-01-01 以色列商奧寶科技股份有限公司 於未事先圖樣化基板上電器互連電路元件
CN113448173B (zh) * 2020-05-25 2022-03-01 重庆康佳光电技术研究院有限公司 一种涂布方法和涂布系统

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5132248A (en) 1988-05-31 1992-07-21 The United States Of America As Represented By The United States Department Of Energy Direct write with microelectronic circuit fabrication
WO2001047043A1 (en) * 1999-12-21 2001-06-28 Plastic Logic Limited Solution processed devices

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB406933A (en) 1933-08-31 1934-03-08 Shellmar Products Co Improvements in or relating to methods of printing
FR2674033B1 (fr) * 1991-03-14 1993-07-23 Corning Inc Composant optique integre a liaison entre un guide d'onde integre et une fibre optique, fonctionnant dans un large domaine de temperature.
KR100229231B1 (ko) * 1995-04-04 1999-11-01 미다라이 후지오 전자 방출 소자 형성용 금속 함유 조성물, 및 전자방출소자,전자원및화상형성장치의제조방법
US6180297B1 (en) * 1995-05-01 2001-01-30 Xerox Corporation Migration imaging process
US5736074A (en) * 1995-06-30 1998-04-07 Micro Fab Technologies, Inc. Manufacture of coated spheres
JP2917897B2 (ja) * 1996-03-29 1999-07-12 日本電気株式会社 半導体装置の製造方法
JP3899566B2 (ja) 1996-11-25 2007-03-28 セイコーエプソン株式会社 有機ｅｌ表示装置の製造方法
JPH10268338A (ja) * 1997-01-23 1998-10-09 Toshiba Corp 液晶表示装置およびその製造方法
JPH11286105A (ja) * 1998-04-01 1999-10-19 Sony Corp 記録方法及び記録装置
DE60043441D1 (de) * 1999-07-21 2010-01-14 E Ink Corp Bevorzugte methode, elektrische leiterbahnen für dellen
CA2395004C (en) * 1999-12-21 2014-01-28 Plastic Logic Limited Solution processing
US6599775B2 (en) * 2001-05-18 2003-07-29 Advanpack Solutions Pte Ltd Method for forming a flip chip semiconductor package, a semiconductor package formed thereby, and a substrate therefor

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5132248A (en) 1988-05-31 1992-07-21 The United States Of America As Represented By The United States Department Of Energy Direct write with microelectronic circuit fabrication
WO2001047043A1 (en) * 1999-12-21 2001-06-28 Plastic Logic Limited Solution processed devices

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