KR100816231B1 - 반도체 장치 제조 방법 - Google Patents
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Abstract
층간 절연막에 홈이나 홀과 같은 패턴을 형성하면서 마이크로 트렌칭을 방지할 수 있는 방법을 제공하기 위한 본 발명은 층간 절연막을 적층하여 식각하는 단계에서 단계 중간에 적어도 1회 공정 기판 표면에 축적되어 있는 전자를 제거하는 단계를 가지는 것을 특징으로 하며, 전자를 제거하는 단계의 조건은 공정 챔버 내부 압력 100~150mT, 상부 전극에 인가되는 소오스 전력(source power) 500~1000W, 하부 전극에 인가되는 바이어스 전력(bias power) 0~200W로 하며, 소오스 가스로 100~200sccm의 N2, 50~100sccm의 Ar을 사용하는 것을 특징으로 한다.
Description
도1은 종래의 식각 방법에서 마이크로트랜칭이 발생한 상태를 나타내는 사진.
도2는 본 발명의 식각 방법을 적용할 공정 기판의 한 예의 단면을 나타내는 공정 단면도.
도3은 본 발명을 실시하는 식각 장치 일 예의 단면을 개략적으로 도시한 구성도이다.
본 발명은 반도체 장치 제조 방법에 관한 것으로, 보다 상세하게는 층간 절연막에 저면이 평탄한 트렌치나 홀을 형성하는 방법에 관한 것이다.
반도체 장치는 반도체 기판에 도전층, 절연층, 반도체 층을 적층, 가공하여 전기, 전자 소자 및 연결 도선을 형성한 회로 장치다. 반도체 장치의 소자 고집적화에 따라 복잡한 회로가 구현되며, 이를 위해 매우 엄격하고 정밀한 공정이 요구된다.
반도체 장치의 소자 고집적화에 따라 반도체 장치에서 선폭 등 구조체의 크기는 좁아지며, 내부 저항과 기생 캐퍼시터 등이 더욱 커져 문제가 되고 있다. 내부 저항과 캐퍼시터는 저항 캐퍼시터 지연(RC delay)와 같은 현상을 초래하여 회로 기능 및 동작 정확성을 저하시킨다.
종래에는 연결 도선의 재질로 알미늄(Al), 알미늄 합금을 많이 사용하였으나, 내부 저항을 줄이기 위해 구리를 사용하는 경우가 늘고 있다. 그러나, 구리는 패터닝 식각이 용이하지 않아 다마신(damascene)이나 듀얼 다마신(dual damascene)으로 구리 배선을 형성하는 것이 통상적이다.
다마신 공정이란 층간 절연막에 배선 패턴의 홈을 형성하고, 이 홈에 배선 재료를 내장하는 방법이다. 다마신 공정을 위해 홈 이외에 적층된 재료에 대해서는 화학적 기계 연마(CMP)에 의해 제거하는 평탄화 공정을 주로 이용하게 된다.
듀얼 다마신이란 후 공정에 의해 배선과 비어홀(via hole)이 형성되는 홈을 층간 절연막에 형성하고, 이 홈에 배선용 금속 물질을 내장함으로써 배선과 비어홀을 동시에 형성하는 기술이다.
한편, 내부의 기생 캐퍼시터 용량을 줄이기 위해 층간 절연막(IMD: inter metal dielectric)으로 통상 비유전율(유전상수) 4정도의 실리콘 산화막 대신에 비유전율 3 이하의 저유전 물질을 사용하는 경우가 많아진다.
유전상수 k가 3보다 작은 저유전 물질로 SiOC나 '플로우 필', 'SiLK', '블랙 다이아몬드(Black diamond)', 'CORAL' 등의 상표명을 가지는 물질이 예시될 수 있다. 이러한 물질은 실리콘 산화물 내에 탄소와 수소를 함유한 상태인 경우가 많 고, 이들 물질막에 대한 식각 공정 진행시 식각 반응기(radical)와 반응하여 탄소 및 불소 계열의 많은 양의 반응 부산물을 형성하여 식각 중단 현상을 유발할 수 있다. 또한, 부산물이 기판 표면에 불균일하게 적층되어 도1의 사진과 같은 마이크로 트렌칭(micro trenching) 현상을 발생시킬 수 있다.
마이크로 트렌칭은 통상 플라즈마 내부의 이온/라디컬(Ion/Radical) 입자들의 식각단면 입사밀도가 일정 지역에 집중되게 되어 식각면의 수직방향 식각 속도의 차이가 발생하는 현상을 칭한다. 이러한 마이크로 트렌칭은 저유전 물질의 측벽에 식각 공정시 발생하는 반응 부산물이 균일하게 증착되지 않기 때문에 발생할 수 있으며, 또한 생성된 플라즈마(plasma) 내의 전자가 표층, 측벽으로 모임으로서 트렌치로 입사되는 식각 플라즈마 물질 내의 이온의 비중이 증가하고, 방향이 편향되어 상대적, 부분적으로 식각률이 달라져 발생할 수 있다.
마이크로 트렌칭 현상이 발생할 경우 가령, 형성되는 소자 구조에 부분적인 손상을 초래하여 완성된 반도체 장치의 기능 이상을 일으킬 수 있다. 또한, 후속 공정으로 홈이나 비아 홀 내에 베리어 메탈(barrier metal)을 증착하는 단계에서 적층 균일성(step coverage)을 악화시킬 수 있다. 따라서, 후속적으로 구리 적층으로 트렌치를 채울 때 보이드(void)와 같은 채움 불량을 일으키는 요인이 된다.
마이크로 트렌칭을 방지하기 위해, 일정 깊이에 '에칭 스토퍼'층을 형성하는 방법을 사용할 수 있다. 그러나, 에칭 스토퍼는 유전율이 높기 때문에, 배선 사이에 기생 캐패시턴스가 증가된다는 문제가 발생한다.
따라서, 고집적화된 반도체 장치의 형성 공정에 있어서 에칭 스토퍼를 이용 하지 않고 마이크로 트렌칭을 방지할 수 있는 식각 방법이 요청되고 있다.
본 발명은 상술한 바와 같은 종래의 식각 방법이 갖는 상기 문제점을 개선하기 위한 것으로, 층간 절연막에 홈이나 홀과 같은 패턴을 형성하면서 마이크로 트렌칭을 방지할 수 있는 방법을 제공하는 것을 목적으로 한다.
본 발명은 특히 저유전율 층간 절연막에 다마신 공정으로 배선층을 형성할 때 보이드 등의 채움 불량으로 인해 발생하는 반도체 장치 불량을 제거함으로써, 반도체 장치의 신뢰성을 향상시킬 수 있는 반도체 장치 제조 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 방법은,
층간 절연막을 식각하는 단계에서 단계 중간에 적어도 1회 공정 기판 표면에 축적되어 있는 전자를 제거하는 단계를 가지는 것을 특징으로 하며, 전자를 제거하는 단계의 조건은 공정 챔버 내부 압력 100~150mT, 상부 전극에 인가되는 소오스 전력(source power) 500~1000W, 하부 전극에 인가되는 바이어스 전력(bias power) 0~200W로 하며, 소오스 가스로 100~200sccm의 N2, 50~100sccm의 Ar을 사용하고, 처리 시간은 5~10초 진행할 수 있다.
이때, 조건 가운데 소오스 전력이나 바이어스 전력을 인가하는 전원의 주파수는 식각용 플라즈마 형성가스나 전자 제거를 위한 질소 및 아르곤 플라즈마 형성을 위해 적절히 조절될 수 있다. 공정 중의 웨이퍼의 온도는 상온에서 60도씨 정도로 통상의 식각 조건과 같이 유지될 수 있다.
본 발명에서 전자를 제거하는 단계 전후의 층간 절연막을 식각하는 단계의 소오스 가스로는 탄소-불소 계열이나, 탄소-불소-수소 계열 물질, 이들의 혼합물을 다양하게 사용할 수 있다.
본 발명에서 층간 절연막을 식각하는 단계에서의 식각 마스크로는 포토레지스트층이나 포토레지스트와 실리콘 질화막 등의 하드 마스크 층이 사용될 수 있으며, 매몰 반사 방지막층(BARC:Buried Antireflection Coating)도 층간 절연막 위에 형성하여 사용될 수 있다.
이하 도면을 참조하면서 실시예를 통해 본 발명을 보다 상세히 설명하기로 한다.
도2는 본 발명의 식각 방법을 적용할 공정 기판의 한 예의 단면을 나타낸다.
도2에 따르면 하부 기판(1)에 규소-산소-탄소-수소의 성분 원소, 구조를 가지는 '블랙 다이아몬드'로 형성된 층간 절연막(10)과 반사방지막(20)이 형성되고, 그 위로 포토레지스트 패턴(30)이 형성된다. 포토레지스트 패턴은 포토레지스트 도포, 건조, 마스크 노광, 현상이라는 통상의 노광 공정을 통해 형성될 수 있다.
공정 기판은 가령, LRC사의 HPT(High Performance Turbo) 시스템과 같은 식각 장비에서 식각을 거치게 된다.
도3은 본 발명을 실시하는 식각 장치 일 예의 단면을 개략적으로 도시한 구성도이다.
도 3을 참조하면, 식각 장치(200)의 처리 용기(202)가 처리실(etching chamber)을 형성하고 있고, 이 처리실 내에는 상하 이동 가능한 서셉터를 구성하는 하부 전극이 배치되어 있다. 하부 전극의 상부에는 고압 직류 전원에 접속된 정전 척(208)이 설치되어 있고, 이 정전 척(208)의 표면에 웨이퍼(W:100)가 탑재된다. 또한, 하부 전극상에 탑재된 웨이퍼(W)의 주위에는 절연성의 포커스 링이 배치된다. 또한, 하부 전극에는 정합기(218)를 거쳐 플라즈마 생성용 고주파 전력을 출력하는 고주파 전원(220)이 접속되어 있다. 하부 전극에 대하여 가령, 주파수가 13.56MHz이고 전력이 500W 내지 1500W인 고주파 전력을 인가한다.
또한, 하부 전극의 탑재면과 마주보는 처리실의 천정부에는 다수의 가스 토출공(222a)을 구비한 상부 전극(222)이 배치되어 있고, 도시한 예에서 상부 전극(222)은 처리 용기(202)의 일부를 이루고 있다. 또한, 가스 토출공(222a)에는 일반 식각 장치(200)와 같이 에천트 가스를 공급하는 가스 공급관이 접속되고, 또한 그 가스 공급관에는 도시한 예에서 제 1, 제 2 분기관이 접속되어 있다.
제 1 분기관에는 개폐 밸브나 유량 조절 밸브를 거쳐 N2 를 공급하는 가스 공급원이 접속되어 있다. 또한, 제 2 분기관에는 개폐 밸브나 유량 조절 밸브를 거쳐 아르곤 가스(Ar) 를 공급하는 가스 공급원이 접속되어 있다.
처리 용기(202)의 하측에는 진공 펌프(P)를 통해 배기관이 접속되어 있고, 외부에는 처리 용기(202)의 외부 측벽을 둘러싸도록 자석이 배치될 수 있고, 이 자석에 의해 상부 전극(222)과 하부 전극 사이의 플라즈마 영역에 회전 자계가 형성 될 수 있다.
본 실시예에서 웨이퍼(W)의 온도는 20℃ 내지 80℃ 정도로 유지한다.
공정 기판은 식각 공정 챔버의 정전척에 안착되며, 정전척에는 냉각용 백사이드 헬륨이 작용한다. 정전척은 하부 전극의 역할을 하며 바이어스 전력이 인가된다.
본 실시예에서 본 발명 방법은 기판에 저유전율 층간 절연막과 반사방지막을 형성하고, 반사방지막을 식각하는 단계, 저유전 물질 층간 절연막을 식각하는 단계, 미완성된 트렌치 패턴 측벽 및 주변 구조 표층에 축적되어 있는 전자를 제거하는 단계, 그 다음 나머지 저유전 물질 층간 절연막을 식각하여 트렌치 형상을 완성하는 단계로 구성되어 있다.
이때, 저유전 물질 층간 절연막을 식각하는 전후의 단계에서는 통상의 식각 레시피가 사용되고, 식각 에천트로는 불소-탄소 계열의 물질이 사용된다. 그리고, 식각 단계들 사이의 전자를 제거하는 단계에서는 식각 공정 챔버 내에서 식각 공정과 인시튜(in situ)로 트렌치 패턴의 측벽에 축적되는 전자를 제거함으로서 식각 단계에서 입사되는 이온의 양을 조절할 수 있게 된다. 전자를 제거하는 단계의 공정 조건은 공정 챔버 내부 압력 100~150mTorr, 소오스 파워 500~1000Watt, 바이어스 파워 0~200Watt, N2 100~200sccm, Ar 50~100sccm으로 한다. 전자를 제거하는 단계의 진행 시간은 식각 시간의 길이에 따라 적절히 배분될 수 있으며, 통상 5~10초로 진행할 수 있다. 가령, 식각 시간이 길어지는 경우, 전자를 제거하는 단계를 복 수회로 나누어 5 내지 10초씩 식각 단계 중에 끼워넣을 수 있다.
이런 구성을 통해 전자를 제거하는 단계에서는 고주파 전력을 통해 질소와 아르곤이 플라즈마화되면서 반응하기 좋은 상태를 형성하고 트랜치 패턴 측벽의 전자와 반응하여 음이온으로 치환되어 패턴에 축적된 전자를 효과적으로 제거할 수 있다.
이렇게 전자가 패턴에서 제거되면 공정 기판 표면의 트렌치 입구 부분에서 일렉트론 쉐이딩 효과(elelctorn shading effect)가 없어지거나 약화되고, 층간 절연막의 트렌치 부분으로 입사되는 식각 에천트 내의 이온의 양 및 방향의 편향을 줄일 수 있다. 그리고, 트렌치의 저면 주변부 구석진 곳에 주로 발생하는 마이크로 트렌칭 현상을 제어할 수 있다.
한편, 전자를 제거하는 단계 중의 플라즈마화된 질소는 트렌치 내부의 식각 부산물 가운데 탄소와 반응하거나, 층간 절연막의 탄소와 반응하여 공정 챔버 밖으로 배출되면서 식각 단계의 식각을 용이하고 균일하게 하는 작용도 할 수 있다.
마이크로 트렌치 현상이 없어지면 후속 공정 단계에서 베리어 메탈(barrier metal)이나 구리층의 적층시 채워짐 불량 등을 방지하여 향후 완성된 반도체 장치의 기능 안정성, 신뢰성을 높일 수 있다.
본 발명에 따르면, 층간 절연막을 식각 하는 단계에서 식각 결과인 트렌치나 홀의 저면이 부분적으로 심하게 패여 후속 공정에서 적층되는 베리어 메탈이나 배선금속층의 채워짐이 불량하게 됨으로써 발생하는 완성된 장치의 기능 이상, 수명 저하, 신뢰성 저하의 문제를 줄일 수 있게 된다.
본 발명은 특히, 130nm 이하의 제품에서 저유전 물질 층간 절연막으로 형성된 홈이나 홀에 구리를 채우기 위한 듀얼 다마신 공정에서 마이크로 트렌칭 현상을 방지하는 데 유리하다.
Claims (5)
- 반도체 장치 제조 공정에 있어서,적층된 층간 절연막을 식각하는 단계에서 단계 중간에 적어도 1회 공정 기판 표면에 축적되어 있는 전자를 제거하는 단계를 가지며,상기 전자를 제거하는 단계는, 공정 챔버 내부 압력 100~150mT, 상부 전극에 인가되는 소오스 전력(source power) 500~1000W, 하부 전극에 인가되는 바이어스 전력(bias power) 0~200W로 하며, 소오스 가스로 100~200sccm의 N2, 50~100sccm의 Ar을 사용하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 1 항에 있어서,상기 층간 절연막은 유전상수 3 이하의 저유전 물질이며,상기 층간 절연막을 식각하는 단계는 다마신 공정의 일부로서 도전층을 채우기 위한 홈이나 홀을 형성하는 단계임을 특징으로 하는 반도체 장치 제조 방법.
- 제 1 항에 있어서,상기 전자를 제거하는 단계는 상기 식각하는 단계와 인시튜(in situ)로 이루어지는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 1 항에 있어서,상기 층간 절연막을 제거하는 단계에서는 식각 소오스 가스로 탄소-불소 계열이나, 탄소-불소-수소 계열 물질, 이들의 혼합물 가운데 하나를 사용하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 1 항 또는 제 3항에 있어서,상기 전자를 제거하는 단계는 5초 내지 10초 동안 이루어지는 것을 특징으로 하는 반도체 장치 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060117103A KR100816231B1 (ko) | 2006-11-24 | 2006-11-24 | 반도체 장치 제조 방법 |
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| Application Number | Priority Date | Filing Date | Title |
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|---|---|
| KR100816231B1 true KR100816231B1 (ko) | 2008-03-21 |
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06177092A (ja) * | 1992-12-04 | 1994-06-24 | Sony Corp | 半導体装置の製造方法 |
| KR19990028781U (ko) * | 1997-12-27 | 1999-07-15 | 김영환 | 고에너지 이온 및 전자 제거 기능을 갖는 플라즈마장비 |
| KR20000063075A (ko) * | 1999-03-30 | 2000-10-25 | 조셉 제이. 스위니 | 플라즈마 보강된 반도체 웨이퍼 처리 시스템에서의토포그라피에 의존한 차징 효과를 감소하기 위한 방법 |
| KR20020029978A (ko) * | 2000-10-16 | 2002-04-22 | 박종섭 | 반도체 제조용 플라즈마 식각장치 |
-
2006
- 2006-11-24 KR KR1020060117103A patent/KR100816231B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06177092A (ja) * | 1992-12-04 | 1994-06-24 | Sony Corp | 半導体装置の製造方法 |
| KR19990028781U (ko) * | 1997-12-27 | 1999-07-15 | 김영환 | 고에너지 이온 및 전자 제거 기능을 갖는 플라즈마장비 |
| KR20000063075A (ko) * | 1999-03-30 | 2000-10-25 | 조셉 제이. 스위니 | 플라즈마 보강된 반도체 웨이퍼 처리 시스템에서의토포그라피에 의존한 차징 효과를 감소하기 위한 방법 |
| KR20020029978A (ko) * | 2000-10-16 | 2002-04-22 | 박종섭 | 반도체 제조용 플라즈마 식각장치 |
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