KR100814234B1 - 반도체 장치의 제조 방법 - Google Patents

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Abstract

디싱이나 에로젼 등의 요철의 발생을 억제하는 것이 가능한 반도체 장치의 제조 방법을 제공한다. 기초 기판 위에 제1 절연 재료로 이루어지는 제1 절연막을 형성한다. 제1 절연막 위에, 제1 절연 재료와는 다른 제2 절연 재료로 이루어지는 제2 절연막을 형성한다. 제2 절연막 및 제1 절연막에, 적어도 이 제1 절연막의 도중까지 달하는 오목부를 형성한다. 오목부 내를 매립하도록, 제2 절연막 위에 도전 재료로 이루어지는 배선층을 퇴적시킨다. 배선층을 연마하여, 오목부 내에 그 배선층을 남긴다. 제1 절연막이 노출될 때까지 배선층 및 제2 절연막을 연마한다.
반도체 장치, 절연재료, 반도체 기판, 배선층, 오목부

Description

반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE MANUFACTURE METHOD PREVENTING DISHING AND EROSION DURING CHEMICAL MECHANICAL POLISHING}
도 1은 제1 실시예에 의한 배선 형성 방법에 의해 제작한 반도체 집적 회로 장치의 단면도.
도 2는 제1 실시예에 의한 배선 형성 방법을 설명하기 위한 배선층의 단면도(그 1).
도 3은 제1 실시예에 의한 배선 형성 방법을 설명하기 위한 배선층의 단면도(그 2).
도 4는 제1 실시예에 의한 배선 형성 방법을 설명하기 위한 배선층의 단면도(그 3).
도 5는 화학 기계 연마 후의 디싱의 깊이와 배선 폭과의 관계를 도시하는 그래프.
도 6은 제2 실시예에 의한 배선 형성 방법을 설명하기 위한 배선층의 단면도(그 1).
도 7은 제2 실시예에 의한 배선 형성 방법을 설명하기 위한 배선층의 단면도(그 2).
도 8은 제2 실시예에 의한 배선 형성 방법을 설명하기 위한 배선층의 단면도(그 3).
도 9는 종래의 듀얼 다마신 기법에 의한 배선 형성 방법을 설명하기 위한 배선층의 단면도.
도 10의 (a)는 화학 기계 연마 후의 기판 표면의 요철을 도시하는 그래프이고, 도 10의 (b)는 디싱의 깊이와 배선 폭과의 관계를 도시하는 그래프.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 기판
2 : 소자 분리 절연막
3 : MOS 트랜지스터
4 : 제1 층간 절연막
4a, 4b, 8a : 컨택트홀
5a, 5b, 9 : 플러그
7 : 제1층째의 배선
8 : 제2 층간 절연막
10, 15, 40, 42 : 캡층
10a, 10b, 19, 46 : 배선홈
11 : 제3 층간 절연막
12a, 12b : 제2층째의 배선
16 : 제4 층간 절연막
17 : 에칭 스토퍼층
18 : 제5 층간 절연막
20, 48 : 비아홀
21 : 제3층째의 배선
30, 43 : 희생막
31, 32, 45, 47 : 레지스트막
41 : 제6 층간 절연막
50 : 제3층째의 배선
본 발명은 배선 형성 방법에 관한 것으로, 특히 절연층에 오목부를 형성하고, 그 오목부 내를 매립하도록 절연층 위에 도전성 부재를 퇴적시키고, 이 도전성 부재를 연마하여 오목부 내에 도전성 부재의 일부를 남기는 배선 형성 방법에 관한 것이다.
고밀도 반도체 집적 회로 장치의 배선 형성 공정에서, 고속화와 신뢰성을 양립할 수 있는 구리를 이용한 다마신 기법이 사용된다. 층간 절연막에, 배선용의 홈과 비아홀을 형성하고, 그 안에 구리를 매립하여 불필요한 부분을 화학 기계 연마로 제거하는 듀얼 다마신 기법은 최선단의 반도체 집적 회로 장치의 제조에 필수적인 기술로 되어 있다.
도 9를 참조하여, 종래의 듀얼 다마신 기법을 이용한 배선의 형성 방법에 대 하여 설명한다.
도 9의 (a)에 도시한 바와 같이, 기초인 층간 절연막(100)의 표층부의 일부에 구리 배선(101)이 배치되어 있다. 층간 절연막(100) 및 배선(101) 위에, 캡층(102), 제1 층간 절연막(103), 에칭 스토퍼층(104), 제2 층간 절연막(105)을 순서대로 퇴적시킨다. 통상의 포토리소그래피 공정을 거쳐서, 제2 층간 절연막(105)에 배선홈(106)를 형성한다. 배선홈(106)의 저면에 에칭 스토퍼층(104)이 노출된다.
도 9의 (b)에 도시한 바와 같이, 배선홈(106)의 저면에 노출된 에칭 스토퍼층(104)에 통상의 포토리소그래피 기술을 이용하여 개구를 형성한다. 이 개구를 통해서 제1 층간 절연막(103)을 에칭하여, 비아홀(107)을 형성한다. 비아홀(107)의 저면에 노출된 캡층(102)을 제거하여, 구리 배선(101)을 노출시킨다.
배선홈(106) 및 비아홀(107)의 내면 위에 배리어 메탈층을 형성하고, 그 위에 구리의 시드층을 형성한다. 시드층을 전극으로 하여 구리를 전해 도금하여, 구리층(108)을 형성한다. 구리층(108)은 배선홈(106) 및 비아홀(107) 내를 매립한다.
도 9의 (c)에 도시한 바와 같이, 구리층(108)의 화학 기계 연마(CMP)를 행하여, 구리층(108)의 불필요 부분을 제거한다. 이에 따라, 배선홈(106) 및 비아홀(107) 내에 구리 배선(108)이 남는다.
도 9의 (d)에 도시한 바와 같이, 제2 층간 절연막(105) 및 구리 배선(108) 위에, 캡층(109) 및 제3 층간 절연막(110)을 형성한다. 배선(108) 위에, 배선(108)과 마찬가지의 방법으로 상층의 배선이 형성된다.
도 9의 (c)에 도시한 공정에서 구리선(108)의 CMP를 행하면, 디싱(dishing)이나 에로젼(erosion)이라고 하는 요철이 기판의 표면에 발생한다.
도 10의 (a)에, CMP 후의 기판 표면의 요철의 측정 결과를 도시한다. 횡축은 기판 표면에 따른 주사 거리를 나타내고, 1눈금이 80㎛에 상당한다. 종축은 표면의 높이를 나타내고, 1눈금이 50㎚에 상당한다. 구리 배선의 패턴에 대응하여 디싱 D가 발생하고 있다. 또, 구리 배선이 밀집하는 영역에, 에로젼 E가 발생하고 있다.
디싱은 CMP에서 사용하는 연마 패드가 변형하여 배선 패턴에 추종하기 위해서 발생한다. 에로젼은, 특히 구리 배선이 밀집하는 부분에서, 구리 배선을 분리하는 절연막에 CMP 시의 가공 압력이 집중하여, 절연막 및 구리 배선이 과연마됨으로써 발생한다.
도 10의 (b)에 디싱의 깊이와 배선 폭과의 관계를 도시한다. 횡축은 배선 폭을 단위 「㎛」로 나타내고, 종축은 디싱의 깊이를 단위 「㎚」로 나타낸다. 배선 폭이 넓어짐에 따라 디싱이 깊게 되는 것을 알 수 있다.
디싱이나 에로젼이 발생하면, 도 9의 (d)에 도시한 제3 층간 절연막(110)의 표면에, 기초 표면의 요철과 비슷한 요철이 발생한다. 층간 절연막의 표면에 발생한 요철은, 그 층간 절연막에 형성된 배선홈에 매립된 구리층을 연마한 후에 구리의 연마 잔유물이 발생하는 원인이 된다. 구리의 연마 잔유물은 배선의 단락의 원 인이 된다. 구리의 연마 잔유물의 발생을 방지하기 위해서, 층간 절연막을 형성한 후에 그 표면을 CMP 등에 의해서 평탄화해야 한다.
본 발명의 목적은, 디싱이나 에로젼 등의 요철의 발생을 억제하는 것이 가능한 배선 형성 방법을 제공하는 것이다.
본 발명의 일 양태에 따르면, (a) 기초 기판 위에 제1 절연 재료로 이루어지는 제1 절연막을 형성하는 공정과, (b) 상기 제1 절연막 위에 상기 제1 절연 재료와는 다른 제2 절연 재료로 이루어지는 제2 절연막을 형성하는 공정과, (c) 상기 제2 절연막 및 상기 제1 절연막에, 적어도 그 제1 절연막의 도중까지 달하는 오목부를 형성하는 공정과, (d) 상기 오목부 내를 매립하도록, 상기 제2 절연막 위에, 도전 재료로 이루어지는 배선층을 퇴적시키는 공정과, (e) 상기 배선층을 연마하여, 상기 오목부 내에 그 배선층을 남기는 공정과, (f) 상기 제1 절연막이 노출될 때까지 상기 배선층 및 상기 제2 절연막을 연마하는 공정을 갖는 배선 형성 방법이 제공된다.
공정 (f)의 연마 조건을 적당하게 선택함으로써, 디싱이나 에로젼의 발생을 억제 할 수 있다.
<발명의 실시 형태>
도 1에, 본 발명의 제1 실시예에 의한 배선 형성 방법으로 제작된 반도체 집적 회로 장치의 단면도를 도시한다. p형 실리콘으로 이루어지는 반도체 기판(1)의 표면 위에 소자 분리 절연막(2)이 형성되고, 소자 분리 절연막(2)에 의해서 활성 영역이 획정되어 있다. 활성 영역 내에 MOS 트랜지스터(3)가 형성되어 있다. MOS 트랜지스터(3)는 게이트 절연막(3a), 게이트 전극(3b), 불순물 확산 영역(3c, 3d)을 포함하여 구성된다. 불순물 확산 영역(3c, 3d)의 한쪽이 소스 영역이고, 다른 쪽이 드레인 영역이다.
불순물 확산 영역(3c, 3d)은 게이트 전극(3b)의 양측의 기판 표층부에 형성되어, 저농도 드레인(LDD) 구조를 갖는다. 게이트 전극(3b)의 측면 위에 절연성의 측벽 스페이서(3e)가 형성되어 있다. 측벽 스페이서(3e)는 불순물 확산 영역(3c, 3d)의 고농도부에 이온 주입할 때의 마스크가 된다.
반도체 기판(1) 위에, MOS 트랜지스터(3)를 덮도록, 산화 실리콘(SiO2)으로 이루어지는 제1 층간 절연막(4)이 형성되어 있다. 불순물 확산 영역(3c, 3d)에 대응하는 위치에, 각각 제1 층간 절연막(4)을 관통하는 컨택트홀(4a, 4b)이 형성되어 있다. 컨택트홀(4a, 4b) 내에 각각 도전성의 플러그(5a, 5b)가 매립되어 있다. 플러그(5a, 5b)는 측면 및 저면을 피복하는 질화 티탄(TiN)으로 이루어지는 배리어 메탈층과, 배리어 메탈층 위에 형성된 텅스텐 부재를 포함하여 구성된다.
제1 층간 절연막(4) 위에, 알루미늄으로 이루어지는 제1층째의 배선(7)이 형성되어 있다. 이 배선(7)은 플러그(5b)를 통하여 MOS 트랜지스터(3)의 불순물 확산 영역(3d)에 접속되어 있다.
제1 층간 절연막(4) 위에, 제1층째의 배선(7)을 덮도록 제2 층간 절연막(8)이 형성되어 있다. 제2 층간 절연막(8)은 산화 실리콘, 붕소포스포실리케이트글라 스(BPSG), 또는 포스포실리케이트글라스(PSG)로 형성되어 있다. 플러그(5a)에 대응하는 위치에, 제2 층간 절연막(8)을 관통하는 컨택트홀(8a)가 형성되어 있다. 이 컨택트홀(8a) 내에 도전성의 플러그(9)가 매립되어 있다.
제2 층간 절연막(8) 위에 질화 실리콘으로 이루어지는 캡층(10) 및 산화 실리콘으로 이루어지는 제3 층간 절연막(11)이 형성되어 있다. 제3 층간 절연막(11) 및 캡층(10)에 배선홈(11a, 11b)이 형성되어 있다. 배선홈(11a, 11b) 내에 각각 제2층째의 배선(12a, 12b)이 매립되어 있다.
배선(12a, 12b)은 배선홈(11a, 11b)의 측면 및 저면을 덮는 배리어 메탈층, 배리어 메탈층의 표면을 덮는 시드층, 시드층을 덮어 배선홈 내에 충전된 주배선 부재의 3층 구조를 갖는다. 배리어 메탈층은 탄탈(Ta), 질화 탄탈(TaN), 질화 티탄(TiN) 등으로 형성되어 있다. 또, 배리어 메탈층이 Ta층과 TaN층과의 적층 구조로 되는 경우도 있다. 시드층 및 주배선 부재는 구리 또는 구리를 주성분으로 하는 합금으로 형성되어 있다.
배선(12a, 12b), 및 제3 층간 절연막(11) 위에, 캡층(15), 제4 층간 절연막(16), 에칭 스토퍼층(17), 및 제5 층간 절연막(18)이 이 순서대로 적층되어 있다. 에칭 스토퍼층(15) 및 에칭 스토퍼층(17)은 탄화 실리콘(SiC)으로 형성되어 있다. 제4 층간 절연막(16) 및 제5 층간 절연막(18)은 SiOC로 형성되어 있다.
제5 층간 절연막(18)에 에칭 스토퍼층(17)까지 달하는 배선홈(19)이 형성되어 있다. 또한, 배선홈(19)의 저면의 에칭 스토퍼층(17)으로부터 배선(12a)의 상면까지 달하는 비아홀(20)이 형성되어 있다.
배선홈(19) 및 비아홀(20) 내에, 제3층째의 배선(21)이 매립되어 있다. 제3층째의 배선(21)은 배선홈(19) 및 비아홀(20)의 측면 및 저면을 덮는 배리어 메탈층, 이 배리어 메탈층을 덮는 시드층, 및 시드층을 덮고 배선홈(19)와 비아홀(20)의 내부에 충전된 주배선 부재로 구성된다. 배리어 메탈층, 시드층, 및 주배선 부재의 재료는 제2층째의 배선(12a)의 이들 재료와 동일하다
다음에, 도 2∼도 4를 참조하여, 제1 실시예에 의한 배선 형성 방법에 대하여 설명한다. 이하, 도 1에 도시한 제3층째의 배선(21)의 형성 방법을 예로 들어 설명한다. 도 2∼도 4에서는 도 1의 캡층(15)으로부터 위의 층에 대해서만 도시한다.
도 2의 (a)에 도시한 바와 같이, 제3 층간 절연막(11) 위에, SiC로 이루어지는 두께 50㎚의 캡층(15), SiOC로 이루어지는 두께 600㎚의 제4 층간 절연막(16), SiC로 이루어지는 두께 50㎚의 에칭 스토퍼층(17), SiOC로 이루어지는 두께 400㎚의 제5 층간 절연막(18), 및 SiO2로 이루어지는 두께 100㎚의 희생막(30)을 순서대로 형성한다. 이들 층은 플라즈마 여기형 화학 기상 성장(PE-CVD)법에 의해 형성할 수 있다. SiC막 및 SiOC막은, 예를 들면 노베라스사로부터 SiC와, CORAL, AMAT사로부터 BLOCK 및 BlackDiamond라는 상품명으로 제공되어 있는 재료를 이용하여 형성할 수 있다.
또, 필요에 따라, 희생막(30) 위에, SiON 또는 SiN 등으로 이루어지는 반사 방지막을 형성해도 된다.
도 2의 (b)에 도시한 바와 같이, 희생막(30)의 표면을 레지스트막(31)으로 덮고, 레지스트막(31)에 형성하여야 할 배선에 대응한 개구를 형성한다. 레지스트막(31)을 마스크로 하여, 희생막(30) 및 제5 층간 절연막(18)을 드라이 에칭하여, 배선홈(19)을 형성한다. 에칭 가스로서, 예를 들면 CF4과 CH2F2와의 혼합 가스나 C4F6 가스 등을 사용할 수 있다. 에칭 스토퍼층(17)이 노출된 시점에 에칭이 정지한다. 배선홈(19)를 형성한 후, 레지스트막(31)을 제거한다.
도 2의 (c)에 도시한 바와 같이, 희생막(30)의 상면, 및 배선홈(19)의 내면을 레지스트막(32)으로 덮고, 형성하여야 할 비아홀에 대응한 개구를 형성한다. 레지스트막(32)을 마스크로 하여, 에칭 스토퍼층(17) 및 제4 층간 절연막(16)을 에칭한다. 에칭 스토퍼층(17)은, 예를 들면 CF4과 CH2F2와의 혼합 가스를 이용하여 드라이 에칭된다. 제4 층간 절연막(16)은, 예를 들면 C4F6 가스를 이용하여 드라이 에칭된다. 비아홀(20)이 형성되고, 그 저면에 캡층(15)이 노출된다. 제4 층간 절연막(16)을 에칭한 후, 레지스트막(32)을 제거한다.
비아홀(20)의 저면에 노출된 캡층(15)을 제거하여, 하층의 구리 배선을 노출시킨다. 캡층(15)은, 예를 들면 CHF3 가스를 이용하여 드라이 에칭된다. 이 때, 배선홈(19)의 저면에 노출된 에칭 스토퍼층(17)도 제거된다.
도 3의 (d)에 도시한 바와 같이, 배선홈(19)의 내면, 비아홀(20)의 내면, 및 희생막(30)의 표면을, 탄탈(Ta)로 이루어지는 두께 10㎚의 배리어 메탈층(21a)로 덮는다. 또, 배리어 메탈층(21a)의 재료로서, 질화 탄탈(TaN), 질화 티탄(TiN) 등을 사용해도 된다. 배리어 메탈층(21a)의 표면 위에, 구리(Cu)로 이루어지는 두께 150㎚의 시드층(21b)를 형성한다. 배리어 메탈층(21a) 및 시드층(21b)는 스퍼터링에 의해 형성된다. 다음에, 구리를 전해 도금하여 구리층(21c)을 형성한다. 구리층(21c)은 배선홈(19) 및 비아홀(20) 내에 충전되는데 충분한 두께로 한다.
도 3의 (e)에 도시한 바와 같이, 구리의 연마 속도가 탄탈이나 산화 실리콘의 연마 속도보다도 빠르게 되도록 한 연마액을 이용하여, 구리층(21c)을 화학 기계 연마한다. 연마액으로서, 예를 들면 실리카 등의 지립, 구리와 착체를 만드는 유기물, 구리의 부식 방지제 및 산화제 등을 포함하는 것이 사용된다. 탄탈이나 산화 실리콘의 연마 속도가 비교적 느리기 때문에, Ta로 이루어지는 배리어 메탈층(21a), 또는 SiO2로 이루어지는 희생막(30)이 노출된 시점에 양호한 재현성으로 연마를 정지시킬 수 있다.
구리의 연마 속도가 비교적 빠르기 때문에, 배선홈(19) 내에 남은 구리 배선(21c)의 표면에 디싱이 발생한다. 이 디싱의 최심부가 희생막(30)의 저면보다도 높아지도록, 희생막(30)을 두껍게 해 두는 것이 바람직하다.
도 4의 (f)에 도시한 바와 같이, 탄탈이나 산화 실리콘의 연마 속도가 구리의 연마 속도보다도 빠르게 되도록 한 연마액을 이용하여, 희생막(30), 구리층(21c), 시드층(21b), 및 배리어 메탈층(21a)을 화학 기계 연마한다. 연마액으로서, 예를 들면 실리카 등의 지립, 유기산, 및 구리의 부식 방지제가 혼합된 것 을 사용할 수 있다.
탄탈로 이루어지는 배리어 메탈층(21b) 및 SiO2로 이루어지는 희생막(30)의 연마가 진행하고, 도 3의 (e)의 상태에서 나타나 있던 구리층(21c)의 표면의 디싱 부분이 평탄화된다. 또한 연마를 계속하면, 구리층(21c)이 노출된 부분이 볼록형상이 된다. 볼록형상의 부분에 연마 압력이 집중하기 때문에, 최종적으로는 구리층(21c)의 표면도 평탄화된다.
도 4의 (g)에 도시한 바와 같이, 소수성(疎水性)의 SiOC로 이루어지는 제5 층간 절연막(18)이 노출된 시점에, 제5 층간 절연막(18)이 연마 정지층으로서 기능하여, 양호한 재현성으로 연마를 정지시킬 수 있다. 이 연마 조건에서는, 구리의 연마 속도가 비교적 느리기 때문에, 구리층(21c)의 표면에 디싱이 발생하기 어렵다. 또한, 에로젼의 발생도 방지할 수 있다.
도 5에 기판 표면에 발생한 오목부의 깊이와 배선폭과의 관계를 도시한다. 도 5의 (a)는 상기 제1 실시예에 의한 배선 형성 방법을 이용한 경우의 오목부의 깊이를 도시하고, 도 5의 (b)는 종래의 방법을 이용한 경우의 오목부의 깊이를 도시한다. 횡축은, 배선 폭을 단위 「㎛」로 나타내고, 종축은 가상적인 평탄면으로부터의 오목부의 깊이를 단위 「㎚」로 나타낸다. 또, 배선 부분의 면적은, 전 표면의 80%이다.
도 5의 (a)와 도 5의 (b)를 비교하면, 제1 실시예에 의한 방법으로 형성한 경우에, 오목부가 얕게 되어 있는 것을 알 수 있다. 이와 같이, 제1 실시예에 의 한 방법을 채용함으로써, CMP 후의 기판 표면을, 보다 평탄하게 할 수 있다.
또한, 제1 실시예에서는 제4 및 제5 층간 절연막(16, 18)을, SiO2보다도 유전율이 낮은 SiOC로 형성하고 있다. 이 때문에, 배선간의 기생 용량을 저감시킬 수 있다.
또한, 도 2의 (a)에 도시한 제5 층간 절연막(18)과, 희생막(30) 사이에, SiC로 이루어지는 얇은 캡층을 배치해도 된다. 이 캡층의 두께는, 예를 들면 30∼50㎚ 정도이어도 된다. 이 때, 도 4의 (g)에 도시한 CMP 후의 상태에서, 제5 층간 절연막(18)의 표면 위에 SiC로 이루어지는 얇은 캡층이 남는다. 이에 따라, CMP 시에 스크래치가 들어 가기 어렵게 된다.
또한, 제5 층간 절연막(18)을 Si, O, C 및 H를 포함하는 절연 재료로 형성해도 된다.
다음에, 도 6∼도 8을 참조하여, 제2 실시예에 의한 배선 형성 방법에 대하여 설명한다. 도 1에 도시한 제3 층간 절연막(11)까지 형성한 기판을 준비한다. 이하, 제3 층간 절연막(11)보다도 상층인 배선층의 형성 방법에 대하여 설명한다.
도 6의 (a)에 도시한 바와 같이, 제3 층간 절연막(11) 위에, SiC로 이루어지는 두께 50㎚의 캡층(40), 저유전율 유기 절연 재료, 예를 들면 다우 케미컬사의 SiLK로 이루어지는 두께 400㎚의 제6 층간 절연막(41), SiC로 이루어지는 두께 50㎚의 캡층(42), 및 SiO2로 이루어지는 두께 100㎚의 희생막(43)을 이 순서대로 형성한다. 캡층(40, 42), 및 희생막(43)은 PE-CVD법에 의해 형성된다. 제6 층간 절연 막(41)은 도포법에 의해 형성된다.
도 6의 (b)에 도시한 바와 같이, 희생막(43)의 표면 위에 레지스트막(45)을 도포하고, 통상의 포토리소그래프에 의해, 배선 패턴에 대응한 개구를 형성한다. 레지스트막(45)을 마스크로 하여, 희생막(43), 캡층(42), 및 제6 층간 절연막(41)을, 제6 층간 절연막(41)의 도중까지 에칭하여, 배선홈(46)를 형성한다. 희생막(43), 캡층(42) 및 제6 층간 절연막(41)은 C4F6계 가스 또는 CHF3계 가스를 이용하여 드라이 에칭된다. 배선홈(46)를 형성한 후, 레지스트막(45)을 제거한다.
도 6의 (c)에 도시한 바와 같이, 희생막(45)의 상면, 및 배선홈(46)의 내면을 레지스트막(47)으로 덮고, 형성하여야 할 비아홀에 대응한 개구를 형성한다. 레지스트막(47)을 마스크로 하여, 제6 층간 절연막(41)을 에칭한다. 제6 층간 절연막(41)은, 예를 들면 NH3과 H2와의 혼합 가스를 이용하여 드라이 에칭된다. 비아홀(48)이 형성되어, 그 저면에 캡층(40)이 노출된다. 제6 층간 절연막(41)을 에칭한 후, 레지스트막(4)7을 제거한다.
비아홀(48)의 저면에 노출된 캡층(40)을 제거하여, 하층의 구리 배선을 노출시킨다. 캡층(40)은, 예를 들면 CH2F2계 가스를 이용하여 드라이 에칭된다.
도 7의 (d)에 도시한 바와 같이, 배선홈(46)의 내면, 비아홀(48)의 내면, 및 희생막(43)의 표면을, 탄탈(Ta)로 이루어지는 두께 10㎚의 배리어 메탈층(50a)으로 덮는다. 배리어 메탈층(50a)의 표면 위에, 구리(Cu)로 이루어지는 두께 150㎚의 시드층(50b)을 형성한다. 다음에, 구리를 전해 도금하여, 구리층(50c)을 형성한 다.
도 7의 (e)에 도시한 바와 같이, 구리의 연마 속도가 탄탈이나 산화 실리콘의 연마 속도보다도 빠르게 되도록 한 연마액을 이용하여, 구리층(50c)을 화학 기계 연마한다. 탄탈이나 산화 실리콘의 연마 속도가 비교적 느리기 때문에, 탄탈로 이루어지는 배리어 메탈층(50a), 또는 SiO2로 이루어지는 희생막(43)이 노출된 시점에 양호한 재현성으로 연마를 정지시킬 수 있다.
구리의 연마 속도가 비교적 빠르기 때문에, 배선홈(46) 내에 남은 구리 배선(50c)의 표면에 디싱이 발생한다. 이 디싱의 최심부가 희생막(43)의 저면보다도 높아지도록, 희생막(43)을 두껍게 해 두는 것이 바람직하다.
도 8의 (f)에 도시한 바와 같이, 탄탈이나 산화 실리콘의 연마 속도가 구리의 연마 속도보다도 빠르게 되도록 한 연마액을 이용하여, 희생막(43), 구리층(50c), 시드층(50b), 및 배리어 메탈층(50a)를 화학 기계 연마한다.
탄탈로 이루어지는 배리어 메탈층(50b) 및 SiO2로 이루어지는 희생막(43)의 연마가 진행하고, 도 7의 (e)의 상태에서 나타나 있던 구리층(50c)의 표면의 디싱 부분이 평탄화된다. 또한 연마를 계속하면, 구리층(50c)이 노출한 부분이 볼록형이 된다. 볼록형상의 부분에 연마 압력이 집중하기 때문에, 최종적으로는 구리층(50c)의 표면도 평탄화된다.
도 8의 (g)에 도시한 바와 같이, 소수성의 SiOC로 이루어지는 캡층(42)이 노출된 시점에, 캡층(42)이 연마 정지층으로서 기능하여, 양호한 재현성으로 연마를 정지시킬 수 있다. 배선홈(46) 및 비아홀(48) 내에, 배리어 메탈층(50a), 시드층(50b) 및 구리층(50c)으로 이루어지는 구리 배선(50)이 남는다. 이 연마 조건에서는, 구리의 연마 속도가 비교적 느리기 때문에, 구리층(50c)의 표면에 디싱이 발생하기 어렵다. 또한, 에로젼의 발생도 방지할 수 있다.
상기 제2 실시예에서는,캡층(42)을 SiC로 형성하였지만, SiC와 마찬가지로 소수성의 SiOC로 형성해도 된다. 또한, 캡층(42)을 SiOC층과 SiC층과의 2층 구조로 하여도 된다. 유전율의 관점에서 보면, 캡층(42)을 SiOC로 형성하는 쪽이 유리하다. 그런데, CMP 시에 SiOC층이 표면에 나타나면 스크래치가 발생하기 쉬워진다. SiOC층 위에 SiC층을 형성함으로써, 스크래치의 발생을 방지할 수 있다.
또한, 상기 제2 실시예에서는 제6 층간 절연막(41)의 저유전율 유기 절연 재료의 예로서 SiLK(다우 케미컬사의 상표)를 들었지만, 그외에, 폴리테트라플루오로에틸렌(PTFE), FLARE(하네웰사의 상표), 벤조시클로부텐(BCB), 메틸실세스키옥산(MSQ)(예를 들면, JSR사의 LKD) 등을 들 수 있다. 제6 층간 절연막(41)의 재료로서, 유기 절연 재료를 대신해서 저유전율의 다공질 절연 재료 등을 이용해도 된다.
이상 실시예를 들어 본 발명을 설명하였지만, 본 발명은 이들에 제한되는 것이 아니다. 예를 들면, 다양한 변경, 개량, 조합 등이 가능한 것은 당 업자에게 자명할 것이다.
상기 실시예로부터, 이하의 부기에 기재된 발명이 도출된다.
(부기 1) (a) 기초 기판 위에 제1 절연 재료로 이루어지는 제1 절연막을 형 성하는 공정과,
(b) 상기 제1 절연막 위에, 상기 제1 절연 재료와는 다른 제2 절연 재료로 이루어지는 제2 절연막을 형성하는 공정과,
(c) 상기 제2 절연막 및 상기 제1 절연막에, 적어도 그 제1 절연막의 도중까지 달하는 오목부를 형성하는 공정과,
(d) 상기 오목부 내를 매립하도록 상기 제2 절연막 위에, 도전 재료로 이루어지는 배선층을 퇴적시키는 공정과,
(e) 상기 배선층을 연마하여, 상기 오목부 내에 그 배선층을 남기는 공정과,
(f) 상기 제1 절연막이 노출될 때까지 상기 배선층 및 상기 제2 절연막을 연마하는 공정을 갖는 반도체 장치의 제조 방법.
(부기 2) 상기 공정 (e)에 있어서, 상기 배선층의 연마 속도가 상기 제2 절연막의 연마 속도보다도 빠른 조건에서, 상기 배선층을 연마하는 부기 1에 기재된 반도체 장치의 제조 방법.
(부기 3) 상기 공정 (f)에 있어서, 상기 제2 절연막의 연마 속도가 상기 배선층의 연마 속도보다도 빠른 조건에서, 상기 제1 절연막이 노출될 때까지 상기 배선층 및 상기 제2 절연막을 연마하는 부기 1 또는 2에 기재된 반도체 장치의 제조 방법.
(부기 4) 상기 공정 (e)에 있어서, 상기 배선층의 표면에 나타나는 디싱의 최심부가, 상기 제2 절연막의 저면보다도 높은 상태에서, 연마를 종료하는 부기 1∼3 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 5) 상기 제1 절연막의 표면이 소수성인 부기 1∼4 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 6) 상기 공정 (d)가, 상기 배선층을 퇴적시키기 전에, 그 배선층의 재료의 확산을 방지하는 배리어 메탈층을 퇴적시키는 공정을 포함하며, 상기 배선층을 상기 배리어 메탈층 위에 퇴적시키는 부기 1∼5 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 7) 상기 공정 (e)에 있어서, 상기 배리어 메탈층이 노출될 때까지, 또는 상기 제2 절연막이 노출될 때까지, 상기 배선층을 연마하는 부기 6에 기재된 반도체 장치의 제조 방법.
(부기 8) 상기 공정 (a)가, 상기 제1 절연막을 형성하기 전에, 상기 기초 기판 위에, 상기 제1 절연막보다도 유전율이 낮은 유기 절연 재료 또는 다공질 절연 재료로 이루어지는 제3 절연막을 형성하는 공정을 포함하며, 이 제3 절연막 위에 상기 제1 절연막을 형성하고,
상기 공정 (c)에 있어서, 적어도 상기 제3 절연막의 도중까지 달하는 상기 오목부를 형성하는 부기 1∼7 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 9) 상기 제1 절연 재료가, SiC, SiOC, 및 SiOCH로 이루어지는 그룹으로부터 선택된 하나의 재료인 부기 1∼8 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 10) 상기 제2 절연 재료가 산화 실리콘인 부기 1∼9 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 11) 상기 배선층이 구리 또는 구리를 주성분으로 하는 합금으로 형성되어 있는 부기 1∼10 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 12) (a) 기초 기판 위에 제1 절연 재료로 이루어지는 제1 절연막을 형성하는 공정과,
(b) 상기 제1 절연막 위에, 상기 제1 절연 재료와는 다른 제2 절연 재료로 이루어지는 제2 절연막을 형성하는 공정과,
(c) 상기 제2 절연막 및 상기 제1 절연막에, 적어도 그 제1 절연막의 도중까지 달하는 오목부를 형성하는 공정과,
(d) 상기 오목부 내를 매립하도록, 상기 제2 절연막 위에, 도전 재료로 이루어지는 배선층을 퇴적시키는 공정과,
(e) 상기 배선층을 연마하여, 상기 오목부 내에 그 배선층을 남기는 공정과,
(f) 상기 제1 절연막이 노출될 때까지 상기 배선층 및 상기 제2 절연막을 연마하는 공정을 갖는 배선 형성 방법.
이상 설명한 바와 같이, 본 발명에 따르면, 화학 기계 연마 후의 기판 표면의 요철을 적게 할 수 있다.

Claims (10)

  1. (a) 기초 기판 위에 제1 절연 재료로 이루어지는 제1 절연막을 형성하는 공정과,
    (b) 상기 제1 절연막 위에, 상기 제1 절연 재료와는 다른 제2 절연 재료로 이루어지는 제2 절연막을 형성하는 공정과,
    (c) 상기 제2 절연막 및 상기 제1 절연막에, 적어도 상기 제1 절연막의 도중까지 달하는 오목부를 형성하는 공정과,
    (d) 상기 오목부 내를 매립하도록, 상기 제2 절연막 위에, 도전 재료로 이루어지는 배선층을 퇴적시키는 공정과,
    (e) 상기 배선층을 연마하여, 상기 오목부 내에 상기 배선층을 남기는 공정과,
    (f) 상기 제1 절연막이 노출될 때까지 상기 배선층 및 상기 제2 절연막을 연마하는 공정
    을 갖는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 공정 (e)에서, 상기 배선층의 연마 속도가 상기 제2 절연막의 연마 속도보다도 빠른 조건에서, 상기 배선층을 연마하는 반도체 장치의 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 공정 (f)에서, 상기 제2 절연막의 연마 속도가 상기 배선층의 연마 속도보다도 빠른 조건에서, 상기 제1 절연막이 노출될 때까지 상기 배선층 및 상기 제2 절연막을 연마하는 반도체 장치의 제조 방법.
  4. 제1항 또는 제2항에 있어서,
    상기 공정 (e)에서, 상기 배선층의 표면에 나타나는 디싱의 최심부(最深部)가, 상기 제2 절연막의 저면보다도 높은 상태에서, 연마를 종료하는 반도체 장치의 제조 방법.
  5. 제1항 또는 제2항에 있어서,
    상기 제1 절연막의 표면이 소수성(疎水性)인 반도체 장치의 제조 방법.
  6. 제1항 또는 제2항에 있어서,
    상기 공정 (d)는 상기 배선층을 퇴적시키기 전에, 상기 배선층의 재료의 확산을 방지하는 베리어 메탈층을 퇴적시키는 공정을 포함하고, 상기 배선층을 상기 베리어 메탈층 위에 퇴적시키는 반도체 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 공정 (e)에서, 상기 배리어 메탈층이 노출될 때까지, 또는 상기 제2 절연막이 노출될 때까지, 상기 배선층을 연마하는 반도체 장치의 제조 방법.
  8. 제1항 또는 제2항에 있어서,
    상기 공정 (a)가, 상기 제1 절연막을 형성하기 전에, 상기 기초 기판 위에, 상기 제1 절연막보다도 유전율이 낮은 유기 절연 재료 또는 다공질 절연 재료로 이루어지는 제3 절연막을 형성하는 공정을 포함하며, 상기 제3 절연막 위에 상기 제1 절연막을 형성하고,
    상기 공정 (c)에서, 적어도 상기 제3 절연막의 도중까지 달하는 상기 오목부를 형성하는 반도체 장치의 제조 방법.
  9. 제1항 또는 제2항에 있어서,
    상기 제1 절연 재료는 SiC, SiOC, 및 SiOCH로 이루어지는 그룹으로부터 선택된 하나의 재료인 반도체 장치의 제조 방법.
  10. 제1항 또는 제2항에 있어서,
    상기 제2 절연 재료는 산화 실리콘인 반도체 장치의 제조 방법.
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