KR100805874B1 - 반도체 기억 장치 - Google Patents
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Abstract
본 비휘발성 반도체 기억 장치는, 기판에 형성된 P 형 우물 상에 N 형 소스 확산층 및 N 형 드레인 확산층이 형성된 비휘발성 반도체 기억 장치로서, 각 소스 확산층을 그 연신 방향을 따른 직선과 기판의 법선을 포함하는 평면으로 자른 단면이 요철 형상으로 되어 있고, 볼록부의 상벽층 및 오목부의 하벽층이 측벽층을 개재하여 연속함으로써 소스 확산층을 형성함과 함께 이 상하벽층 및 측벽층을 덮도록 실리사이드가 형성되고, 또한 그 실리사이드를 덮도록 절연층이 형성되며, 상벽층 상에 위치하는 실리사이드와 절연층과의 계면 및 하벽층 상에 위치하는 실리사이드와 절연층과의 계면의 거리 (d) 가 1000Å 이하이다. 상기 구성에 의하면, 비휘발성 반도체 기억 장치에서, 그 미세화와 소스 확산층의 저저항화가 가능해진다.
반도체 기억 장치
Description
도 1 은, 본 발명의 비휘발성 반도체 기억 장치의 평면도.
도 2 는, 상기 비휘발성 반도체 기억 장치를 도 1 에 나타내는 A-A 파선과 기판의 법선을 포함하는 평면으로 절단하였을 때의 단면도.
도 3 은, 상기 비휘발성 반도체 기억 장치를 도 1 에 나타내는 B-B 파선과 기판의 법선을 포함하는 평면으로 절단하였을 때의 단면도.
도 4 는, 상기 비휘발성 반도체 기억 장치를 도 1 에 나타내는 C-C 파선과 기판의 법선을 포함하는 평면으로 절단하였을 때의 단면도.
도 5 는, 상기 비휘발성 반도체 기억 장치를 도 1 에 나타내는 D-D 파선과 기판의 법선을 포함하는 평면으로 절단하였을 때의 단면도.
도 6 은, 상기 비휘발성 반도체 기억 장치를 도 1 에 나타내는 E-E 파선과 기판의 법선을 포함하는 평면으로 절단하였을 때의 단면도.
도 7(a)∼도 7(d) 는, 비휘발성 반도체 기억 장치의 제조 프로세스를 나타내는 공정도.
도 8(a)∼도 8(c) 는, 상기 제조 프로세스의 일부를 보다 상세하게 나타내는 공정도.
도 9 는, 상기 비휘발성 반도체 기억 장치로 실시 가능한 우물 구조를 나타 내는 단면도.
*도면의 주요 부분에 대한 부호의 설명*
1 : 비휘발성 반도체 기억 장치 2 : P형 우물
4 : 기판 5 : 소스 영역
6 : 드레인 영역 7 : 게이트 영역
본 발명은, 반도체 기억 장치 (예를 들어, 비휘발성 메모리) 에 관한 것으로, 특히 그 소스 확산층의 구조 및 그 제조 방법에 관한 것이다.
플래시 메모리로 대표되는 비휘발성 반도체 기억 장치의 소자 분리 구조로서는 트렌치 소자 분리 구조가 일반적이다. 그러나, 그 구조는, 제조시에 이방성 드라이 에칭에 의한 셀프 얼라인 소스 에칭을 사용하여 주입에 의한 소스 확산층을 형성한 경우, 소스 확산층이 고저항이 된다는 문제가 있었다. 또한, 상기의 트렌치 분리 구조에서는 트렌치 측벽이 거의 0°에 가까운 급준한 경사로 되기 때문에, 이온 주입에 의해 이 측벽에 저저항의 소스 확산층 배선을 형성하는 것도 곤란했다.
그래서, 일본 공개특허공보「특개 제2003-37193호 공보 (2003년 2월7일 공개)」에는, 소자 분리층에 요철을 형성하고, 소스 확산층을 그 오목부 저면보다 깊숙한 장소에 형성함으로써 소스 확산층의 저저항을 실현하는 방법이 개시되어 있 다.
그러나, 깊은 부분에 소스 확산층을 형성하기 위해서는 불순물의 이온 주입 에너지를 높게 설정할 필요가 있다. 본 문헌에서는 이온 주입 에너지를 120 KeV 로 하고 45°의 각도로 2 방향에서 주입하는 방법이 개시되어 있는데, 이온 주입에 의해 확산층을 형성하는 경우에는 이온이 주입되는 방향의 수직 방향에 대해서도 주입 에너지에 맞게 확산된다. 이 경우, 120KeV 라는 높은 에너지를 사용하여 소스 영역을 형성하면, 소스 확산층의 연신 방향에 수직인 방향으로도 소스 영역이 확대된다. 이렇게 되면, 단(短)채널 효과에 의한 게이트선 폭 축소가 어렵게 되어, 반도체 기억 장치의 미세화가 불가능하다.
또한, 일본 공개특허공보「특개 제2000-36546호 공보 (2000년 2월 2일 공개)」에는, 이온 주입 각도보다 큰 각도를 갖는 트렌치 측벽을 형성함으로써 저저항의 소스 확산층으로 하는 구조가 나타나고 있다. 본 문헌에는, 이온의 돌파를 방지하여 주입 효율을 향상시키기 위해 이온 주입 각도를 7°로 설정하는 것이 기재되어 있다. 그러나, 주입 각도가 커짐에 따라 좌우의 트렌치 측벽층에 주입되는 이온수에 차가 생기기 때문에 농도가 옅은 측벽이 고저항이 되어, 결과적으로 소스 확산층이 고저항이 되어 버린다.
본 발명의 목적은, 반도체 기억 장치의 미세화와 소스 확산층의 저저항화를 실현할 수 있는 반도체 기억 장치를 제공하는 것에 있다.
본 발명의 비휘발성 반도체 기억 장치는 반도체 기판에 소스 확산층 및 드레인 확산층이 형성된 반도체 기억 장치로서, 각 소스 확산층을 그 연신 방향에 따른 직선과 반도체 기판의 법선을 포함하는 평면으로 자른 단면이 요철 형상으로 되어 있고, 볼록부의 상벽층 및 오목부의 하벽층이 측벽층을 개재하여 연속함으로써 소스 확산층을 형성함과 함께 이 상하벽층 및 측벽층을 덮도록 실리사이드가 형성되고, 상벽층과 실리사이드와의 계면 및 하벽층과 실리사이드와의 계면의 거리가 1000Å 이하인 것을 특징으로 하고 있다.
상기 구성과 같이, 상벽층과 실리사이드와의 계면 및 하벽층과 실리사이드와의 계면의 거리를 1000Å 이하로 하고, 소스 확산층의 오목부 (트렌치) 를 얕게 함으로써, 소스 확산층에서 차지하는 측벽층의 비율을 저감할 수 있다. 이로 인해, 소스 확산층의 경로가 짧아져, 그 저항치를 낮출 수 있다. 또한, 실리사이드화에 의해 저저항화를 도모하기 때문에, 불순물 주입에 의한 소스 확산층 형성시에 저저항화를 할 필요가 없이, 낮은 에너지, 적은 주입량으로 주입을 행할 수 있다. 이로 인해, 소스 확산층의 폭 (연신 방향에 직교하는 방향의 길이) 이 확대되어 버리는 것을 억제할 수 있어, 반도체 기억 장치의 미소화를 실현할 수 있다. 또한, 실리사이드화를 행할 때에, 금속막 (예를 들어, Co 막) 을 양호하게 커버하여 퇴적할 수 있어, 실리사이드의 형성 불량에 의한 고저항화나 단선을 막을 수 있다. 또한, 소자 분리층을 형성하지 않고 소스 확산층을 연속하여 형성하기 때문에, 불순물 주입에 의해 소스 확산층을 형성할 때 (소자 분리층을 형성하였을 때보다) 낮은 주입 에너지로 가능하여, 소스 확산층의 미세화가 가능해진다. 이상으로 인해, 반도체 기억 장치의 미세화 및 소스 확산층의 저저항화가 실현된다.
본 발명의 다른 목적, 특징 및 우수한 점은 이하에 나타나는 기재에 의해 충분히 알 수 있을 것이다. 또한, 본 발명의 이점은 첨부 도면을 참조한 다음의 설명으로 명백해 질 것이다.
발명을 실시하기 위한 최선의 형태
본 발명의 일 실시 형태를 도 1∼도 9 에 기초하여 설명하면, 이하와 같다.
도 1 은 본 실시 형태에 관련된 비휘발성 반도체 기억 장치를 나타내는 투시 평면도이고, 도 2∼도 6 은 본 비휘발성 반도체 기억 장치의 단면도이다.
도 1∼도 6 에 나타나는 바와 같이, 본 발명의 비휘발성 반도체 기억 장치 (1) 는, 기판 (4) 상에 형성된 P 형 우물 (2), 제어 게이트 (103), N 형 소스 확산층 (104), N 형 드레인 확산층 (105), 부유 게이트 (210), 소자 분리층 (213), 실리사이드 (204) (204a∼204c), 층간 절연막 (205), 컨택트 플러그 (206) (206a·206b) 및 메탈 배선 (207) (207a·207b) 을 구비한다.
여기에서, 비휘발성 반도체 기억 장치 (1) 를 상면으로부터 보아, 소스 영역 (5), 드레인 영역 (6) 및 게이트 영역 (7) 을 도 1 에 나타내는 바와 같이 설정한다. 즉, 띠 형상의 소스 영역 (5) 과 띠 형상의 드레인 영역 (6) 이 띠 형상의 게이트 영역 (7) 을 개재하여 교대로 배치된다. 또한, 드레인 영역 (6) 의 폭은 소스 영역 (5) 및 게이트 영역 (7) 의 폭보다 넓다. 소스 영역 (5) 및 게이트 영역 (7) 의 폭은 어느 쪽이 크거나 같더라도 상관없다.
이 경우, 소스 영역 (5) 을 둘러싼 선 및 이 선 상의 각 점을 지나는 기판의 법선에 의해 둘러싸인 제 1 공간에, 소스 확산층 (104), 실리사이드 (204a), 컨택트 플러그 (206a) 등이 형성되어 있다. 또한, 드레인 영역 (6) 을 둘러싼 선 및 이 선 상의 각 점을 지나는 기판의 법선에 의해 둘러싸인 제 2 공간에, 드레인 확산층 (105), 소자 분리층 (213), 실리사이드 (204b) 및 컨택트 플러그 (206b) 등이 형성되어 있다. 또한, 게이트 영역 (7) 을 둘러싸는 선 및 이 선 상의 각 점을 지나는 기판의 법선에 의해 둘러싸인 제 3 공간에, 부유 게이트 (210) 또는 제어 게이트 (103) 및 실리사이드 (204c) 가 형성되어 있다.
도 2 는, 소스 영역 (5) 의 A-A 파선 (소스 확산층 (104) 의 연신 방향에 따른 직선) 과 기판 (4) 의 법선을 포함하는 평면으로서, 비휘발성 반도체 기억 장치 (1) 를 그 표면에서 기판 저면으로 절단하였을 때의 단면도이다. 이 단면에는 절단 개시 순서대로, 층간 절연막 (205) 및 메탈 배선 (207a) (순서가 다를 수 있다) 과, 컨택트 플러그 (206a) 와, 실리사이드 (204a) 와, 소스 확산층 (104) 과, 우물 (2) 과, 기판 (4) 이 포함된다.
이 단면에서, 우물 (2) 부분의 한 쪽 (표면측) 이 요철 (볼록 오목) 형상이 되고, 그 상부에 소스 확산층 (104) 이 형성되어 있다. 따라서, 이 단면에서의 소스 확산층 (104) 부분도 요철 형상으로 되어 있고, 볼록 부분의 상벽층 (306) 및 오목 부분의 하벽층 (307) 이 측벽층 (308) 을 개재하여 반복됨으로써 소스 확산층 (104) 을 형성하고 있다. 바꾸어 말하면, 소스 확산층 (104) 은 그 상벽층 (306), 하벽층 (307) 및 측벽층 (308) 에 의해 연신 방향으로 볼록 오목을 반복하 면서 연속하는 구성이다.
또한, 실리사이드 (204a) 는 소스 확산층 (104) 의 상벽층 (306) 및 하벽층 (307) 또는 측벽층 (308) 을 덮도록 형성되어, 상기 단면에서의 실리사이드 (204a) 부분도 요철 형상을 이룬다. 또한, 실리사이드 (204a) 는, 컨택트 플러그 (206a) 를 개재하여 메탈 배선 (207a) 에 접속된다. 이 소스 확산층 (104) 은 반도체 기판에 대한 불순물 이온 주입에 의해 형성된다.
또한, 도 2 에서 상기한 메탈 배선 (207a), 컨택트 플러그 (206a), 실리사이드 (204a), 소스 확산층 (104), 우물 (2) 및 기판 (4) 이외의 부분은 층간 절연막 (205) 으로 되어 있다.
여기에서, 본 비휘발성 반도체 기억 장치 (1) 의 소스 확산층 (104) 에서는, 도 2 에 나타내는 바와 같이, 상벽층 (306) 및 실리사이드 (204a) 의 계면과, 하벽층 (307) 및 실리사이드 (204a) 의 계면과의 간격 (d) 이 1000Å 이하로 되어 있다. 또한, 상벽층 (306) 상에 위치하는 실리사이드 (204a) 및 층간 절연막 (205) 의 계면과, 하벽층 (307) 상에 위치하는 실리사이드 (204a) 및 층간 절연막 (205) 의 계면과의 간격 (d') 도 1000Å 이하로 되어 있다. 즉, 소스 확산층 (104) 상에 형성된 실리사이드 (204a) 의 요철 깊이 (d') 가 1000Å 이하이다.
또한 관점을 바꾸면, 인접하는 2 개의 하벽층 (307·307) 에서의 연신 방향 (도면 중, 화살표 방향) 에 대해 같은 쪽 (도면 중, 오른쪽) 에 위치하는 단부끼리 (Lp·Lq) 의 사이의 간격, 즉, 실리사이드 (204a) 및 층간 절연막 (205) 의 계면을 상기 연신 방향으로 주사하여 인접하는 상승 개시부끼리 (Lx·Ly) 의 사이의 거리 (간격) 를 W 로 하였을 때, d
W/2, 및 d'
W/2 인 관계가 있다고 할 수도 있다.
이와 같이, 소스 확산층 (104) 의 오목부 (트렌치) 를 얕게 함으로써, 소스 확산층 (104) 에서 차지하는 측벽층 (308) 의 비율을 저감할 수 있다. 이로 인해 소스 확산층 (104) 의 경로가 짧아져, 그 저항치를 낮출 수 있다. 또한, 실리사이드화에 의해 저저항화를 도모하기 때문에, 불순물 주입에 의한 소스 확산층 (104) 형성시에 저저항화를 할 필요가 없어, 낮은 에너지, 적은 주입량으로 주입을 행할 수 있다. 이로 인해, 소스 확산층 (104) 형성시에, 그 폭이 확대되어 버리는 것을 억제할 수 있어, 비휘발성 반도체 기억 장치 (1) 의 미소화를 실현할 수 있다. 또한, 실리사이드화를 행할 때, 금속막 (예를 들어, Co 막) 을 양호하게 커버하여 퇴적할 수 있어, 실리사이드 (204a) 의 형성 불량에 의한 고저항화나 단선을 막을 수 있다. 또한, 소자 분리층을 형성하지 않고 소스 확산층 (104) 을 연속하여 형성하기 때문에, 불순물 주입에 의해 소스 확산층 (104) 을 형성할 때 (소자 분리층을 형성하였을 때보다) 낮은 주입 에너지로 가능하여, 소스 확산층 (104) 의 미세화가 가능해진다. 이상으로 인해, 비휘발성 반도체 기억 장치 (1) 의 미세화 및 소스 확산층 (104) 의 저저항화가 실현된다.
또한, 측벽층 (308) 과 하벽층 (307) 의 법선 (기판 (4) 의 법선) 이 이루는 각 (θ) 이 20°이상으로 되어 있다. 이로 인해, 소스 확산층 (104) 의 경로 (연속하는 소스 확산층의 길이) 를 보다 짧게 할 수 있어, 그 저항치를 낮출 수 있다. 더불어, 실리사이드시에 금속막 (예를 들어, Co 막) 을 양호하게 커버하여 퇴적할 수 있어, 실리사이드 (204a) 의 형성 불량에 의한 고저항화나 단선을 막을 수 있다.
도 3 은, 게이트 영역 (7) 의 B-B 파선 (제어 게이트 (103) 의 연신 방향에 따른 직선) 과 기판 (4) 의 법선을 포함하는 평면으로서, 비휘발성 반도체 기억 장치 (1) 를 그 표면에서 기판 저면으로 잘랐을 때의 단면도이다. 이 단면에는 절단 개시 순서대로, 층간 절연막 (205) 과, 실리사이드 (204c) 와, 제어 게이트 (103) 와, ONO 절연막 (211) 과, 부유 게이트 (210) 와, 소자 분리층 (213) 과, 게이트 산화막 (209) 과, 채널층 (201) 과, 우물 (2) 과, 기판 (4) 이 포함된다.
이 단면에서, 우물 (2) 부분의 한 쪽 (기판 표면측) 이 요철 (볼록 오목) 형상이 되고, 그 볼록부 상층에 채널층 (201) 이 형성되는 한편, 오목부를 메우도록 소자 분리층 (213) 이 형성되어 있다. 즉, 채널층 (201) 은 소자 분리층 (213) 에 의해 물리적이며 전기적으로 분단된다. 각 채널층 (201) 상층에는 각각 게이트 산화막 (209) 이 배치되고, 또한 각 게이트 산화막 (209) 을 덮도록 부유 게이트 (210) 가 형성되어 있다. 이 부유 게이트 (210) 도 소자 분리층 (213) 에 의해 분단된다. 각 부유 게이트 (210) 의 상층에는 ONO 절연막 (211) 이 연속하여 형성되고, 그 상층에 제어 게이트 (103) 가 연속하여 형성되어 있다. 또한, 이 제어 게이트 (103) 상에 실리사이드 (204c) 가 연속하여 형성되고, 이 실리사이드 (204c) 상에는 층간 절연막 (205) 이 연속하여 형성되어 있다.
도 4 는, 드레인 영역 (6) 의 C-C 파선 (드레인 확산층 (105) 의 연신 방향에 따른 직선) 과 기판 (4) 의 법선을 포함하는 평면으로서, 비휘발성 반도체 기억 장치 (1) 를 그 표면에서 기판 저면으로 잘랐을 때의 단면도이다. 이 단면에는 절단 개시 순서대로, 메탈 배선 (207b) 및 층간 절연막 (205) 과, 컨택트 플러그 (206b) 와, 실리사이드 (204b) 및 소자 분리층 (213) 과, 드레인 확산층 (105) 과, 우물 (2) 과, 기판 (4) 이 포함된다.
이 단면에서 우물 (2) 부분의 한 쪽 (기판 표면측) 이 요철 (볼록 오목) 형상이 되고, 그 볼록부 상층에 드레인 확산층 (105) 이 형성되는 한편, 오목부를 메우도록 소자 분리층 (213) 이 형성되어 있다. 즉, 드레인 확산층 (105) 은 소자 분리층 (213) 에 의해 물리적이며 전기적으로 분단되어 있다. 각 드레인 확산층 (105) 상층에는 실리사이드 (204b) 가 형성되고, 이 실리사이드 (204b) 도 소자 분리층 (213) 에 의해 분단된다. 또한, 각 실리사이드 (204b) 는 컨택트 플러그 (206b) 를 개재하여 메탈 배선 (207b) 에 접속되고 있다.
또한, 도 4 에 나타내는 실리사이드 (204b) 및 소자 분리층 (213) 의 상층에서, 컨택트 플러그 (206b) 및 메탈 배선 (207b) 이외의 부분은 층간 절연막 (205) 으로 되어 있다.
도 5 는, 비휘발성 반도체 기억 장치 (1) 를 소스 영역 (5), 드레인 영역 (6) 및 게이트 영역 (7) 을 가로지르는 D-D 파선과 기판 (4) 의 법선을 포함하는 평면으로, 드레인 확산층 (105) 을 지나도록 그 표면에서 기판 저면으로 잘랐을 때의 단면도이다. 이 단면에는 절단 개시 순서대로, 메탈 배선 (207b) 및 층간 절연막 (205) (순서가 다를 수 있다) 과, 컨택트 플러그 (206b) 와, 실리사이드 (204c) 와, 제어 게이트 (103) 및 사이드월 (219) (순서가 다를 수 있다) 과, ONO 절연막 (211) 과, 부유 게이트 (210) 와, 실리사이드 (204a·204b) 와, 게이트 산 화막 (209) 과, 소스 확산층 (104) 및 드레인 확산층 (105) (순서가 다를 수 있다) 과, 우물 (2) 과, 기판 (4) 이 포함된다.
이 단면에서 우물 (2) 부분의 한 쪽 (기판 표면측) 이 요철 (볼록 오목) 형상이 되고, 그 오목부를 메우도록 소스 확산층 (104) 과 드레인 확산층 (105) 이 교대로 형성되어 있는 한편, 볼록부 상 (기판 (4) 의, 소스 확산층 (104) 및 드레인 확산층 (105) 사이에 끼인 부분의 상층) 에 게이트 산화막 (209) 이 형성되어 있다. 소스 확산층 (104) 상에는 실리사이드 (204a) 가 형성된다. 단, 그 (소스 확산층 (104) 의) 양단부 상에 사이드월 (219) 이 형성된다. 동일하게, 드레인 확산층 (105) 상에는 실리사이드 (204b) 가 형성된다. 단, 그 (드레인 확산층 (105) 의) 양단부 상에 사이드월 (219) 이 형성된다.
상기 게이트 산화막 (209) 상에는 부유 게이트 (210) 가 형성되고, 이 부유 게이트 (210) 상에는 ONO 절연막 (211) 을 개재하여 제어 게이트 (103) 가 형성되어 있다. 여기에서, 상기 사이드월 (219) 은 이 제어 게이트 (103), ONO 절연막 (211), 부유 게이트 (210) 및 게이트 산화막 (209) 의 양측면을 덮고 있다. 또한, 제어 게이트 (103) 상에도 실리사이드 (204c) 가 형성된다.
이로 인해, 소스 확산층 (104) 과 드레인 확산층 (105) 사이에, 게이트 산화막 (209), 부유 게이트 (210), ONO 절연막 (211) 및 제어 게이트 (103) 로 이루어지는 메모리 셀 트랜지스터가 형성된다. 이 메모리 셀 트랜지스터의 양쪽에 형성된 사이드월 (219) (절연막) 은, 실리사이드 (204a·204b) 와 함께 각 메모리 셀 트랜지스터를 분리하고 있다. 또한, 실리사이드 (204b) 는 컨택트 플러그 (206b) 를 개재하여 메탈 배선 (207b) 에 접속되어 있다.
또한, 도 5 에서 상기한 메탈 배선 (207b), 컨택트 플러그 (206b), 제어 게이트 (103), 사이드월 (219), ONO 절연막 (211), 부유 게이트 (210), 실리사이드 (204a∼204c), 게이트 산화막 (209), 소스 확산층 (104) 및 드레인 확산층 (105), 우물 (2) 및 기판 (4) 이외의 부분은 층간 절연막 (205) 으로 되어 있다.
도 6 은, 비휘발성 반도체 기억 장치 (1) 를 각 영역 (5∼7) 을 가로지르는 E-E 파선과 기판 (4) 의 법선을 포함하는 평면으로, 소자 분리층 (213) 을 지나도록 (드레인 확산층 (105) 을 지나지 않는다) 그 표면에서 기판 저면으로 잘랐을 때의 단면도이다. 이 단면에는 절단 개시 순서대로, 층간 절연막 (205) 과, 실리사이드 (204c) 와, 제어 게이트 (103) 및 사이드월 (219) (순서가 다를 수 있다) 과, ONO 절연막 (211) 과, 부유 게이트 (210) 와, 게이트 산화막 (209) 과, 소자 분리층 (213) 과, 실리사이드 (204a) 와, 소스 확산층 (104) 과, 우물 (2) 과, 기판 (4) 이 포함된다.
이 단면에서, 우물 (2) 부분의 한 쪽 (기판 표면측) 은 간격 (소스 영역 (5) 끼리의 간격) 을 두고 오목부가 형성된 형상이 되고, 그 오목부를 메우도록 소스 확산층 (104) 이 형성되는 한편, 오목부 이외의 영역 상에 소자 분리층 (213) 이 형성되어 있다. 또한, 이 소스 확산층 (104) 상에는 실리사이드 (204a) 가 형성된다. 이 실리사이드 (204a) 의 두께는 소자 분리층 (213) 의 두께 (기판의 법선 방향의 두께) 보다 작다. 이로 인해, 각 소자 분리층 (213) 이 간격을 두고 형성되고, 그 간격에 실리사이드 (204a) 를 떨어뜨린 구성으로 되어 있다. 또한, 실리사이드 (204a) 의 폭 (연신 방향에 직교하는 방향의 길이) 은 소스 확산층 (104) 의 폭 (연신 방향에 직교하는 방향의 길이) 보다 작다. 이로 인해, 실리사이드 (204a) 와 우물 (2) 을 전기적으로 분리할 수 있다.
또한, 이 각 소자 분리층 (213) 의 양단부에는 게이트 산화막 (209) 이 형성된다. 이 게이트 산화막 (209) 상에는 부유 게이트 (210) 가 형성되고, 이 부유 게이트 (210) 상에는 ONO 절연막 (211) 을 개재하여 제어 게이트 (103) 가 형성되어 있다. 여기에서, 게이트 산화막 (209), 부유 게이트 (210), ONO 절연막 (211) 및 제어 게이트부 (103) 의 양측면을 덮도록 사이드월 (219) 이 형성되어 있다. 또한, 이 제어 게이트 (103) 상에는 실리사이드 (204c) 가 형성된다. 또한, 실리사이드 (204a) 는, 컨택트 플러그 (206a) 를 개재하여 메탈 배선 (207a)에 접속되어 있다.
또한, 도 6 에서, 상기한 제어 게이트 (103), 사이드월 (219), ONO 절연막 (211), 부유 게이트 (210), 게이트 산화막 (209), 소자 분리층 (213), 실리사이드 (204a·204c), 소스 확산층 (104), 우물 (2) 및 기판 (4) 이외의 부분은 층간 절연막 (205) 으로 되어 있다.
이상으로 인해, 소자 분리층 (213) 상에 도 5 에서 나타낸 것과 동일한 메모리 셀 트랜지스터가 형성된다. 또한, 소스 확산층 (104) 및 실리사이드 (204) 는 소자 분리층 (213) 을 에칭 제거한 후에 형성된다.
비휘발성 반도체 기억 장치 (1) 는 제어 게이트 (103) 를 워드선에, 드레인 확산층 (105) 을 컨택트 플러그 (206b) 를 통하여 비트선에 접속하고, 소스 확산층 (104) 을 컨택트 플러그 (206a) 를 통하여 접지하고, 우물 (2) 도 접지함으로써 플래시 메모리로서 이용할 수 있다. 즉, 정보「1」을 기록할 때에는, 소스 확산층 (104) 과 우물 (2) 을 접지하고, 드레인 확산층 (105) 과 제어 게이트 (103) 에 고전압을 인가한다. 또한, 소거시에는, 우물 (2) 에 고전압 (정전위) 을 인가하여 소스 확산층 (104) 및 드레인 확산층 (105) 을 오픈으로 하고, 제어 게이트 (103) 에 부(負)전압을 인가 또는 GND 전위를 부여한다 (기판 소거). 또한, 이 소거시에, 우물 (2) 을 접지하고, 제어 게이트 (103) 에 부전압을 인가하여, 드레인 확산층 (105) 을 오픈으로 해서 소스 확산층 (104) 에 고전압을 인가하더라도 상관없다 (소스 소거).
또한, 본 비휘발성 반도체 기억 장치 (1) 에서의 각부의 구성 재료는 이하와 같다. 기판 (4) 은 P 형 기판이고, 우물 (2) 은 P 형 규소, 소스 확산층 (104) 은 As (비소) 또는 P (인) 를 불순물로 하는 N 형 규소, 드레인 확산층 (105) 도 As (비소) 또는 P (인) 를 불순물로 하는 N 형 규소, 제어 게이트 (103) 는 PolySi (폴리 규소), 부유 게이트 (210) 는 PolySi (폴리 규소), 소자 분리층 (213) 은 SiO2, 게이트 산화막 (2O9) 은 SiO2, 실리사이드 (204) (204a·204b) 는 Co (코발트), 층간 절연막 (205) 은 SiO2, ONO 절연막 (211) 은 SiO2 및 SiN 그리고 SiO2 (2 층의 SiO2 에 의해 SiN 을 샌드한 것), 사이드월은 SiO2, 컨택트 플러그 (206) (206a·206b) 는 W (텅스텐), 메탈 배선 (207) (207a·207b) 은 Al (알루미늄) 이다.
본 발명의 비휘발성 반도체 기억 장치 (1) 는, 우물 (2) 의 볼록 부분에 형성된 상벽층 (306) 및 실리사이드 (204a) 의 계면과, 우물 (2) 의 오목 부분에 형성된 하벽층 (307) 및 실리사이드 (204a) 의 계면과의 간격을 1000Å 이하로 하고, 소스 확산층 (104) 을 실리사이드화하고 있다. 이와 같이 우물 (2) 의 오목부 (트렌치) 를 얕게 하면, 소스 확산층 (104) 에서 차지하는 측벽층 (308) 의 비율이 저감된다. 이로 인해, 소스 확산층 (104) 의 경로가 짧아져, 그 저항치를 낮출 수 있다. 더불어, 실리사이드화하기 위해 금속막 (Co 막) 을 퇴적시킬 때, 그 금속막을 양호하게 커버하여 퇴적할 수 있어, 실리사이드의 형성 불량에 의한 단선을 막는 효과가 있다.
또한, 측벽층 (308) 의 경사 각도를 기판 (4) 의 법선 (수직 방향) 에 대하여 20°이상 기울임으로써, 소스 확산층 (104) 의 경로를 짧게 하여, 그 저항치를 낮추는 효과가 있다. 더불어, 실리사이드화하기 위해 금속막 (Co 막) 을 퇴적시킬 때, 그 금속막을 양호하게 커버하여 퇴적할 수 있어, 실리사이드의 형성 불량에 의한 단선을 막는 효과가 있다. 또한, 불순물 이온의 주입 각도 및 주입 횟수에는 특별히 제한은 없다.
이하에서, 도 7(a)∼도 7(d) 및 도 8(a)∼도 8(c) 를 참조하여 비휘발성 반도체 기억 장치 (1) 의 제조 방법을 설명한다.
우선, 규소 기판 (4) 상에 하드 마스크용 SiN (402) 을 적층한다. 다음으로 공지된 포토리소그래피 기술을 사용하여, 레지스트 마스크 (403) (소자 분리용 트렌치를 형성하기 위한 마스크) 를 형성한다. 다음으로, 레지스트 마스크 (403) 를 마스크로서 드라이 에칭에 의해 SiN (402) 을 에칭하여 패턴 형성한다. 다음으로, SiN (402) 을 하드 마스크로서 드라이 에칭을 행하여, 규소 기판 (4) 을 에칭하고 트렌치 (오목부) (404) 를 형성한다 (도 7(a)∼도 7(c) 참조).
여기에서는, 도 8(a) 에 나타내는 바와 같이 볼록부 상면과 오목부 저면의 높이의 차 (트렌치 깊이;D) 를 예를 들어 1020〔Å〕, 트렌치 각도 (α) 를 예를 들어 20〔°〕로 형성한다. 또한, 이 공정에서는 후의 공정 (게이트 산화 등) 에서 Si 가 감소하여 트렌치가 얕아지고, 또는 Co 실리사이드에 의해 형상이 변하는 것을 고려하여, 도 1 에 나타내는 최종 형상의 트렌치 깊이 (d) (도 2 참조) 가 1000Å 이하, 트렌치 각도 (θ) 가 20°이상이 되도록 상기 D 및 α 를 설정한다. 또한, 그 공정에서는 Si 에칭에서 통상 사용되는 HBr/Cl2/O2 의 혼합 가스 대신에 HBr/O2 의 혼합 가스를 사용하여, 처리시의 압력을 일반적인 설정보다도 높게 설정하고, 바이어스 파워를 낮게 설정하고 있다. 이로 인해, Si 의 트렌치를 얕게하면서 그 트렌치 각도를 낮추는 (20°이하로 한다) 것이 가능해진다.
그 후, 희생 트렌치 산화를 행하여 에칭 데미지를 제거한 후, SiO2 막을 퇴적시키고, 추가로 CMP 에 의해 평탄화시킨다. 다음으로, SiN 을 제거하여 소자 분리층 (213) 을 완성시킨다 (도 7(d)). 또한, P 형 규소 기판 상이 아니라, 에피층 기판 상에 동일한 방법으로 소자 분리를 형성해도 된다. 다음으로, 공지된 기술을 사용하여, 우물 (2) (도 1 참조), 게이트 산화막 (209), 부유 게이트 (210), ONO 절연막 (211) 및 제어 게이트 (103) 를 형성한다. 여기서 우물은 도 9 에 나타내는 바와 같은 트리플 우물 구조로 해도 된다. 즉, 도 9 와 같이, P 형의 기판 (4) 상에 P 형 우물 (2) 과 이것을 둘러싸는 N 형 깊은 우물 (6) 및 우물 (3a·3b) 을 형성한다. 이로 인해, P 형 우물 (2) 이 기판 (4) 으로부터 분리되어, 상기한 기판 소거를 행하는 것이 가능해진다.
다음으로, 소스 확산층 (104) 을 이하의 방법으로 형성한다.
우선, 공지된 기술인 포토리소그래피 기술을 사용하여 소스 확산층 형성 영역 이외의 영역을, 도 8(c) 에 나타내는 바와 같이 레지스트 마스크 (507) 에 의해 덮어 가린다. 그리고, 소스 영역 (5) (도 1 참조) 하에 위치하는 소자 분리층 (213) 을 드라이 에칭에 의해 제거하고, 레지스트 마스크 (507) 를 제거한다.
다음으로 공지된 기술인 포토리소그래피 기술을 사용하여 소스 확산층 형성영역 및 드레인 확산층 형성 영역 이외의 영역을 덮어 가리도록 레지스트 마스크를 형성한 후, 이온 주입기를 사용하여 비소 이온 주입을 행한다. 여기에서는, 주입 에너지를 15K[eV], 주입량을 4.0×1014[개/㎠], 주입 각도 0[°] 로 하여 주입을 행하고, 소스 확산층 (104) 및 드레인 확산층 (105) 의 형성을 행한 후, 레지스트 마스크를 제거한다.
다음으로 메모리 셀 트랜지스터의 양옆에 사이드월을 형성한다. 또한, 이 때, 소스 확산층에도 사이드월 형성에 사용한 절연막이 퇴적된다. 그래서, 도 8(c) 에서 나타낸 방법과 동일하게, 포토리소그래피 기술을 사용하여 소스 확산층 이외의 영역을 레지스트 마스크 (507) 로 덮어 가리고, 소스 확산층 (509) 에 퇴적된 절연막을 드라이 에칭으로 제거한 후, 레지스트 마스크 (507) 를 제거한다.
다음으로, 스퍼터 기술에 의해 Co 를 200Å 퇴적시켜 RTA 기술을 사용하여 가열을 행한 후, Co 막을 제거함으로써, 소스 확산층 (104), 드레인 확산층 (105) 및 제어 게이트 (103) 를 실리사이드화 (실리사이드 (204a·204b·204 c) 를 형성) 한다. 마지막으로, 공지된 기술을 사용하여 금속 배선 (207) 을 형성함으로써 비휘발성 반도체 기억 장치 (1) 를 완성시킨다.
이상으로 인해, 도 2∼도 6 에 나타내는 바와 같은 비휘발성 반도체 기억 장치 (1) 가 형성된다.
또한, 트렌치를 얕게 함으로써 소자 분리 내압이 저하되는 것을 막도록, 소자 분리층 하의 우물 (예를 들어, 도 4 에 나타내는 X 영역의 우물) 의 불순물 농도를 짙게 하는 것이 바람직하다. 본 실시 형태에서는, 우물 형성시에 붕소를 2 회 주입한다. 1 회 째에는 주입 에너지를 200K [eV], 주입량을 7.6×1012[개/㎠] 로 한다. 2 회 째에는, 주입 에너지를 100K〔eV〕, 주입량을 7.0× 1012[개/㎠] 로 한다. 이로 인해, 표면에서 약 8000Å 정도의 깊이까지가 우물 영역이 된다. 우물은 깊이에 따라 농도가 상이하고, 도 4 의 X 영역 (소자 분리층 (213) 의 기판측 영역) 의 농도를 높이면, 소자 분리층 (213) 을 사이에 둔 드레인간의 내압 (소자 분리 내압) 이 상승한다. 다만, 농도를 지나치게 높게 하면 드레인·우물 간의 내압 (정션 내압) 이 낮아진다. 그래서, 소자 분리 내압과 정션 내압이 최적의 값이 되도록 상기 주입 에너지나 주입량을 조정한다. 또 한, 소자 분리층 (213) 의 폭을 확대하거나, 소스·드레인 확산층 (104·105) 의 형성 위치를 얕게 하더라도 상관없다.
또한, 본 발명의 반도체 기억 장치는 반도체 표면에 연속하여 형성된 소스 확산 영역을 갖는 비휘발성 반도체 기억 장치에서, 상기 소스 확산 영역이, 상기 소스 확산 영역의 연신 방향과 평행한 방향의 단면에 있어서 오목부 및 볼록부가 연속적으로 번갈아 반복되는 형상을 이루고 있고, 상기 볼록부 상면으로부터 오목부 저면의 깊이가 1000Å 이하가 되며, 상기 소스 영역을 실리사이드화하는 것을 특징으로 하고 있다고 표현할 수 있다.
본 발명의 반도체 기억 장치는 저저항의 소스 확산 영역을 갖고 있고, 예를 들어, 플래시 메모리 등의 비휘발성 반도체 기억 장치에 적합하다.
이상과 같이, 본 발명에 의하면, 소스 확산층의 경로가 짧아져, 그 저항치를 낮출 수 있다. 또한, 실리사이드화에 의해 저저항화를 도모하기 때문에, 불순물 주입에 의한 소스 확산층 형성시에 저저항화를 할 필요가 없어, 낮은 에너지, 적은 주입량으로 주입을 행할 수 있다. 이로 인해, 소스 확산층의 폭 (연신 방향에 직교하는 방향의 길이) 이 확대되어 버리는 것을 억제할 수 있어, 반도체 기억 장치의 미소화를 실현할 수 있다. 또한, 실리사이드화하기 위해 금속막 (예를 들어, Co 막) 을 퇴적시킬 때에, 그 금속막을 양호하게 커버하여 퇴적할 수 있어, 실리사이드의 형성 불량에 의한 고저항화나 단선을 막을 수 있다. 이상으로 인해, 반도체 기억 장치의 미세화와 소스 확산층의 저저항화를 실현할 수 있다.
또한, 본 발명의 비휘발성 반도체 기억 장치는, 반도체 기판에 띠 형상의 소 스 확산층 및 드레인 확산층이 형성된 반도체 기억 장치로서, 각 소스 확산층을 그 연신 방향에 따른 직선과 반도체 기판의 법선을 포함하는 평면으로 자른 단면이 요철 형상으로 되어 있고, 볼록부의 상벽층 및 오목부의 하벽층이 측벽층을 개재하여 연속함으로써 소스 확산층을 형성함과 함께, 이 상하벽층 및 측벽층을 덮도록 실리사이드가 형성되고, 또한 그 실리사이드를 덮도록 절연층이 형성되며, 상벽층 상에 위치하는 실리사이드와 절연층과의 계면 및 하벽층 상에 위치하는 실리사이드와 절연층과의 계면의 거리가 1000Å 이하이다라고 표현할 수도 있다. 이와 같이, 소스 확산층의 오목부 (트렌치) 를 얕게 함으로써, 소스 확산층에서 차지하는 측벽층의 비율을 저감할 수 있다. 이로 인해, 소스 확산층의 경로가 짧아져, 그 저항치를 낮출 수 있다. 또한, 실리사이드화에 의해 저저항화를 도모하기 때문에 불순물 주입에 의한 소스 확산층 형성시에 저저항화를 할 필요가 없고, 낮은 에너지, 적은 주입량으로 주입을 행할 수 있다. 이로 인해, 소스 확산층의 폭 (연신 방향에 직교하는 방향의 길이) 이 확대되어 버리는 것을 억제할 수 있어, 반도체 기억 장치의 미소화를 실현할 수 있다. 또한, 실리사이드화를 행할 때, 금속막 (예를 들어, Co 막) 을 양호하게 커버하여 퇴적할 수 있어, 실리사이드의 형성 불량에 의한 고저항화나 단선을 막을 수 있다. 이상으로 인해, 반도체 기억 장치의 미세화 및 소스 확산층의 저저항화가 실현된다.
또한, 본 발명의 비휘발성 반도체 기억 장치는, 상기 과제를 해결하기 위해, 반도체 기판에 소스 확산층 및 드레인 확산층이 형성된 반도체 기억 장치로서, 각 소스 확산층을 그 연신 방향에 따른 직선과 반도체 기판의 법선을 포함하는 평면으 로 자른 단면이 요철 형상으로 되어 있고, 볼록부의 상벽층 및 오목부의 하벽층이 측벽층을 개재하여 연속함으로써 소스 확산층을 형성함과 함께 이 상하벽층 및 측벽층을 덮도록 실리사이드가 형성되고, 상벽층과 실리사이드와의 계면 및 하벽층과 실리사이드와의 계면사이의 거리 (d) 와, 인접하는 2 개의 하벽층에서의 상기 연신 방향에 대하여 같은 쪽에 위치하는 단부끼리의 거리 (W) 와의 사이에, d
W/2 인 관계가 있는 것을 특징으로 하고 있다.
상기 구성과 같이, 상벽층 및 실리사이드의 계면과, 하벽층 및 실리사이드의 계면과의 간격을 d, 인접하는 2 개의 하벽층에서의 상기 연신 방향에 대해 같은 쪽에 위치하는 단부끼리간 거리를 W 로 하였을 때, d
W/2 가 되도록 설정하여, 소스 확산층의 오목부 (트렌치) 를 얕게 함으로써, 소스 확산층에서 차지하는 측벽층의 비율을 저감할 수 있다. 이로 인해, 소스 확산층의 경로가 짧아져, 그 저항치를 낮출 수 있다. 또한, 실리사이드화에 의해 저저항화를 도모하기 때문에, 불순물 주입에 의한 소스 확산층 형성시에 저저항화를 할 필요가 없어, 낮은 에너지, 적은 주입량으로 주입을 행할 수 있다. 이로 인해, 소스 확산층의 폭 (연신 방향에 직교하는 방향의 길이) 가 확대되어 버리는 것을 억제할 수 있어, 반도체 기억 장치의 미소화를 실현할 수 있다. 또한, 실리사이드화를 행할 때에, 금속막 (예를 들어, Co 막) 을 양호하게 커버하여 퇴적할 수 있어, 실리사이드의 형성 불량에 의한 고저항화나 단선을 막을 수 있다. 이상으로 인해, 반도체 기억 장치의 미세화 및 소스 확산층의 저저항화가 실현된다.
또한, 본 발명의 비휘발성 반도체 기억 장치는, 상기 과제를 해결하기 위해, 반도체 기판에 소스 확산층 및 드레인 확산층이 형성된 반도체 기억 장치로서, 각 소스 확산층을 그 연신 방향에 따른 직선과 반도체 기판의 법선을 포함하는 평면으로 자른 단면이 요철 형상으로 되어 있고, 볼록부의 상벽층 및 오목부의 하벽층이 측벽층을 개재하여 연속함으로써 소스 확산층을 형성함과 함께, 이 상하벽층 및 측벽층을 덮도록 실리사이드가 형성되고, 또한 그 실리사이드를 덮도록 절연층이 형성되고, 상벽층 상에 위치하는 실리사이드 및 절연층의 계면과, 하벽층 상에 위치하는 실리사이드 및 절연층의 계면과의 간격을 d', 실리사이드 및 절연층의 계면을 상기 연신 방향으로 주사하여 인접하는 상승 개시부끼리간 거리를 W 로 하였을 때, d'
W/2 인 관계가 있는 것을 특징으로 한다.
이와 같이, 소스 확산층의 오목부 (트렌치) 를 얕게 함으로써, 소스 확산층에서 차지하는 측벽층의 비율을 저감할 수 있다. 이로 인해, 소스 확산층의 경로가 짧아져, 그 저항치를 낮출 수 있다. 또한, 실리사이드화에 의해 저저항화를 도모하기 때문에, 불순물 주입에 의한 소스 확산층 형성시에 저저항화를 할 필요가 없어, 낮은 에너지, 적은 주입량으로 주입을 행할 수 있다. 이로 인해, 소스 확산층의 폭 (연신 방향에 직교하는 방향의 길이) 이 확대되어 버리는 것을 억제할 수 있어, 반도체 기억 장치의 미소화를 실현할 수 있다. 또한, 실리사이드화를 행할 때에, 금속막 (예를 들어, Co 막) 을 양호하게 커버하여 퇴적할 수 있어, 실리사이드의 형성 불량에 의한 고저항화나 단선을 막을 수 있다. 이상으로 인해, 반도체 기억 장치의 미세화 및 소스 확산층의 저저항화가 실현된다.
또한, 본 반도체 기억 장치에서는, 상기 드레인 확산층 상에도 실리사이드가 형성되어 있는 것이 바람직하다. 이렇게 하면, 드레인 확산층의 저항을 저감할 수 있다.
또한, 본 반도체 기억 장치에서는, 측벽층과 하벽층의 법선과의 각도가 20° 이상인 것이 바람직하다. 상기 구성에 의하면, 소스 확산층의 경로 (연속하는 소스 확산층의 길이) 를 보다 짧게 할 수 있어, 그 저항치를 낮출 수 있다. 더불어, 실리사이드시에 금속막 (예를 들어, Co 막) 을 양호하게 커버하여 퇴적할 수 있어, 실리사이드의 형성 불량에 의한 고저항화나 단선을 막을 수 있다.
또한, 본 반도체 기억 장치에서는, 각 드레인 확산층을 그 연신 방향에 따른 직선과 반도체 기판의 법선을 포함하는 평면으로 자른 단면도 요철 형상으로 되어 있고, 그 드레인 확산층의 오목 부분에 소자 분리층이 형성되는 한편, 상기 소스 확산층의 오목 부분에는 소자 분리층이 형성되어 있지 않은 것이 바람직하다.
또한, 본 반도체 기억 장치에서는, 상기 소스 확산층에 As 또는 P 가 함유되어 있는 것이 바람직하다.
또한, 본 반도체 기억 장치에서는, 상기 실리사이드가 Co 인 것이 바람직하다.
또한, 본 반도체 기억 장치에서는, 상기 소자 분리층이 SiO2 인 것이 바람직하다.
또한, 본 반도체 기억 장치에서는, 상기 드레인 확산층에 As 또는 P 가 함유되는 것이 바람직하다.
발명의 상세한 설명의 항에서 이루어진 구체적인 실시 형태 또는 실시예는 어디까지나 본 발명의 기술 내용을 밝히는 것으로서, 그와 같은 구체예에만 한정하여 협의로 해석되어서는 안되고, 본 발명의 정신과 다음에 기재하는 특허 청구 사항의 범위 내에서 여러가지로 변경하여 실시할 수 있는 것이다.
상술한 바와 같이. 본 발명에 따르면, 비휘발성 반도체 기억 장치에서, 그 미세화와 소스 확산층의 저저항화가 가능해진다.
Claims (18)
- 반도체 기판에 소스 확산층 및 드레인 확산층이 형성된 반도체 기억 장치로서,각 소스 확산층을 그 연신 방향에 따른 직선과 반도체 기판의 법선을 포함하는 평면으로 자른 단면이 요철 형상으로 되어 있고, 볼록부의 상벽층 및 오목부의하벽층이 측벽층을 개재하여 연속함으로써 소스 확산층을 형성함과 함께 이 상하벽층 및 측벽층을 덮도록 실리사이드가 형성되며,상벽층 및 실리사이드의 계면과, 하벽층 및 실리사이드의 계면과의 간격이 0Å 보다 크고 1000Å 이하인, 반도체 기억 장치.
- 제 1 항에 있어서,상기 드레인 확산층 상에도 실리사이드가 형성되어 있는. 반도체 기억 장치.
- 제 1 항에 있어서,측벽층과 하벽층의 법선과의 각도가 20°이상이고 90°미만인, 반도체 기억 장치.
- 제 1 항에 있어서,각 드레인 확산층을 그 연신 방향을 따른 직선과 반도체 기판의 법선을 포함하는 평면으로 자른 단면도 요철 형상으로 되어 있고,그 드레인 확산층의 오목 부분에 소자 분리층이 형성되는 한편, 상기 소스 확산층의 오목 부분에는 소자 분리층이 형성되어 있지 않은, 반도체 기억 장치.
- 제 1 항에 있어서,상기 소스 확산층에 As 또는 P 가 함유되는, 반도체 기억 장치.
- 제 1 항에 있어서,상기 실리사이드는 Co 인, 반도체 기억 장치.
- 제 4 항에 있어서,상기 소자 분리층이 SiO2 인, 반도체 기억 장치.
- 제 4 항에 있어서,상기 드레인 확산층에 As 또는 P 가 함유되는, 반도체 기억 장치.
- 반도체 기판에 소스 확산층 및 드레인 확산층이 형성된 반도체 기억 장치로서,각 소스 확산층을 그 연신 방향을 따른 직선과 반도체 기판의 법선을 포함하는 평면으로 자른 단면이 요철 형상으로 되어 있고, 볼록부의 상벽층 및 오목부의하벽층이 측벽층을 개재하여 연속함으로써 소스 확산층을 형성함과 함께 이 상하벽층 및 측벽층을 덮도록 실리사이드가 형성되고, 또한 그 실리사이드를 덮도록 절연층이 형성되며,상벽층 상에 위치하는 실리사이드 및 절연층의 계면과, 하벽층 상에 위치하는 실리사이드 및 절연층의 계면과의 간격이 0Å 보다 크고 1000Å 이하인, 반도체 기억 장치.
- 제 9 항에 있어서,상기 드레인 확산층 상에도 실리사이드가 형성되어 있는, 반도체 기억 장치.
- 제 9 항에 있어서,측벽층과 하벽층의 법선과의 각도가 20°이상이고 90°미만인, 반도체 기억 장치.
- 제 9 항에 있어서,각 드레인 확산층을 그 연신 방향을 따른 직선과 반도체 기판의 법선을 포함하는 평면으로 자른 단면도 요철 형상으로 되어 있고,그 드레인 확산층의 오목 부분에 소자 분리층이 형성되는 한편, 상기 소스 확산층의 오목 부분에는 소자 분리층이 형성되어 있지 않은, 반도체 기억 장치.
- 제 9 항에 있어서,상기 소스 확산층에 As 또는 P 가 함유되는, 반도체 기억 장치.
- 제 9 항에 있어서,상기 실리사이드는 Co 인, 반도체 기억 장치.
- 제 12 항에 있어서,상기 소자 분리층이 SiO2 인, 반도체 기억 장치.
- 제 12 항에 있어서,상기 드레인 확산층에 As 또는 P 가 함유되는, 반도체 기억 장치.
- 반도체 기판에 소스 확산층 및 드레인 확산층이 형성된 반도체 기억 장치로서,각 소스 확산층을 그 연신 방향을 따른 직선과 반도체 기판의 법선을 포함하는 평면으로 자른 단면이 요철 형상으로 되어 있고, 볼록부의 상벽층 및 오목부의하벽층이 측벽층을 개재하여 연속함으로써 소스 확산층을 형성함과 함께 이 상하벽층 및 측벽층을 덮도록 실리사이드가 형성되고,상벽층 및 실리사이드의 계면과, 하벽층 및 실리사이드의 계면과의 간격을 d, 인접하는 2 개의 하벽층에서의 상기 연신 방향에 대해 같은 측에 위치하는 단부끼리간 거리를 W 로 하였을 때, 0 < dW/2 인 관계가 있는, 반도체 기억 장치.
- 반도체 기판에 소스 확산층 및 드레인 확산층이 형성된 반도체 기억 장치로서,각 소스 확산층을 그 연신 방향을 따른 직선과 반도체 기판의 법선을 포함하는 평면으로 자른 단면이 요철 형상으로 되어 있고, 볼록부의 상벽층 및 오목부의하벽층이 측벽층을 개재하여 연속함으로써 소스 확산층을 형성함과 함께 이 상하벽층 및 측벽층을 덮도록 실리사이드가 형성되고, 또한 그 실리사이드를 덮도록 절연층이 형성되며,상벽층 상에 위치하는 실리사이드 및 절연층의 계면과, 하벽층 상에 위치하는 실리사이드 및 절연층의 계면과의 간격을 d', 실리사이드와 절연층과의 계면을 상기 연신 방향으로 주사하여 인접하는 상승 개시부끼리간 거리를 W 로 하였을 때, 0 < d'W/2 인 관계가 있는, 반도체 기억 장치.
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