KR100761678B1 - 디지털 ｐｗｍ 증폭기의 실시간 교정 - Google Patents

디지털 ｐｗｍ 증폭기의 실시간 교정 Download PDF

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Abstract

고전력 디지털 PWM 증폭기들의 왜곡 및 잡음은 펄스 별로(pulse by pulse) 요구된 출력 신호와 실제 출력 신호의 차이를 측정함으로써 감소된다. 이러한 아날로그 에러는 아날로그 디지털 변환기(ADC)에 의해 디지털 신호로 변환된다. 그 후 디지털 에러 신호는 실시간으로 델타 시그마 변조기의 피드백을 교정하는데에 사용된다. 바람직하게는, 변조기 신호의 하나 이상 모멘트가 피드백을 통하여 교정된다. 바람직하게는, 회로의 예측가능한 에러(이 에러는 사전에 알려짐)도 델타 시그마 변조기 피드백을 교정함으로써 교정된다. 특정 ADC는 정확도를 떨어뜨리지 않고, 루프 지연을 낮아지게 한다.
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디지털 펄스 폭 변조 증폭기, 피드백, 델타 시그마 변조기, 루프 지연, 다중 교정 피드백 경로

Description

디지털 ＰＷＭ 증폭기의 실시간 교정{Real time correction of a digital PWM amplifier}
본 발명은 디지털 PWM 증폭기들의 실시간 교정에 관한 것이다.
클래스 D 출력을 갖는 스피커를 직접 구동하면서, 고품질의 오디오 출력을 생성하는 것이 바람직하다. 클래스 D 증폭기들은 효율적이며, 고전력 신호들을 처리할 수 있기 때문에 오디오 전력 증폭기들 등에 바람직하다. 높은 효율은 더 작은 전력 공급들과, 더 작은 히트 싱크들(heat sinks)을 가능케 한다. 일반적으로 이러한 기술은 예를 들면 +40 볼트 및 -40 볼트와 같은, 2 레벨의 1 비트 신호를 사용한다. 1 비트 신호는 단순한 저역 통과 필터(low pass filter)를 통하여 필터링되어 확성기(loudspeaker)를 구동시킨다.
출력 증폭을 디지털 방식으로 수행하도록 모든 로직을 구현하는 것이 더욱 바람직하다. 디지털 로직(digital logic)은 비싸지 않고 고밀도이다. 대부분의 소스 신호들이 디지털이기 때문에, 디지털 신호 처리를 이용하기 위하여 디지털 입력이 바람직하다. 델타 시그마 변조기(delta sigma modulator) 및 펄스파 변조기(pulse wave modulator; PWM)를 통하여 2 레벨 제어 신호를 클래스 D 구동기들에 제공하는 널리 공지된 기술이 있다. 도 1(종래 기술)은 종래의 고전력 디지털 PWM 증폭기(high power digital PWM amplifier)를 도시한다. 이 디지털 오디오 입력은 멀티레벨 잡음 정형 신호(multilevel noise shaped signal)를 제공하는 델타 시그마 변조기(102)에 도달한다. 변조기(102)는 멀티레벨 잡음형 신호를 2 레벨 펄스 변조 신호로 바꾸어 PWM(104)에 공급한다. 이러한 신호는 구동기들(106)을 제어한다. 저역 통과 필터(110)는 스위치들의 출력으로부터 고주파수들을 제거하고, 필터링된 출력(112)은 스피커들이나 다른 고전력 부하를 구동한다.
출력 신호가 레벨들 사이에서 전환되는 속도는 오디오 애플리케이션들의 경우 일반적으로 200KHz 내지 2MHz이다. 에지들의 타이밍은 일반적으로 20MHz 내지 200MHZ이다.
디지털 신호는 출력 필터를 구동하는 전력 스위치들에 인가된다. 낮은 전력 시스템에서, 이들 스위치들은 고전력 로직 인버터(high power logic inverter)와 등가로 간주될 수 있다. 스위치의 충실도는 거의 완벽하다. 이에 의해서, 상승 및 하강 시간들이 빠르고, 온 저항(on resistance)은 부하에 비례하여 낮으며, 오프 저항(off resistance)은 높다는 것을 의미한다. 하지만, 더 고전력 시스템들에서, 스위치는 매우 덜 이상적이다. 시간 지연들, 무효 시간(dead time), 슬루 레이트(slew rate) 및 다른 특성들이 스위치를 비이상적으로 만든다. 또한, 전원은 완벽히 조절되지 않고, 0옴 임피던스가 아니다. 이 결함들은 신호 왜곡을 생성하고, 잡음을 증가시킨다.
본 발명에 관련된 참조들은 본 발명자의 미국 특허 제 5,815,102호, (참조로써 여기에 포함된) 본 발명자의 특허 출원 제 09/510,034호, 1993년 5월 Autio Eng.Soc. Vol. 41, No.5의 피터 크레이븐, 제이.(Peter Craven, J.)의 "Toward the 24-bit DAC:Novel Noise-Shaping Topologies Incorporating Correction for the Nonlinearity in a PWM OutPut Stage" 및 크레이븐(Craven)의 미국 특허 번호 제 5,548,286 및 5,784,017을 포함한다. 또한 엘. 리스보(L.Risbo) 등의 WO 97/37433도 참조하라.
당 기술에 있어서 고전력 디지털 PWM 증폭기들의 왜곡 및 잡음을 감소하는 장치 및 방법에 대한 필요성이 있다.
본 발명의 목적은 고전력 디지털 PWM 증폭기들의 왜곡 및 잡음을 감소하는 장치 및 방법들을 제공하는 것이다.
이들 효과들을 감소하기 위해서, 원하는 스위치 신호와 실제 스위치 신호의 차이가 펄스 단위로 측정된다. 이러한 아날로그 에러는 아날로그 디지털 변환기(analog to digital converter; ADC)에 의해 디지털 신호로 변환된다. 그 후 디지털 에러 신호는 실시간으로 델타 시그마 변조기의 피드백을 교정하는데에 사용된다. 바람직하게, 변조기 신호는 하나 이상의 모멘트(정수부)에서 피드백을 통하여 교정된다. 바람직하게, 예를 들어 본 발명자의 미국 특허 제 5,815,102호에서 기술된 기술들을 사용함으로써, (공지된)회로의 예측 가능한 에러도 델타 시그마 변조기 피드백을 교정함으로써 교정된다.
본 발명에 따른 특정 ADC는 정확도를 떨어뜨리지 않고, 루프 지연을 낮아지게 한다.
도 1(종래 기술)은 델타 시그마 변환기에 의해서 구동되는 디지털 PWM 증폭기를 도시하는 블록도.
도 2a는 본 발명에 따른 델타 시그마 변환기에 의해 구동되는 디지털 PWM 구동기로서, 델타 시그마 변조기의 피드백이 증폭기 잡음 및 왜곡을 해결하기 위해 교정됨을 도시하는 도면.
도 2b는 도 2a의 구동기 스위치들의 출력에서의 에러를 나타내는 타임 라인을 도시하는 도면.
도 3a는 도 2a의 장치에서 사용하기에 충분히 빠르고 정확한 특정 아날로그 디지털 변환기(ADC)의 블록도.
도 3b는 도 3a의 피드백 로직(feedback logic)의 실시예의 블록도.
도 4 및 도 5는 도 3a의 적분기들의 거동을 도시하는 도면들.
도 6a 및 도 6b는 도 3a의 두 개의 가능한 피드백 패턴들을 도시하는 도면들.
도 7은 도 3a의 루프 이득들을 제어하는 장치의 한 구현을 도시하는 블록도.
도 8은 각 시작점에서 도 3a의 적분기들의 이득을 측정하는 방법을 도시하는 흐름도.
도 9는 도 2a의 델타 시그마 변환기의 실시예를 도시하는 블록도로서, 본 발명에 따른 사전 피드백(priori feedback) 및 실시간 피드백(real time feedback) 양쪽 다 실행되는 블록도.
도 10은 도 9의 장치에서 실시간 피드백 기간들을 계산하는 방법의 예를 도시하는 도면.
도 11a는 도 2 의 실시간 피드백 처리의 지연들을 측정하고 교정하는 장치의 제 1 실시예를 도시하는 블록도.
도 11b는 도 11a의 스위치들로의 입력 신호 및 스위치들로부터의 출력 신호를 도시하는 타이밍도.
도 12는 도 2 의 실시간 피드백 처리의 지연들을 측정하고 교정하는 장치의 제 2 실시예를 도시하는 블록도.
도 2a는 본 발명에 따라 델타 시그마 변환기에 의해 구동되는 디지털 PWM 증폭기를 도시하며, 여기에서 델타 시그마 변조기의 피드백은 증폭기 잡음 및 왜곡을 해결하도록 교정된다. 도 2a의 장치는 도 1의 것과 유사하며, 실시간 피드백 회로(real time feedback circuitry)를 추가하고 있다.
도 2a는 본 발명의 고레벨 블록도를 도시한다. 델타 시그마 변조기(102)는 당 기술 분야에서 공지된 것들과 유사하게 구성된다. 양호한 실시예에서, 본 발명자의 미국 특허 제 5,815,102호에 기술된 바와 같이, 그것은 다중 교정 피드백 경로들(multiple correction feedback paths)을 갖도록 변경된다. 필터(202)는 (고역 통과 잡음 정형 함수(high pass noise shaping function)에 대한) 저역 통과 필터이다. 그것은 일반적으로 2 내지 8개의 적분기들이 직렬로 접속된 체인으로서 구현된다(도 9는 더욱 상세한 델타 시그마 변조기(102)의 일 실시예를 도시한다.). 양자화기(204)는 일반적으로 8 내지 256개의 양자화 레벨들을 갖는 멀티레벨 양자화기(multilevel quantizer)이다. 교정 블록(206)은 펄스폭 변조의 영향들, 및 다른 계통적, 예측가능한 최초의 결함들을 교정한다. 이러한 교정 블록의 가능한 설계는 본 발명자의 특허 출원 제 09/510,034호에 상세히 기술된다. 적어도 하나의 적분기들에 대한 적어도 하나의 피드백 경로들은 양자화기(204) 출력의 비선형 함수이다. 더 높은 차수 단계들에 대한 추가적인 피드백 경로 교정들은 더 높은 품질을 성취하기 위해 필수적으로 사용될 수 있다. 가산기들(208, 210)은 본 발명의 기초가 되는 교정 팩터들을 실시간으로 가산한다.
PWM 변조기(104)는 출력 파형의 듀티 사이클(duty cycle)을 변화함으로써 델타 시그마 변조기(102)의 멀티레벨 신호를 2 레벨 포맷으로 변환한다. 이러한 처리는 당 기술 분야에서 공지된다. 예를 들면 그것은 크레이븐(Craven) 및 리스보(Risbo)의 논문들에 상세히 기술된다. 예를 들면, 1993년 5월 Autio Eng.Soc. Vol. 41, No.5의 피터 크레이븐 제이.(Peter Craven, J.)의 "Toward the 24-bit DAC:Novel Noise-Shaping Topologies Incorporating Correction for the Nonlinearity in a PWM OutPut Stage"를 참조하라. 또한 크레이븐(Craven)의 미국 특허 번호 제 5,548,286 호 및 제 5,784,017 호도 참조하라. 또한 엘. 리스보(L.Risbo) 등의 WO 97/37433도 참조하라. 어떤 경우에는, 두 개 이상의 출력 상태들을 사용하는 것이 바람직하다. 예를 들면, 네 개의 스위치들 및 세 개의 상태들은 또한 (브리지 동작으로 공지된 것으로서) 부하의 양 측들을 구동함으로써 채용될 수도 있다.
구동기들(106)은 저역 통과 필터(110) 및 부하(112)(스피커들 또는 다른 고출력의 부하)를 구동한다. 구동기들(106)의 예는 도 1에 도시된다. 구동기들(106), 필터(110), 및 부하(112)의 소자들은 실제 회로로서 구현될 때, 모두 이상적이지 않은 특성들을 포함할 것이다. 예를 들면, 구동기들(106)의 스위치들이 즉시 동작하지 않을 것이다. 전원들의 임피던스도 제로가 아닐 것이다.
교정 블록(206)에 의해서 인가된 델타 시그마 변조기(102)의 피드백 교정은 디지털이고, 인가된 값들은 미리 결정된다. 이상에 열거된 종래 기술 문헌들은 PWM 시스템들을 사전 정보로 교정하는 다른 방법들을 보여준다. 모두 잡음 정형 및 펄스폭 변조를 조합하는 다른 방법들을 보여준다. 상기한 모두는 출력 파형이 출력 패턴의 선택시에 확실히 알려져 있다는 것을 가정한다. 교정 블록(206)에 의해서 인가된 피드백 교정은 사전 피드백(APF)으로 언급된다.
기준 스위치들(218)은 구동기들(106)의 출력 스위치들과 동일한 로직 신호들의 오프로 동작할 수 있지만, 전력 레벨이 매우 낮아야 한다. 일반적인 동작에서, 전력단(power stage)은 수십 볼트와 수 암페어에서 동작하지만, 기준 스위치는 1 내지 2 볼트와 마이크로암페어 내지 밀리암페어에서 동작한다. 이들 낮은 전력 레벨들에서 동작하면, 기준 스위치들이 사실상 왜곡이 없는 신호를 생성할 수 있게 된다. 이러한 신호는 APF의 계산에서 가정된 것과 이상적으로 일치된다고 가정된다.
감쇠기(attenuator; 220)는 기준 레벨(215)의 것과 일치하도록 출력 신호 레벨(217)을 감소시킨다. 감소된 신호(217)가 기준 신호(215)와 일치되면, 출력 왜곡이 없다고 가정될 수 있다. 차이가 있으면, 차이는 구동기들(106)에 의해 야기되어 잡음 및 왜곡을 야기하는 에러를 나타낸다. 신호(216)는 상기 차이거나, 에러 신호이다. 에러 신호(216)는 아날로그 디지털 변환기(ADC)(214)에 의해서 디지털화된다. ADC(214)의 디지털 출력은 실시간 교정 블록(212)으로 공급되고, 그 결과적인 교정 항목이 가산기들(208, 210)에 의해서 델타 시그마 변조기(102)의 피드백 신호들로 가산된다. 이러한 피드백은 실시간 피드백(RTF)으로 언급된다.
피드백의 두 타입들의 조합은 혼자서 하는 것보다 더 나은 성능의 디지털 전력 증폭기들을 구성하게 한다. 좋은 성능을 위한 해결책은 APF로 대부분의 교정이 생기게 하며, 최종 결과에 미세한 동조를 위해 RTF를 사용하는 것이다.
도 2b는 도 2a의 구동기 스위치들의 출력의 에러를 나타내는 타임 라인이다. 에러 신호(216)는 스위치 천이 시간들에서 현저하게 0 레벨로부터 변화한다. 매 천이마다 일어나는 에러는 다르고 예측할 수 없으므로, 실시간 피드백이 요구된다.
도 3a는 도 2a의 장치에서 사용되기에 충분히 빠르고 정확한 특정 아날로그 디지털 변환기(ADC)(214)의 블록도이다. ADC(214)상의 설계 제약들은 엄격하다. 변환율이 변조기 비율(fm)이면, 안티 앨리어싱 필터(anti-aliasing filter)가 요구된다. 안티 앨리어싱 필터로서 사용하기 위한 저역 통과 필터는 피드백 루프의 폐회로화를 실행할 수 없게 하는 위상 시프트 및 지연을 추가할 것이다. 변환율이 fh이면, (또는 fh에 가까우면) 변환 속도는 매우 빠르고, 요구되는 정확도 역시 매우 높다. 이것은 장치를 비실용적으로 만들 것이다.
신호에 대한 적정한 대역 제한된 표현이 요구되어 필요한 지연의 추가 방지를 위해, 에러 신호의 모멘트들은 변환되고, 하나의 (보다 많은) 모멘트들이 피드백된다. 두 개 또는 세 개의 모멘트들이 클래스 D 오디오 증폭에 대해 적합하다는 것이 결정되었다. 모멘트들이 많을수록, 왜곡 및 잡음 성분들의 보다 큰 상쇄가 가능하다. 여기에 사용되는 용어 "모멘트"는 정수부(integral)와 동등한 것임을 유념하라.
도 3a의 ADC는 도 2a의 고전력 DAC에서 기술된 사용에 대해 특히 매우 적합하지만, 이 구조는 다른 애플리케이션들의 ADC 필터로서 사용하기에도 적합하다. 이 구조는 양자화 잡음이 루프 차수(loop order)와 함께 매우 급속히 감소한다는 점에서 매시 변환기(MASH converter)의 이점을 갖는다. 이는 성분 편차들에 대한 감도를 해결함으로써 연속 시간 매시 시스템(MASH system)을 구성하기 어렵게 하는 것과 같은 문제들을 피한다.
예로서, 2차 시스템은 도 3a에 도시되지만, 같은 기술이 높은 차수의 회로에 확장될 수 있다. 적분기(302)는 입력 레지스터들, 적분 캐패시터 및 연산 증폭기로 이루어진 통상의 연속적인 시간 적분기(time integrator)이다. 예를 위하여, R*C = 1/fm으로 가정한다. 실제 애플리케이션에서, 전압들 및 이용할 수 있는 동적 범위들에 가장 적합하도록 척도(scaley)가 변화할 수 있다. 적분기(304), 및 (2차 이상을 위한) 다른 적분기들은 유사하게 설계된다.
ADC들(306, 308)은 높은 속도이고, 낮은 해상도의 A/D 변환기들이고, 일반적으로 플래시 변화기들로서 언급된다. 요구되는 해상도는 시스템의 요구되는 잡음 플로워(noise floor)와 스위치 에러의 크기에 의해서 결정되지만, 일반적으로 2 내지 4 비트일 것이다.
피드백 로직 블록(314)의 기능은 도 3b에 도시되고, 이하와 같이 기술될 수 있다. 출력들(316, 318)은 입력을 0이라 가정하여, 모든 적분기들의 초기값들이 한 fm 사이클의 끝에서 0으로 리셋되도록(양자화기들(306, 308)은 잡음을 추가하지 않는다고 가정) 선택된다.
많은 피드백 신호들의 세트들이 이 목표를 충족한다. 두 개가 여기에 기술될 것이다. 먼저, 시간 간격상에서 신호를 일정하게 하는 단순한 기술들을 기술한 후, 신호(318)만으로 피드백을 인가하는 더욱 진보된 기술들을 기술한다.
첫 번째의 경우에는, FB1(318)을 -Q1(신호(312))과 같게 설정한다. 초기 상태는 [1 0]이라 가정하는데, 이것은 제 1 적분기(302)는 1의 전압으로 시작하고, 제 2 적분기(304)는 0의 전압으로 시작하는 것을 의미한다. 사이클의 끝에서, 제 1 적분기의 값은 0이다. 이 값은 시간 기간동안 선형 하향 램프를 통하여 달성된다. 이 램프의 부작용은 제 2 적분기가 0.5로 상승하는 것이다. 이 램프는 포물선의 형상을 가질 것이다. 이 부작용을 상쇄하기 위하여, FB2(316)를 -0.5*Q1로 세트하면, 제 2 적분기는 0으로 돌아갈 것이다. 한 클럭 기간 후, [1 0]은 [0 0]으로 천이할 것이다. 상태[0 1]은 또한 리셋될 필요가 있고, (신호(306)으로부터의) -Q2 값을 제 2 단계를 위한 피드백에 더함으로써 단순하게 달성된다. 이하의 등식 "규칙들"은 상기 원리들을 달성할 것이다.
FB1 = -Q1
FB2 = -Q2 - 0.5*Q1
합산이 디지털 도메인에서 수행되는 가능한 구현이 도 3b에 도시된다. 디지털 아날로그 변화기들(DACs) 후 아날로그 도메인에서 합산을 할 수도 있다.
이것은 더 높은 차수들로 쉽게 확장될 수 있다. 1차의 경우에 대하여, 1차 델타 시그마 변조기의 이러한 설계는 연속적인 시간과 같다. 더 높은 차수의 경우들에 대하여, 설계는 피드백 상호 작용들이 상쇄된, 변조기의 매시형(MASH type)과 관련된다. 온-칩 레지스터들(on-chip resistors) 및 캐패시터들을 가지는 집적 회로들에서 이러한 시스템들을 구현하는 것이 바람직하다. 이들 프로세스들의 특성은 저항 및 캐패시터의 절대값들이 그다지 잘 제어되지 않는다는 것이다. 값들의 50% 범위가 드물지 않다. 이 변동에 대한 보상이 필요하다. 따라서, 성분 일치(상대적 정확성)는 매우 양호하다. FB1(318)는 입력에 매우 양호하게 일치되고, 적분기(302)의 이득에서 부정확한 트리밍(trimming)에서도 피드백은 정확한 출력 표현을 생성하며, 임의의 나머지 에러는 노이즈 정형된다. 적분기(302)의 출력에 대하여 정확하지만, 시스템 입력에 대하여 정확할 필요가 없는 FB2(316)에 동일하게 적용되지 않는다. 피드백 블록(314)의 제 2 구현에서, 부정확성이 보상된다.
제어하기 어려운 적분기 이득에 덜 민감한 시스템을 만들기 위하여, 모든 피드백은 제 1 적분기(302)에만 인가될 수 있다. FB1(318)은 모든 정보를 전달하고, FB2(316)은 0이 되거나 사실상 접속이 끊어진다. 이를 가능하게 하기 위하여, FB1은 클럭 사이클에 대해 변동해야 한다. 처음 반 사이클 동안, FB1(318)이 1이고 나머지 반 사이클 동안 0이라고 가정한다. 제 1 적분기는 중간점에서 거의 .5에 램핑되어 거기에 머무른다. 제 2 적분은 그 신호의 적분(영역)이며, 3/8이다. 대신에 처음 반 사이클에 대하여 신호가 0이고 나머지 반 사이클에 대하여 신호가 1이라면, 제 1 적분기는 .5에서 사이클을 끝낼 것이며 제 2 적분기는 1/8에서 끝낼 것이다. 이것은 제어 가능한 시스템을 규정한다. 초기 상태가 [1, 0]이고, -3이 처음 반 사이클 동안 인가되고, +1이 나머지 반 사이클 동안 인가된다면 제 1 적분기는 중간점에서 1에서 -.5까지 램핑할 것이고, 그후 끝에서 0으로 돌아온다. 이 곡선의 적분이 0이어서, 제 2 적분기는 0이 될 것이다. 이러한 경우의 적분기들에 대한 이 파형들은 도 4에 도시되어 있다.
초기 상태가 [0, 1]이면, 처음 반 사이클에 대한 -4의 인가 및 나머지 반 사이클에 대한 +4의 인가는 시스템을 리셋하는 것과 같다. 파형들에 대해서는 도 5를 참조하라. 요약하면, 원하는 리셋은 단지 FB1을 이용함으로써 얻어질 수 있으며, 값들은 다음과 같다.
FB1 = -3 * Q1 - 4 * Q2 처음 반 사이클에 대해, 및
FB1 = Q1 + 4 * Q2 나머지 반 사이클에 대해.
유사한 방식으로, 사이클 타임을 더 작은 구분들로 나눔으로써 더 높은 차수의 시스템들이 리셋될 수 있다. 3차 시스템은 적어도 3개의 타임 슬롯들, 4차 시스템은 적어도 4개 등을 필요로 한다. 이러한 접근은 타임 슬롯당 2 내지 3 레벨만큼 적고, 피드백에 대한 파형이 PWM과 유사하게 됨과 함께, 많은 수의 타임 슬롯들로 더 확장될 수 있다.
도 6a 및 도 6b는 도 3a에서의 두 개의 가능한 피드백 패턴들을 도시한 도면들이다. 이들 패턴들 둘다는 제 1 적분기에 대하여 동일한 변화를 초래하지만, fm 타임 슬롯의 초반에 발생하는 에너지를 가진 제 1 패턴 (a)는 제 2 적분기에 대해 (b)의 피드백 패턴보다 훨씬 더 큰 효과를 가진다. 다시 말하면, 이것은 임의의 차수의 적분에 대한 피드백을 생성하는 것으로 확장될 수 있다.
도 7은 도 3a의 적분기 이득들을 제어하는 장치의 한 구현을 도시하는 블록도이다. 적분기들(302, 304)의 이득은 더이상 중요하지 않지만, 여전히 루프 이득이 거의 1이 되도록 값이 세트되어야 하며, 그렇지 않으면 잡음 효율이 나빠질 것이다. 스위치 세트들(702, 704)은 요구된 RC 시상수(RC time constant)에 가장 가깝게 제공하는 캐패시턴스의 값을 선택하기 위해 사용된다. 이용된 반도체 프로세스의 고유 정확성과 원하는 노이즈 성능에 의존하여, 일반적으로 2 내지 5의 이진 가중된 트림 캐패시터들(binary weighted trim capacitors)이 적절할 것이다. 트리밍은 또한 저항기들을 변경하거나, 또는 피드백 루프에서 플래쉬 ADC의 이득을 조정함으로써 실행될 수 있다.
도 8은 스타트 업에서 도 3a의 적분기들의 이득을 측정하는 방법을 도시하는 흐름도이다. 적분기들의 이득은 도 8에 도시된 바와 같이, 시스템의 각각의 스타트 업(start up)에서 측정될 수 있다. 스타트 업에서, 단계(802)는 알려진 패턴을 피드백(318)으로 인가한다. 단계(804)는 플래쉬 ADC들(306, 308) 중 하나 또는 둘다에서 값의 변화를 측정한다. 상태 변수들(적분기들)의 변화들을 관측함으로써, 이득이 결정된다. 단계(806)에서, 이득이 조정된다. 이 동작은 이득이 필요한 만큼 정확하게 세트될 때까지 반복될 수 있다. 인접한 피드백 기간들의 상관관계를 관찰함으로써 이득 값이 계속 갱신되는 것이 또한 가능하다.
도 9는 도 2a의 델타 시그마 변환기의 실시예를 도시하는 블록도이며, 본 발명에 따른 사전 피드백 및 실시간 피드백 양쪽 다 구현된다. ADC(214)에 의해 디지털화된 값들은 가산기들(208, 210)을 통해 루프 디지털 필터(loop digital filter)의 적절한 단계들에 인가되어야 한다. 에러를 사전에 알았다면, 교정 블록(206)이 한 것과 정확히 동일한 방식으로 이들 실시간 교정들을 인가하는 것이 바람직하다.
일반적으로, 루프 필터(202)는 디지털 적분기들의 직렬-접속 체인(series-connected chain)이다. (루프 필터의) 제 1 디지털 적분기는 피드백으로서, 실시간 피드백 ADC(RTF1, 도 3a의 신호(312))의 제 1 단계에 의해서 보여진 에러를 수신한다. 제 2 단계 디지털 적분기는 제 2 및 제 1 단계 값들(RTF1 및 RTF2, 신호들(310, 312))의 조합을 수신할 것이다. (어떠한 교정 및 다른 교정이 요구되면) 또 다른 단계들은 RTF1 및 RTF2, 신호들(310, 312)의 다른 조합을 각각 수신한다. 다시 말하면, 피드백이 제 3차 이상이면, 3차 이상의 디지털 적분기들은 모든 RTF 경로들로부터의 어떤 피드백을 가질 수 있다. 실제 구현들에서, 교정항들은 성능 저하가 거의 없이 지나간 제 1 (3 또는 4)적분기들은 무시될 수 있다는 것이 발견되었다.
도 9에 예가 도시된다. 본 구조는 실시간 피드백 항들 (제 1 연속 시간 적분기(302)로부터의)RTF1 및 (제 2 연속 시간 적분기(304)로부터의) RTF2를 가진 본 발명자의 특허 출원번호 제 09/510,034에 기술된 것과 유사하다. 이득 승산(gain multiplication)(901, 902, 903, 904)은 RTF1을 적분기(가산기들(910, 914, 918, 922)를 통하는 적분기들(912, 916, 920, 924))의 제 4 단계에 인가한다. 이득들(905, 906, 907)은 RTF2를 제 1 적분기 이후의 적분기(가산기들(914, 918, 922)을 통하는 적분기들(916, 920, 924))에 인가한다. 이득들(904, 907)은 성능의 큰 손실이 없이, 0으로 종종 가정될 수 있다는 것이 발견되었다.
RTF 항들로 인가되는 이득의 정확한 값들은 본 발명자의 특허 출원번호 제 09/510,034 호에 기술된 바와 같은 APF 항들을 찾는데 사용되는 것과 유사한 기술에 의해서 결정된다. 상태 천이 매트릭스(state transition matrix)가 규정되고, 근들이 발견된다. 단위 에러(unit error)는 모든 타임 슬롯들에 인가되고, 커브는 실시간 피드백 시스템과 같은 차수의 다항식을 사용하여 일치시킨다. 다시 말하면, 두 개의 실시간 피드백 항들이 있으면, a0 + a1*t는 일치된다. 두 개의 ADC 단계들의 출력들은 영역의 피드백 및 제 1 모멘트, 또는 "1" 및 "t"에 대응한다. 그 후 이들 항들은 도 9의 이득들(901 내지 907)이다.
도 10은 도 9의 장치에서 실시간 피드백 이득들(901 내지 907)을 계산하는 방법의 예를 도시한다. 이 방법은 참조로서 여기에 통합된 본 발명자의 미국 특허 번호 제 09/510,034 호에 기술된 사전 교정 팩터들을 계산하는 방법과 동일하다. 간단히 말하면, 그 방법은 변조기와 등가인 시스템을 결정하는 단계들로, 상기 시스템은 높은 클럭 속도로 동작하고, 더 높은 클럭 속도는 동작하는 클럭 속도의 배수이고, 이 시스템의 출력은 높은 클럭 속도에서 실질상 선형인, 상기 결정 단계, 높은 클럭 속도로 시스템 동작의 응답을 모델링하는 단계, 모델링된 왜곡을 교정하도록, 더 높은 클럭 속도로 각각의 적분기 피드백 경로에 인가될 교정을 모델링하는 단계, 동일 출력들에 응답하여, 높은 클럭 속도로 동작하는 시스템의 동작과 동작 클럭 속도로 동작하는 변조기가 실질상 일치하도록 상기 동작 클럭 속도의 변조기 내에 인가될 교정을 계산하는 단계, 및 양자화기로부터 피드백에 적어도 두 개의 서로 비선형인 교정 함수들을 인가함으로써 계산된 교정을 구현하고, 각각의 결과들을 적어도 두 상태 변수들에 가산하는 단계를 포함한다.
교정 함수들을 계산하는 단계는 상태 천이 매트릭스의 근들을 결정하는 단계와 근들에 기초하여 서로 비선형 함수들을 계산하는 단계를 포함한다.
당업자들은 모멘트들이 다수의 방법으로 생성될 수 있는 것을 인식할 것이다. 제 2 모멘트는 두 개의 연속 시간 적분기들을 사용하여 생성될 수 있다. 또는, 제 2 모멘트는 높은 클럭 속도에서 단일의 2차 연속 시간 적분기들로 생성되거나, 두 개의 디지털 적분기들의 조합으로 생성될 수 있다. 아날로그 및 디지털 회로의 다양한 다른 혼합들 역시 사용될 수 있을 것이다.
도 11a는 도 2 의 실시간 피드백 처리의 지연들을 측정하고 교정하는 장치의 제 1 실시예를 도시하는 블록도이다. 스위칭 증폭기의 출력 전력 스위치들은 상당한 시간 지연을 가진다. 이 지연은 전력 장치들의 (FET이면) 게이트들로부터 추가되거나 제거되야만 하는 전하로 인해 크다. 이들 지연들은 유닛에서 유닛으로 정확히 재현할 수 없고, 성분 변동들에 크게 의존한다. (218로부터의) 참조 신호는 일반적으로 매우 적은 지연을 가질 것이다. 지연의 차이는 큰 에러 신호를 야기하고, 이 에러 신호의 대부분은 진정한 에러가 아니라, 지연의 효과이다. 참조 신호의 지연과 실제 스위치들을 일치시키는 것이 바람직하다. 도 11은 지연들을 측정하고 이후 교정하는 기술을 도시한다. 신호(1110)는 전력 스위치들(106)을 구동하기 위한 신호이고, 신호(1120)는 스위치 파형의 결과이다. 도 11b는 가능한 상대적인 파형들(1110, 1120)을 도시한다. 상승 및 하강 지연들은 각각 d1 및 d2로 표시된다. 일반적인 전력 단계들에서, 이들 지연들은 20 내지 200ns 이다. 일반적으로, 상승 및 하강 지연들은 다르다. 이러한 지연은 증폭기의 잡음 및 왜곡을 증가시키고, 실시간 피드백 루프의 신호 레벨도 증가시킨다. 지연은 (1) 지연을 측정하고, (2)신호(1130)가 지연에서 (1120)과 유사하도록 참조 신호에 정합 지연(matching delay; 1103)을 더하고, (3)지연의 효과들을 포함하도록 APF 교정항들을 업데이트함으로써 보상될 수 있다. 도 11a에서, 조절가능한 지연(1103)은 신호(1112)에 의해서 조절된다. 지연(1103)은 디지털 또는 아날로그 로직에서 실행될 수 있고, 상승 및 하강 지연에 대한 제어를 분산시키는 것이 바람직하다. 아날로그 실시간 피드백 루프는 지연을 측정하는데 사용될 수 있다. 커브(적분기(302)) 아래의 영역이 일관되게 off이면, (영역 미스매치에 의해서 야기된) 상승 및 하강 지연의 차이는 조절할 필요가 있다. 영역이 적합하지만, 전체 지연이 옳지 못하면, 일관된 에러가 제 2 실시간 피드백 항에서 나타날 것이다. 이 지연 제어(1112)는 (1120)과 (1130) 사이의 미스매치(mismatch)를 최소화하도록 조절될 수 있다.
도 12는 도 2 의 실시간 피드백 처리의 지연들을 측정하고 교정하는 장치의 제 2 실시예를 도시하는 블록도이다. 지연을 보상하는 대신, 일관된 값의 모든 지연들이 일정한 값이 되도록 추가적인 지연을 더하는 것도 가능하다. 이러한 접근은 도 12에 도시된다. ADC(214)는 다시 실제 시스템 지연을 측정하는데 사용된다. 기준 신호는 고정된 지연 소자(1204)에 의해서 고정된 표준량만큼 지연된다. 이 지연은 전력 스위치들에서 볼 수 있는 지연들보다 크게 선택된다. 디지털 피드백 시스템의 모든 피드백 값들은 지연량을 가정하여 계산된다. 가변 지연(1201)은 스위치들의 출력에 대한 총 지연이 기준 지연과 동일하도록 제어 신호(1202)를 통하여 조절된다. 이러한 일치는 실시간 피드백 ADC의 출력이 최소일때 발견된다. 이러한 조절에서, 가변 지연과 전력 스위치들을 통합하여 1200으로부터 1220으로의 지연은 고정된 지연(1203)만큼 불일치된다. 가변 지연(1201)은 모든 펄스폭들에 대하여 동일할 수 있거나, 요구된 폭에 의존하여 바뀔 수 있다. 이러한 옵션은, 인덕터 전류에 기인한 펄스 플라이-백(pulse fly-back)이 출력 레벨을 극적으로 바꾸는 고전력 시스템에서 유용하다.
이러한 설계상에 많은 가능한 변형들이 있지만, 모두 상기에 기술된 것과 유사한 델터 시그마 변조기의 실시간 조절에 의해서 대표됨은 당업자에 의해서 인식될 것이다.

Claims (25)

  1. 적어도 2차의 멀티레벨 델타 시그마 변조기를 구비하고, 상태 변수들에 피드백을 제공하는 양자화기에 공급하는 적어도 2개의 상태 변수들 및 PWM을 구동하는 출력신호를 갖고, 상기 PWM는 클래스 D 출력단 구동기들에 공급되는 형식의 디지털 PWM 증폭기에 있어서:
    상기 구동기들의 상기 출력과 상기 PWM의 상기 출력을 비교하고, 상기 비교에 기초하여 아날로그 에러 신호를 생성하는 수단;
    상기 아날로그 에러 신호를 디지털 에러 신호로 변환하는 아날로그 디지털 변환기(ADC); 및
    상기 디지털 에러 신호에 기초하여 진행 기반으로(ongoing basis) 상기 델타 시그마 변조기의 상기 피드백을 교정하는 실시간 교정 수단을 포함하는, 디지털 PWM 증폭기.
  2. 제 1 항에 있어서,
    상기 ADC는 상기 아날로그 에러 신호의 제 1 및 제 2 적분에 대응하는 제 1 및 제 2 디지털 에러 신호를 생성하고, 상기 델타 시그마 변조기의 다른 상태 변수들로의 피드백들은 상기 제 1 및 제 2 디지털 에러 신호들에 따라서 다르게 교정되는, 디지털 PWM 증폭기.
  3. 제 2 항에 있어서,
    예측할 수 있는 에러들에 기초하여 다른 교정 팩터들을 상기 상태 변수들에 인가하는 사전 교정 수단을 더 포함하는, 디지털 PWM 증폭기.
  4. 제 2 항에 있어서, 상기 ADC는:
    직렬의 적어도 두 개의 적분기들;
    상기 디지털 에러 신호들에 기초하여 피드백 신호들을 생성하는 피드백 로직;
    상기 아날로그 에러 신호 및 상기 피드백 로직으로부터의 제 1 피드백 신호가 공급되는 제 1 적분기;
    상기 제 1 적분기의 출력 및 상기 피드백 로직으로부터의 제 2 피드백 신호가 공급되는 제 2 적분기; 및
    각각 아날로그 입력으로서 하나의 상기 적분기들의 출력을 갖고, 디지털 출력으로서 상기 디지털 에러 신호들 중 하나를 제공하는 두 개의 플래시 ADC들을 포함하는, 디지털 PWM 증폭기.
  5. 제 4 항에 있어서, 상기 피드백 로직은:
    네거티브의 상기 제 1 디지털 에러 신호에 기초하여 제 1 피드백 신호를 생성하는 수단; 및
    상기 네거티브의 상기 제 1 디지털 에러 신호의 일부와 조합된 네거티브의 상기 제 2 디지털 에러 신호에 기초하여 제 2 피드백 신호를 생성하는 수단을 포함하는, 디지털 PWM 증폭기.
  6. 제 4 항에 있어서,
    각각의 상기 적분기들의 이득을 측정하는 수단을 더 포함하는, 디지털 PWM 증폭기.
  7. 제 6 항에 있어서,
    각각의 상기 적분기들의 이득을 조절하는 수단을 더 포함하는, 디지털 PWM 증폭기.
  8. 제 2 항에 있어서,
    상기 PWM의 상기 출력과 상기 구동기들의 상기 출력 사이의 상대적인 지연을 측정하고 보상하는 수단을 더 포함하는, 디지털 PWM 증폭기.
  9. 제 8 항에 있어서,
    상기 측정 및 보상 수단은 상기 PWM과 상기 비교 수단 사이에 접속된 조절가능한 지연 수단을 포함하는, 디지털 PWM 증폭기.
  10. 제 8 항에 있어서,
    상기 측정 및 보상 수단은 상기 PWM과 상기 비교 수단 사이에 접속된 고정된 지연 수단 및 상기 PWM과 상기 구동기들 사이에 접속된 조절가능한 지연 수단을 포함하는, 디지털 PWM 증폭기.
  11. 아날로그 입력 신호의 제 1 및 제 2 적분들에 기초하여 두 디지털 출력 신호들을 생성하는 아날로그 디지털 변환기에 있어서:
    직렬의 두 개의 적분기들;
    상기 디지털 출력 신호들에 기초하여 피드백 신호들을 생성하는 피드백 로직;
    상기 아날로그 입력 신호 및 상기 피드백 로직으로부터의 제 1 피드백 신호가 공급되는 제 1 적분기;
    상기 제 1 적분기의 출력 및 상기 피드백 로직으로부터의 제 2 피드백 신호가 공급되는 제 2 적분기; 및
    각각 하나의 상기 적분기들의 출력에 접속된 입력을 갖고, 출력으로서 상기 디지털 출력 신호들 중 하나를 제공하는 두 개의 플래시 ADC들을 포함하는, 아날로그 디지털 변환기.
  12. 제 11 항에 있어서, 상기 피드백 로직은:
    네거티브의 상기 제 1 디지털 에러 신호에 기초하여 제 1 피드백 신호를 생성하는 수단; 및
    상기 네거티브의 상기 제 1 디지털 에러 신호의 일부와 조합된 네거티브의 상기 제 2 디지털 에러 신호에 기초하여 제 2 피드백 신호를 생성하는 수단을 포함하는, 아날로그 디지털 변환기.
  13. 제 11 항에 있어서,
    각각의 상기 적분기들의 이득을 측정하는 수단을 더 포함하는, 아날로그 디지털 변환기.
  14. 제 13 항에 있어서,
    각각의 상기 적분기들의 이득을 조절하는 수단을 더 포함하는, 아날로그 디지털 변환기.
  15. 아날로그 입력 신호의 적분들에 기초하여 디지털 출력 신호들을 생성하는 아날로그 디지털 변환기에 있어서,
    직렬의 적어도 두 개의 적분기들;
    상기 적분기들의 출력들에 기초하여 그들의 입력들을 갖고 그들의 출력들로서 상기 디지털 출력 신호들을 제공하는 적어도 두 개의 플래시 ADC들; 및
    상기 ADC의 상기 디지털 출력 신호들에 기초하여 피드백 신호들을 생성하는 피드백 로직을 포함하고;
    직렬의 상기 제 1 적분기는 상기 아날로그 입력 및 피드백 신호가 공급되고;
    각각의 후속하는 적분기는 그것의 선행 적분기 및 피드백 신호가 공급되는, 아날로그 디지털 변환기.
  16. 적어도 2차의 멀티레벨 델타 시그마 변조기를 구비하고, 상태 변수들에 피드백을 제공하는 양자화기를 공급하는 적어도 2개의 상태 변수들 및 PWM을 구동하는 출력신호를 갖고, 상기 PWM은 클래스 D 출력단 구동기들을 공급하는 타입의 디지털 PWM 증폭기의 성능을 개선하는 방법에 있어서:
    상기 구동기들의 출력과 상기 PWM의 상기 출력을 비교하고, 상기 비교에 기초하여 아날로그 에러 신호를 생성하는 단계;
    상기 아날로그 에러 신호를 디지털 에러 신호로 변환하는 단계; 및
    상기 디지털 에러 신호에 기초하여 진행 기반에서 상기 델타 시그마 변조기의 상기 피드백을 교정하는 단계를 포함하는, 디지털 PWM 증폭기 성능 개선 방법.
  17. 제 16 항에 있어서, 상기 방법은:
    상기 아날로그 에러 신호의 제 1 및 제 2 적분에 대응하는 제 1 및 제 2 디지털 에러 신호를 생성하는 단계; 및
    상기 제 1 및 제 2 디지털 에러 신호들에 따라 상기 델타 시그마 변조기의 다른 상태 변수들을 대한 피드백들을 다르게 교정하는 단계를 더 포함하는, 디지털 PWM 증폭기 성능 개선 방법.
  18. 제 17 항에 있어서, 상기 피드백 단계를 교정함으로써 애플리케이션을 위한 교정 함수들을 유도하는 방법을 더 포함하고, 상기 유도 방법은:
    상기 델타 시그마 변조기에 등가인 시스템을 결정하는 단계로서, 상기 등가 시스템은 더 높은 클럭 속도로 동작하고, 상기 더 높은 클럭 속도는 상기 동작 클럭 속도의 배수이며, 상기 시스템의 상기 출력은 더 높은 클럭 속도에서 실질적으로 선형인, 상기 시스템 결정 단계;
    상기 더 높은 클럭 속도에서 시스템 동작에 대한 상기 응답을 모델링하는 단계;
    모델링된 왜곡을 교정하기 위해, 상기 더 높은 클럭 속도에서 각각의 적분기 피드백 경로에 인가될 상기 교정을 모델링하는 단계; 및
    상기 동작 클럭 속도로 동작하는 상기 변조기가 상기 동일한 출력들에 응답하여, 상기 더 높은 클럭 속도로 동작하는 상기 시스템의 상기 동작과 매칭하도록, 상기 동작 클럭 속도의 상기 변조기 내에 인가될 상기 교정 함수들을 계산하는 단계를 더 포함하는, 디지털 PWM 증폭기 성능 개선 방법.
  19. 제 18 항에 있어서,
    상기 교정을 계산하는 단계는 상기 상태 천이 매트릭스(state transition matrix)의 근들을 결정하는 단계, 및 상기 근들에 기초하여 상기 교정 함수들을 계산하는 단계를 포함하는, 디지털 PWM 증폭기 성능 개선 방법.
  20. 제 17 항에 있어서,
    상기 상태 변수들에 대하여 예측할 수 있는 에러들에 기초하여, 피드백들에 대한 서로 다른 교정 요소들을 상기 서로 다른 상태 변수에 인가하는 사전 교정 단계를 더 포함하는, 디지털 PWM 증폭기 성능 개선 방법.
  21. 제 17 항에 있어서, 상기 아날로그 에러 신호를 디지털 에러 신호들로 변환하는 상기 단계는:
    (a) 상기 디지털 에러 신호들에 기초하여 피드백 신호들을 생성하는 단계;
    (b) 상기 아날로그 에러 신호 및 제 1 피드백 신호의 적분을 찾는 단계;
    (c) 단계(b)에서 생성된 상기 적분 및 제 2 피드백 신호의 적분을 찾는 단계;
    (d) 상기 적분들을 디지털 에러 신호들로 변환하는 단계를 포함하는, 디지털 PWM 증폭기 성능 개선 방법.
  22. 제 21 항에 있어서, 상기 피드백 생성 단계는:
    네거티브의 상기 제 1 디지털 에러 신호에 기초하여 제 1 피드백 신호를 생성하는 단계; 및
    상기 네거티브의 상기 제 1 디지털 에러 신호의 일부와 조합된 네거티브의 상기 제 2 디지털 에러 신호에 기초하여 제 2 피드백 신호를 생성하는 단계를 포함하는, 디지털 PWM 증폭기 성능 개선 방법.
  23. 제 21 항에 있어서,
    각각의 상기 적분 생성 단계들의 이득을 측정하는 단계를 더 포함하는, 디지털 PWM 증폭기 성능 개선 방법.
  24. 제 23 항에 있어서,
    각각의 상기 적분 생성 단계들의 이득을 조절하는 단계를 더 포함하는, 디지털 PWM 증폭기 성능 개선 방법.
  25. 제 16 항에 있어서,
    상기 PWM의 출력과 상기 구동기들의 출력 사이의 상대적인 지연을 측정하고 보상하는 단계를 더 포함하는, 디지털 PWM 증폭기 성능 개선 방법.
KR1020027017193A 2000-06-12 2001-05-23 디지털 ｐｗｍ 증폭기의 실시간 교정 KR100761678B1 (ko)

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