KR100757763B1 - 폴리실리콘막의 형성 방법 - Google Patents

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Abstract

본 발명은 고속 동작이 가능하고, 특성의 변동이 작은 TFT를 제조할 수 있는 폴리실리콘막의 제조 방법을 제공하는 것을 목적으로 한다.
기판상에 섬 형상 또는 리본 형상으로 형성된 비정질 실리콘막에 연속파 레이저(continuous wave laser)를 조사하면서 레이저 조사 영역을 주사하여 폴리실리콘막을 형성하는 공정을 포함하며, 상기 비정질 실리콘막이 내부에 접촉하는 직사각형의 폭이 30 μm 이하인 경우, (1) 패턴의 선단 형상이 볼록형인 것, (2) 선단 형상이 오목형의 직선으로 구성되어 선단측에 3 개의 모서리부를 가지며, 이들 중 양측 모서리부의 각도가 모두 45°이상인 것, (3) 선단 형상이 오목형의 곡선으로 구성되는 것, (4) 선단 부분의 폭이 25 μm 이하인 것 중 어느 하나의 조건을 만족하는 형상으로 한다.

Description

폴리실리콘막의 형성 방법{POLYSILICON FILM FORMING METHOD}
도 1은 비정질 실리콘막의 제1 패턴 형상을 도시한 평면도.
도 2는 비정질 실리콘막의 제2 패턴 형상을 도시한 평면도.
도 3은 비정질 실리콘막의 제3 패턴 형상을 도시한 평면도.
도 4는 비정질 실리콘막의 제4 패턴 형상을 도시한 평면도.
도 5는 비정질 실리콘막의 제5 패턴 형상을 도시한 평면도.
도 6은 비정질 실리콘막의 패턴 선단부의 제1 형상 및 치수를 도시한 도면.
도 7은 비정질 실리콘막의 패턴 선단부의 제2 형상 및 치수를 도시한 도면.
도 8은 비정질 실리콘막의 패턴 선단부의 제3 형상 및 치수를 도시한 도면.
도 9는 비정질 실리콘막의 패턴 선단부의 제4 형상 및 치수를 도시한 도면.
도 10은 비정질 실리콘막의 패턴 선단부의 제5 형상 및 치수를 도시한 도면.
도 11은 비정질 실리콘막의 패턴 선단부의 제6 형상 및 치수를 도시한 도면.
도 12는 비정질 실리콘막의 패턴 선단부의 제7 형상 및 치수를 도시한 도면.
도 13은 비정질 실리콘막의 패턴 선단부의 제8 형상 및 치수를 도시한 도면.
도 14는 비정질 실리콘막의 패턴 선단부의 제9 형상 및 치수를 도시한 도면.
도 15는 비정질 실리콘막의 패턴 선단부의 제10 형상 및 치수를 도시한 도면.
도 16은 비정질 실리콘막의 패턴 선단부의 제11 형상 및 치수를 도시한 도면.
도 17은 비정질 실리콘막의 패턴 선단부의 제12 형상 및 치수를 도시한 도면.
도 18은 비정질 실리콘막의 패턴 선단부의 제13 형상 및 치수를 도시한 도면.
도 19는 패턴 형상마다의 박리 발생수를 도시한 도면.
도 20은 CW 레이저를 조사한 후(에칭전)의 폴리실리콘막의 현미경 사진을 도시한 도면.
도 21은 그 폴리실리콘막을 에칭한 후의 다른 현미경 사진을 도시한 도면.
도 22는 패턴의 후단부를 볼록형의 형상으로 한 예를 도시한 도면.
도 23은 패턴의 후단부를 볼록형의 형상으로 한 다른 예를 도시한 도면.
도 24의 (a) 내지 도 24의 (c)는 본 발명을 TFT의 제조 방법에 적용한 제1 예를 도시한 단면도.
도 25의 (a) 내지 도 25의 (c)는 본 발명을 TFT의 제조 방법에 적용한 제2 예를 도시한 단면도.
도 26의 (a) 내지 도 26의 (c)는 본 발명을 TFT의 제조 방법에 적용한 제3 예를 도시한 단면도.
도 27의 (a) 및 도 27의 (b)는 TFT 제조시의 비정질 실리콘막의 패턴의 예를 도시한 평면도.
도 28은 폴리실리콘막 형상의 예를 도시한 평면도.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 유리 기판
11, 14 : SiO2막
12 : 비정질 실리콘막
13 : 폴리실리콘막
13a, 13b : 소스·드레인 영역
15 : 도전막
16 : 레지스트 패턴
17 : 게이트 전극
18 : SiN막
19 : 소스·드레인 전극
본 발명은 액정 표시 장치나 유기 EL(Electroluminescence) 표시 장치 등의 제조에 사용되는 폴리실리콘막의 제조 방법에 관한 것이다.
액정 표시 장치는 얇고 경량이면서 저전압으로 구동할 수 있고 소비 전력이 적다고 하는 장점이 있어 각종 전자 기기에 널리 사용되고 있다. 특히, 화소마다 TFT(Thin Film Transistor: 박막 트랜지스터)가 설치된 액티브 매트릭스 방식의 액정 표시 장치는 표시 품질면에 있어서도 CRT(Cathode-Ray Tube)에 필적할 정도로 우수하기 때문에, 텔레비젼이나 퍼스널 컴퓨터 등의 디스플레이에도 사용되고 있다.
최근, 액정 표시 장치에서는 TFT의 동작층에 폴리실리콘이 사용되게 되었다. 폴리실리콘은 비정질 실리콘에 비해 캐리어 이동도가 크기 때문에 소자의 고속 동작이 가능한 동시에, 소자 크기를 작게 할 수 있어 액정 표시 장치의 고선명화가 가능해진다. 또한, 데이터 드라이버 및 게이트 드라이버 등의 구동 회로를 TFT로 구성하는 것이 가능해지기 때문에, 구동 회로를 표시부와 동일 기판상에 집적화할 수 있다. 이에 따라, 공정수의 삭감 및 부품수의 감소가 가능하며, 액정 표시 장치의 제조 비용을 줄일 수 있는 동시에, 신뢰성도 향상된다.
종래에는 이하에 기술하는 방법에 의해 폴리실리콘막을 형성했다. 즉, 우선, 플라즈마 CVD 법에 의해 유리 기판상에 비정질 실리콘막을 형성한다. 그 다음, 엑시머 레이저로부터 출력되는 펄스형의 레이저광을 비정질 실리콘막에 조사하면서, 레이저 조사 영역을 한 방향으로 이동(주사)한다. 그렇게 하면, 레이저 조사에 의해 비정질 실리콘이 용융되고, 레이저 조사 영역으로부터 떨어진 부분에서 결정화하여 폴리실리콘이 생성된다. 이와 같이 하여, 기판상에 폴리실리콘막이 형성된다.
그러나, 상기한 방법으로 형성한 폴리실리콘막에서는 실리콘 결정의 입자 지름이 비교적 작다. 폴리실리콘막의 캐리어 이동도는 실리콘 결정의 입자 지름에 크 게 관계하여 결정 입자 지름이 작으면 캐리어 이동도도 작아진다. 또한, 종래 방법으로 형성한 폴리실리콘막에서는 결정 입자 지름의 변동도 크고, 그 때문에 트랜지스터 특성의 변동도 커진다.
본 발명은 고속 동작이 가능하고, 특성의 변동이 작은 TFT를 제조할 수 있는 폴리실리콘막의 제조 방법을 제공하는 것을 목적으로 한다.
비정질 실리콘막에 연속파 레이저[CW(continuous wave) 레이저]를 조사하면서 레이저 조사 영역을 주사하면, 엑시머 레이저에 의해 생성된 실리콘 결정보다도 10∼100배 정도 큰 실리콘 결정이 생성된다. 그러나, 액정 표시 패널의 제조에 사용되는 것과 같은 크기의 유리 기판의 전면(全面)에 폴리실리콘막을 형성할 경우, 막의 불안정 요인(불순물 및 장력 등)으로 인해 박리나 기타 다른 문제점이 발생한다.
기판상에 비정질 실리콘막을 형성한 후, 포토리소그래피법에 의해 비정질 실리콘막을 에칭하여 복수의 섬 형상 또는 리본 형상의 비정질 실리콘막을 형성하고, 각 비정질 실리콘막에 CW 레이저를 조사하면서 레이저 조사 영역을 주사하면, 기판의 온도 상승을 피하면서 입자 지름이 큰 실리콘 결정으로 이루어지는 폴리실리콘막을 형성할 수 있다.
그러나, 본원 발명자들의 실험에서 이 방법으로 섬 형상 또는 리본 형상으로 폴리실리콘막을 형성하고자 하는 경우, 실리콘막의 패턴이 조밀한 경우에 박리 현상이 발생하기 쉬운 것이 판명되었다. 실제로, TFT로 표시 장치의 구동 회로를 형 성하는 경우에는, 폴리실리콘막을 조밀한 상태로 형성할 필요가 있다.
그래서, 본원 발명자들은 CW 레이저 조사전의 비정질 실리콘막의 형상을 여러가지로 변경하여 폴리실리콘막의 박리 정도를 조사하였다. 그 결과, 비정질 실리콘막의 형상에 따라 박리의 정도가 크게 변화하는 것이 판명되었다. 본 발명은 이러한 실험 결과에 기초하여 이루어진 것이다.
즉, 본 발명에서는 CW 레이저 조사전의 섬 형상 또는 리본 형상의 비정질 실리콘막의 폭(비정질 막의 패턴이 내부에 접촉하는 직사각형의 폭: 이하, 동일함)이 30 μm 이하인 경우, (1) 패턴의 선단(레이저 조사시의 선단: 이하, 동일함) 형상이 볼록형인 것, (2) 선단 형상이 오목형의 직선으로 구성되어 선단측에 3 개의 모서리부를 가지며, 이들 중 양측 모서리부의 각도가 모두 45°이상인 것, (3) 선단 형상이 오목형의 곡선으로 구성되는 것, (4) 선단 부분의 폭이 25 μm 이하인 것 중 어느 하나의 조건을 만족하는 형상으로 한다.
또한, CW 레이저 조사전의 섬 형상 또는 리본 형상의 비정질 실리콘막의 폭이 30 μm를 초과하는 경우, (1) 패턴의 선단 형상이 볼록형의 직선으로 구성되는 것, (2) 패턴의 선단 형상이 볼록형이면서 선단부의 곡률 반경이 100 μm 이하인 것, (3) 선단 형상이 오목형의 직선으로 구성되어 선단측에 3 개의 모서리부를 가지며, 이들 중 양측 모서리부의 각도가 모두 45°이상인 것, (4) 선단 형상이 오목형의 곡선으로 구성되는 것, (5) 선단 부분의 폭이 25 μm 이하인 것 중 어느 하나의 조건을 만족하는 형상으로 한다.
이에 따라, CW 레이저 조사에 의한 폴리실리콘막의 박리가 억제되고, 입자 지름이 크고 또한 균일한 실리콘 결정으로 이루어지는 폴리실리콘막을 형성할 수 있다. 따라서, 고속 동작이 가능하고 특성이 균일한 박막 트랜지스터를 형성할 수 있고, 액정 표시 장치나 유기 EL 표시 장치 등의 고성능화가 가능하며, 제조 수율도 향상된다.
CW 레이저 조사전의 비정질 실리콘막의 형상을 상기한 바와 같이 행함으로써 박리가 억제되는 이유는 분명하지 않지만, 패턴의 선단 형상이 볼록형인 경우에는 1점에서 결정이 성장하는 데 대하여, 직사각형인 경우에는 복수 점에서 결정의 성장이 시작되어 이들이 성장한 결정이 접촉한 부분에 큰 응력이 생겨, 박리가 발생하는 것으로 생각된다.
이하, 본 발명에 관해서, 더욱 상세히 설명한다.
본원 발명자들은 플라즈마 CVD법에 의해 유리 기판상에 비정질 실리콘막을 약 100 nm 두께로 형성하고, 450℃ 온도로 2시간 가열하는 열처리[수소 탈기(degasing) 처리]를 행한 후, 포토리소그래피법에 의해 도 1 내지 도 5에 도시한 바와 같은 패턴으로 비정질 실리콘막을 형성했다.
그 후, 비정질 실리콘막에 CW 레이저를 조사함으로써, 폴리실리콘막을 형성했다. CW 레이저에는 반도체 여기(LD 여기)의 고체 레이저(DPSS 레이저)를 사용했다. 고체 레이저의 파장은 532 nm이고, 출력은 10 W이다. 또한, CW 레이저의 조사 영역의 크기는 폭 20∼40 μm이고, 길이 400 μm이며, 레이저 조사 영역을 그 폭 방향(단축 방향)으로 주사했다. 주사 방향은 도 1 내지 도 5에서 화살표로 도시한 방향이다.
각 패턴에 관해서 2000개당 박리 발생수를 조사했다. 그 결과, 패턴의 폭 및 선단 형상에 의해, 박리의 발생수가 크게 다른 것이 판명되었다. 이하, 패턴의 폭마다 박리 발생수를 나타낸다.
(폭 30 μm)
유리 기판상에 비정질 실리콘막을 형성하고, 이 비정질 실리콘막을 포토리소그래피법에 의해 에칭하여 도 1 내지 도 5에 도시한 바와 같이 폭(패턴이 내부에 접촉하는 직사각형의 폭) 30 μm이고, 길이 200 μm의 패턴을 형성했다.
A1의 패턴은 선단부가 볼록형의 형상(V 자형)이며, 도 6에 도시하는 a의 값이 15 μm이고, b의 값이 12 μm이다. B1의 패턴도 선단부가 볼록형의 형상(V 자형)이며, 도 6에 도시하는 a의 값이 15 μm이고, b의 값이 30 μm이다.
C1의 패턴은 선단부가 볼록형의 형상(반원)이며, 도 7에 도시하는 곡률 반경 r의 값은 15 μm이다. D1의 패턴은 선단부가 볼록형의 형상(반타원)이며, 도 8에 도시하는 단(短)반경 a의 값이 15 μm이고, 장(長)반경 b의 값이 50 μm이며, 선단의 곡률 반경(a2/b)의 값이 4.5 μm이다.
E1의 패턴은 선단부가 오목형의 형상(V 자형)이며, 도 9에 도시하는 a의 값이 15 μm이고, b의 값이 6 μm이며, 각도 θ가 68.2°이다. F1의 패턴도 선단부가 오목형의 형상(V 자형)이며, 도 9에 도시하는 a의 값이 15 μm이고, b의 값이 18 μm이며, 각도 θ가 40°이다.
G1의 패턴은 선단부가 오목형의 형상(원호)이며, 도 10에 도시하는 곡률 반 경 r의 값은 18 μm이다. H1의 패턴도 선단부가 오목형의 형상(반원)이며, 그 곡률 반경 r의 값은 15 μm이다.
I1의 패턴은 선단부가 볼록형의 형상(경사)이며, 도 11에 도시하는 a의 값이 30 μm이고, b의 값이 10 μm이다. K1의 패턴도 선단부가 볼록형의 형상(경사)이며, 도 11에 도시하는 a의 값이 30 μm이고, b의 값이 40 μm이다.
J1의 패턴은 선단부가 볼록형의 형상(타원의 둘레에 따른 곡선)이며, 도 12에 도시하는 장반경 a의 값은 26.5 μm이고, 단반경 b의 값은 17 μm이며, 선단의 곡률 반경(a2/b)은 41.3 μm이다. L1의 패턴도 선단부가 볼록형의 형상(타원의 둘레에 따른 곡선)이며, 도 13에 도시하는 단반경 a의 값은 20 μm이고, 장반경 b의 값은 40 μm이며, 선단의 곡률 반경(a2/b)은 10 μm이다.
M1의 패턴도 선단부가 볼록형의 형상(반타원)이며, 도 14에 도시하는 장반경 a의 값이 15 μm이고, 단반경 b의 값이 5 μm이며, 선단의 곡률 반경(a2/b)은 45 μm이다.
N1의 패턴은 선단부에 레이저 조사 영역의 길이 축 방향에 평행한 직선을 갖는 패턴이며, 도 15에 도시하는 모서리부의 곡률 반경 r의 값이 5 μm이고, 직선부 a의 값이 20 μm이다.
O1의 패턴은 선단부가 볼록형의 형상(마름모꼴)이다. P1의 패턴도 선단부가 볼록형의 형상(타원)이다.
Q1의 패턴은 대략 사다리꼴의 패턴인데, 폭이 30 μm일 때에는 선단부에 레 이저 조사 영역의 길이 축 방향에 평행한 직선이 없고, 도 16에 도시한 바와 같은 형상이 되고, 곡률 반경 r의 값은 5 μm이다.
R1의 패턴은 선단부가 볼록형의 형상(대략 직각 3각형의 패턴)이며, 도 17에 도시하는 선단부의 곡률 반경 r의 값은 5 μm이다. V1은 폭 30 μm, 길이 200 μm의 직사각형 패턴이다.
이들 패턴의 비정질 실리콘막에 CW 레이저를 조사하여 폴리실리콘막을 형성했다. 그리고, 2000개당 박리 발생수를 조사했다. 그 결과를 하기 표 1에 나타낸다. 표 1에서 박리수가 10 이하인 경우를 양호(○)로, 11 이상인 경우를 불량(×)으로 평가했을 때의 평가 결과와 함께 나타낸다.
폭 : 30 μm
형상 박리된 매수 평가
A1 4 O
B1 0 O
C1 0 O
D1 1 O
E1 0 O
F1 528 O
G1 9 O
H1 2 O
I1 1 O
J1 0 O
K1 0 O
L1 0 O
M1 2 O
N1 5 O
O1 0 O
P1 0 O
Q1 0 O
R1 0 O
V1 11 ×
이 표 1로부터 분명한 바와 같이 폭 30 μm의 패턴인 경우에는, 선단 형상이 오목형의 직선으로 구성되어 선단측에 3 개의 모서리부를 가지며, 이들 중 양측 모서리부의 각도 θ가 모두 45°미만인 F1에서 528개의 박리가 발생했다. 또한, 직사각형인 V1의 패턴에서도 11개의 박리가 발생했다.
한편, 패턴의 선단 형상이 볼록형인 A1, B1, C1, D1, I1, J1, K1, L1, M1, O1, P1, Q1, R1, 선단 형상이 오목형의 직선으로 구성되어 선단측에 3 개의 모서리부를 가지며 이들 중 양측 모서리부의 각도가 모두 45°이상인 E1, 선단 형상이 오목형의 곡선으로 구성되는 G1, H1 및 선단 부분의 직선 길이가 25 μm 이하인 N1에서는 모두 박리 발생수가 9개 이하였다.
(폭 50 μm)
유리 기판상에 비정질 실리콘막을 형성하고 이 비정질 실리콘막을 포트리소그라피법에 의해 에칭하며 도 1 내지 도 5에 도시한 바와 같이 폭(패턴이 내부에 접촉하는 직사각형의 폭) 50 μm이고, 길이 200 μm의 패턴을 형성했다.
A1의 패턴은 선단부가 볼록형의 형상(V 자형)이며, 도 6에 도시하는 a의 값이 25 μm이고, b의 값이 20 μm이다. B1의 패턴도 선단부가 볼록형의 형상(V 자형)이며, 도 6에 도시하는 a의 값이 25 μm이고, b의 값이 50 μm이다.
C1의 패턴은 선단부가 볼록형의 형상(반원)이며, 도 7에 도시하는 곡률 반경 r의 값은 25 μm이다. D1의 패턴은 선단부가 볼록형의 형상(반타원)이며, 도 8에 도시하는 단반경 a의 값이 25 μm이고, 장반경 b의 값이 50 μm이며, 선단의 곡률 반경(a2/b)은 12.5 μm이다.
E1의 패턴은 선단부가 오목형의 형상(V 자형)이며, 도 9에 도시하는 a의 값이 25 μm이고, b의 값이 10 μm이며, 각도 θ가 68.2°이다. F1의 패턴도 선단부가 오목형의 형상(V 자형)이며, 도 9에 도시하는 a의 값이 25 μm이고, b의 값이 30 μm이며, 각도 θ가 39.8°이다.
G1의 패턴은 선단부가 오목형의 형상(원호)이며, 도 10에 도시하는 곡률 반경 r은 47 μm이다. H1의 패턴도 선단부가 오목형의 형상(반원)이며, 그 곡률 반경 r의 값은 25 μm이다.
I1의 패턴은 선단부가 볼록형의 형상(경사)이며, 도 11에 도시하는 a의 값이 50 μm이고, b의 값이 10 μm이다. K1의 패턴도 선단부가 볼록형의 형상(경사)이며, 도 11에 도시하는 a의 값이 50 μm이고, b의 값이 40 μm이다.
J1의 패턴은 선단부가 볼록형의 형상(타원의 둘레에 따른 곡선)이며, 도 12에 도시하는 장반경 a의 값은 47.5 μm이고, 단반경 b의 값은 27.5 μm이며, 선단의 곡률 반경(a2/b)의 값은 82μm이다. L1의 패턴도 선단부가 볼록형의 형상(타원의 둘레에 따른 곡선)이며, 도 13에 도시하는 단반경 a의 값은 32.5 μm이고, 장반경 b의 값은 40 μm이며, 선단의 곡률 반경(a2/b)은 26.4 μm이다.
M1의 패턴도 선단부가 볼록형의 형상(반타원)이며, 도 14에 도시하는 장반경 a의 값이 25 μm이고, 단반경 b의 값이 5 μm이며, 선단의 곡률 반경(a2/b)은 125 μm이다.
N1의 패턴은 선단부에 레이저 조사 영역의 길이 축 방향에 평행한 직선을 갖 는 패턴이며, 도 15에 도시하는 모서리부의 곡률 반경 r의 값이 5 μm이고, 직선부 a의 값이 40 μm이다.
O1의 패턴은 선단부가 볼록형의 형상(마름모꼴)이다. P1의 패턴도 선단부가 볼록형의 형상(타원)이다.
Q1의 패턴은 선단부에 레이저 조사 영역의 길이 축 방향에 평행한 직선을 갖는 형상(대략 사다리꼴)이며, 도 18에 도시하는 곡률 반경 r의 값이 5 μm이고, 직선 부분의 길이 a의 값이 20 μm이다.
R1의 패턴은 선단부가 볼록형의 형상(대략 직각 3각형)이며, 도 17에 도시하는 선단부의 곡률 반경 r의 값은 5 μm이다. V1은 폭 50 μm이고, 길이 200 μm의 직사각형 패턴이다.
이들 패턴의 비정질 실리콘막에 CW 레이저를 조사하여 폴리실리콘막을 형성했다. 그리고, 2000개당 박리 발생수를 조사했다. 그 결과를 하기 표 2에 나타낸다. 표 2에서 박리 수가 10 이하인 경우를 양호(○)이며, 11 이상인 경우를 불량(×)이라고 평가했을 때의 평가도 결과와 함게 나타낸다.
폭 : 50 μm
형상 박리된 매수 평가
A1 0 O
N1 0 O
C1 0 O
D1 0 O
E1 0 O
F1 467 ×
G1 4 O
H1 5 O
I1 2 O
J1 3 O
K1 1 O
L1 2 O
M1 17 ×
N1 89 ×
O1 0 O
P1 1 O
Q1 3 O
R1 0 O
V1 78 ×
이 표 2로부터 분명한 바와 같이, 폭 50 μm의 패턴인 경우에는, 선단 형상이 오목형의 직선으로 구성되어 선단측에 3 개의 모서리부를 가지며, 이들 중 양측 모서리부의 각도 θ가 모두 45°미만인 F1에서 467개의 박리가 발생했다. 또한, 직사각형인 V1의 패턴에서도 78개의 박리가 발생했다. 또한, 선단 형상이 볼록형으로서 곡률 반경이 100 μm보다도 큰 M1에서는 17개의 박리가 발생하고, 선단부의 폭이 25 μm보다도 큰 N1에서도 89개의 박리가 발생했다.
한편, 패턴의 선단 형상이 볼록형의 직선으로 구성되는 A1, B1, I1, K1, O1, 패턴의 선단 형상이 볼록형으로서 선단부의 곡률 반경이 100 μm 이하인 C1, D1, J1, L1, P1, R1, 선단 형상이 오목형의 직선으로 구성되어 선단측에 3 개의 모서리부를 가지며 이들 중 양측 모서리부의 각도가 모두 45°이상인 E1, 선단 형상이 오목형의 곡선으로 구성되는 G1, H1 및 선단부의 직선 길이가 25 μm 이하인 Q1에서는 모두 박리 발생수가 5개 이하였다.
(폭 70 μm)
유리 기판상에 비정질 실리콘막을 형성하고, 이 비정질 실리콘막을 포토리소그래피법에 의해 에칭하여 도 1 내지 도 5에 도시한 바와 같이 폭(패턴이 내부에 접촉하는 직사각형의 폭) 70 μm이고, 길이 200 μm의 패턴을 형성했다.
A1의 패턴은 선단부가 볼록형의 형상(V 자형)이며, 도 6에 도시하는 a의 값이 35 μm이고, b의 값이 28 μm이다. B1의 패턴도 선단부가 볼록형의 형상(V 자형)이며, 도 6에 도시하는 a의 값이 35 μm이고, b의 값이 70 μm이다.
C1의 패턴은 선단부가 볼록형의 형상(반원)이며, 도 7에 도시하는 곡률 반경 r의 값은 35 μm이다. D1의 패턴은 선단부가 볼록형의 형상(반타원)이며, 도 8에 도시하는 단반경 a의 값이 35 μm이고, 장반경 b의 값이 50 μm이며, 선단의 곡률 반경(a2/b)은 24.5 μm이다.
E1의 패턴은 선단부가 오목형의 형상(V 자형)이며, 도 9에 도시하는 a의 값이 35 μm이고, b의 값이 14 μm이며, 각도 θ가 68.2°이다. F1의 패턴도 선단부가 오목형의 형상(V 자형)이며, 도 9에 도시하는 a의 값이 35 μm이고, b의 값이 42 μm이며, 각도 θ가 39.8°이다.
G1의 패턴은 선단부가 오목형의 형상(원호)이며, 도 10에 도시하는 곡률 반경 r은 40 μm이다. H1의 패턴도 선단부가 오목형의 형상(반원)이며, 그 곡률 반경 r의 값은 35 μm이다.
I1의 패턴은 선단부가 볼록형의 형상(경사)이며, 도 11에 도시하는 a의 값이 70 μm이고, b의 값이 10 μm이다. K1의 패턴도 선단부가 볼록형의 형상(경사)이며, 도 11에 도시하는 a의 값이 70 μm이고, b의 값이 50 μm이다.
J1의 패턴은 선단부가 볼록형의 형상(타원의 둘레에 따른 곡선)이며, 도 12에 도시하는 장반경 a의 값은 55 μm이고, 단반경 b의 값은 36.5 μm이며, 선단의 곡률 반경(a2/b)의 값은 82.9 μm이다. L1의 패턴도 선단부가 볼록형의 형상(타원의 둘레에 따른 곡선)이며, 도 13에 도시하는 단반경 a의 값은 44 μm이고, 장반경 b의 값은 50.5 μm이며, 선단의 곡률 반경(a2/b)은 38.3 μm이다.
M1의 패턴도 선단부가 볼록형의 형상(반타원)이며, 도 14에 도시하는 장반경 a의 값이 35 μm이고, 단반경 b의 값이 5 μm이며, 선단의 곡률 반경(a2/b)은 245 μm이다.
N1의 패턴은 선단부에 레이저 조사 영역의 길이 축 방향에 평행한 직선을 갖는 패턴이며, 도 15에 도시하는 r의 값이 5 μm이고, 직선부 a의 값이 60 μm이다.
O1의 패턴은 선단부가 볼록형의 형상(마름모꼴)이다. P1의 패턴도 선단부가 볼록형의 형상(타원)이다.
Q1의 패턴은 선단부에 레이저 조사 영역의 길이 축 방향에 평행한 직선을 갖는 형상(대략 사다리꼴)이며, 도 18에 도시하는 모서리부의 곡률 반경 r의 값이 5 μm이고, 직선 부분의 길이 a의 값이 40 μm이다.
R1의 패턴은 선단부가 볼록형의 형상(대략 직각 3각형)이며, 도 17에 도시하는 선단부의 곡률 반경 r의 값은 5 μm이다. V1은 폭 70 μm이고, 길이 200 μm의 직사각형 패턴이다.
이들 패턴의 비정질 실리콘막에 CW 레이저를 조사하여 폴리실리콘막을 형성했다. 그리고, 2000개당 박리 발생수를 조사했다. 그 결과를 하기 표 3에 나타낸다. 표 3에서 박리의 수가 10 이하인 경우를 양호(○)로, 11 이상인 경우를 불량(×)이라고 평가했을 때의 평가도 결과와 함께 나타낸다.
폭 : 70 μm
형상 박리된 매수 평가
A1 1 O
B1 0 O
C1 6 O
D1 1 O
E1 2 O
F1 435 ×
G1 6 O
H1 5 O
I1 7 O
J1 9 O
K1 0 O
L1 1 O
M1 31 ×
N1 110 ×
O1 0 O
P1 0 O
Q1 105 ×
R1 0 O
V1 116 ×
이 표 3으로부터 분명한 바와 같이, 폭 70 μm의 패턴인 경우에는 선단 형상이 오목형의 직선으로 구성되어 선단측에 3 개의 모서리부를 가지며, 이들 중 양측 모서리부의 각도 θ가 모두 45°미만인 F1에서 435개의 박리가 발생했다. 또한, 직사각형인 V1의 패턴에서도 116개의 박리가 발생했다. 또한, 선단 형상이 볼록형으로서 선단부의 곡률 반경이 100 μm보다도 큰 M1에서는 31개의 박리가 발생하고, 선단부의 폭이 25 μm보다도 큰 N1 및 Q1에서도 각각 110개 및 105개의 박리가 발생했다.
한편, 패턴의 선단 형상이 볼록형의 직선으로 구성되는 A1, B1, I1, K1, O1, 패턴의 선단 형상이 볼록형으로서 선단부의 곡률 반경이 100 μm 이하인 C1, D1, J1, L1, P1, R1, 선단 형상이 오목형의 직선으로 구성되어 선단 측에 3 개의 모서리부를 가지며 이들 중 양측 모서리부의 각도가 모두 45°이상인 E1, 선단 형상이 오목형의 곡선으로 구성되는 G1 및 H1에서는 모두 박리 발생수가 9개 이하였다.
도 19에 패턴의 폭이 30 μm, 50 μm 및 70 μm인 경우의 박리 수를 조사한 결과를 막대 그래프로 정리하여 나타낸다.
(패턴 후단부의 형상)
섬 형상의 비정질 실리콘막의 후단부가 레이저 조사 영역의 길이 축 방향에 평행한 직선이면, CW 레이저를 조사하여 폴리실리콘막을 형성했을 때, 패턴의 후단부에 폴리실리콘의 일어난 부분(raised portion)이 발생하는 문제점이 있다. 이러한 일어난 부분이 발생하면, 폴리실리콘막을 에칭했을 때에 에칭 찌꺼기가 발생하여 단선 등의 불량을 초래하는 원인이 된다.
도 20은 CW 레이저를 조사한 후(에칭전)의 폴리실리콘막의 현미경 사진을 도시한 도면이고, 도 21은 그 폴리실리콘막을 에칭한 후의 다른 현미경 사진을 도시한 도면이다. 이들 도 20 및 도 21로부터 패턴의 후단부에 일어난 부분이 발생하여 에칭후에도 일어난 부분을 완전히 제거할 수 없는 것을 알 수 있다.
본원 발명자들은 패턴 후단부의 일어난 부분을 억제하기 위해 여러 가지 실험 검토를 한 결과, 패턴의 후단부를 볼록형 형상으로 함으로써 일어난 부분을 작게 할 수 있다는 것이 판명되었다. 예를 들면, 도 22에 도시한 바와 같이, 단부(end portion)를 삼각형으로 하거나, 도 23에 도시한 바와 같이 타원형으로 한 경우에는, 일어난 부분이 점 형상이 된다. 따라서, 에칭 후의 찌꺼기가 적고, 단선을 방지할 수 있다.
(TFT의 제조 방법)
이하, 본 발명을 TFT의 제조 방법에 적용한 예에 관해서, 도 24 내지 도 26을 참조하여 설명한다.
우선, 도 24의 (a)에 도시한 바와 같이, 유리 기판(10) 상에 버퍼층으로서 SiO2막(11)을 약 400 nm 두께로 형성한다. 또는, 버퍼층으로서 두께가 약 50 nm인 SiN막과, 두께가 약 200 nm인 SiO2막의 2 층 구조의 막을 형성해도 좋다. 그리고, 이 SiO2막(11) 위에 플라즈마 CVD법에 의해 두께가 100 nm인 비정질 실리콘막(12)을 형성한다. 그 후, 수소 발생 열처리로서 450℃ 온도에서 2시간동안 가열한다.
다음에, 도 24의 (b)에 도시한 바와 같이, 포토리소그래피법에 의해 비정질 실리콘막(12)을 섬 형상으로 패터닝한다. 이 때, 비정질 실리콘막(12)의 형상은 상기한 바와 같은 박리 또는 일어난 부분(raised portion)이 발생하기 어려운 형상으로 한다. 구체적으로는, 예를 들어 도 27의 (a)에 도시한 바와 같은 레이저 주사 방향으로 가늘고 긴 육각형이나, 도 27의 (b)에 도시한 바와 같은 타원형으로 하면 된다.
다음에, 도 24의 (c)에 도시한 바와 같이, CW 레이저에 의해 레이저광을 비정질 실리콘막(12)에 조사하면서, 레이저 조사 영역을 한 방향으로 연속적으로 주사한다. CW 레이저로서는 반도체 여기(LD 여기)의 고체 레이저(DPSS 레이저)를 사용한다. 레이저 파장은 532 nm이고, 출력은 10 W이다. 레이저 빔은, 예를 들어 400 μm×20 μm 내지 40 μm의 선형(가늘고 긴 직사각형)으로 성형하고, 단축 방향으로 주사한다. 주사 속도는 20 cm/s이다.
또, 유리 기판(10)의 이면측에서 비정질 실리콘막(12)에 레이저를 조사해도 되고, 표면측에서 조사해도 된다. 또한, 레이저 주사는 여러번 행해도 된다. 그 경우에는 에너지를 순차적으로 높게 하는 것이 바람직하다.
이 CW 레이저 조사에 의해, 실리콘막 중의 실리콘이 다결정화하여 폴리실리콘막를 얻을 수 있다. 이 폴리실리콘막 중의 실리콘 결정은 종래의 엑시머 레이저에 의한 펄스형 조사에 의해 얻어지는 실리콘 결정의 10배 내지 100배의 크기이며, 레이저 주사 방향으로 가늘고 긴 유선형의 결정이 되어 결정입자 지름을 5 μm 이상으로 할 수 있다.
그 후, 도 25의 (a)에 도시한 바와 같이, 섬 형상의 실리콘막을 원하는 TFT의 형상(예컨대, 도 28에 평면도를 도시하는 형상)으로 패터닝한다. 이 때, 실리콘막(13) 중의 결정 길이 축 방향이 전류가 흐르는 방향이 되도록 하는 것이 바람직하다.
다음에, 도 25의 (b)에 도시한 바와 같이, 기판(10)의 상측 전면에 게이트 산화막이 되는 SiO2막(14)을 약 200 nm 또는 그 이하의 두께로 형성하고, 이 SiO2막(14)으로 폴리실리콘막(13)을 덮는다. 그 후, SiO2막(14) 위에 도전막(15)(예컨대, 알루미늄막)을 300 nm의 두께로 형성한다. 그리고, 포토레지스트를 사용하여, 도전막(15) 위에 원하는 게이트 전극 형상의 레지스트 패턴(16)을 형성한다.
다음에, 도 25의 (c)에 도시한 바와 같이, 레지스트 패턴(16)을 마스크로 하여 도전막(15)을 에칭함으로써 게이트 전극(17)을 형성한다. 그 후, 레지스트 패턴(16)을 제거한다.
다음에, 도 26의 (a)에 도시한 바와 같이, 게이트 전극(17)을 마스크로 하여 SiO2막(14)을 패터닝하고, 게이트 전극(17) 아래 이외 부분의 SiO2막(14)을 제거한다. 그 후, 게이트 전극(17)을 마스크로 하여 폴리실리콘막(13)에, 예를 들어 n형 불순물로서 P(인)를 가속 에너지가 20 keV이고, 선량(線量)이 5×1015 cm-2인 조건으로 이온 도핑하여 소스·드레인 영역(13a)을 형성한다. 그리고, 엑시머 레이저로 소스·드레인 영역(13a)을 조사하여 소스·드레인 영역(13a)의 불순물을 활성화시킨다.
다음에, 도 26의 (b)에 도시한 바와 같이 CVD법에 의해 기판(10)의 상측 전면에 층간 절연막으로서 SiN막(18)을 약 300 nm 두께로 형성한다. 또, 층간 절연막은 두께가 30 nm인 SiO2막과, 두께가 350 nm인 SiN막의 2 층 구조로 하여도 된다.
이어서, 층간 절연막(18)에 소스·드레인 영역(13a)으로 통하는 컨택트 홀을 형성한 후, 스퍼터법에 의해 기판(10)의 상측 전면에 금속막을 형성한다. 그 후, 포토리소그래피법에 의해 금속막을 패터닝하고, 도 26의 (c)에 도시한 바와 같이 소스·드레인 전극(19)을 형성한다. 이와 같이 하여, TFT가 완성된다.
본 실시예에 따르면, 비정질 실리콘막을 레이저 주사 방향의 선단측 및 후단측을 볼록형의 형상으로 패터닝한 후, CW 레이저를 조사하여 비정질 실리콘막으로부터 폴리실리콘막을 형성하기 때문에, 입자 지름이 크고 균일한 실리콘 결정으로 이루어지는 폴리실리콘막을 형성할 수 있어, 이 레이저 조사 공정에서의 폴리실리콘막의 박리를 방지할 수 있다. 이에 따라, 액정 표시 장치나 유기 EL 표시 장치에 사용하는 TFT의 고속 동작이 더욱 더 가능해지고, 수율 및 신뢰성도 향상된다.
이상 설명한 바와 같이, 본 발명에 따르면, 비정질 실리콘막을 소정의 형상으로 패터닝한 후, CW 레이저를 조사하여 폴리실리콘막을 형성하기 때문에 폴리실리콘막의 박리가 억제되어 입자 지름이 크고 균일한 실리콘 결정으로 이루어지는 폴리실리콘막를 얻을 수 있다. 이에 따라, 고속 동작이 가능하고, 특성의 변동이 작은 TFT를 고수율로 제조할 수 있다. 따라서, 본 발명은 액정 표시 장치나 유기 EL 표시 장치 등의 성능 향상 및 수율의 향상에 큰 공헌을 한다.

Claims (6)

  1. 기판 상에 비정질 실리콘막을 형성하는 공정과,
    상기 비정질 실리콘막을 섬 형상 또는 리본 형상으로 패터닝하는 공정과,
    상기 비정질 실리콘막의 패턴에 대하여 연속파 레이저(continuous wave laser)를 조사하면서 레이저 조사 영역을 주사하여 폴리실리콘막을 형성하는 공정
    을 포함하는 폴리실리콘막의 형성 방법으로서,
    상기 비정질 실리콘막을 패터닝하는 공정은, 상기 비정질 실리콘막의 패턴이 내접될 수 있는 직사각형의 폭이 0 μm 초과 30 μm 이하이며, 또한, (1) 상기 패턴의 선단 형상이 볼록형(凸型)인 것, (2) 상기 패턴의 선단 형상이 오목형(凹型)이며 직선으로 구성된 V자 형상이고, 선단측에 3 개의 모서리부를 가지며 이들 중 양측 모서리부의 각도가 모두 45°이상 90°미만인 것, (3) 상기 패턴의 선단 형상이 오목형의 곡선으로 구성되는 것 및 (4) 상기 패턴의 선단 부분의 폭이 0 μm 초과 25 μm 이하인 것 중 어느 하나의 조건을 만족하는 형상으로 상기 비정질 실리콘 막을 패터닝하는 것인 폴리실리콘막의 형성 방법.
  2. 제1항에 있어서, 상기 폴리실리콘막을 형성하는 공정 후에, 상기 폴리실리콘막을 패터닝하는 공정을 포함하는 것인 폴리실리콘막의 형성 방법.
  3. 제1항에 있어서, 상기 비정질 실리콘막을 패터닝하는 공정에 있어서, 상기 비정질 실리콘막의 패턴의 후단 형상을 볼록형으로 하는 것인 폴리실리콘막의 형성 방법.
  4. 기판 상에 비정질 실리콘막을 형성하는 공정과,
    상기 비정질 실리콘막을 섬 형상 또는 리본 형상으로 패터닝하는 공정과,
    상기 비정질 실리콘막의 패턴에 대하여 연속파 레이저를 조사하면서 레이저 조사 영역을 주사하여 폴리실리콘막을 형성하는 공정
    을 포함하는 폴리실리콘막의 형성 방법으로서,
    상기 비정질 실리콘막을 패터닝하는 공정은, 상기 비정질 실리콘막의 패턴이 내접될 수 있는 직사각형의 폭이 30 μm 초과 70 μm이하이며, 또한, (1) 상기 패턴의 선단 형상이 볼록형이면서 직선으로 구성된, V자 형상, 경사 형상 및 마름모 형상 중 어느 하나인 것, (2) 상기 패턴의 선단 형상이 볼록형이며 선단부의 곡률 반경이 0 μm 초과 100 μm 이하인 것, (3) 상기 패턴의 선단 형상이 오목형이며 직선으로 구성된 V자 형상이고, 선단측에 3 개의 모서리부를 가지며 이들 중 양측 모서리부의 각도가 모두 45°이상 90°미만인 것, (4) 상기 패턴의 선단 형상이 오목형이며 곡선으로 구성되는 것 및 (5) 상기 패턴의 선단 부분의 폭이 0 μm 초과 25 μm 이하인 것 중 어느 하나의 조건을 만족하는 형상으로 상기 비정질 실리콘 막을 패터닝하는 것인 폴리실리콘막의 형성 방법.
  5. 제4항에 있어서, 상기 폴리실리콘막을 형성하는 공정 후에, 상기 폴리실리콘막을 패터닝하는 공정을 포함하는 것인 폴리실리콘막의 형성 방법.
  6. 제4항에 있어서, 상기 비정질 실리콘막을 패터닝하는 공정에 있어서, 상기 비정질 실리콘막의 패턴의 후단 형상을 볼록형으로 하는 것인 폴리실리콘막의 형성 방법.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4310076B2 (ja) * 2001-05-31 2009-08-05 キヤノン株式会社 結晶性薄膜の製造方法
JP4109026B2 (ja) * 2001-07-27 2008-06-25 東芝松下ディスプレイテクノロジー株式会社 アレイ基板を製造する方法およびフォトマスク
JP4531330B2 (ja) * 2001-12-20 2010-08-25 株式会社半導体エネルギー研究所 レーザ光の照射方法
JP4030758B2 (ja) * 2001-12-28 2008-01-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4329312B2 (ja) * 2002-07-02 2009-09-09 株式会社日立製作所 薄膜半導体装置、その製造方法及び画像表示装置
JP4326477B2 (ja) 2003-05-14 2009-09-09 シャープ株式会社 半導体薄膜の結晶化方法
US7611577B2 (en) * 2004-03-31 2009-11-03 Nec Corporation Semiconductor thin film manufacturing method and device, beam-shaping mask, and thin film transistor
CN101123183B (zh) * 2004-03-31 2012-02-01 日本电气株式会社 光束成形掩模
US7135346B2 (en) * 2004-07-29 2006-11-14 International Business Machines Corporation Structure for monitoring semiconductor polysilicon gate profile
US20090250700A1 (en) * 2008-04-08 2009-10-08 Themistokles Afentakis Crystalline Semiconductor Stripe Transistor

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06289431A (ja) * 1993-03-31 1994-10-18 A G Technol Kk 薄膜トランジスタの形成方法とアクティブマトリクス表示素子
JPH0927453A (ja) * 1994-09-16 1997-01-28 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2000183357A (ja) * 1998-12-21 2000-06-30 Matsushita Electric Ind Co Ltd 薄膜トランジスタ及びその製造方法
JP2001144302A (ja) * 1999-08-31 2001-05-25 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法並びに電子装置

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1393337A (en) * 1972-12-29 1975-05-07 Ibm Method of growing a single crystal film
US4059461A (en) * 1975-12-10 1977-11-22 Massachusetts Institute Of Technology Method for improving the crystallinity of semiconductor films by laser beam scanning and the products thereof
US4330363A (en) * 1980-08-28 1982-05-18 Xerox Corporation Thermal gradient control for enhanced laser induced crystallization of predefined semiconductor areas
US4400715A (en) * 1980-11-19 1983-08-23 International Business Machines Corporation Thin film semiconductor device and method for manufacture
JPS58156591A (ja) * 1982-03-10 1983-09-17 Nippon Telegr & Teleph Corp <Ntt> 半導体単結晶薄膜の形成法
US4727044A (en) * 1984-05-18 1988-02-23 Semiconductor Energy Laboratory Co., Ltd. Method of making a thin film transistor with laser recrystallized source and drain
JPH01107514A (ja) * 1987-10-20 1989-04-25 Matsushita Electric Ind Co Ltd 半導体装置
TW241377B (ko) * 1993-03-12 1995-02-21 Semiconductor Energy Res Co Ltd
CN100367461C (zh) * 1993-11-05 2008-02-06 株式会社半导体能源研究所 一种制造薄膜晶体管和电子器件的方法
JP3316278B2 (ja) * 1993-11-09 2002-08-19 三洋電機株式会社 薄膜半導体装置の製造方法
US5712191A (en) * 1994-09-16 1998-01-27 Semiconductor Energy Laboratory Co., Ltd. Method for producing semiconductor device
JP3778456B2 (ja) 1995-02-21 2006-05-24 株式会社半導体エネルギー研究所 絶縁ゲイト型薄膜半導体装置の作製方法
JP3675886B2 (ja) * 1995-03-17 2005-07-27 株式会社半導体エネルギー研究所 薄膜半導体デバイスの作製方法
JPH10289876A (ja) * 1997-04-16 1998-10-27 Hitachi Ltd レーザ結晶化方法及びそれを用いた半導体装置並びに応用機器
US6246070B1 (en) * 1998-08-21 2001-06-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device provided with semiconductor circuit made of semiconductor element and method of fabricating the same
JP3252811B2 (ja) * 1998-11-05 2002-02-04 日本電気株式会社 半導体薄膜の製造方法
KR100426210B1 (ko) * 2000-11-11 2004-04-03 피티플러스(주) 실리콘 박막 결정화 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06289431A (ja) * 1993-03-31 1994-10-18 A G Technol Kk 薄膜トランジスタの形成方法とアクティブマトリクス表示素子
JPH0927453A (ja) * 1994-09-16 1997-01-28 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2000183357A (ja) * 1998-12-21 2000-06-30 Matsushita Electric Ind Co Ltd 薄膜トランジスタ及びその製造方法
JP2001144302A (ja) * 1999-08-31 2001-05-25 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法並びに電子装置

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