KR100754805B1 - 임베디드 저항을 구비하는 인쇄회로기판 및 그 제작방법 - Google Patents

Abstract

임베디드 인쇄회로기판 및 그 제작방법이 개시된다. 전극이 형성된 기재의 표면에 적층필름을 형성한 후 전극의 일부가 외부로 노출되도록 소정의 크기를 갖는 개구부를 형성하는 단계와, 외부로 노출된 전극상에 표면처리층을 형성하는 단계와, 개구부에 절연성 페이스트를 충진하는 단계와, 개구부의 외부에 형성된 절연성 페이스트를 제거하는 단계를 포함하는 임베디드 인쇄회로기판 제작방법 및 이와 같은 방법에 의해 제작되는 인쇄회로기판은 신뢰성이 우수할 뿐만 아니라 제작이 용이하고 저항값의 조절이 용이하다.

임베딩, 저항, 절연성 페이스트

Description

임베디드 저항을 구비하는 인쇄회로기판 및 그 제작방법{PRINTED CIRCUIT BOARD HAVING EMBEDDED RESISTOR AND FABRICATING METHOD THEREFORE}

도 1a는 종래의 임베디드 인쇄회로기판 제작방법에서 전극을 형성한 상태를 도시한 평면도이다.

도 1b는 도 1a에서 전극 상에 표면처리용 도금레지스트를 적층한 상태를 도시한 평면도이다.

도 1c는 도 1b에서 표면처리용 도금레지스트에 개구부를 형성한 상태를 도시한 평면도이다.

도 1d는 도 1c에서 표면처리용 도금레지스트를 제거한 후 전극의 표면처리를 수행한 상태를 도시한 평면도이다.

도 1e는 도 1d에서 절연성 페이스트를 도포한 상태를 도시한 평면도이다.

도 1f는 도 1e에 도시된 절연성 페이스트에 레이저 트리밍을 수행한 상태를 도시한 평면도이다.

도 1g는 종래의 임베디드 저항을 구비하는 인쇄회로기판을 도시하는 단면도이다.

도 2a는 종래기술에서 절연성 페이스트를 도포한 후의 상태를 도시한 평면도이다.

도 2b는 도 2a에서 II'선에 따른 단면도이다.

도 3은 종래의 임베디드 저항의 제작에서 전극에 프로브(probe)를 위치시킨 후 레이저 트리밍을 이용하여 저항값을 조정하는 과정을 개략적으로 도시한 도면이다.

도 4a는 본 발명의 일 실시예에 따른 임베디드 저항의 형성 방법에서 기재 상에 전극이 형성된 상태를 도시한 평면도이다.

도 4b는 도 4a에 도시된 전극상에 적층필름을 형성한 상태를 도시한 평면도이다.

도 4c는 도 4b에서 전극의 일부가 노출되도록 개구부를 형성한 상태를 도시한 평면도이다.

도 4d는 도 4c에서 노출된 전극상에 표면처리층을 형성한 상태를 도시한 평면도이다.

도 4e는 도 4d에서 개구부에 절연성 페이스트를 도포한 상태를 도시한 평면도이다.

도 4f는 도 4e에서 도시된 절연성 페이스트를 버핑하는 과정을 도시하는 단면도이다.

도 4g는 본 발명의 일 실시예에 따른 임베디드 저항을 구비한 인쇄회로기판의 단면도이다.

<도면 부호의 설명>

31: 전극 33: 적층필름

35: 개구부 37: 표면처리층

39: 절연성 페이스트 41: 버프(buff)

본 발명은 임베디드 저항을 구비하는 인쇄회로기판 및 그 제작방법에 관한 것이다.

최근, 휴대용 단말기 및 노트북의 보급에 수반하여 고속 동작이 요구되는 전자기기가 널리 사용되고 있으며, 이에 따라 고속 동작이 가능한 인쇄회로기판이 요구되고 있다. 이와 같은 고속동작을 위해서는 인쇄회로기판에 있어서 배선 및 전자부품의 고밀도화가 필요하다.

이와 같은 고밀도화를 달성하기 위한 수단으로 빌드 업(build up) 방법이 알려져 있다. 빌드 업 방법은, 예를 들면, 동박 에칭(etching) 등에 의해 배선이 형성되는 양면 동장 유리 에폭시(glass epoxy) 등으로 되는 코어(core) 기판의 표면에 감광성 수지를 도포한 후 노광 현상하고 비어홀(via hole)을 구비하는 절연층을 형성한 뒤, 그 표면에 무전해 동도금을 행한다. 그리고 이것을 레지스트(regist) 도포, 에칭(etching) 및 레지스트 제거에 의하여 비어홀 도체 및 배선 회로층을 형성한다. 그리고 상기 감광성 수지에 의한 절연층의 형성과 비어홀 도체 및 배선 회로층을 형성하는 과정을 반복한 후, 드릴 등에 의하여 스루홀(through hole)을 형성하고 스루홀 내에 도금층을 형성하여 층간 배선 회로층을 접속하게 한다.

그리고 종래의 인쇄회로기판에서는 프리프레그(prepreg)라고 불리는 유기 수지를 포함하는 평판의 표면에 동박을 적층한 후, 이것을 에칭한 후 미세한 회로를 형성하고 적층한다. 그리고 마이크로 드릴을 이용하여 스루홀을 펀칭한 후 홀 내부에 도금법에 의하여 금속을 부착시켜 스루홀 도체를 형성함으로써 각 층간을 전기적으로 접속한다. 또한, 절연층에 형성한 비어홀 내부에 금속 분말을 충전하여 비어홀 도체를 형성한 후 다른 절연층을 적층하고 다층화한 배선 기판도 제안되고 있다.

상기와 같이, 금속 분말의 충전에 의해서 비어홀 도체를 형성하는 방법은 비어홀 도체의 소형화가 가능함과 동시에 임의의 위치에서 비어홀을 형성할 수 있다는 점에서 유리하다. 또한, 빌드 업 방법에 의해서 형성되는 인쇄회로기판에 의해서도 고밀도 배선이 가능하다. 그러나 인쇄회로기판에 여러 가지의 전기소자를 탑재하는 경우에는 기판의 표면에 실장할 수밖에 없기 때문에 기판의 소형화에는 한계가 있었다.

이와 같은 문제를 해결하기 위하여, 최근에는 기판을 절연체 등에 임베딩(embedding)하는 방법이 제안되고 있다. 즉, 절연체의 내부에 전자소자가 내장되는 홀을 형성한 후 전자소자를 위치시켜 충전제 등을 이용하여 고정하는 방법이다. 이와 같은 임베딩 공정에 의하면, 전기소자가 기판에 표면에 실장되는 것이 아니라 기판의 내부에 임베딩되기 때문에 기판의 소형화 및 고밀도화가 가능할 뿐만 아니라 기판의 고성능화 또한 가능하다.

종래의 임베디드 저항을 구비하는 인쇄회로기판의 제작방법이 도 1a 내지 도 1g에 도시되어 있다.

도 1a를 참조하면, 기재(12)의 표면에는 회로 형성 공정에 의해 한 쌍의 전극(11)이 형성되어 있는데, 이와 같은 전극(11)은 추후의 공정에 의해 절연성 페이스트(19)에 의해 연결된다. 그리고 도 1b에 도시된 바와 같이, 상기 기재(12)의 표면에 표면 처리용 도금레지스트(13)를 적층한다. 도금레지스트(13)는 추후 절연성 페이스트(19)와 연결되는 전극의 일부분에, 도 1d에 도시된 표면 처리층(17)을 형성하기 위해 적층되며, 추후 제거된다. 표면 처리층(17)은 절연성 페이스트(19)의 도포에 의해 동(copper) 등으로 이루어지는 전극(11)이 쉽게 부식되는 것을 방지한다.

그리고 도 1e에 도시된 바와 같이, 스크린 인쇄(screen printing) 등에 의해 절연성 페이스트(19)를 도포하여 한 쌍의 전극(11)이 절연성 페이스트(19)에 의해 연결되도록 한다. 그리고 원하는 저항값을 갖도록 하기 위하여, 절연성 페이스트(19)를 레이저 등에 의해 일부 제거한다. 이와 같은 방법에 의해 제작된 임베디드 저항(imbedded resistor)를 갖는 인쇄회로기판은 도 1g와 같다.

도 2a에 도시된 바와 같이, 절연성 페이스트(19)를 도포하면 페이스트의 인쇄 편차에 의해 페이스트의 양 및 형상에 있어서 위치별로 차이가 발생하게 된다. 그리고 도포된 페이스트의 단면의 경우에도, 도 2b에 도시된 바와 같이, 응력 의 영향으로 인해 동일한 형태를 띄지 않게 된다. 따라서 종래의 임베디드 저항이 원하는 저항값을 갖도록 하기 위해서는 도 3에 도시된 바와 같이 레이저 트리밍(laser trimming)에 의해 절연성 페이스트(19)의 일부를 절개할 필요가 있었다.

도 3을 참조하면, 양 전극(11)에 프로브(probe)를 위치시키고 전류를 흘려 절연성 페이스트(19)의 저항값을 측정하면서 레이저(25)를 이용하여 절연성 페이스트(19)를 일부 제거한다.

그러나 종래의 임베디드 저항을 제작하는 방법은, 도 3에 도시된 바와 같이, 프로브(23)를 이용하여 저항값을 측정하기 위해 전극(11)의 크기를 크게 해야 하기 때문에 회로 설계 등에 있어서 많은 제약이 있다. 또한, 개개의 저항에 대해서 저항값을 측정하면서 레이저 트리밍 공정을 수행하야 하기 때문에 제작에 많은 시간 및 비용이 소요될 뿐만 아니라, 레이저 트리밍으로 인해 절연성 페이스트(19)의 부착력이 떨어져서 저항의 신뢰성이 저하되는 문제점이 유발되었다.

본 발명은 신뢰성이 우수한 임베디드 저항을 구비하는 인쇄회로기판 및 그 제작방법을 제공한다.

본 발명은 제작이 간소하고 저항값의 조절이 용이한 임베디드 저항을 구비하는 인쇄회로기판 및 그 제작방법을 제공한다.

본 발명의 일 측면에 따른 임베디드 인쇄회로기판 제작방법은 전극이 형성된 기재의 표면에 적층필름을 형성한 후 전극의 일부가 외부로 노출되도록 소정의 크기를 갖는 개구부를 형성하는 단계와, 외부로 노출된 전극상에 표면처리층을 형성하는 단계와, 개구부에 절연성 페이스트를 충진하는 단계와, 개구부의 외부에 형성된 절연성 페이스트를 제거하는 단계를 포함한다.

그리고 절연성 페이스트를 제거한 후 상기 단계를 다시 반복하여 복수 층의 인쇄회로기판을 제작할 수 있다.

본 발명의 일 측면에 따른 임베디드 저항을 구비하는 인쇄회로기판은 전극이 형성된 기재와, 기재상에 적층되며 전극의 일부를 외부로 노출시키는 개구부를 가지는 적층필름과, 개구부에 의해 외부로 노출되는 전극상에 형성되는 표면처리층과, 개구부에 충진되는 절연성 페이스트를 포함하며, 절연성 페이스트는 적층필름과 동일한 두께를 갖는 임베디드 저항을 포함한다.

이하, 본 발명에 따른 임베디드 저항을 구비하는 인쇄회로기판 및 그 제작방법의 실시예를 첨부 도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.

이하에서는 본 발명의 일 실시예에 따른 임베디드 저항을 구비하는 인쇄회로기판의 제작방법에 대해서 도 4a 내지 도 4g를 참조하면서 설명하기로 한다.

도 4a를 참조하면, 기재(32) 상에는 한 쌍의 전극(31)이 형성되어 있다. 기 재(32)는 일반적인 인쇄회로기판일 수 있으며, 기재(32) 상에는 전극(31) 이외의 다양한 회로 패턴이 형성될 수 있는데, 이는 설명의 편의상 생략하였다. 전극(31)은 상호 일정 간격 이격 되어 위치하며 추후의 공정으로부터 형성되는 절연성 페이스트(39)에 의해 연결된다. 본 실시예에 따른 전극(31)은, 종래의 기술과 같이, 프로브를 위치시킬 공간을 형성할 필요가 없기 때문에 그 크기를 줄일 수 있는데, 이에 대해서는 아래에서 설명하기로 한다.

도 4b를 참조하면, 상기 기재(32) 상에는 적층필름(33)이 형성되어 전극(31)을 덮는다. 적층필름(33)은 감광성 절연 필름을 적층하거나 일반적인 솔더 레지스트를 도포 및 경화함으로써 형성될 수 있다. 적층필름(33)에는 추후의 공정에 의해서 전극(31)의 일부를 노출시키는 개구부(35)가 형성되며, 상기 개구부(35)에는 절연성 페이스트(도 4e의 39 참조)가 충진된다.

도 4c를 참조하면, 상기 적층필름(33)에는 개구부(35)가 형성되며, 이로 인해 전극(31)의 일부가 외부로 노출된다. 개구부(35)는 절연성 페이스트가 원하는 양과 크기 만큼 충전될 수 있게 하는 홈이 된다. 따라서 개구부(35)의 부피 및 형성을 조절함으로써 저항값을 조절할 수 있게 된다. 개구부(35)는 상기 적층필름(33)이 감광성 절연 필름일 경우에는 워크 필름을 적층필름(33) 상에 위치시킨 후 노광 및 현상 의해 형성될 수 있다. 그리고 본 실시예에서는 개구부(35)의 형상을 사각형으로 하였지만, 개구부(35)는 이에 국한되는 것은 아니며 그 내부에 충진되는 절연성 페이스트(39)의 양 및 형상을 조절하여 저항값을 조절할 수 있다면 어떠한 형상을 갖더라도 무방하다.

도 4d를 참조하면, 개구부(35)에 의해 외부로 노출되는 일부분의 전극(31)에는 표면처리층(37)이 형성된다. 표면처리층(37)은 금(Au) 또는 은(Ag)을 도금 또는 프린팅함으로써 형성될 수 있다. 표면처리층(37)은 절연성 페이스트(39)를 동(Cu)로 이루어진 전극(31) 상에 도포할 경우 전극(31)이 부식되는 것을 방지하는 역할을 한다.

도 4e를 참조하면, 상기 개구부(35)에는 절연성 페이스트(insulating paste)(39)가 스크린 인쇄(screen printing) 등에 의해 충진된다. 절연성 페이스트(39)는 일정한 저항값을 가지고 상기 전극(31)을 상호 연결하면서 저항의 역할을 한다. 절연성 페이스트(39)는 높은 전기 저항성(electrical resistivity) 및 낮은 열저항계수(Temperature Coefficient of Resistivity)를 갖는 재료일 수 있다. 예를 들면, NiP, NiWP, NiCr, 그리고 NiCrAlSi 등과 같은 금속 합금 등에 의해 절연성 페이스트(39)가 형성될 수 있다. 또한, 절연성 페이스트(39)는 카본 필러(carbon filler) 등이 포함된 카본 페이스트(carbon paste)일 수도 있다.

절연성 페이스트(39)의 크기 및 형상은 저항값을 결정하는 인자가 된다. 즉, 절연성 페이스트(39)의 길이가 길고 폭이 좁을 경우에는 저항값이 크고 그 반대일 경우에는 저항값이 작게 된다. 그리고 동일한 형상을 갖더라고 도포된 절연성 페이스트(39)의 단면적이 작아질 경우에는 저항값이 작게 된다. 따라서 절연성 페이스트(39)를 원하는 형상과 원하는 양만큼 정확하게 도포하기 위해서 상기 개구부(35)의 내부에 충진된 절연성 페이스트(39)는 도 4f에 도시된 바와 같이, 버핑(buffing) 또는 폴리싱(polishing) 공정에 의해 일부가 제거된다.

도 4f에 도시된 바와 같이, 개구부(35)가 형성된 적층필름(33)에 비해 높게 도포된 절연성 페이스트(39)는 버핑 또는 폴리싱 공정에 의해 제거되어, 절연성 페이스트(39)가 원하는 저항값을 갖도록 한다.

버핑(buffing)은 입자(粒子)를 이용한 표면 가공법의 일종으로서, 유연성 있는 몸체 위에 아교(glue)를 사용하여 입자를 고착시킨 버핑바퀴(buffing wheel)를 사용하는 연삭하는 가공법이다. 버핑은 일종의 유연연삭(flexible griding)으로서 표면을 매끄럽게 하는 작업이다. 폴리싱(polishing)은 연삭숫돌과 같이 점결된 고형(固形) 숫돌을 사용하여 미세한 입자의 마찰 작용을 이용하여 가공 표면을 매끈하게 하는 작업이다.

이와 같이, 본 실시예에 따른 임베디드 저항을 형성하는 방법은 저항값을 조절하기 위해서 절연성 페이스트(39)의 일부를 레이저 트리밍을 이용하여 제거할 필요가 없기 때문에 공정이 간소할 뿐만 아니라, 레이저 트리밍에 의해 발생하는 신뢰성의 저하를 방지할 수 있게 된다. 또한, 프로브를 이용하여 저항값을 측정할 필요가 없기 때문에 프로브가 위치하는 전극의 크기를 줄일 수 있게 된다.

도 4g는 이와 같은 제작방법에 의해 형성된 임베디드 저항을 갖는 인쇄회로기판의 단면도이다. 본 발명의 일 실시예에 따른 임베디드 저항을 구비하는 인쇄회로기판은 전극이 형성된 기재(32), 기재(32)상에 적층되며 전극(31)의 일부를 외부로 노출시키는 개구부(35)를 가지는 적층필름(33), 개구부(35)에 의해 외부로 노출되는 전극(31)상에 형성되는 표면처리층(37), 개구부(35) 내부에 충진되는 절연성 페이스트(39)를 포함한다. 그리고 절연성 페이스트(39)는 적층필름(33)과 동일한 두께를 갖는다.

본 실시예에 따른 임베디드 저항을 구비하는 인쇄회로기판은 적층필름(33)에 형성된 일정한 크기를 갖는 개구부(35)에 절연성 페이스트(39)를 채워 넣고 버핑 공정 등을 통해 절연성 페이스트(39)와 적층필름(33)의 높이를 동일하게 하기 때문에 저항값의 조절이 용이하다. 본 실시예에 따른 임베디드 저항은 전극(31)이 기판의 내부에 형성된 회로패턴(43)과 연결됨으로써 저항으로서의 역할을 하게 된다.

이상에서 본 발명의 실시예를 설명하였지만, 본 발명의 다양한 변경예와 수정예도 본 발명의 기술적 사상을 구현하는 한 본 발명의 범위에 속하는 것으로 해석되어야 한다.

본 발명은 신뢰성이 우수한 임베디드 저항을 구비하는 인쇄회로기판 및 그 제작방법을 제공할 수 있다.

본 발명은 제작이 간소하고 저항값의 조절이 용이한 임베디드 저항을 구비하는 인쇄회로기판 및 그 제작방법을 제공할 수 있다.

Claims (4)

1. (a) 전극이 형성된 기재의 표면에 적층필름을 형성한 후 상기 전극의 일부가 외부로 노출되도록 소정의 크기를 갖는 개구부를 형성하는 단계와;

   (b) 외부로 노출된 상기 전극상에 표면처리층을 형성하는 단계와;

   (c) 상기 개구부에 절연성 페이스트를 충진하는 단계와;

   (d) 상기 개구부의 외부에 형성된 상기 절연성 페이스트를 표면 가공에 의해 제거하여 상기 절연성 페이스트와 상기 적층필름의 두께를 동일하게 하는 단계;를 포함하는 임베디드 저항을 구비하는 인쇄회로기판 제작방법.
2. 제1항에 있어서,

   상기 개구부의 외부에 형성된 상기 절연성 페이스트는 퍼핑 또는 폴리싱 공정에 의해 제거되는 인쇄회로기판 제작방법.
3. 전극이 형성된 기재와;

   상기 기재상에 적층되며 상기 전극의 일부를 외부로 노출시키는 개구부를 가지는 적층필름과;

   상기 개구부에 의해 외부로 노출되는 상기 전극상에 형성되는 표면처리층과;

   상기 개구부에 충진되는 절연성 페이스트를 포함하며,

   상기 절연성 페이스트는 상기 적층필름과 동일한 두께를 갖는 임베디드 저항을 구비하는 인쇄회로기판.
4. 제3항에 있어서,

   상기 표면처리층은 금 또는 은에 의해 형성되는 인쇄회로기판.

Images